JPH01140348A - プログラムトレース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 システムエラーの原因となる処理の実行時点で直ちにプ
ログラムのトレース動作を停止させることのできるプロ
グラムトレース装置に関し、トレース機能として、処理
の実行順序を判定する機能、またはあるトレース対象処
理実行後火の処理実行までの所要時間監視機能、さらに
はこれらの両機能を遂行することを目的とし、システム
全体を制御する中央処理装置との間でシステＪ・バスを
介して入出力するデータを記憶する第一の記憶手段と、
処理の実行順序に関するデータを記憶するための第二の
記憶手段と、実際の処理実行順序を判定しトレース動作
の続行または停止の制御を行なうための制御手段を有す
るように構成する。

また、前記第一の記憶手段と、トレース対象処理毎に該
処理に対するトレース処理実行後に次の命令に対するト
レース処理を行なうことのできる最長時間データを記憶
する第二の記憶手段と、本装置全体を制御する制御手段
と、前記最長時間内に次のトレース処理が行なわれない
場合に前記制御手段に割込みをかけ、前記制御手段にト
レース動作の停止制御を行なわせるためのトレース実行
可能時間設定手段とを有するように構成する。

〔産業上の利用分野〕

本発明はプログラムにより動作するシステムにおいて用
いられるプログラムトレース方式に係り、特にシステム
エラーの発生原因となる処理の実行時点で直ちにプログ
ラムのトレース動作を停止させ、エラー原因の究明を容
易にするプログラムトレース装置に関する。

〔従来の技術〕

近年マイクロプロセッサ（ＭＰＵ）が急速に普及し、非
常に多くの装置がプログラムにより制御されている。ま
たそのプログラムの量も制御機能の複雑化に伴なって増
大の一途をたどっており、プログラムのトレース機能を
さらに強化する必要が生じている。プログラムトレース
機能とは、プログラムの実行の様子を監視するためのも
ので、一般に実行中のプログラム進行をチエツクすると
同時に論理的な誤まりを発見するため等の目的で、トレ
ーシングルーチンの形式で実行される。具体的には対象
とするプログラムを、例えば１ステップ実行するごとに
、トレースデータとしてプログラムカウンタの値、各レ
ジスタの値等を表示、あるいは印字する機能を持ってい
る。

上述のようなプログラムトレース機能について、従来の
動作フローの例を第６図に示す。図でプログラムの処理
実行がＡＳＢ、Ａ’、・・・、Ｚの順に続くものとし、
各処理に対してトレーシングルーチンによりそれぞれト
レース処理Ａ、、Ｂ。

Ａ′、・・・、Ｚが実行されるものとする。すなわち、
プログラムの処理Ａの実行時点でトレーシングルーチン
に移行し、トレース処理Ａが実行され、例えばランダム
アクセスメモリのトレースデータ記憶領域内でトレース
ポインタの指示するアドレスにトレースデータＡが格納
される。トレースデータとしては、例えば命令のアドレ
ス等を格納するものとする。その後プログラムの処理Ｂ
の実行時点においてトレーシングルーチンに移行し、ラ
ン、ダムアクセスメモリのトレースデータ記憶領域にト
レースデータＢが格納され、以下同様の動作が繰り返さ
れる。

〔発明が解決しようとする問題点〕

上述のような従来のプログラムトレース方式においては
、トレースデータを格納するメモリ領域、例えばランダ
ムアクセスメモリ　（ＲＡＭ）のトレースデータ記憶領
域が有限であるために、その領域が一杯になると、新し
いトレースデータを格納するために以前のトレースデー
タを消去する必要があった。すなわち、第６図でプログ
ラムの実行が処理Δ、Ｂ、Ａ’、・・・、Ｚの順に進行
し、トレースデータＺを格納すべき領域がなくなると、
トレースデータＡを消去してトレースデータＺを格納す
ることになる。

一般にシステムエラーの原因発生から、エラーが外部に
知覚されるまでにはかなりの時間を要することが多い。

そこでＲＡＭ上のトレースデータ記憶領域に記憶される
データはエラーが知覚されてプログラムの処理を停止さ
せた時点以前のある限定された時間範囲のものでしかな
く、エラーの原因を知るうえで注目すべきトレースデー
タが既に消去されてしまい、原因追求が困難になるとい
う問題があった。例えば、あるエラーが一年に数回程度
の少ない頻度で起るようなものであると、その原因解明
は非常に困難であった。またプログラムのすべての処理
についてトレースを行なうため、注目するデータを探す
のに時間を要するという問題もあった。

従来例としては、プログラムの各処理のそれぞれに対し
てトレースを行なうか否かの判定を行なった後にトレー
シングルーチンを実行するものもあったが、上述の問題
点、特にトレースデータ消去の問題に対してはあまり有
効ではなかった。

一般にシステムやプログラムの設計者はプログラム内の
処理の実行順序にあるパターンがあり、ある特定処理の
後には別の特定処理が続くことを知っている。また、あ
る特定処理の実行後、ある一定時間内に別の処理が必ず
行なわれること、すなわち一定時間内にその別処理が実
行されない場合にはシステムエラー発生の原因となるこ
とも知っている。そこでこれらの知識をトレース処理内
で活用することにより、トレース機能は大幅に強化され
ると考えられる。

本発明は、上述の問題点に鑑み、エラー原因の発生後直
ちにトレース動作を停止させ、トレースデータの消去を
防止しようとするものである。第一にプログラムの処理
実行順序の通、不適を判定する機能を持つプログラムト
レース装置、第二にある処理の実行後火の処理実行まで
の所要時間を監視する機能を持つトレース装置、第三に
これらの二つの機能を同時に持つトレース装置を提供す
ることを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のプログラムトレース装置の原理ブロッ
ク図である。図で破線内が本発明のプログラムトレース
装置を示す。同図（ａｌは特許請求の範囲第１項記載の
、また同図（ｂｌは同図第２項記載のプログラム１−レ
ース装置に対応する。第一〇記憶手段１はシステム全体
を制御する中央処理装置（ＣＰＵ）５との間でシステム
バスを介して入出力するデータを一時記憶するためのも
のである。

第二の記憶手段２は、第１図（ａ）ではプログラム中の
処理実行順序に関するデータを、また同図（ｂｌではト
レース対象処理毎にその処理に対するトレース処理実行
後に次のトレース処理を行なうことのできる最長時間デ
ータを記憶するためのものである。また第二の記憶手段
２には、トレース処理の結果得られたトレースデータ、
本装置内の制御プログラムと制御データも記憶されるが
、この記憶手段をリードオンリーメモリ　（ＲＯＭ）と
ランダムアクセスメモリ　（ＲＡＭ）とに分割すること
も可能である。

制御手段３は、例えばマイクロプロセッサ（ＭＰＵ）で
あり、本装置全体の動作を制御するとともに、トレース
動作の続行または停止の制御を行なう。トレース実行可
能時間設定手段４は、前述の最長時間内に次のトレース
処理が行なわれない場合に制御手段３に割込み動作をか
けるためのものである。

〔作　　　用〕

本発明ではシステムエラーの原因が発生した時点で直ち
にプログラムトレース動作を停止させる作用を行なう。

第１図（ａ）で、プログラム中での処理実行順序に関す
るデータは中央処理装置（ＣＰＵ）５からのコマンドで
第一の記憶手段１を通して第二の記憶手段２に格納され
る。制御手段３はある処理の実行後、次に来る処理が第
二の記↑、α手段２に記憶されているデータと適合する
か否かを判定し、適合する場合にはプログラム実行に伴
なうトレース動作を続行させ、適合しない場合にはその
時点でトレース動作を停止させる。ただし、プリンタの
実行自体はそのまま続行される。

第１図（ｂ）では、（ａ）と同様に、前述の最長時間デ
ータはＣＰＵ５からのコマンドで第二の記１．α手段２
に格納される。トレース実行可能時間設定手段４はある
処理に対するトレース処理が実行されてから次の処理に
対するトレース処理が行なわれなければならない最長時
間内に次の処理に対するトレース処理が行なわれない場
合に制御手段３、例えばマイクロプロセッサに割込みを
かけ、その時点でトレース動作を停止させる。

第１図（ｂ）で第二の記憶手段２に前述の最長時間デー
タとともに処理実行順序に関するデータをもＣＰＵ５か
らコマンドにより格納しておけば、ある処理に対するト
レース処理が実施されてからある一定時間内に次の処理
に対するトレース処理が実行されるか否だけでなく、次
の処理が処理実行順序に適合するか否かも同時に判定で
きる。

以上のように、本発明ではプログラムの処理実行順序に
関する判定、ある処理の実行後、実行された処理に対応
する一定時間内に次の処理が実行されるか否かの判定を
それぞれ別個に、あるいは両判定を同時に行なうことに
より、システムエラーの原因発生の時点で直ちにプログ
ラムトレース動作を停止し、その時点のトレースデータ
の消去を防止できる。

〔実　　施　　例〕

第２図に本発明の実施例のブロック図を示す。

同図で制御レジスタ１は第一の記憶手段に相当し、ＣＰ
Ｕ５との間でシステムバスを介して入出力するデータを
一時記憶し、例えばＣＰＵ５から本装置に対する処理要
求および本装置からＣＰＵ５に対する状態通知のために
用いられる。リードオンリーメモリ　（ＲＯＭ）２ａと
ランダムアクセスメモリ（ＲＡＭ＞２ｂは第二の記憶手
段に相当し、本装置内の制御プログラム、トレース制御
データ、トレースデータ、各種制御データ等を格納する
。

マイクロプロセッサ（ＭＰＵ）３は本装置内を制御する
プロセッサである。トレース制御タイマ４はトレース実
行可能時間設定手段に相当し、トレース対象処理毎にト
レース実行可能時間を指定し、ある処理の実行後、その
処理に対応するトレース実行可能時間内に次の処理が実
行されない場合にＭＰＵ３に割込みをかけ、それ以後の
トレース動作を停止させる。

ＣＰＵ５はシステム全体を制御する中央処理装置であり
、メモリ６はシステム全体の各種データを記憶するため
のものである。Ｉ１０制御回路７は、例えば命令のアド
レス、レジスタ値等のトレースデータを表示、あるいは
印字するためにＩ１０装置９との通信を制御する回路で
あり、例えばＲ３２３２Ｃシリアル制御回路である。Ｉ
１０インタフェース８は例えばＲ３２３２Ｃインタフエ
ースであり、本装置内のＩ１０制御回路７と外部のＩ１
０装置９との間のインタフェースである。

またＩ１０装置９は例えばデイスプレィであり、トレー
スデータの表示等に用いられる。

本発明におけるプログラムトレース動作フローを第３図
に示す。同図で、処理Ａ、Ｂ、Ｄ、・・・、Ｅ、・・・
、Ｙはプログラム上の処理であり、トレース判定は前述
のプログラムの処理実行順序に関する判定、またはある
処理の実行後、実行された処理に対応する一定時間内に
次の処理が実行されるか否かの判定、さらには両者の同
時判定を行なうものである。

本発明では各処理の実行前に、その処理に対して上述の
トレース判定を含むトレース処理を行なう。第３図で、
処理へから処理りまでに対しては処理実行順序の判定を
行なう場合を示し、処理Ａに対するトレース処理におい
てトレース判定がＯＫになるとトレースデータＡがＲＡ
Ｍ２ｂ内のトレースデータ記憶領域内でトレースポイン
タの指示するアドレスに格納された後に処理へが実行さ
れる。処理Ｂに対するトレース判定もＯＫとなり、トレ
ースデータＢの格納が行なわれる。次に処理りが来る場
合を考える。第２図でＣＰＵ５からコマンドで与えられ
る処理実行手順データで処理りの前の処理は処理Ｃでな
ければならないものとすると、トレース判定はＮＧとな
り、トレースデータＤがトレースデータ記憶領域に格納
された後にトレース動作は停止される。

第３図の処理Ｅから処理Ｙまでに対してのトレース判定
は第２図のトレース制御タイマ４による判定である。処
理Ｅに対してはトレースデータＥを格納するとともに処
理Ｅに対応するトレース実行可能最長時間をタイマ４に
セフ）した後に処理Ｅが実行される。プログラムの実行
が進行し、処理Ｙに至る。処理Ｙの直前の処理（以下、
前処理と称する）に対して設定されたトレース実行可能
時間内に処理Ｙが実行される場合にはトレース判定はＯ
ＫとなりトレースデータＹが格納される。

その後処理Ｙに対応して新たに設定されたトレース実行
時間内に次の処理が実行されない場合にはトレース制御
タイマ４により本装置を制御するＭＰＵ３にタイマ割込
みがかけられ、トレース動作が停止される。

トレース処理の詳細フローを第４図に、また第２図のＲ
ＡＭ２ｂ内のトレース制御データおよびトレースデータ
記憶領域を第５図に示す。第４図は前述の処理実行順序
の判定とトレース制御タイマ４による判定の両者を行な
う場合のフローである。

プログラム上の各処理の実行前に第４図のトレース処理
が行なわれる。まずステップ１としてプログラム上の処
理に対してトレース許可フラグのチエツクが行なわれる
。トレース許可フラグはプログラム上の各処理に対して
、トレース処理を行なう必要の有無を示すもので第５図
のトレース許可フラグ領域に格納されている。許可フラ
グがたっていなければトレース処理は中断され、直ちに
プログラム上の処理に戻って、その処理が実行される。

許可フラグがたっていれば、ステップ２で現在のプログ
ラム上の処理の直前の処理、すなわち前処理と現処理と
が処理実行順序に適合しているか否かのチエツク（以下
、前処理チエツクと称する）が必要か否かを示す前処理
チエツクフラグをチエツクする。前処理チエツクフラグ
は前述の１−レース許可フラグと同様にＲＡＭ２ｂ内に
格納されている。

前処理チエツクが必要な場合はステップ３．４で第５図
のＲＡＭ２ｂ内にある前処理のコードと現在の比較すべ
き処理のコードにより前処理チエツク、すなわち処理内
容について処理実行順序に適合しているかの比較判定を
行なう。この比較判定が“Ｎｏ“であれば、システムエ
ラーの原因が発生したことになるので、ステップ５でト
レース処理を許す許可フラグをすべてリセットし、以後
のトレース処理をすべて禁止した後に、ステップ６で現
処理に対するトレースデータが第５図のトレースデータ
記憶領域に格納される。その後はプログラム上の処理に
戻り、プログラムのみが実行され、トレース動作は停止
される。

ここで、ステップ６のトレースデータ格納の後にプログ
ラム上の処理に戻る前にステップ７としてタイマトレー
ス制御フラグのチエツクが行なわれる。このチエツクは
前述のように現在の処理実行後に、現処理に対応する一
定時間内に次の処理が実行されるか否かを監視する制御
トレースタイマ４を起動させるか否かをチエツクするも
のであり、このチエツクに対するフラグは第５図のタイ
マトレース制御フラグ領域に格納されている。このフラ
グのチエツクの結果、制御トレースタイマ４を起動させ
る必要がない場合には直ちにプログラム上の処理に、ま
た一定時間内に次の処理が実行されるか否かを監視する
必要がある場合にはステップ８でタイマ値をセットした
後にプログラム上の処理に戻る。しかしながら、ステッ
プ４での比較’Ｆｌｌ定が“Ｎｏ”　となった場合には
、それ以後のトレース動作はすべて停止されるため、ス
テップ７と８は無意味となる。

一方、ステップ２で前処理チエツクが不要と判定される
とステップ５′に移行し、タイマリセントが行なわれる
。これは直前の処理に対してステップ８でトレース制御
タイマ４にセットされたタイム値以内に次の処理、すな
わち現在の処理が実実行されることになるためである。

その後ステップ６でトレースデータが格納され、ステッ
プ７と８で、必要な場合には現処理に対応する一定時間
値をタイマ値としてセントした後に現処理が実行される
。

またステップ３．４で前処理チエツクと比較判定が行な
われ、判定結果が“Ｙｅｓ”　となった場合にはステッ
プ５′でタイマリセットを行なった後にステップ６でト
レースデータを格納し、ステップ７と８またはステップ
７のみを実行してプロダラム処理に戻る。

以上、処理実行順序の判定と、ある処理の実行後、実行
された処理に対応する一定時間内に次の処理が行なわれ
るか否かの判定、すなわちトレース制御タイマ４を用い
た判定の両者を行なう場合について説明したが、処理実
行手順の判定のみを実施する場合には第４図のステップ
７．８、および５′が不要となり、またトレース制御タ
イマ４を用いた判定のみを実施する場合にはステップ２
〜ステツプ５が不要となり、ステップ１、ステラフ５゛
、ステップ６、ステップ７、ステップ８の順序のフロー
となることは自明である。

〔効　　　果〕

本発明によりシステムエラーの原因発生の時点で直ちに
トレース動作を停止するため、その時点でのトレースデ
ータの消去が防止され、トレース機能が強化される。そ
の結果、プログラムの開発およびデバッグ、ハード障害
調査等の時間が大幅に短縮される。

【図面の簡単な説明】

第１図［８）、［ｂ）は本発明のプログラムトレース装
置の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は本発明
におけるプログラムトレース動作フローの説明図、 第４図はトレース処理の詳細フローの説明図、第５図は
ランダムアクセスメモリ　（ＲＡＭ）内のトレース制御
データおよびトレースデータ記憶領域の説明図、 第６図は従来のプログラムトレース動作の説明図である
。 １・・・制御レジスタ、 ２ａ・　・　・リードオンリーメモリ　（ＲＯＭ）、２
ｂ・・・ランダムアクセスメモリ（ＲＡＭ）、３・・・
マイクロプロセッサ（ＭＰＵ）、４・・・トレース制御
タイマ、 ５・・・中央処理装置（ＣＰ　Ｕ）。 特許出願人　　株式会社ビーエフユー トレース幻埋の詳細フローの客え明図 第４図 ＲＡＭ内のトレース制御データ３シひ″トレースデータ
言こノ漕、＃ｌｔ域・の；地明Ｚ第５図

Claims (1)

1. 【特許請求の範囲】 １）システム全体を制御する中央処理装置との間でシス
   テムバスを介して入出力するデータを一時記憶する第一
   の記憶手段（１）と、処理の実行順序に関するデータを
   記憶するための第二の記憶手段（２）と、実際の処理実
   行順序を判定しトレス動作の続行または停止の制御を行
   なうための制御手段（３）を有することを特徴とするプ
   ログラムトレース装置。 ２）前記第一の記憶手段（１）と、トレース対象処理毎
   に該処理に対するトレース処理実行後に次の命令に対す
   るトレース処理を行なうことのできる最長時間データを
   記憶する第二の記憶手段（２）と、本装置全体を制御す
   る制御手段（３）と、前記最長時間内に次のトレース処
   理が行なわれない場合に前記制御手段（３）に割込みを
   かけ、前記制御手段（３）にトレース動作の停止制御を
   行なわせるためのトレース実行可能時間設定手段（４）
   とを有することを特徴とするプログラムトレース装置。 ３）前記第二の記憶手段（２）は前記最長時間データと
   ともに、前記の処理実行順序に関するデータをも記憶す
   るためのものであり、前記制御手段（３）は実際の処理
   実行順序を判定し、トレース動作の続行または停止の制
   御をも行なうことを特徴とする特許請求の範囲第２項記
   載のプログラムトレース装置。 ４）前記制御手段（３）はマイクロプロセッサであるこ
   とを特徴とする特許請求の範囲第２項、３項のいずれか
   １つに記載のプログラムトレース装置。