JPH01136189A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01136189A JPH01136189A JP62295848A JP29584887A JPH01136189A JP H01136189 A JPH01136189 A JP H01136189A JP 62295848 A JP62295848 A JP 62295848A JP 29584887 A JP29584887 A JP 29584887A JP H01136189 A JPH01136189 A JP H01136189A
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- JP
- Japan
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- display
- circuit
- row line
- line
- cpu
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 9
- 239000011159 matrix material Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、表示回路を内蔵したマイクロコンピュータ
に関するものである。
に関するものである。
従来、この種の装置として第２図に示すものがあった。
第２図はテレビジョン受信機のチャンネル制御に用いら
れる従来のマイクロコンピュータを示し、図において、
１はマイクロコンピュータ、２１ｔＣＰＵ、３は多行表
示可能な表示回路、４は表示用記憶回路であり、表示回
路の表示可能な行数に相当する容量を持つものである。
れる従来のマイクロコンピュータを示し、図において、
１はマイクロコンピュータ、２１ｔＣＰＵ、３は多行表
示可能な表示回路、４は表示用記憶回路であり、表示回
路の表示可能な行数に相当する容量を持つものである。
次に動作について説明する。ＣＰＵ２は図示しないキー
マトリクスからの指示に応じてチャンネル制御を行なう
とともにそれに応じた表示を画面に表示すべく表示用デ
ータを作成する。そしてその表示用データは表示用記憶
回路４に記憶され、表示回路３により表示用データに対
応する表示のＲＯＢ信号が発生される。
マトリクスからの指示に応じてチャンネル制御を行なう
とともにそれに応じた表示を画面に表示すべく表示用デ
ータを作成する。そしてその表示用データは表示用記憶
回路４に記憶され、表示回路３により表示用データに対
応する表示のＲＯＢ信号が発生される。
従来の表示回路内蔵マイクロコンピュータは以上のよう
に構成されており、ｎ行の表示をする場合これと同数分
の表示用記憶回路が必要で、多行表示回路を実現しよう
とすると回路規模が大きくなってしまうという欠点があ
った。
に構成されており、ｎ行の表示をする場合これと同数分
の表示用記憶回路が必要で、多行表示回路を実現しよう
とすると回路規模が大きくなってしまうという欠点があ
った。
この発明は、上記のよう従来のものの問題点を解決する
ためになされたもので、多行表示をする際にも表示用記
憶回路を小さくすることができるマイクロコンピュータ
を得ることを目的としている。
ためになされたもので、多行表示をする際にも表示用記
憶回路を小さくすることができるマイクロコンピュータ
を得ることを目的としている。
この発明に係るマイクロコンピュータは、従来のマイク
ロコンピュータに、表示位置カウンタと、−行分の終了
信号または一行分の開始信号を発生する信号発生回路を
設け、ＣＰＵにより表示用記憶回路を書替えて使用する
ようにしたものである。
ロコンピュータに、表示位置カウンタと、−行分の終了
信号または一行分の開始信号を発生する信号発生回路を
設け、ＣＰＵにより表示用記憶回路を書替えて使用する
ようにしたものである。
この発明においては、−行分の表示終了信号あるいは表
示開始信号を発生する信号発生回路と、表示位置カウン
タとを設け、信号発生回路と表示位置カウンタの両者の
信号をＣＰＵで認識して表示用記憶回路を書替えて使用
するようにしたので、表示用記憶回路の記憶回路が小さ
くてすむ。
示開始信号を発生する信号発生回路と、表示位置カウン
タとを設け、信号発生回路と表示位置カウンタの両者の
信号をＣＰＵで認識して表示用記憶回路を書替えて使用
するようにしたので、表示用記憶回路の記憶回路が小さ
くてすむ。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例によるマイクロコンピュー
タを示し、図において、１はマイクロコンピュータ、２
はマイクロコンピュータの機能を制御するＣＰＵ、３は
ＣＰＵの制御により表示を行なう表示回路、４ａは１行
分の容量をもつ表示用記憶回路、５は表示回路からの信
号により表示位置をカウントする表示位置カウンタ、６
は表示回路からの信号により一行分の表示終了信号を発
生する表示終了信号発生回路である。
タを示し、図において、１はマイクロコンピュータ、２
はマイクロコンピュータの機能を制御するＣＰＵ、３は
ＣＰＵの制御により表示を行なう表示回路、４ａは１行
分の容量をもつ表示用記憶回路、５は表示回路からの信
号により表示位置をカウントする表示位置カウンタ、６
は表示回路からの信号により一行分の表示終了信号を発
生する表示終了信号発生回路である。
次に動作について第３図のフローチャートを用いて説明
する。
する。
チャンネル制御動作については従来と同様であるので説
明を省略する。まずＣＰＵ２はキーマトリクス操作に応
じて作成した表示用データの１行目を表示用記憶回路４
ａにセットする（ステップ３１）。ＣＰＵ２は表示位置
カウンタ５および表示終了信号発生回路６により何行目
の表示を行なっているかを認識しており（ステップ３３
）、１行分の表示が終了すると表示用記憶回路４ａのデ
ータを表示を行なっている行の次の行のデータに書替え
る（ステップ３１）〜ステツプ５ｉｎ）。
明を省略する。まずＣＰＵ２はキーマトリクス操作に応
じて作成した表示用データの１行目を表示用記憶回路４
ａにセットする（ステップ３１）。ＣＰＵ２は表示位置
カウンタ５および表示終了信号発生回路６により何行目
の表示を行なっているかを認識しており（ステップ３３
）、１行分の表示が終了すると表示用記憶回路４ａのデ
ータを表示を行なっている行の次の行のデータに書替え
る（ステップ３１）〜ステツプ５ｉｎ）。
こうすることにより、多行の表示を１行分の容量の表示
用記憶回路４ａで行なうことができる。
用記憶回路４ａで行なうことができる。
また本実施例は表示行数をカウントするカウンタをもう
ており、現在の表示位置が分かるため、画面に同期して
割込み処理を行なうこともできる。
ており、現在の表示位置が分かるため、画面に同期して
割込み処理を行なうこともできる。
なお、上記実施例ではテレビジョン受信機のチャンネル
制御用のマイクロコンピュータについてのみ説明したが
、表示回路により多行表示をしようとするものであれば
、これに限るものではなく、上記実施例と同様の効果を
奏する。
制御用のマイクロコンピュータについてのみ説明したが
、表示回路により多行表示をしようとするものであれば
、これに限るものではなく、上記実施例と同様の効果を
奏する。
また、上記実施例では表示用記憶回路が１行分の容量を
持つ場合についてのみ説明したが、表示回路の表示可能
な行数未満の容量をもつものであってもよいことは言う
までもない。
持つ場合についてのみ説明したが、表示回路の表示可能
な行数未満の容量をもつものであってもよいことは言う
までもない。
更に、上記実施例では行端信号発生回路とじて１行の表
示の終了信号を発生するものを用いたが、１行の表示の
開始信号を発生するものであってもよく、上記実施例と
同様の効果を奏する。
示の終了信号を発生するものを用いたが、１行の表示の
開始信号を発生するものであってもよく、上記実施例と
同様の効果を奏する。
τ発明の効果〕
以上のように、この発明に係るマイクロコンピュータ薯
Ｉによれば、表示用記憶回路をＣＰＵにより書替えて使
用するようにしたので、小さな表示用記憶回路で多行表
示が行える効果がある。
Ｉによれば、表示用記憶回路をＣＰＵにより書替えて使
用するようにしたので、小さな表示用記憶回路で多行表
示が行える効果がある。
第１図はこの発明の一実施例によるマイクロコンピュー
タの構成図、第２図は従来のマイクロコンピュータの構
成図、第３図は第１図の動作を説明するためのフローチ
ャート図である。 図において、１はマイクロコンピュータ、２はＣＰＵ、
３は表示回路、４ａは表示用記憶回路、５は表示位置カ
ウンタ、６は表示終了信号発生回路（行端信号発生回路
）である。
タの構成図、第２図は従来のマイクロコンピュータの構
成図、第３図は第１図の動作を説明するためのフローチ
ャート図である。 図において、１はマイクロコンピュータ、２はＣＰＵ、
３は表示回路、４ａは表示用記憶回路、５は表示位置カ
ウンタ、６は表示終了信号発生回路（行端信号発生回路
）である。
Claims (1)
- （１）複数行を画面表示するための表示回路を内蔵した
マイクロコンピュータにおいて、 現在表示している行数をカウントするカウンタと、 一行の表示の終了信号または一行の表示の開始信号を発
生する行端信号発生回路と、 表示画面に表示すべき表示データを作成するＣＰＵと、 該ＣＰＵにより作成された表示データを記憶し上記表示
回路に出力する、該表示回路より少ない行数分の表示用
記憶回路とを備え、 上記ＣＰＵにより上記表示用記憶回路を書替えて使用す
るようにしたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295848A JPH01136189A (ja) | 1987-11-24 | 1987-11-24 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295848A JPH01136189A (ja) | 1987-11-24 | 1987-11-24 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01136189A true JPH01136189A (ja) | 1989-05-29 |
Family
ID=17825971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295848A Pending JPH01136189A (ja) | 1987-11-24 | 1987-11-24 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01136189A (ja) |
-
1987
- 1987-11-24 JP JP62295848A patent/JPH01136189A/ja active Pending
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