JPH01129457A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に関し、特にコレクターエミッタ間
の耐圧の低下を招くことがなく高い電流増幅率が得られ
るラテラルトランソスタの構造に関するものである。

（従来の技術） 従来、ラテラルＰＮＰ　トラン７スタはＮＰＮ　トラン
７スタと略同じ工程で形成できるために集積回路に多用
されているが、このラテラルＰＮＰ　）ランソスタの構
造を断面で第５図に示す。第５図において、Ｐ型の半導
体基板１上にＮ型エピタキシャルＮｌＩ２が形成され、
このＮ型エピタキシャル層２はＰ＋型のアイソレーショ
ン層３によす島に分離されている。又、半導体基板１と
Ｎ型エピタキシャル層２との間にＮ＋＋埋込み層４が埋
設されている。Ｎ型エピタキシャル層２の表面にはラテ
ラルＰＮＰトランジスタのエミッタＥ及びコレクタＣと
なるべき一対のＰ＋型拡散層５が離隔して形成され、又
、これらＰ＋型拡散層５とは別個にベー・スコンタクト
となるべきＮ＋型型数散層６形成さｎている。又、基板
の主表面側全面に酸化膜７が形成され、この教化膜７は
Ｐ＋型拡散層５及びＮ＋型型数散層６上開孔されている
。この間孔部にラテラルＰＮＰ　トランジスタのエミッ
タＥ、コレクタＣ及びペースＢの各電極８が形成されて
いる。

か＼る構成のラテラルＰＮＰ　）ランソスタに工ミッタ
Ｅ、ペースＢ、コレクタＣの順に高い電圧を印加すると
エミッタＥ−ペースＢ間及びエミッタＥ−コレクタＣ間
に電流が流れる。通常ラテツルＰＮＰトランソスタの電
流増幅率ｈＦＥはエミッタＥ−コレクタＣ間印加電圧の
増加に対してわずかな増加となる。

第２図の破線は従来のラテラルＰＮＰ　トランゾスタの
エミッターコレクタ間電圧とコレクタ電流との関係全示
し、ノラメータをペース電流とし、同じエミッターコレ
クタ間電圧でもペース電流が増加する程フンクタ電流が
増大する。又、第３図の破線は従来のラテラルＰＮＰ　
）ランソスタのコレクタ電流と電流増幅率ｈＦＥとの関
係を示している。

（発明が解決しようとする問題点） しかしながら、上記構成の装置ではＰ＋型拡散層５間の
ベース幅を狭くして電流増幅率ｈＦＫを増加させようと
するとエミッターコレクタ間の耐圧が著るしく低下し、
逆にエミッターコレクタ間の耐圧を増加させるためにベ
ース幅を広くすると電流増幅率ｈＦＥが著るしく低下す
る。エミッターコレクタ間印加′１圧が３０Ｖ程度の高
電圧で大電流動作させる場合、ベース幅を広＜Ｌ７にけ
ればならず第２図の破線に示す出力特性になり、埋込層
４によるコレクタ抵抗の低下にか＼わらずペース電流を
増大させてもコレクタ電流が大幅に増加しないので１つ
のラテラルＰＮＰ　）ランソスタの、駆動では無理であ
る。このため、複数の２チラルＰＮＰトランヅスタを並
列に用いてコレクタ電流を増加させることはできるが、
しかし、この場合は、ラテラルＰＮＰトランジスタを多
数チップに並べるためにチップ面積が大きくなり、しか
も、ラテラルＰＮＰ　トランゾスタに供給するペース電
流も増加すると云う問題点があった。

本発明は以上述べた耐圧と電流増幅率との２律背反の問
題点を除去し、エミッターコレクタ間耐圧の低下を招く
ことなく高い電流増幅率が得られる半導体装置を提供す
ることを目的とする。

（問題点を解決するための手段） 本発明に係る半導体装置は、第１導電型の半導体基板と
第２導電型の成長層間に第２導電型の埋込層を有する半
導体装置において、第２導電型の埋込層に第１導′イ型
の埋込層ｔ−積層した構成にした。

（作用） 本発明における半導体装置は、第１導電型の埋込層を新
たに設けることで耐圧を低下させることなく電流増幅率
を増大させることができる。

（実施例） 以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例に係る半導体装ｔをラテラル
ＰＮＰ　）ランヅスタで示した断面図である。

第１図において、第５図と同じ部分には同符号を付しそ
の説明を省略する。本実施例が従来例と異なる点は、Ｐ
型半導体基板１とＮ型エピタキシャル層２間に埋設され
た埋込層をＮ＋型埋込層９上ＫＰ型埋込層１０を積層し
た構成にある。このＰ型埋込層１０を設けることにより
成る閾値電圧ｖｔｈ以上の電圧がエミッタＥ−コレクタ
Ｃ間に印加されると゛４流増幅率ｈＦＢが従来よりかな
り飛躍的に増大する現象が起こる。又、この間値電圧ｖ
ｔｈは、Ｐ型埋込層１０の接合深さ■ｒｐを所定の値に
調整することによＱ設定できる。

本実施例におけるラテラルＰＮＰトランジスタの各オー
ダーは以下の通りである。

Ｎ型エピタキシャル層２の比抵抗：３Ω−Ｎ型エピタキ
シヤルＮ２の厚さ８８３ｍコレクタ、エミッタ拡散層（
Ｐ＋型拡散層５）の接合深さ＝１．５μｍ ペース＠　（ＷＢ　）　：　１０　ｔｔｍＰ型埋込層１
０の接合深さ（Ｗｐ）：２μｍ第２図は上記実施例にお
けるエミッターコレクタ間電圧とコレクタ電流との関係
を実線で示している。第２図において、エミッターコレ
クタＩ’Ｂ’ｌ　を圧が例えば閾値電圧２ＯＶ付近でコ
レクタ電流の増加が始まり、エミッターコレクタ間電圧
が３゜Ｖ付近では従来例【比べてコレクタ電流が約７倍
に増加する。但し、実線の曲線はペース電流をノセラメ
ータとしている。

第３図は上記実施例におけるエミッターコレク夕闇電圧
が３２Ｖの時のコレクタ電流と電流増幅率ｈＦＥとの関
係全示した線図である。第３図を見ても理解されるよう
に、本実施例の方が従来例に比較して電流増幅率ｈＦＥ
が増大し、ピーク点でその増大率は約２．５倍である。

又、第３図の実線で示したような゛電流増幅率ｈＦＥを
得るためには従来例ではベース幅を１０μｍより狭くせ
ざるを得す、その時の耐圧は５〜１２Ｖとなる。従って
、本実施例においてエミッターコレクタ間耐圧が５５〜
６０Ｖになるのに比べて従来例では著るしく耐圧が低下
する。

次にか＼る構成のラテラルＰＮＰ）ランソスタの製造方
法について第４図を参照して説明する。

先ず、第４図（ａ）に示すように、Ｐ型半導体基板１１
の主表面に熱酸化で酸化膜１２を形成し、次にフォトリ
ンエツチングにより酸化膜１２を選択的に除去し、次に
この除去部分下に熱拡散によｐＮ＋型埋込層１３を形成
する。

次に第４図（ｂ）に示すように、酸化膜１２ｔ−除去し
之後に新たに酸化膜１４を形成し、Ｎ＋＋埋込層１３上
の酸化膜１４部分をフォトリンエツチングにより選択的
に除去し、次にＮ＋＋埋込層１３の表面からＰ型不純物
を選択的に拡散してＮ十型埋込層１３の下部を残してそ
の上部にＰ型埋込層１５を形成する。

次に第４図（ｃ）に示すように、酸化膜１４を除去し、
次にシラン化合物とリン化合物を萬温で分解反応させ、
Ｐ型半導体基板１１上にＮ型エピタキシャル層１６ｅ成
長させる。これにょＩ）Ｎ＋＋埋込層１３及びＰ型埋込
層１５がＰ型半導体基板１１とＮｕエピタキシャル成長
層１６間に埋設される。

次に基板全面に酸化膜１７を形成し、パターニングした
後にＰ型不純物を拡散させてＰ＋型のアイソレーション
層１８を形成してＮ層の島を形成する。

次に第４図（ｄ）に示すように、酸化膜１７の除去後、
一対のＰ＋型拡散層１９全形成し、次にＮ＋型型数散層
２０形成した後に酸化膜２１を形成し、Ｐ＋型拡散層１
９及びＮ十型拡散層２ｏ上の酸化膜２１部分を除去して
フンタクトホールを形成シ、コノ後に金属を蒸着して７
９ターニングすることにょ９エミツタ、ペース、フレフ
タ用の各電極２２を形成する。

（発明の効果） 以上、詳細に説明したように本発明によればＮ中型埋込
層上にＰ型埋込層を設けるようにしたので、エミッター
コレクタ間の耐圧の低下を招くことなく高い電流増幅率
が得られ、高耐圧で大電流駆動を１つの素子で実現でき
チップ面積を小さくできると共にペース電流の供給菫も
少なくてすむものが期待できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるラテラルＰＮＰトラン
ジスタの断面図、第２図は本発明例と従来例とを比較し
た出力特性図、第３図は本発明例と従来例とを比較した
コレクタ電流とｈＦＥとの関係を示す線図、第４図は第
１図に示したラテラルＰＮＰトランジスタの工程図、第
５図は従来のラテラルＰＮＰ　）ランソスタの断面図で
ある。 図中、１・・・Ｐ型半導体基板、２・・・Ｎ型エピタキ
シャル層、３・・・アイソレーション層、５・・・ｐ”
ａ拡散層、６・・・Ｎ＋型型数散層７・・・酸化膜、８
・・・電極、９・・・Ｎ＋＋込層、１ｏ・・・Ｐ型埋込
層。 ば　ロムペ込ＩＷ昶　　−４ ＼１３ 不発用のフナフルＰＮＰトフンシスタハエ十酊コ第４図

Claims (1)

1. 【特許請求の範囲】 　第１導電型の半導体基板と、該半導体基板上に形成さ
   れた第２導電型の成長層と、上記半導体基板と成長層間
   に埋設された第２導電型の埋込層と、上記成長層の表面
   に形成された第１導電型の一対の第１半導体領域及び第
   ２導電型の第２半導体領域とを有する半導体装置におい
   て、 上記第２導電型の埋込層上に第１導電型の埋込層を積層
   して構成したことを特徴とする半導体装置。