JPH01129333A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01129333A JPH01129333A JP62287333A JP28733387A JPH01129333A JP H01129333 A JPH01129333 A JP H01129333A JP 62287333 A JP62287333 A JP 62287333A JP 28733387 A JP28733387 A JP 28733387A JP H01129333 A JPH01129333 A JP H01129333A
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- 230000006870 function Effects 0.000 claims abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 4
- 101710163391 ADP-ribosyl cyclase/cyclic ADP-ribose hydrolase Proteins 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
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- Devices For Executing Special Programs (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、記憶技術、ことに論理型言語の処理などの
高度な処理に適用して特に有用な記憶技術、更には大規
模集積化が容易な半導体記憶技術に関する。
高度な処理に適用して特に有用な記憶技術、更には大規
模集積化が容易な半導体記憶技術に関する。
記憶装置としては、種々の構成のものが知られている。
例えば、昭和５２年１１月３０日株式会社オーム社発行
の半導体ハフドブツクの第７５３頁ないし７６３頁には
、半導体集積化になる各種のＲＡＭ（ランダム・アクセ
ス・メモリ）が紹介されている。
の半導体ハフドブツクの第７５３頁ないし７６３頁には
、半導体集積化になる各種のＲＡＭ（ランダム・アクセ
ス・メモリ）が紹介されている。
上記文献に紹介のＲＡ Ｍは比較的単純である。
すなわち、複数の記憶要素のそれぞれにアドレスが与え
られ、そしてアドレス退択された記憶要素に対し悄権の
書き込み、読み出しが行なわれるにすぎない。
られ、そしてアドレス退択された記憶要素に対し悄権の
書き込み、読み出しが行なわれるにすぎない。
ここで、新しいデータを古き込んだメモリの内容を元に
戻して失なわれたデータを復元したいと木 い５＊求は、深さ優先の不検索やエディタのコマンド取
り消しなどのようなバックトラックを含む処理の中では
しばしば現れる。これらの処理は従来、特別な構造のン
７トウェアによって等価的に行なわれてきたが、バック
トラック情報の保存に手間がかかった。さらに近年のＡ
Ｉ（人工知能）用の推論処理等ではこの負荷がシステム
の高速化を妨げる要因の一つになりてきている。
戻して失なわれたデータを復元したいと木 い５＊求は、深さ優先の不検索やエディタのコマンド取
り消しなどのようなバックトラックを含む処理の中では
しばしば現れる。これらの処理は従来、特別な構造のン
７トウェアによって等価的に行なわれてきたが、バック
トラック情報の保存に手間がかかった。さらに近年のＡ
Ｉ（人工知能）用の推論処理等ではこの負荷がシステム
の高速化を妨げる要因の一つになりてきている。
従って、本発明の目的は、書き換えによって失われたも
との内容を回復できろ機能を持つ新規有用な記憶装置を
提供することにある。
との内容を回復できろ機能を持つ新規有用な記憶装置を
提供することにある。
不発明の他の目的は、半導体集積回路化に適する記憶装
置を提供することにある。
置を提供することにある。
本発明の他の目的は、以下の説明及び図面から明らかと
なろう。
なろう。
本発明においては、エポックと呼ぶ論理的時間変数を用
いて、メモリ内部の世代を管理する。世代ごとに必安な
アドレスのデータのみを世代番号あるいは世代番号を照
合するためのボイ／りといっしょにメモリに格納してお
く。これにより世代が更新して見かけ正矢なわれた情報
でも世代を戻す操作をすることにより旧世代の情報を回
復させることができる。
いて、メモリ内部の世代を管理する。世代ごとに必安な
アドレスのデータのみを世代番号あるいは世代番号を照
合するためのボイ／りといっしょにメモリに格納してお
く。これにより世代が更新して見かけ正矢なわれた情報
でも世代を戻す操作をすることにより旧世代の情報を回
復させることができる。
上記手段に従うと、世代を逆戻りさせることができ、バ
ックトラック処理の際のプロセッサ側の負荷を軽減させ
て、システムスループットの向上をはかることができる
。
ックトラック処理の際のプロセッサ側の負荷を軽減させ
て、システムスループットの向上をはかることができる
。
以下、本発明を実施例にもとづいて説明する。
以下の説明の実施例の記憶装置は、半導体集積回路技術
によって構成されるに適するものである。
によって構成されるに適するものである。
近年の半導体大規模集積技術の高度の発達に伴い、本発
明の記憶装置は、充分に小さいサイズ及び低価格をもっ
て構成できることとなる。しかしながら、前述及び以下
説明の実施例の本質を考慮すれば、半導体記憶装置は、
好適な一例であるけれども、他の種類の構造の記憶装置
に置き換え可能であること、が容易に理解できるであろ
う。
明の記憶装置は、充分に小さいサイズ及び低価格をもっ
て構成できることとなる。しかしながら、前述及び以下
説明の実施例の本質を考慮すれば、半導体記憶装置は、
好適な一例であるけれども、他の種類の構造の記憶装置
に置き換え可能であること、が容易に理解できるであろ
う。
〔実施例１〕
第１図は本発明に係る半導体記憶装置の第１英施例を示
す内部の論理構造である。外部より入力されたアドレス
（外部アドレス）を内部でデコードし、該当する外部ア
ドレスのＡＭ（アドレスマツプ）に格納されているデー
タをポインタとしてＴＳ（）レイルスタック）の内部ア
ドレスをデコードし、その内部アドレスのＤＡＴＡ部の
データに対して読み出しあるいは書き込みを行なう。現
在の読み出しあるいは書き込みの内部アドレスをポイン
トするためにＳＰ（スタックポインタ）を設けている。
す内部の論理構造である。外部より入力されたアドレス
（外部アドレス）を内部でデコードし、該当する外部ア
ドレスのＡＭ（アドレスマツプ）に格納されているデー
タをポインタとしてＴＳ（）レイルスタック）の内部ア
ドレスをデコードし、その内部アドレスのＤＡＴＡ部の
データに対して読み出しあるいは書き込みを行なう。現
在の読み出しあるいは書き込みの内部アドレスをポイン
トするためにＳＰ（スタックポインタ）を設けている。
世代を更新（インクリメント）する場合には、ＥＣ（エ
ポックカウンタ）を＋１し、ＥＣの内容が示すＥＰ（エ
ポックポインタ）の番地の内容をＥＣがインクリメント
する前の量終内部アドレスに設定する。ＥＣは現在のエ
ポックから１を減じた値である。ここで該当内部アドレ
スに対応するＢＰ（バックワードポインタ）の内容はＡ
ＭＰの内容と同じ前のエポック番号の同じ外部アドレス
に対応するＡＭＰ（アドレスマツプポインタ）の内部ア
ドレスが格納されている。
ポックカウンタ）を＋１し、ＥＣの内容が示すＥＰ（エ
ポックポインタ）の番地の内容をＥＣがインクリメント
する前の量終内部アドレスに設定する。ＥＣは現在のエ
ポックから１を減じた値である。ここで該当内部アドレ
スに対応するＢＰ（バックワードポインタ）の内容はＡ
ＭＰの内容と同じ前のエポック番号の同じ外部アドレス
に対応するＡＭＰ（アドレスマツプポインタ）の内部ア
ドレスが格納されている。
なお、内部アドレスの最終アドレスは未足義領域エリア
としてデータの書込みを禁止しておく。
としてデータの書込みを禁止しておく。
そしてエポックが１の時（すなわちＥＣ＝Ｏ）に書き込
まれたデータのアドレスに対応するＢＰの内容は、この
最終内部アドレスを格納しておく。
まれたデータのアドレスに対応するＢＰの内容は、この
最終内部アドレスを格納しておく。
また、イニシャライズ命令がきた時には、ＥＣをＯに、
ＥＰの０番地を９に、ＳＰをＯに、ＡＭの内容をすべて
９にすることにより本メモリのデータをすべて無効にす
ることができる。
ＥＰの０番地を９に、ＳＰをＯに、ＡＭの内容をすべて
９にすることにより本メモリのデータをすべて無効にす
ることができる。
なお、第２囚に従来のメモリの内部構成を示す。
アドレスバスより入力されたアドレス値を内部でデコー
ドし該当する番地からデータバスよりデータを読み出し
あるいはデータを書き込む。このようなメモリでは当然
、−度書き換えたデータをもとに戻すことは出来ない。
ドし該当する番地からデータバスよりデータを読み出し
あるいはデータを書き込む。このようなメモリでは当然
、−度書き換えたデータをもとに戻すことは出来ない。
ところがツリー型の推論を深さ優先方式で行う場合、例
えば第３図のように、■→■→■→■と可能性を調べて
行き、■で不成立であることがわかると、■に戻りてか
ら■を調べ、さらに不成立であれは■に戻ってから■→
■→■と調べなければならない、というような場合、■
を調べるために書き換えたデータは■に戻ったときには
もとに戻さねばならず、また■→■で曹き換えたデータ
は■に戻りたときもとに戻さねばならない。このような
場合のデータの記憶に従来のメモリを使用すると、本来
のデータの記憶場所とは別の場所に、いつ、どこを何か
ら何に書き換えたかという情報を記憶しておき、この情
報をもとに書き換えたデータを再度もとに書き戻すとい
う処理が必要になる。、例えば第４図のように、各段階
において変数Ｘｉ、ｘｊを含む（７）のような形式の構
造体Ｃｎをスタックに積み上げ、その変数に値を代入し
ながら推論を進めると仮定し、（勾の段階（■→■→■
→■）から−旦（イ）（■→■）に戻り、しかるのち（
３）のように■に進む場合を考える。このとき、スタッ
クポインタを戻すと同時に０４やＣｓ内のデータはＣ６
やＣ８とともに放果されるので問題はないが、段階■で
行われたＸ。
えば第３図のように、■→■→■→■と可能性を調べて
行き、■で不成立であることがわかると、■に戻りてか
ら■を調べ、さらに不成立であれは■に戻ってから■→
■→■と調べなければならない、というような場合、■
を調べるために書き換えたデータは■に戻ったときには
もとに戻さねばならず、また■→■で曹き換えたデータ
は■に戻りたときもとに戻さねばならない。このような
場合のデータの記憶に従来のメモリを使用すると、本来
のデータの記憶場所とは別の場所に、いつ、どこを何か
ら何に書き換えたかという情報を記憶しておき、この情
報をもとに書き換えたデータを再度もとに書き戻すとい
う処理が必要になる。、例えば第４図のように、各段階
において変数Ｘｉ、ｘｊを含む（７）のような形式の構
造体Ｃｎをスタックに積み上げ、その変数に値を代入し
ながら推論を進めると仮定し、（勾の段階（■→■→■
→■）から−旦（イ）（■→■）に戻り、しかるのち（
３）のように■に進む場合を考える。このとき、スタッ
クポインタを戻すと同時に０４やＣｓ内のデータはＣ６
やＣ８とともに放果されるので問題はないが、段階■で
行われたＸ。
←Ｃおよび■で行われたｘＩ＋ｄなる代入はもとに戻し
、それぞれＸ２ ｐ ＸＩ と改めておかねばならな
い。かかるスタックに従来のメモリを使用する場合は、
これとは別のスタックをもう一つ用意し、これに■：Ｘ
２←Ｃ１■：ｘ、←ｄのような情報を保存しなげればな
らず、そのための処理に複雑なソフトウェアを必要とし
、結果として多（の処理時間がかかる。−力木発明によ
るメモリの上にに）のようなデータが記憶されていれば
、エポックを戻すことにより直ちに（イ）の状態が回復
し、複雑なソフトウェアによる処理を必要とせす、高速
である。
、それぞれＸ２ ｐ ＸＩ と改めておかねばならな
い。かかるスタックに従来のメモリを使用する場合は、
これとは別のスタックをもう一つ用意し、これに■：Ｘ
２←Ｃ１■：ｘ、←ｄのような情報を保存しなげればな
らず、そのための処理に複雑なソフトウェアを必要とし
、結果として多（の処理時間がかかる。−力木発明によ
るメモリの上にに）のようなデータが記憶されていれば
、エポックを戻すことにより直ちに（イ）の状態が回復
し、複雑なソフトウェアによる処理を必要とせす、高速
である。
次に本メモリを用いた場合このようなバックトラック処
理をどのように行なうかという流れを第５Ａ図及び第５
Ｂ図をもとに説明する。この例では、外部アドレスＯ〜
３まで、データバス幅４ピツト、内部アドレスＯ〜９ま
で、エポックポインタアドレスＯ〜２−１：でを想定し
ている。
理をどのように行なうかという流れを第５Ａ図及び第５
Ｂ図をもとに説明する。この例では、外部アドレスＯ〜
３まで、データバス幅４ピツト、内部アドレスＯ〜９ま
で、エポックポインタアドレスＯ〜２−１：でを想定し
ている。
ｉｓＡ図の左上よりスタートする。事象１の時には内部
アドレス０，１．２に各々２，７．６というデータが格
能されている。このときのエポックを１とする。この時
、外部から見えるアドレスとデータの対応をその下に示
す。外部アドレスの３培地に４というデータを書き込ん
で事象２に移ると、内部アドレスの３番地に４とＸ、）
５データを４ぎ込む。事象３では、エポックがインクリ
メント（＋１ ’）するので、ＥＣが１になり、ＥＰ０
１番地にエポック１の最終番地３を書き込む。ここまで
はエポック操作が行なわれているのでＡＭの外部アドレ
スのデータとＡＭＰの内部アドレスのデータは一致して
いる。事象４で１番地にデータ３を書き込む時には、エ
ポックがインクリメントされているので、ＴＳの内部ア
ドレス４番地に（ＡＭＰ、ＢＰ、ＤＡＴＡ）＝（１，１
，３）というデータを書き込み、ＡＭの１番地を１から
４に曹きかえる。これにより、ＴＳ内部ではエポック１
０事象１で１番地に書き込まれていた７というデータが
保存されている。ｐ象５で２番地にデータ９を書き込む
内部動作は事象４と同様である。
アドレス０，１．２に各々２，７．６というデータが格
能されている。このときのエポックを１とする。この時
、外部から見えるアドレスとデータの対応をその下に示
す。外部アドレスの３培地に４というデータを書き込ん
で事象２に移ると、内部アドレスの３番地に４とＸ、）
５データを４ぎ込む。事象３では、エポックがインクリ
メント（＋１ ’）するので、ＥＣが１になり、ＥＰ０
１番地にエポック１の最終番地３を書き込む。ここまで
はエポック操作が行なわれているのでＡＭの外部アドレ
スのデータとＡＭＰの内部アドレスのデータは一致して
いる。事象４で１番地にデータ３を書き込む時には、エ
ポックがインクリメントされているので、ＴＳの内部ア
ドレス４番地に（ＡＭＰ、ＢＰ、ＤＡＴＡ）＝（１，１
，３）というデータを書き込み、ＡＭの１番地を１から
４に曹きかえる。これにより、ＴＳ内部ではエポック１
０事象１で１番地に書き込まれていた７というデータが
保存されている。ｐ象５で２番地にデータ９を書き込む
内部動作は事象４と同様である。
事象６で再び１番地にデータ８を書き込むが、この時に
はエポックがインクリメントされていないので、事象４
で外部アドレス４番地に書き込んだデータ３を８に書き
かえる。事象７で再びエポックをインクリメントするこ
とにより、それ以前のデータを保存することができる。
はエポックがインクリメントされていないので、事象４
で外部アドレス４番地に書き込んだデータ３を８に書き
かえる。事象７で再びエポックをインクリメントするこ
とにより、それ以前のデータを保存することができる。
そこで、事象８でＩＴｉ地に４というデータを書き込ん
でも事象６で１：ｉｆ地に曹ぎ込んだ８というデータは
保存される。事象９でエポックをデクリメント（−１）
すると、ＥＣを２から１にし、ＥＰの２番地に書き込ま
れた５というデータをＳＰに転送し、Ａ Ｍの内容を事
象６の状態に戻すことによりエポック２の状態にデータ
を戻すことができる。このようにしてバックトラック処
理が可能となる。
でも事象６で１：ｉｆ地に曹ぎ込んだ８というデータは
保存される。事象９でエポックをデクリメント（−１）
すると、ＥＣを２から１にし、ＥＰの２番地に書き込ま
れた５というデータをＳＰに転送し、Ａ Ｍの内容を事
象６の状態に戻すことによりエポック２の状態にデータ
を戻すことができる。このようにしてバックトラック処
理が可能となる。
第６図は第１図の内部論理構造を実現するための機能ブ
ロック図の一例である。
ロック図の一例である。
本メモリの基本動作としては、ライト・リード・デクリ
メントエポック・インクリメントエポックの４種類があ
る。各々の動作のシーケンスフローチャートを第７図〜
第１０図に示す。
メントエポック・インクリメントエポックの４種類があ
る。各々の動作のシーケンスフローチャートを第７図〜
第１０図に示す。
また、第１１図〜第１４図に、これら４複類のシーケン
スフローチャートを実現するだめの論理回路例を示す。
スフローチャートを実現するだめの論理回路例を示す。
この中で、２点鎖線で囲まれた部分が第６図のシーケン
サに相当する部分である。
サに相当する部分である。
ライトおよび、リードアクセスの時は、アンドウあるい
はイニシャライズが行なわれている最中・すなわちＵＦ
（アンドウフラグ）あるいはＩＦ（イニシャライズ７ラ
グ）が１の時には待機状態とする。
はイニシャライズが行なわれている最中・すなわちＵＦ
（アンドウフラグ）あるいはＩＦ（イニシャライズ７ラ
グ）が１の時には待機状態とする。
ライトアクセス（第７図）では、このフラグ監視の後、
現在のエポック内ですでにその番地に書き込みが行なわ
れている場合には、該当する内部アドレスのデータを書
き換えるだけでよい（第５Ａ図の事象６）。一方、現在
のエポックでその番地への書き込みが初めての場合には
、ＳＰ′ｆ、インクリメントして新たにＴＳ内に領域を
確保し、現在のＡＭの値をＢＰ領領域、新たなＳＰの値
をＡＭに、アドレスバスよりより入力されたアドレスを
現在のＴＳのＡ Ｍ Ｐ領域に、データバスより入力さ
れたデータを現在のＴＳのＤＡＴＡ領域に曹ぎ込んでポ
インタのリンクを完了する。
現在のエポック内ですでにその番地に書き込みが行なわ
れている場合には、該当する内部アドレスのデータを書
き換えるだけでよい（第５Ａ図の事象６）。一方、現在
のエポックでその番地への書き込みが初めての場合には
、ＳＰ′ｆ、インクリメントして新たにＴＳ内に領域を
確保し、現在のＡＭの値をＢＰ領領域、新たなＳＰの値
をＡＭに、アドレスバスよりより入力されたアドレスを
現在のＴＳのＡ Ｍ Ｐ領域に、データバスより入力さ
れたデータを現在のＴＳのＤＡＴＡ領域に曹ぎ込んでポ
インタのリンクを完了する。
リードアクセス（第８図）では、ＵＦとＩＦの監視の後
、アドレスバスより入力された外部アドレスに該当する
ＡＭの内容がポイントするＴＳのＤＡＴＡ領域からデー
タを読み出してデータバスに出力する。
、アドレスバスより入力された外部アドレスに該当する
ＡＭの内容がポイントするＴＳのＤＡＴＡ領域からデー
タを読み出してデータバスに出力する。
デクリメントエポックアクセス（第９図）では、ＩＦが
Ｏであることｆ：、監視した後、ＳＰの値がＥＣによっ
てポイントされているＢＰアドレスの内容と等しくなる
までＳＰの値をデクリメントしながら、その都度ＳＰに
よってポイントされたＴＳのＢＰ領領域値をＡＭＰ領域
によってポイントされたＡＭの位置に書き込んでゆく。
Ｏであることｆ：、監視した後、ＳＰの値がＥＣによっ
てポイントされているＢＰアドレスの内容と等しくなる
までＳＰの値をデクリメントしながら、その都度ＳＰに
よってポイントされたＴＳのＢＰ領領域値をＡＭＰ領域
によってポイントされたＡＭの位置に書き込んでゆく。
終了後、ＥＣの値をデクリメントする。この動作中ＵＰ
に１をセットし、ＥＣのデクリメント後ＵＦｔ−０にリ
セットする。もしア／ドク動作中（ＵＦ＝１のとき）に
再度デクメ／トエポック要求がきた時には、ＥＣをデク
リメントしてアンドク動作を続行する。
に１をセットし、ＥＣのデクリメント後ＵＦｔ−０にリ
セットする。もしア／ドク動作中（ＵＦ＝１のとき）に
再度デクメ／トエポック要求がきた時には、ＥＣをデク
リメントしてアンドク動作を続行する。
インクリメントエポックアクセス（第１０図）では、Ｉ
ＦがＯであることを監視した後、ＥＣをインクリメント
した後ＥＣがポイントするＥＰの位置にＳＰの値を書き
込む。
ＦがＯであることを監視した後、ＥＣをインクリメント
した後ＥＣがポイントするＥＰの位置にＳＰの値を書き
込む。
第７図〜第１０図のシーケンシャルフローチャートを実
現するための回路ブロック例を第１１図〜第１５図に示
す。第１１図は第６図の中のシーケンサ部の一部であり
、ライト・リード・インクリメントエポック・デクリメ
ントエポックの各要求信号を作る部分と上記各処理の終
了までＢｕｓｙ信号を出しておく部分より成る６第１２
図はライト時の、第１３図はリード時の、第１４Ａ図と
第１４Ｂ図はデクリメントエポック時の、第１５図はイ
ンクリメントエポック時の回路ブロック図である。各々
の図中で、２点鎖線で囲まれた部分はシーケンサの部分
である。
現するための回路ブロック例を第１１図〜第１５図に示
す。第１１図は第６図の中のシーケンサ部の一部であり
、ライト・リード・インクリメントエポック・デクリメ
ントエポックの各要求信号を作る部分と上記各処理の終
了までＢｕｓｙ信号を出しておく部分より成る６第１２
図はライト時の、第１３図はリード時の、第１４Ａ図と
第１４Ｂ図はデクリメントエポック時の、第１５図はイ
ンクリメントエポック時の回路ブロック図である。各々
の図中で、２点鎖線で囲まれた部分はシーケンサの部分
である。
第１６図は上記の機能を連想メモリを使って構成した例
である。本図はアドレスメモＩＪ（ＡＭ）とエポックカ
ウンタ（ＥＣ）を内部アドレスごとにＣＡＭ（連想メモ
リ）として格納することにより高速にバックトラック処
理ができることを特徴とする。第１７図に本構成の場合
のライト時動作７０−チャートを、第１８図にリード時
の動作７０−チャートを示す。なお、電源投入時はＣＡ
Ｍ。
である。本図はアドレスメモＩＪ（ＡＭ）とエポックカ
ウンタ（ＥＣ）を内部アドレスごとにＣＡＭ（連想メモ
リ）として格納することにより高速にバックトラック処
理ができることを特徴とする。第１７図に本構成の場合
のライト時動作７０−チャートを、第１８図にリード時
の動作７０−チャートを示す。なお、電源投入時はＣＡ
Ｍ。
ＥＣ，ＡＤＲＣをクリアしておく。
第１９図は第１６図のうちのＷＤ、ＳＥＬ＆５ＥＮＳＥ
のブロックの具体的回路例である。
のブロックの具体的回路例である。
（１） システムのバックトラック処理の高速化がで
きる。
きる。
（２） システムスループットの向上とソフトウェア
負荷の軽減を図ることができる。
負荷の軽減を図ることができる。
第１図は、実施例の記憶装置の論理構成を示す論理構成
図、 第２図は、従来のメモリのブロック図、第３図は、情報
関連図、 第４図は、データ構成図、 第５Ａ図及び第５Ｂ図は、データの流れを説明するため
のフロー図、 第６図は、第１実施例の詳細を示すブロック図、第７図
、第８図、第９図、及び第１０図は、第６図の実施例の
動作を説明するための７０−図、第１１図、第１２図、
第１３図、第１４Ａ図、第１４Ｂ図及び第１５図は、第
６図のシーケンサ部ＳＣＵの一部の論理回路図、 第１６図は、第２実施例のブロック図、第１７図及び第
１８図は、第２実施例の動作を説明するための７０−図
、 第１９図は、第１６図の実施例の一部のブロックの具体
的回路図である。 符号の説明 ＡＭ・・・アクセスマツプ、ＡＭＰ・・・アクセスマツ
プポインタ、ＢＰ・・・バックワードポインタ、ＤＡＴ
Ａ・・・データ、ＥＣ・・・エポックカウンタ、ＥＰ・
・・エポックポインタ、ＳＰ・・・スタックポインタ、
ＴＳ・・・トレイルスタック、ＩＦ・・・イニシャライ
ズフラグ、ＵＦ・・・アンドクツラグ、ＲＤＹ／Ｂｕｓ
ｙ・・・レディ／ビジー、ＣＥ・・・チップイネーブル
、ＷＥ・・・ライトイネーブル、ＣＬＫ・・・クロック
、ＲＥＳ・・・リセット、ＩＮＣＥ・・・インクリメン
トエポック、ＤＥＣＥ・・・デクリメントエポック、Ｓ
ＣＵ・・・シーケンサ部。 第 １ 図 第２図 第 ３ 図 （イン （う）
（エン （−ｒ）第
７ 図 第 ９ 図 第１１図 ＥＮＤＫεＱ−：ｒ ；ド’Ｊ７１：１第１５図 ＬＫ
図、 第２図は、従来のメモリのブロック図、第３図は、情報
関連図、 第４図は、データ構成図、 第５Ａ図及び第５Ｂ図は、データの流れを説明するため
のフロー図、 第６図は、第１実施例の詳細を示すブロック図、第７図
、第８図、第９図、及び第１０図は、第６図の実施例の
動作を説明するための７０−図、第１１図、第１２図、
第１３図、第１４Ａ図、第１４Ｂ図及び第１５図は、第
６図のシーケンサ部ＳＣＵの一部の論理回路図、 第１６図は、第２実施例のブロック図、第１７図及び第
１８図は、第２実施例の動作を説明するための７０−図
、 第１９図は、第１６図の実施例の一部のブロックの具体
的回路図である。 符号の説明 ＡＭ・・・アクセスマツプ、ＡＭＰ・・・アクセスマツ
プポインタ、ＢＰ・・・バックワードポインタ、ＤＡＴ
Ａ・・・データ、ＥＣ・・・エポックカウンタ、ＥＰ・
・・エポックポインタ、ＳＰ・・・スタックポインタ、
ＴＳ・・・トレイルスタック、ＩＦ・・・イニシャライ
ズフラグ、ＵＦ・・・アンドクツラグ、ＲＤＹ／Ｂｕｓ
ｙ・・・レディ／ビジー、ＣＥ・・・チップイネーブル
、ＷＥ・・・ライトイネーブル、ＣＬＫ・・・クロック
、ＲＥＳ・・・リセット、ＩＮＣＥ・・・インクリメン
トエポック、ＤＥＣＥ・・・デクリメントエポック、Ｓ
ＣＵ・・・シーケンサ部。 第 １ 図 第２図 第 ３ 図 （イン （う）
（エン （−ｒ）第
７ 図 第 ９ 図 第１１図 ＥＮＤＫεＱ−：ｒ ；ド’Ｊ７１：１第１５図 ＬＫ
Claims (1)
- 【特許請求の範囲】 １、論理的時間変数で情報の世代を管理し、上記論理的
時間変数を戻すことにより書き換えによって失なわれた
元の情報を回復する機能を持つことを特徴とする記憶装
置。 ２、特許請求の範囲第１項の機能を実現するために世代
管理コントローラを有していることを特徴とする記憶装
置。 ３、特許請求の範囲第１項の機能を実現するために前の
世代の情報を上記論理的時間変数でポイントして格納す
ることを特徴とした記憶装置。 ４、特許請求の範囲第１項の機能を実現するために世代
の来歴情報を連想メモリに格納することにより高速のバ
ックトラック処理を可能とすることを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28733387A JP2702943B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28733387A JP2702943B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129333A true JPH01129333A (ja) | 1989-05-22 |
| JP2702943B2 JP2702943B2 (ja) | 1998-01-26 |
Family
ID=17716010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28733387A Expired - Lifetime JP2702943B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702943B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1321079C (zh) * | 2004-03-02 | 2007-06-13 | Hoya株式会社 | 光学元件的成型装置及其制造方法 |
| JP2015064696A (ja) * | 2013-09-24 | 2015-04-09 | 富士通株式会社 | シンボリック実行方法、シンボリック実行装置、およびシンボリック実行プログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60256847A (ja) * | 1984-06-01 | 1985-12-18 | Fujitsu Ltd | ユニフアイ処理回路 |
| JPS6227822A (ja) * | 1985-07-29 | 1987-02-05 | Nec Corp | バツクトラツク制御方式 |
-
1987
- 1987-11-16 JP JP28733387A patent/JP2702943B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60256847A (ja) * | 1984-06-01 | 1985-12-18 | Fujitsu Ltd | ユニフアイ処理回路 |
| JPS6227822A (ja) * | 1985-07-29 | 1987-02-05 | Nec Corp | バツクトラツク制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1321079C (zh) * | 2004-03-02 | 2007-06-13 | Hoya株式会社 | 光学元件的成型装置及其制造方法 |
| JP2015064696A (ja) * | 2013-09-24 | 2015-04-09 | 富士通株式会社 | シンボリック実行方法、シンボリック実行装置、およびシンボリック実行プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702943B2 (ja) | 1998-01-26 |
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