JPS60256847A - ユニフアイ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｐｒｏｌｏｇなどの非決定性のプログラム言
語の処理システムに関し、特にその中でもユニフィケー
ション処理において生しる後戻りを高速化するためのユ
ニファイ処理回路に関する。

〔従来の技術〕

Ｐｒｏｌｏｇは、事物間の関係を記述するいわゆる述語
論理プログラミング言語の一種である。このようなプロ
グラム言語は、従来のプログラミング言語のように計算
機で処理する手続きの細部を規定することをせず、状況
にしたがって変化する処理を行わせる点で、非決定性プ
ログラミング言語とも呼ばれている。

Ｐｒｏｌｏｇの場合、質問はゴールと呼ばれる１つまた
は複数の証明すべき命題に置き換えられる。

そのプログラム処理とは、ゴールに、データベース中の
事実および事実間の関係を与えるルール（規則）を適用
して証明可能性を追求すること、すなわらゴールあるい
はザブゴール中の変数の値をめることである。なお、ル
ールは、ゴールを複数のサブゴールに変換する。これら
の事実およびルールをゴールあるいはサブゴールに適用
することは、一般にユニフィケーションと呼ばれる。

証明の過程で適用可能な複数の事実あるいはルールに遭
遇した場合には、とりあえず３の選択肢中の１つを選択
し、それに基づいてユニフィケーション処理を先に進め
る。しがし、その先において矛盾が発見され、証明が不
可能となった場合には２選択肢の位置まで戻り、他の選
択肢にしたがっテユニフィケーション処理をやり直す。

この場合、以前のユニフィケーション処理で変数に値が
代入（Ｂｉｎｄ）されていれば１元に戻す必要がある。

このような選択肢の位置まで戻る処理は、後戻り（Ｂａ
ｃｋｔｒａｃｋ）と呼ばれている。

以上のユニフィケーションと後戻りの処理を繰り返し、
証明可能となったとき、すなわち全ての変数に値が代入
できたときに処理を終了する。

ところで、変数に値を代入する時に、後に後戻り処理で
それらの代入を無効にできるように２代入した変数がど
れであったかを記録しておく必要がある。

従来、変数への代入は次のように行われている。

すなわち、パリユースタンクと呼ばれるスタック上に、
各変数の対応する値を格納するためのバリューセル域と
呼ばれる区域を変数ごとにとり、そして変数の値が定ま
ると、その値を変数に対応するバリューセル域へ書き込
むようにするものである。

第２図は、パリユースタンクの概要を図示したもので、
１ばバリュースタック、２．２’、２”ばそれぞれ変数
ごとのバリューセル域を示している。

Ｐｒｏｌｏｇのような言語では、前述したように与、；
’えられたゴールをルール群の中で証明していく過程で
、より小さなサブゴールの証明へと処理を分解していく
。

たとえば解くべきゴールが Ｇｏａｌ（＊ｘ、＊ｙ） であり、ルール群が次のようなものであるとする。

Ｇｏａｌｌ（Ａ、％Ｚ）＝Ｓｕｂｇｏａｌｌ（＊Ｚ）。

Ｓｕｂｇｏａｌ２（％Ｗ）。

Ｇｏａｌ２（Ｂ、ｘＺ）←Ｓｕｂｇｏａ１３（＊Ｚ）。

上側では、Ｇｏａｌ（χｘ、％ｙ）を証明するために、
まずＧｏａｌｌが選ばれ、対応する引数間でユニフィケ
ーションを行い、成功すれば２そのサブゴールであるＳ
ｕｂｇｏａｌ１（＊Ｚ）の証明を行い。

それが成功すれば更にＳｕｂｇｏａｌ２（＊Ｗ）の証明
を行うことになる。

このため、スタック上には、証明の過程で使われたサブ
ゴールごとにフレームが作られてい（。

それに対応して第２図で述べたように、各サブゴール中
の変数のためのバリューセル域がスタック上に作られ、
ユニフィケーションの過程で変数に値が代入されれば、
対応するバリューセル域へのその値を格納する。

他方、バンクトランクとなる場合に備えて、値が代入さ
れた変数のバリューセルアドレスのみを。

トレールスタックと一般に呼ばれる別のスタックに、そ
の代入順に格納して置く。

第３図にその概要を示す。図において、１はパリユース
タンク、２．２’、γ、−・−・は各ゴールのバリュー
セル域、３はトレールスタック、４．４’。

４″は値が代入された変数のバリューセルアドレスを示
す。なお、スタックの先頭位置を示すスタックトップ点
および戻るべき位置を示すバンクトラック点を矢印で示
しである。

ところで、ある時点で証明が不可能になり、前に戻って
ユニフィケーションをやり直す必要が生じると、後戻り
処理を実行する。すなわち代替可能なルールが残ってい
る最寄りのゴールまで戻って、現時点から、そのゴール
までの間に代入した変数の値を全てクリアするいわゆる
Ｕｎｄｏ処理を行う。前ページの例で言えば、Ｇｏａｌ
ｌとのユニフィケーションをやめ、Ｇｏａｌ２とのユニ
フィケーションを試みることになる。

さて、上記のＵｎｄｏ処理とは、現時点がらハックトラ
ンク点までの間のトレールスタックに格納されているバ
リューセルアドレス（第３図の例では４．４’、４”）
が示すバリューセルの値をクリアすなわち元に戻すこと
である。

しかし、現時点から戻るべきハックトランク点までに現
れた変数の各バリューセルは、バリュースタック上で連
続しているから、スタックをハックトランク点までポツ
プアップするだけで簡単にＵｎｄｏ処理することができ
る。そのため、これらのバリューセルについては、実際
にはその中の値が代入された変数のバリューセルのアド
レスを特ニトレールスクソクへ格納するには及ばないの
である。しかし、へツクトランク点から先は個々に追跡
できなければならない。

そこで、ユニフィケーションの過程で変数に値を代入す
る時、その変数のバリューセルアドレスがバンクトラッ
ク点よりアドレスが大きければ。

トレールスタック３へのブツシュダウン（積み込み）は
行なわず、小さい時にのみそのバリューセルアドレスを
トレールスタック３ヘブソシユダウンする方法がこれま
でに知られている。

〔発明が解決しようとする問題点〕

上記した従来方法では、変数への値の代入が行ねれるた
びに、そのバリューセルアドレスとバンクトラック点と
の比較チェック処理を行わなければならず時間がかかる
という問題があった。

〔問題点を解決するための手段〕

そこで本発明は、バンクトラック点アドレスと。

値を代入する変数のバリューセルアドレスとの大小比較
を行うため、専用のハードウェア回路を設け１代入時に
自動的にアドレス比較を行って、バックトラック点アド
レスの方が大きい場合にのみ。

割り込み信号を発生するようにする。そして、その割り
込み処理として、トレールスタックへのブツシュダウン
を行うことにより２代入処理を高速化するものである。

そのため２本発明の手段は。

Ｐｒｏｌｏｇ等の非決定性プログラム言語を処理するた
め、出現する変数ごとにその値が代入されたと〔き格納
するための区域を有する第１のスタックと。

該第１のスタックの先頭位置を示す第１のポインタ手段
と、該第１のスタックの後戻り位置を示す第２のポイン
タ手段と、該第１のスタックの値が代入される変数の区
域の位置を示す第３のポインタ手段と、該第１のスタッ
ク中の区域に値が代入された順序を示すため該区域のア
ドレスを代入順序にしたがって保持する第２のスタック
と、該第２のスタックの先頭位置を示す第４のポインタ
手段と、上記第２のポインタ手段の内容と第３のポイン
タ手段の内容とを比較し、後者が前者よりも小さい場合
にのみ割り込み信号を発生する比較回路手段とをそなえ
、該割り込み信号に応答して第３のポインタ手段の内容
を上記第２のスタックに格納する処理を実行させること
を特徴としている。

〔作用〕

本発明の手段により、Ｉ〜レールスタックの書き込みの
必要性のチェックにソフトウェアの介在が不要になりオ
ーバーヘッド時間が大幅に短縮される。

〔実施例〕

以下に１本発明の詳細を実施例にしたがって説明する。

第１図は本発明の１実施例の回路図である。図中、１は
パリユースタンク、２はバリューセル域。

３はトレールスタック、４はバリューセルアドレス域、
５はバリュースタックへのバリューセル積み込み位置を
示すスタックポインタレジスタ、６は変数に対する値の
代入およびクリアのためのバリューアクセスレジスタ、
７および８はハックトランクポインタレジスタ、９はト
レールスタックへアクセスするためのトレールアクセス
レジスタ。

１０はスタック制御回路、ＩＩは比較回路、１２および
１３はデータ線、１４乃至１９はアドレス線、２０は割
り込み信号線、２１はスタック制御指令線、２２はプロ
セッサとのインタフェースを表す。

スタックポインタレジスタ５は、パリユースタンク１の
最上バリューセル域を指すスタノクボインクを保持して
いる。したがって新しい変数に対してバリューセル域を
設定する場合には、スタソクポインタが指す位置の上が
設定場所となる。

バリューアクセスレジスタ６は、変数に値が代入される
とき、あるいは値をクリアするとき、ハリユースタック
１中の対応する変数のバリューセル域をアクセスするア
ドレスを保持する。

ハックトランクポインタレジスタ７および８はそれぞれ
ユニフィケーションの後戻り７すなわちＵｎｄｏ処理を
実行するときのバリュースタック１およびトレールスタ
ック３におけるバックトラック点のアドレスを保持する
。

トレールアクセスレジスタ９は、トレールスタック３の
スタックポインタアドレスを保持し、バリュースタック
１において値を代入された変数のバリューセル域アドレ
スのうち、比較回路１１が選択したハックｌ−ランク点
アドレスよりも小さいアドレスのみを格納し、また読み
出すために使用される。

スタック制御回路１０ば、プロセッサからの指令に基づ
いて、ハリユースタック１およびトレールスタック３の
動作を制御する。

比較回路１１は、ユニフィケーションが適合し。

変数に値を代入するとき、バリューアクセスレジスタ６
に保持されているアドレス（Ａとする）とハックトラン
クポインタレジスタ７に保持されているアドレス（Ｂと
する）とを比較し、Ａ＜Ｂの場合にのみ割り込み信号線
２０を介してプロセソザヘ割り込み信号を上げる。

プロセッサは、バリュースタック１への値の書き込み時
にこの割り込み信号を受け付けると、スタック制御回路
線２１を介してスタック制御回路１０へ指令して、バリ
ュースタック１において。

バリューアクセスレジスタ６が指すバリューセル域へ、
変数の値をデータ線１２により書き込ませ。

同時にバリューアクセスレジスタ６の内容、すなわち値
を代入しようとする変数のバリューセル域アドレスを、
トレールスタック３のトレールアクセスレジスタ９によ
りポイントされる位置へ書き込ませる・１．１゛ 図示の例では、バリュースタック１の変数■１．′Ｖ：
ｌ、Ｖ２への値の代入を行う場合に、そのアドレスＡｌ
、Ａ３、Ａｚがバンクトランク点のアドレスよりも小さ
いことによって、トレールスタック３に順次的に格納さ
れる。トレールアクセスレジスタ９の内容は、書き込み
ごとに＋１され、そして読み出しごとに−１される。

ところで、Ｕｎｄｏ処理において、バリュースタック１
をバンクトランク点までポンプアップして変数の代入値
をクリアした後は、トレールアクセスレジスタ９の内容
を順次−１して、トレールスタック３中のバリューセル
アドレス（たとえばＡ２、Ａ３．ＡＨ）を読み出し、バ
リューアクセスレジスタ６に設定することにより２代入
順序にしたがって変数のバリューセルをアクセスするこ
とができる。

〔発明の効果〕

本発明によれば後戻り処理に必要なバリュースタック追
跡用アドレスをトレールスタックへ積み込むことの必要
性が自動的にチェックできるため。

ユニフィケーション処理時間の短縮が図られるとともに
、プロセッサの負荷を軽減することができる。

【図面の簡単な説明】

第１図は本発明の１実施例の回路図、第２図はバリュー
スタックの概要図、第３図はトレールスタックの概要図
である。 図中、１はパリユースタンク、２はバリューセル域、３
はトレールスタック、４はバリューセルアドレス域、６
はバリューアクセスレジスタ、７はハックトランクポイ
ンタレジスタ、９はトレールアクセスレジスタ、１０は
スタック制御回路。 １１ば比較回路、２０は割り込み信号線、２１はスタッ
ク制御指令線を表す。 特許出願人富士通株式会社 代理人弁理士長谷用文廣（外１名）

Claims (1)

1. 【特許請求の範囲】 Ｐｒｏｌｏｇ等の非決定性プログラム言語を処理するた
   め、出現する変数ごとにその値が代入されたとき格納す
   るための区域を有する第１のスタックと、該第１のスタ
   ックの先頭位置を示す第１のポインタ手段と、該第１の
   スタックの後戻り位置を示す第２のポインタ手段と、該
   第５１のスタックの値が代入される変数の区域の位置を
   示す第３のポインタ手段と、該第１のスタック中の区域
   に値が代入された順序を示すため該区域のアドレスを代
   入順序にしたがって保持する第２のスタックと。 該第２のスタックの先頭位置を示す第４のポインタ手段
   と、上記第２のポインタ手段の内容と第３のポインタ手
   段の内容とを比較し、後者が前者よりも小さい場合にの
   み割り込み信号を発生する比較回路手段とをそなえ、該
   割り込み信号に応答して第３のポインタ手段の内容を上
   記第２のスタックに格納する処理を実行させることを特
   徴とするユニファイ処理回路。