JPH011272A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は微細化された半導体装置における静電破壊防止
技術に関する。

〔従来技術〕

半導体装置における素子分離（アイソレーション）は接
合分離、酸化膜分離等の従来知られた方式の他に、本出
願人により開発され、！￥ｆ開昭５８−７９７５２公報
に記載されている溝と接合とを併用した素子分離方式が
採用されている。その概要は、第２図を参照し、ｐ型Ｓ
ｉ基板１上にエピタキシャル成長させたｎ型Ｓｉ１２０
表面の一部をエッチして溝３を掘り、この溝直下とｐ型
Ｓｉ基板１との間にｐ型拡散層４を設けて素子分離部と
したもので、この溝３とｐ型拡散層４に囲まれたｎ型Ｓ
ｉの島領域２ａ表面にトランジスタヤニＩＬなとの半導
体素子を形成するものである。この方法によれば、溝２
を形成することで深いｐ散拡散層を形成する必要がなく
、それだけ素子分離のための横幅を狭（でき、素子分離
に要する面積を太幅に節約することができる。

〔発明が解決しようとする問題点〕

上述した素子分離方式を用いた半導体装置をさらに微細
化した構造では、素子分離部のｐ散拡散層と島領域内に
形成されたベース等のためのｐ型拡散層５との間でスベ
ースマージンが小さく静電破壊に対してよりいことが問
題となっている。

特に第２図に示すように島領域に形成されたトランジス
タのベースｐ型拡散層５の電極がポンディングパッドな
どの入力端子（６）に接続されている場合、この、入力
端子に負の電圧が加わったときに、素子分離部のｐ型層
４、島領域のｎ型層２ａ及びベースｐ型層５との間で寄
生ｐｎｐ）ランジスタが発生しやす（、このｐｎｐトラ
ンジスタのベースｎ層の幅りが狭いほどＢＶＣＥＯが小
さくブレークダウンしやすいことが問題となっている。

本発明は上記した問題を解決するものであって、その目
的とするところは、微細構造をもって半導体装置におけ
る静電破壊強度を向上することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面からあきらかになろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、ｐ型Ｓｉ基板上にｎ型Ｓｉ層が形成され、こ
のｎ型Ｓｉ層は少なくとも一部がｐ散拡散層からなる素
子分離部によって囲まれた複数の島領域を有し、これら
島領域表面にはトランジスタのベース等のためｐ散拡散
層が形成されるとともに上記領域の底面にはｎ＋埋込層
が形成されている半導体装置において、一つの島領域の
ベースとなるｐ型拡散層上の電極が入力端子に接続され
ており、この入力端子に接続された電極を有する島領域
の表面のｐ散拡散層と上記島領域を囲む素子分離部のた
めのｐ散拡散層との間隔Ｌ１は、入力端子に接続された
電極を有しない他の島領域表面のｐ散拡散層とその領域
を囲む素子分離のためのｐ散拡散層との間隔Ｌ２よりも
大きく形成しであるものである。

〔作用〕

上記した手段によれば、素子分離部のｐ拡散層と島領域
のｐ拡散層とでできる寄生ｐｎｐ）ランジスタのベース
幅を充分に大きくとれるのでＢＶＣＥＯが大きく静電破
壊に至らない。

〔実施例〕

第１図は本発明の一実施例を示すものであ−て、一つの
半導体基体に溝−ｐ拡散層によって分離された複数の半
導体島領域にｎｐｎ）ランジスタＩ。

Ｕをそれぞれ形成した半導体装置の縦断面図である。

１は共通のｐ″″型Ｓｉ基板（サブストレート）、２は
エビタキシャ、Ａ／ｎ−型Ｓｉ層で溝３、ｐ拡散層４に
よって第１の島領域２ａ１第２の島領域２ｂに分離され
る。溝及び島領域の表面は半導体酸化膜（Ｓ　１０！　
）　９によって覆われる。７ａ、７ｂは各島領域のｎ−
層を基板１との間に埋め込まれたｎ＋埋込層、５ａ、５
ｂは上記ｎ＋埋込層７ａ。

７ｂに対向してｎ−層の表面に形成したベースｐ拡散層
である。８ａ、８ｂはベースｐ拡散層５ａ。

５ｂの表面の一部に設けたエミッタｎ＋拡散層で１６゜
ベース、エミッタにはそれぞれオーミックコンタクトす
るＡＪ［極１０が設けられる。これらＡＡ［極のうち、
第１の島領域２ａのベースｐ拡散層に接続するＡＪｔ電
極は入力端子（ボンデインクハツト）に接続されるもの
である。

この入力端子に接続された第１の島領域表面のｐ拡散層
５ａとこの第１の島領域を囲む溝３、及びｐ型拡散層４
との間隔をＬｌとし、上記入力端子に接１読されない第
２の島領域表面のｐ拡散層５ｂとこの第２の島領域を囲
む溝及びｐ型拡散層４との間隔をり、として、たとえば
り、＝１０μｍ。

Ｌ！＝３μｍとしてＬ　、＞＞　Ｌ　ｔの関係を有する
。

上記実施例によれば、Ｌ、をり、より太きくし、すなわ
ち、入力端子に直接に接続する半導体素子Ｉを有する島
領域を囲むアイソレージ１ン（素子分離部）の空間的余
裕（Ｌ、）を他の半導体素子田を有する島領域を囲むア
イソレーション余裕（Ｌ、）より太き（したことにより
、静電破壊強度を向上させる効果を有する。このような
効果が得られる理由としては、入力端子に入る外部）（
ルスに対し、アイソレーション部のｐｎ接合に印加され
る電流の強さはその空間的余裕と相関があり、スベース
（余裕）を大きくすることで破壊電圧（寄生ｐｎｐトラ
ンジスタのＢＹ（、、。＞は太となることがいえる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、アイソレーア１ン構造については、溝とｐｎ
接合との組合せ以外に、（１１単なるｏｎ接合よりなる
もの、（２）選択酸化膜とｐｎ接合を組合せたもの、（
３）溝、酸化膜及びｐｎ接合を組合せたものによるアイ
ソレーション構造においても、実施例の場合と同じ効果
が得られるものである。

本発明は少な（とも一部にｐｎ接合アイソレーションを
有する半導体装置全般における静電破壊対策に適用する
ことができ、特に微細化構造を有する半導体装置に応用
した場合に最も効果が大である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりであろ
う すなわち、微細化された半導体装置の静電破壊強度を向
上できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置の縦断面図
である。 第２図はｐｎｎ接合アイソレージノン有する半導体装置
の正面断面斜面図である。 １・・・Ｓｉ型基板、２・・・エピタキシャルｎ型Ｓｉ
層、２ａ、２ｂ・・・島領域、３・・・溝、４・・・ア
イソレーションｐ拡散層、５・・・ベースｐ拡ｖＬ石、
６・・・入力部子、７ａ、７ｂ・・・ｎ　埋込層。 代理人　弁理士　　小　川　勝　男 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板上に第２導電型半導体層が形
   成され、この第２導電型半導体層には少なくとも一部が
   第１導電型拡散層からなる素子分離部によって囲まれた
   複数の半導体島領域を有し、これら半導体島領域表面に
   はトランジスタのごとき半導体素子のベースのための第
   １導電型拡散層が形成されるとともに、上記領域底面に
   は高濃度の第２導電型埋込層が形成されている半導体装
   置であって、一つの半導体島領域中に形成されたトラン
   ジスタのベースとなる第一導電型拡散層上の電極が入力
   端子に接続されており、この入力端子に接続された電極
   を有する島領域の表面の第１導電型拡散層と上記島領域
   を囲む素子分離のための第１導電型拡散層との間隔は、
   入力端子に接続された電極を有しない他の島領域表面の
   第１導電型拡散層とその領域を囲む素子分離のための第
   １導電型層との間隔よりも大きく形成してあることを特
   徴とする半導体装置。 ２、上記半導体領域を囲む素子分離部は、第２導電型半
   導体層表面に掘った溝部と第１導通型半導体基板との間
   に設けた第１導電型拡散層とからなる特許請求の範囲第
   １項に記載の半導体装置。