JPH01125868A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体素子の製造方法に関するものである。

（従来の技術） 半導体素子を集積化した回路の性能向上のために自己整
合技術（ｔ？ルファライン）と呼ばれる技術が用いられ
ている。そして、例えば、ＧａＡｓ化合物半導体電界効
果１〜ランジスタでは、耐熱性ゲート金属（Ｔａ、Ｗ＞
を用いるものや５ＡＩＮｌ（３ｅｌｆ’　　ＡＩｉｇｎ
ｅｄ　　Ｉｍｐｌａｎｔａｔｉｏｎ　　Ｎ＋−Ｌ　ａｖ
ｅｒ　　Ｔｅｃｈｎｏｌｏｑｙ　）に代表されるＴ形多
層レジストのダミーグ−１〜を用いるものが提案されて
いる。即ち、第２５回半導体専門講習会予稿集。

Ｐ、２４１〜Ｐ、２７７に示されているように、１へ融
点金属をグー１〜電極（耐熱性ゲート〉とし、これをマ
スクとして高濃度のイオン注入を行いゲートに対しソー
ス・ドレイン領域を自己整合するもので必る。

（発明が解決しようとする問題点） しかしながら、ゲート電極に耐熱性ゲート金属を用いる
場合にはゲート材料の比抵抗が高く（〜１００μΩ・ｃ
ｍ）ゲート抵抗を下げることができないという問題があ
った。

又、Ｔ形多層レジストのダミーグー１〜を用いる勘合に
は、Ｔ形多層レジストを形成する際にリーイド・エッチ
（側面の掘込み）を形成するためにこの部分でのウェハ
面内分布や制御性が悪くなるという問題があった。

（発明の目的） この発明の目的は上記問題点を解決し、電界効果トラン
ジスタにおいてはグー１〜材別に比抵抗の低い金属材料
を用い、かつＴ形多層しジストのダミーゲートを用いる
ことなく自己整合的に３つの電極（ゲート、ソース、ド
レイン〉を形成することができ、簡単な工程にて信頼度
の高い半導体素子を製造することができる半導体素子の
製造方法を提供することにある。

（問題点を解決するための手段） この発明は上記目的を達成すべく、基板上に電極形成の
ための予め定めた複数の開口部を有する第１のマスクを
形成する工程と、前記第１のマスクの複数の開口部のう
ちの少なくとも１つの開口部に同開口部を覆う第２のマ
スクを形成づ゛る工程と、前記第２のマスクにより覆わ
れない第１のマスクの開口部から前記基板に不純物イオ
ンを注入する工程と、前記第１のマスクを残し、前記第
２のマスクのみを除去するとともに、前記第１のマスク
によって形成された開口部を用いて各電極を形成する工
程とを備えた半導体素子の製造方法をその要旨とするも
のでおる。

（作用） 基板上に電極形成のための予め定めた複数の開口部をイ
Ｊする第１のマスクが形成されるとともに前記第１のマ
スクの複数の開口部のうちの少なくとも１つの開口部に
同開口部を覆う第２のマスクが形成された債、前記第２
のマスクにより覆われない第１のマスクの開口部から前
記基板に不純物イオンが注入される。そして、前記第１
のマスクを残し前記第２のマスクのみが除去されるとと
もに前記第１のマスクによって形成された間口部を用い
て各電極が形成される。

その結果、従来の耐熱性ゲート電極を使用することなく
素子を形成することができるとともに、従来のＴ形多層
しジス］〜のダミーグー１〜を用いる場合のサイド・エ
ッチ（側面の掘込み）の形成を行なうことなく集子を形
成するとかできることとなる。

（実施例〉 以下、この発明を具体化した一実施例を図面に従って説
明する。

第１図（ａ）〜（ｈ）は本発明をＧａＡｓＭＥＳＦＥＴ
の製造に具体化したものである。

同図（ａ）に丞す半絶縁性ＧａＡｓ基板１の表面に後工
程マスク合せ用のマーク２をホト］］程及びエツチング
（ト１２０２　：　１＋Ｈ２３０４：４十Ｈ２０；１）
工程によって掘り込む（同図（ｂ））。さらに、同図（
Ｃ）に示すように、この基板１の表面に例えばホトレジ
スト（東京応化（株〉１ｕＯＦＰＲ−８００＞によるマ
スク３を形成し、Ｓ１＋を選択イオン注入してｎ型イオ
ン注入層４を形成する。この注入条件としては、例えば
１００ｋｅＶ、３Ｘ１０１２／ＣｌＴ１２が使用サレル
。コツトきレジストマスク３は注入されるＳｌ　イオン
を阻止するために膜厚が１μｍ程度以上必要である。

次に、同図（ｄ）に示すように、レジストマスク３をア
セ１〜ン等の有機溶剤で除去した後に例えばプラズマＣ
ＶＤによる窒化ケイ素膜を基板１上に堆積し、ホトエツ
チング工程によってＭＥＳＦＥＴのゲート、ソース、ド
レインに相当する部分に窓Ｗ１．Ｗ２．Ｗ３のあいたく
予め定めた開口部を有する〉第１のマスク５を形成する
。

続いて、同図（ｅ）に示すように、ゲートに相当する部
分く開口部）を例えばホトレジスト〜（東京応化（株）
製０ＦＰＲ−８００＞で覆って第２のマスク６を形成し
た後、３１　　ｍ択イオン注入を行いｎ　型ソース、ド
レイン部オーミック＠７を形成する。この注入条イイ１
としては例えば１５０ｋｅＶ、４ｘ１０１３／ｃｍ２が
使用される。このとぎ第２のマスク６は注入イオンを阻
止するために膜厚が１．５μｍ程度以上必要である。

そして、同図（ｆ＞に示すように、第２のマスク６を除
去した後に、例えば全面をプラズマＣｖＤによる酸化ケ
イ素アニール用キャップ膜８を形成する。第２のマスク
６を除去する際、第１のマスク５のパターンを保持しな
ければならないので、第２のマスク６は容易に除去でき
るもので形成されている。このため第２のマスク６をレ
ジストで形成しておけば、アセトン等の有機溶剤で容易
に除去可能であり、窒化ケイ素で形成された第１のマス
ク５に変質変形の影響を与えない。次に、活性化アニー
ルを例えば８００℃、１０ｍ１ｎ（Ｎ２雰囲気中）で行
いｎ型イオン注入層４及びソース・ドレインオーミック
層キ７を活性化形成する。

そして、同図（ｑ）に示すように、アニール用キャップ
膜８のグー１〜部に窓Ｗ４　（−Ｗｌ　＞を必はエツチ
ング（フッ酸系エツチング液にて）を行うとともに、例
えば全面にへρ蒸着しその後不要部分をエツチング（リ
ン酸にて〉することによりゲート電極９を形成する。

さらに、同図（ｈ）に示すように、アニール用キｉ／ツ
ブ膜８のソース・ドレイン部に窓あけエツチングを行い
、例えばＡｕ／Ｎ　ｉ／Ａｕ−Ｇｅを蒸着しリフトオフ
したのち、４５０’Ｃ，１２０秒で合金化シンタリング
にてソース・ドレイン電極１０．１１を形成し、ＭＥＳ
ＦＥＴを形成する。

このように本実施例においては、イオン注入部に選択注
入マスクとしてゲート、ソース、ドレインとなる開口部
く窓Ｗｌ、Ｗ２．Ｗ３）を有する第１のマスク５を用い
るとともにそのグー１〜となる開口部（窓Ｗｌ＞を第２
のマスク６で覆った後、イオン注入を行なうとともに、
続いて第２のマスク６を除去して活性化アニールを行い
、グー１へ。

ソース、ドレイン電極９．１０．１１を形成するように
した。従って、従来の耐熱性ゲート金属を用いる場合に
おける比抵抗が高い耐熱性ゲート電極を使用することな
く、又、Ｔ形多層しジス１〜のダミーグー１〜を用いる
場合におけるリイド・エッヂを形成することがなくレジ
ス１〜の側面の掘込み部のウェハ面内分布や制御性が悪
くなることが回避され（面内での均一性を保ち）、簡単
な工程にて信頼度の高いＧａＡｓＭＥＳＦＥＴを製造す
ることができる。

又、従来のＴ形多層レジストのダミーゲートを用いる場
合に反転パターン♀を形成する際のＴ形多層しジスト上
への絶縁膜（Ｓ！０２＞の堆積時に加熱されたレジスト
が硬化してしまいり７１〜オフが再現性良くできにくく
ゲート電極の位置精度が低下する虞があったが、本実施
例の方法ではリフトオフによる反転パターンの形成工程
がないのでＴ形多層レジストが硬化することによる悪影
響がなく、ゲート、ソース、ドレインの位置積度向上を
図ることができ、途中工程でのマスク位置合μのずれに
左右されず再現性良く半導体素子を製造することができ
る。

尚、この発明は上記実施例に限定されるものではなく、
例えば、前記第１図（ｑ＞と第１図（ｈ）に示すゲート
部とソース・ドレイン部の形成順序はどちらが先でもよ
い。

さらに、前記第１図（Ｃ）におけるマスク（３〉をホト
レジストではなく、窒化ケイ素あるいは談化ケイ素で形
成してもよい。この場合、マスク（３）を除去してから
第１のマスク５を形成しなおす必要がなく同図（ｄ　）
　’ｒは電極形成のために必要な部分（ソースルグー１
〜．グー１〜〜ドレ４ン間部分）のみを形成すればよい
こととなる。

又、この発明は上記ＧａＡｓＭＥＳＦＦＴの他にも各種
トランジスタ等各種半導体素子の製造においても実施で
きることは勿論でおる。

発明の効果 以上詳述したようにこの発明によれば、簡単な工程にて
信頼度の高い半導体素子を製造することができる優れた
効果を発揮する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示し、第１図（ａ）〜（
ｈ）はそれぞれその製造工程の説明図である。 １はＧａＡｓ基板、４はｎ型イオン注入層、５は第１の
マスク、６は第２のマスク、９はゲート電極、１０はソ
ース電極、１１はドレイン電極。

Claims (1)

1. 【特許請求の範囲】 １、基板上に電極形成のための予め定めた複数の開口部
   を有する第１のマスクを形成する工程と、前記第１のマ
   スクの複数の開口部のうちの少なくとも１つの開口部に
   同開口部を覆う第２のマスクを形成する工程と、 前記第２のマスクにより覆われない第１のマスクの開口
   部から前記基板に不純物イオンを注入する工程と、 前記第１のマスクを残し、前記第２のマスクのみを除去
   するとともに、前記第１のマスクによって形成された開
   口部を用いて各電極を形成する工程と を備えたことを特徴とする半導体素子の製造方法。 ２、第１のマスクを形成する工程はイオン注入層が形成
   された半絶縁性ＧａＡｓ基板にソース電極、ドレイン電
   極及びゲート電極形成のための予め定めた３つの開口部
   を有する第１のマスクを形成するものであり、 第２のマスクを形成する工程は前記ゲート電極形成のた
   めの第１のマスクの開口部に第２のマスクを形成するも
   のであり、 不純物イオンを注入する工程はソース電極及びドレイン
   電極形成のための開口部から基板に不純物イオンを注入
   するものであり、 各電極を形成する工程は第２のマスク除去による開口部
   にゲート電極を形成するとともにその他の開口部にソー
   ス電極及びドレイン電極を形成するものである特許請求
   の範囲第１項に記載の半導体素子の製造方法。