JPH01123173A - 半導体集積回路テスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路のテスト装置における検査タ
イミングを設定するための回路の構成に関するものであ
る。

〔従来の技術〕

第４図は従来の半導体集積回路テスト装置（以下、単に
ｒテスト装置」と呼ぶ。）における論理機能試験部を示
すブロック図である。図において、テスト装＠３１は被
試験デバイス（図中ｒＤＵＴＪと略す。）９に接続され
ており、被試験デバイス９が有する複数のビンへの入力
信号８１Ｎの発生。

および出力信号Ｓ。０□の検出・判定等を所定のタイミ
ングでコントロールしながら周期的にテス１〜を実行す
る。テスト装置３１を構成する回路のうち、タイミング
設定回路２１は、被試験デバイス９の各ビンを入力ビン
としたり出力ビンとしたりする切換えのタイミング、お
よび出力信号Ｓ。ｕｔを判定するタイミング等を規定す
るテストタイミング信号Ｓｔをテスト周期Ｔｔ毎に発生
する。このため、タイミング設定回路２１は、テスト周
期Ｔｔのベースとなる基本ピリオドＴ。を設定するピリ
オドジェネレータ（図中Ｉ’ＰＧＪと略す。）３と、テ
スト周期Ｔｔの始期から前記テストタイミング信号Ｓ、
を発生させるべき時点までの時間（以下、「テストタイ
ミング」という。）ｔ、を記憶するタイミングメモリ（
図中ｒＴＭＪと略す。

）１と、前記ピリオドジェネレータ３から与えられる基
本ピリオドＴｐと前記タイミングメモリ１′から与えら
れるテストタイミングｔ　とを入力としてテストタイミ
ング信号Ｓｔを発生するタイミングジェネレータ（図中
ｒＴＧＪと略す。）２とから構成される。また、フォー
マツタ（゛図中「ＦＭＴ」と略す。）５は、パターンメ
モリ（図中ＩＰＭＪと略す。）４に記憶された各ビンへ
の入力信号８１Ｎの波形や出力判定条ｆｔ等に関するパ
ターンデータＤｐをもとに、タイミングジェネレータ２
から与えられるテストタイミング信号Ｓｔに応じて、被
試験デバイス９のテストに必要な入力信号Ｓ　ＩＮ１出
力判定条件としての出力期待値φ、および出力判定スト
ローブ信号Ｏ８等をピンエレクトロニクス（図中ｒＰＥ
Ｊと略す。）８に出力する。

フォーマツタ５からピンエレクトロニクス８に与えられ
る入力信号ＳＩＮ等はデジタル値であるので、ピンエレ
クトロニクス８はこのデジタル値に応じて被試験デバイ
ス９に実際の電圧レベルとして与えるための出力バッフ
？としての機能を有する。また、ピンエレクトロニクス
８はパターンデータＤ、中の出力期待値φと被試験デバ
イス９からの出力信号Ｓ。Ｕｌとを比較して出力判定を
行うコンパレータとしての機能をも有している。

タイミングメモリ１．ピリオドジェネレータ３およびパ
ターンメモリ４はシステムバス７を介してＣＰＬＪ６と
接続されており、必要に応じてそれぞれの記憶内容の書
換え等が行なわれる。

次に、従来のテスト装置３１を用いて行なう出力タイミ
ング測定の例を第５図に沿って説明する。

図は、所定の入力信号ＳＩＮがテスト周期Ｔｔ毎に与え
られた状態を示しており、出力信号Ｓ。Ｕ□の出力遅延
時間Ｘを図に示す測定範囲ａからｂまでの間で測定する
ものとする。なお、テスト周期Ｔ、は出力タイミング測
定を行うための周期であり、基本ピリオドＴ、は単に周
期的な入力等を行なうための周期であるので両者は必ず
しも一致している必要はなく、第５図においてもテスト
周期Ｔｔは基本ピリオドＴＩ）の２倍となっている。

まずＣＰＵ６は、初期の検査タイミングａをタイミング
メモリ１に設定し、タイミングジェネレータ３はピリオ
ドジェネレータ３が設定するテスト周期Ｔｔの初期から
時間ａ経過した時点で、テストタイミング信号Ｓｔをフ
ォーマツタ５に入力する。フォーマツタ５はこれに応じ
て出力判定ストローブ信＠Ｏ８をピンエレクトロニクス
８に入力する。ピンエレクトロニクス８では、検査タイ
ミングａにおける被試験デバイス９の出力信号Ｓ　　と
パターンメモリ４に設定されていた出力ＵＴ 期待値φとを比較判定し、両者が不一致であり、判定が
フェイル（ｆａｉｌ）となることを確認する（以下、こ
のようにして判定を行なうことを「機能試験を実施する
」と呼ぶ）。この判定はピンエレクトロニクス８で行な
い、判定結果はＣＰＵ６が記憶する。

次に、ＣＰＬＪ６は検査タイミングｂをタイミングメモ
リ１に設定し、次のテスト周期Ｔｔにおいて同様な方法
で機能試験を実施し、判定がバス（ｐａｓｓ）となるこ
とを確認する。検査タイミングａ、ｂの双方においてバ
スであるか、または検査タイミングａ、ｂの双方におい
てフェイルであるときには、より広い範囲で試験を行な
うタイミングの設定をＣＰＵ６で行なうか、または被試
験デバイス９を不良と判定する。

さらに次のテスト周期Ｔｔにおいて、検査タイミングａ
とｂとの中間点である検査タイミングＣ（＝（ａ＋ｂ）
／２）において同様に機能試験を行なう。検査タイミン
グＣにおける判定がバスであればＣＰＵ６が検査タイミ
ングａとＣとの中間点の検査タイミングｔ　ａｃ”’　
（＝（ａ＋ｃ）／２）を計算するとともに、これをタイ
ミングメモリ１に設定する。また、検査タイミングＣに
おける判定がフェイルであればＣＰＵ６がタイミングＣ
とｂとの中間の新たな検査タイミングｔ　ａｂ（＝（ｃ
＋ｂ）／２）を計算して、タイミングメモリ１に設定し
、引続き同様の機能試験を実施する。

このようにして、ＣＰＵ６は次々と萌３回の判定結果を
記憶して、それらの結果から次の出力判定ストローブ信
＠Ｏ８を発生させるべき検査タイミングｔ、をタイミン
グメモリーに設定し直し、連続した２回の検査タイミン
グｔ　の差Δｔ５がタイミング測定の分解能ε以下にな
った時点で、その検査タイミングｔ、を出力の遅延時間
Ｘとする。

〔発明が解決しようとする問題点〕

従来の半導体Ｉ！積回路テスト装置は以上のように構成
されており、周期的な多数回の機能試験における検査タ
イミングｔ、と判定結果とをＣＰＵ６が記憶し、次回の
機能試験の検査タイミングｔ、を計算するとともに、新
たな検査タイミングｔ　をタイミング）丁り１に設定し
直すなど、テスト実行のための制徐がすべてＣＰＵ６の
処理により行なわれている。

一般にＣＰＵ６の処理　行なうと、ＣＰＵ６へのデータ
の入出力や持ち時間等があるために、処理時間が長くか
かる。さらに、機能試験は遅延時間Ｘを特定するために
多数回の繰り返しが必要であるのでタイミング測定試験
全体の実行時間が長くかかるという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、タイミング測定試験を高速で行なうことがで
きる半導体集積回路テスト装置を得ることを目的とする
。

（問題点を解決するための手段〕 この発明においては、半導体集積回路に所定の入力信号
を与えた際の前記半導体集積回路の出力信号の出力タイ
ミング特性をテストするために、所定のテスト周期毎に
前記入力信号を前記半導体集積回路に与えるとともに、
前記テスト周期のそれぞれにおいて所定のタイミング設
定回路によって設定された検査タイミングで前記出力信
号を検査する半導体集積回路テスト装置において、前記
タイミング設定回路が、前記テスト周期毎に所定値ずつ
カウント値が変化゛するカウンタを備え、前記カウント
値に基いて前記検査タイミングが決定される。

〔作用〕

この発明においては、カウンタのカウント値の変化に基
いて検査タイミングが決定されるため、ＣＰＵの処理を
必要とせずにテスト周期毎に前記検査タイミングが高速
に決定される。

〔実施例〕

第１図はこの発明に係る一実施例を示す半導体集積回路
テスト装置のブロック図である。

図において、テスト装置３０　Ｇ、ｔ　ＣＰ　Ｕ　６　
、タイミング設定回路２０．パターンメモリ４．７オー
マツタ５．およびピンエレクトロニクス８を備えており
、ピンエレクトロニクス８は被試験デバイス８に接続さ
れている。このうち、タイミング設定回路２０以外の構
成要素は第４図に示した従来のテスト装置３１のものと
同一である。

タイミング設定回路２０には、従来のタイミング設定回
路２１に設けられていたタイミングメモリ１．ピリオド
ジェネレータ３．およびタイミングジェネレータ２のほ
かに、タイミングメモリ１とタイミングジェネレータ２
との間に介挿されたプログラマブルカウンター０が備え
られている。

また、ピリオドジェネレータ３の出力は、プログラマブ
ルカウンター０とタイミングジェネレータ２とに並列的
に与えられている。

プログラマブルカウンター０には、タイミングメモリー
に記憶されている検査タイミングｔ　の初期ＩＩＩａが
入力されるとともに、ピリオドジェネレータ３より一定
の基本ピリオドＴｐ毎にピリオド開始信号Ｓ、が入力さ
れる。また、プログラマブルカウンター０は所定のテス
ト周期Ｔ、毎に検査タイミングｔ８に所定の時間間隔Δ
ａをそのカウント値に順次追加してカウント値を変化さ
せるカウントアツプ機能を有している。プログラマブル
カウンター０は、この検査タイミングｔ　をりイミング
ジェネレータ２に与えることにより、各テスト周期Ｔ、
内で時間間隔Δａずつ順次ずれたタイミングでテストタ
イミング信号Ｓｔを発生させる（後述する第２図参照）
。

第２図は、この実施例に６よるテスト装置３０を用いて
行なう出力タイミング測定試験におけるピリオドＰｉ、
入力信号５ＩＮ−出力信＠５ＯＵＴ及び出力判定ストロ
ーブ信号Ｏ８のタイミングチャートを示すものである。

また第３図は、この出力タイミング測定の試験を実施す
るためのフローチャートを示すものである。ただし、ピ
リオドＰ・は、基本ピリオドＴｐの繰返しによって定義
されるピリオド群のひとつを示す。以下第２図と第３図
を皇照しつつ、出力タイミング測定試験の方法を説明す
る。

まず、ステップＳ１において、タイミングメモリ１に記
憶されている検査タイミングｔ８の初期値ａをプログラ
マブルカウンター０に入力し、ｔ　　−ａと設定する。

次にステップＳ２において、ピリオド開始信号Ｓいが発
生される。このピリオド開始信ｑｓ、には、大別して次
の３つの働きがある。

■　基本ピリオド丁　およびテスト周ＩＩＴｔが開始さ
れる。但し、第２図に示す場合には、基本ピリオド丁　
は、テスト周期Ｔｔの半分となっており、テスト周期Ｔ
ｔはピリオド開始信号Ｓ、が２回路生する度に新たに開
始される。

■　入力信号Ｓ１−人力が開始される。但し、ピリオド
開始信号Ｓ、の発生から所定の遅延時間が経過したＩｈ
ｅ入力信号５１Ｈｆ）入力を開始させてらよい。

■　プログラマブルカウンター０に検査タイミングｔ、
のカウントアツプを行なわせる。（カウントアツプにつ
いては後述する。） いま、ｉ番目のピリオド（ピリオドＰ・）を考えると、
ステップＳ３で１−１のときは、ステップＳ６に移行す
る。ステップＳ６ではタイミングジェネレータ２が検査
タイミングｔ　をｔ　　−ａＳ としてフォーマツタ５に与え、フォーマツタ５は出力判
定ストローブ信号Ｏ８を発生してピンエレクトロニクス
８に与える。このときの被試験デバイス９の出力信号Ｓ
。Ｕｏが出力判定値φと一致しない（判定：フェイル）
ときは、ステップ＄２に戻り、次のピリオド開始信号Ｓ
Ｉ）が発生されるのを待つ。通常は最初の検査タイミン
グａの設定はＳｏ旧−φとならないように行なうので以
上の手順となる。ステップＳ２で２番目のピリオド開始
信号Ｓいが発生され、ピリオドＰ２が開始されると、ｉ
＞１なのでステップＳ３から８４へと移行する。但し、
テスト周期■、は基本ピリオドＴｐの２倍だから、ｉが
偶数のときには判定が行なわれす、ステップＳ　からス
テップＳ２に戻る。３番目のピリオドＰ３ではステップ
Ｓ２でピリオド開始信号Ｓ　発生後、ステップＳ３．８
４を経由してステップＳ　に至り、ステップＳ５におい
てプログラマブルカウンター０に検査タイミングｔ、の
カウントアツプを行なわせ、所定の時間開隔Δａを検査
タイミングｔ、に付加する。すなわち、プログラマブル
カウンター０は、ピリオド開始信号Ｓ、を入力として、
分局比２．カウントアツプ値Δａのカウントアツプ動作
を行なっている。

基本ピリオドＴ、の２回分で１回のテスト周期■ｔに対
応しているので、テスト周期Ｔｔ毎に検査タイミングｔ
、をカウントアツプしていることに相当する。

次のステップＳ６ではカウントアツプによって変更され
た検査タイミングｔ、（−ａ＋Δａ）で出力判定ストロ
ーブ信号Ｏ８が発生され、ステップ＄７では被試験デバ
イス９の出力信号ｓ　ｏｕｒと出力判定値φとが一致す
る６％どうかを調べる。両者が一致していなければフェ
イルと判定され更にステップＳブに戻って上記の試験を
繰り返し行なう。

そして、ｎ番目のテスト周期、すなわち２ｎ−１番目の
ピリオドＰ２ｎ−１において、被試験デバイス９の出力
信号Ｓ。Ｕｌが出力判定値φと始めて一致したときく判
定がバスになったとき）に第３図のフローチャートにお
いてステップＳ７から８８へ移行して、ＣＰＵ６はプロ
グラマブルカウンタ１０に設定されている検査タイミン
グｔ、（−ａ＋ｎΔａ）を読取り、試験を終了する。こ
の時読取られた検査タイミングｔＳと、真の出力遅延時
間Ｘとの差は、カウントアツプ時間Δａよりも小さいの
で、Δａを十分小さくとることにより、その精度を上げ
ることができる。

以上の試験では、従来のテスト装置を用いた試験と異な
り、次のテスト周期丁、における検査タイミングｔ　を
工ｌ算したり、その検査タイミングｔ　をタイミングメ
モリーに新たに設定する処理等をＣＰＵ６が行なう必要
がない。そして、判定がパスとなるまでの検査タイミン
グｔ、はプログラマブルカウンター０によりテスト周期
■、毎にΔａずつカウントアツプされていくことによっ
て設定される。このプログラマブルカウンター０の動作
は高速なので、従来のようにテスト周期Ｔ。

毎にＣＰＵ６の処理を行なう場合に比べて、試験の実行
時間が短くてすむという特徴がある。

なお、上記実施例では、プログラマブルカウンター０の
カウント方法を分周比２、カウントアツプ値をΔａとし
たが、各ピリオドで出力信号５ＯＵＴが発生する場合に
は分周機能のないカウンタであってもよく、場合によっ
ては分局比が３以上であってもよいことはいうまでもな
い。また、テスト周期Ｔ、毎に所定の時間間隔Δａが付
加されて検査タイミングが遅くなる例を示したが、Δａ
が負であり検査タイミングがテスト周期Ｔｔ毎に早くな
るものであってもよい。

〔発明の効果〕

以上のように、この発明によれば、タイミング設定回路
に、テスト周期毎に所定の値だけカウント値が変化する
カウンタを設け、このカウンタのカウント値に基いて検
査タイミングを決定しているため、ＣＰＵの処理を持た
ずに検査タイミングを変更しながら検査を実行すること
ができ、タイミング測定を高速で行なうことができる効
果がある。

【図面の簡単な説明】

第１図はこの発明に係る一実施例を示すブロック図、第
２図はこの発明によるテスト装置を用いた試験のタイミ
ングチャート、第３図はこの発明によるテスト装置を用
いた試験のフローチャート、第４図は従来の半導体集積
回路テスト装置を示すブロック図、第５図は従来のテス
ト装置を用いた試験のタイミングチャートである。 図において、９は被試験デバイス、１０はプログラマブ
ルカウンタ、２０はタイミング設定回路、３０はテスト
装置、８１．４は入力信号、ＳｏＵ工は出力信号、ｔ、
は検査タイミングである。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄 第１図 ｔｓ　二瑣五タイミンＴ 第２図 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）半導体集積回路に所定の入力信号を与えた際の前
   記半導体集積回路の出力信号の出力タイミング特性をテ
   ストするために、所定のテスト周期毎に前記入力信号を
   前記半導体集積回路に与えるとともに、前記テスト周期
   のそれぞれにおいて所定のタイミング設定回路によつて
   設定された検査タイミングで前記出力信号を検査する半
   導体集積回路テスト装置において、 前記タイミング設定回路が、前記テスト周期毎に所定値
   ずつカウント値が変化するカウンタを備え、前記カウン
   ト値に基いて前記検査タイミングが決定されることを特
   徴とする半導体集積回路テスト装置。