JPH01119035A - 集積回路のテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はウェハ段階でＥＰＲＯＭ等の集積回路の書込み
、保持及び消去特性をテストする集積回路のテスト方法
に関する。

［従来の技術］ 従来、ウェハ段階においてＥ　Ｐ　ＲＯＭ　（ｅｒａｓ
ａｂＩｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ　）集積
回路素子の良否を判定する（以下、Ｐ／Ｗチエツクとい
う）ために、−書込テスト、保持テスト及び消去テスト
の３回のテストが夫々独立して実施される。

先ず、書込テストにおいては、ＥＰＲＯＭ集積回路のＥ
ＰＲＯＭ部の各ペレットに電気的にデータを書込み、各
ペレットに実際にデータが書込まれたか否かをチエツク
し、書込みが正常になされなかったペレットにマーキン
グする。マーキングはスクラッチ方式又はレーザマーキ
ング方式等による。

次に、保持テストにおいては、データを書込んだ後、Ｅ
ＰＲＯＭ集積回路をベーク（高温保管）することにより
、データの保持を時間的に加速する。そして、書込テス
トと同様に、各ペレット毎にデータが保持されているか
否かをチエツクし、データが保持されていないペレット
にはマーキングする。

次に、消去テストをする。このテストはＥＰＲＯＭ集積
回路に紫外線消去機により紫外線を照射し、各ペレット
に電気的に書込まれていたデータを消去する。そして、
ペレットのデータが消去されたか否かについてチエツク
し、不良ペレットにはマーキングする。

［発明が解決しようとする問題点］ しかしながら、従来のＥＰＲＯＭ集積回路のテスト方法
においては、書込テスト、保持テスト及び消去テストは
夫々独立して行われ、各テスト毎に不良ペレットはマー
キングを受ける。そして、最初の書込テストにおいて不
良と判定されてマーキングされたペレットは、次順の保
持テスト及び消去テストにおいても不良と判定される。

このため、書込テストにおいて不良と判定されたペレッ
トは計３回のマーキングを受けることになる。この３回
のマーキングはそのペレットの同一の場所にされるので
、マーキングがスクラッチ法又はレーザマーキング法等
によりなされる場合には、マーキングの衝撃によって、
ウェハの割れ、欠損又は穴あき等が発生する場合がある
。

また、スクラッチ法等によりマーキングした場合には、
多量のゴミ及びシリコンクズ等が発生し、これが良品ペ
レット上に付着する。このため、消去テストにおいて、
ペレットに紫外線消去機により紫外線を照射しても、ゴ
ミ又はシリコンクズ等が存在すると、その下方のＥＰＲ
ＯＭに書込まれたデータは消去されない、従って、良品
ペレットであっても消去不良と判定される可能性がある
。

本発明はかかる問題点に鑑みてなされたものであって、
ＥＰＲＯＭ集積回路のテスト時に発生するウェハの割れ
、欠損又は穴あきを防止すると共に、良品ペレットの消
去特性の誤判定を防止することができる集積回路のテス
ト方法を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係る集積回路のテスト方法は、ウェハに形成さ
れた複数個の集積回路ペレットの特性の良否を判定する
集積回路のテスト方法において、書込テストを実施しそ
の不良ペレットの位置を記憶手段に記憶させる工程と、
保持テストを実施しその不良ペレットの位置を前記記憶
手段に記憶させる工程と、消去テストを実施しその不良
ペレットを判定する工程と、前記記憶手段に記憶されて
いる不良ペレットの位置情報及び消去テ、ストにおける
不良ペレットの判定結果に基いて書、込、保持及び消去
の各テストのいずれかで不良と判定されたペレットにマ
ーキングする工程と、を有することを特徴とする。

［作用コ 本発明においては、書込テスト及び保持テストにおいて
不良ペレットが検出されても、直ちにその不良ペレット
にマーキングするのではなく、その不良ペレットの合間
を記憶手段に一旦記憶させる。そして、消去テストを実
施して不良ペレットを検出した後、書込テスト、保持テ
スト及び消去テストのいずれかで不良ペレットと判定さ
れたペレットにマーキングする。

従って、複数のテストで不良と判定された場合でも、マ
ーキングは１回のみなされるから、マーキングによりウ
ェハに割れ等を生じさせてしまうことはない。また、最
後の消去テストの前にゴミ等がペレット上に付着してし
まうことがないから、そのテスト結果に誤判定が生じる
ことはない。

［実施例コ 以ド、添付の図面を参照して本発明の実施例について説
明する。

第１図は本発明の実施例に係る集積回路のテスト方法を
工程順に説明するフローチャート図、第２図及び第４図
は本実施例において使用する装置を示す模式図であって
、第２図は書込テスト（ステップ１）及び保持テスト（
ステップ３）の実施状態を示し、第４図は消去テスト（
ステップ５）の実施状態を示す。この実施例はＥＰＲＯ
Ｍ集積回路のテストに本発明を適用したものである。ブ
ロービング装置１１上にはウェハ１０が載置される。プ
ローブカード９はＬＳＩテスタ８に電気的に接続されて
おり、ブロービング装置１１上のウェハ１０の所定のパ
ッドに対しプローブカード９のプローブを接触させるこ
とにより、ウェハ１０はプローブカード９を介してＬＳ
Ｉテスタ８に電気的に接続される。

メモリ１２にはＬＳＩテスタ８からの判定結果及びブロ
ービング装置１１からの書込テスト及び保持テストにお
けるペレットの物理的位置情報（Ｘ、Ｙアドレス）が入
力される。メモリ１２は良否の判定結果と対応させてそ
のペレットの位置に関する情報をＸ−Ｙアドレスデータ
として記憶する。

マーキング制御装置１３には、メモリ１２からペレット
の判定結果及び位置情報が入力されるようになっており
、このマーキング制御装置１３には消去テスト時にＬＳ
Ｉテスタ８からも直接ペレットの判定結果が入力される
。また、マーキング制御装置１３には、検査対象となっ
ているペレットのウェハ１０における位置情報（ｘ−ｙ
アドレスデータ）がブロービング装置１１から入力され
ている。そして、マーキング制御装置１３はペレットが
不良の場合に、マーキング装置１４を駆動してそのペレ
ットにマーキングを付与する。なお、第２図には、マー
キング装置１４が図示されていない。

本実施例方法においては、先ず、第１図のステップ１に
より第２図に示すようにして書込テストをする。つまり
、ブロービング装置１１を駆動してその上に載置された
ウェハ１０をＸ方向及びＹ方向（第３図参照）に順次的
及び間欠的に移動させ、ウェハ１０の各ペレットとプロ
ーブカード９とを順次整合させていく、そして、プロー
ブカード９がその都度各ペレットに電気的に接続され、
ＬＳＩテスタ８とペレットとを電気的に接続する。

ＬＳＩテスタ８は順次各ペレットに対して書込みを行い
、また各ペレットに正しく書込まれたか否かを判定し、
その結果がメモリ１２に出力される。

同時に、その検査されたペレットのウェハ１０における
位置情報（ｘ、ｙアドレス）がブロービング装置１１か
らメモリ１２に出力される。

第３図はメモリ１２に記憶される位置情報を模式的に示
したものであり、ブロービング装置１１から与えられる
位置情報（ｘ、ｙアドレス）とＬＳＩテスタ８から与え
られる判定結果とが対応させて示されている（不良ペレ
ットを斜線により示す）。このように、メモリ１２は書
込テストにおいて不良と判定されたペレットの位置を記
憶する。

次に、ＥＰＲＯＭ集積回路のメモリの保持特性をテスト
するために、先ず、ウェハ１０にベーク（高温保管）処
理をする（ステップ２）。これにより、ウェハ１０の各
ペレットに書き込まれたＥＰＲＯＭデータの保持を時間
的に加速する。

その後、ステップ３において、保持テストを実施する。

これは書込テストと同様にして実施され、ＬＳＩテスタ
８により各ペレットがステップ１の書込テストにより書
込まれたデータを保持しているか否かが判定され、この
判定結果がメモリ１２に出力される。また、各ペレット
の位置情報がブロービング装置１１からメモリ１２に出
力され、メモリ１２は書込テストにおける不良ペレット
の位置に加えて、保持テストにおける不良ペレットの位
置も合わせて記憶する。

次に、消去テストをするために、ステップ４において、
ウェハに紫外線を照射し、書込テストにおいて書込まれ
たＥＰＲＯＭデータを全て紫外線消去する。ステップ５
における消去テストも書込テスト及び保持テストと同様
にして実施され、ＬＳＩテスタ８が各ペレットを検査し
て、紫外線消去により書込みデータが消去されているか
否かをチエツクする。この判定結果はＬＳＩテスタ８か
らマーキング制御装置１３に出力される。

ステップ６においては、第４図に示すように、プローブ
カード９を上昇させ、マーキング制御装置１３が不良ペ
レットに対してマーキング装置１４を駆動してマーキン
グを付与する。つまり、ＬＳＩテスタ８は検査したペレ
ットの消去特性が不良であると判定した場合にその判定
結果をマーキング制御装置１３に出力する。そうすると
、マーキング制御装置１３はマーキング装置１４を駆動
してこの消去テストにおける不良ペレットにマーキング
する。また、マーキング制御装置１３には、メモリ１２
から書込テスト及び保持テストにおいて不良と判定され
たペレットの位置情報も入力されており、ブロービング
装置１１からは消去テストの検査対象のペレット、つま
り、ブロービング装置１１の検査位置にあるペレットの
ウェハ１０における位置情報も入力されている。そして
、いま検査位置にあるペレットが消去テストにおいて良
品と判定された場合であっても、マーキング制御装置１
３はブロービング装置１１からの位置情報により特定さ
れたそのペレットがメモリ１２がらの情報に基いて書込
テスト又は保持テストにおいて不良と判定されていた場
合には、マーキング装置１４を駆動してそのペレットに
マーキングを付与する。これにより、書込テスト、保持
テスト及び消去テストのいずれかにおいて不良と判定さ
れた全てのペレットに対してマーキングがなされたこと
になり、ウェハ１０の各ペレットの特性検査が終了する
（ステップ７）。

［発明の効果］ 以上説明したように、本発明によれば、書込テスト又は
保持テストにおいて、夫々不良と判定された場合にも、
そのペレットに対して直ちにマーキングするのではなく
、消去テストが終了した後、いずれかのテストで不良と
判定されたペレットをまとめてマーキングするから、複
数のテストにおいて不良と判定されたペレットも１回、
しかマーキングされないので、マーキングの衝撃による
ウェハの割れ、欠損及び穴あきが回避される。

また、消去テストの前の工程においては、マーキング作
業がないので、マーキングすることにより発生するゴミ
及びシリコンクズが付着して紫外線の照射による消去を
妨害することがなく、良品ペレットが消去不良となって
テスト結果に誤判断が生じることを回避することができ
る。

【図面の簡単な説明】

第１図は本発明の実施例に係る集積回路のテスト方法を
工程順に説明するフローチャート図、第２図及び第４図
はこの実施例において使用する装置を示す模式図、第３
図はウェハに設けられたペレットを示す模式図である。 ８、ＬＳＩテスタ、９；プローブカード、１０ウエハ、
１１；ブロービング装置、１２；メモリ、１３；マーキ
ング制御装置、１４；マーキング装置

Claims (1)

【特許請求の範囲】
1. 　ウェハに形成された複数個の集積回路ペレットの特性
   の良否を判定する集積回路のテスト方法において、書込
   テストを実施しその不良ペレットの位置を記憶手段に記
   憶させる工程と、保持テストを実施しその不良ペレット
   の位置を前記記憶手段に記憶させる工程と、消去テスト
   を実施しその不良ペレットを判定する工程と、前記記憶
   手段に記憶されている不良ペレットの位置情報及び消去
   テストにおける不良ペレットの判定結果に基いて書込、
   保持及び消去の各テストのいずれかで不良と判定された
   ペレットにマーキングする工程と、を有することを特徴
   とする集積回路のテスト方法。