JPH01117440A - データ受信装置の最適クロック形成装置 - Google Patents
データ受信装置の最適クロック形成装置Info
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- JPH01117440A JPH01117440A JP62274825A JP27482587A JPH01117440A JP H01117440 A JPH01117440 A JP H01117440A JP 62274825 A JP62274825 A JP 62274825A JP 27482587 A JP27482587 A JP 27482587A JP H01117440 A JPH01117440 A JP H01117440A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は“データ受信装置の最適クロック形成装置に
係り、とくに３３（スペクトル拡散）通信用受信装置に
おけるＰＮ符号発生器のＰＮ符号クロック等の形成に好
適なデータ受信装置の最適クロック形成装置に関する。
係り、とくに３３（スペクトル拡散）通信用受信装置に
おけるＰＮ符号発生器のＰＮ符号クロック等の形成に好
適なデータ受信装置の最適クロック形成装置に関する。
（従来の技術）
ＳＳ通信は、送信電力の節減に有効なことから衛星通信
その他で広く利用されている。このＳＳ通信の仕組みは
、送信側で、伝送データを変調したあと高速ＰＮ符号（
ｉｉ （Ｇｔ雑音符号）で拡散して広帯域なＳＳ信号を
形成し、電波に乗せて発射する。一方受信側では前記広
帯域のＳＳ信号を拡散ＰＮ符号に同期したＰＮ符号で逆
拡散したあと、復調器で元のデータに復調する。
その他で広く利用されている。このＳＳ通信の仕組みは
、送信側で、伝送データを変調したあと高速ＰＮ符号（
ｉｉ （Ｇｔ雑音符号）で拡散して広帯域なＳＳ信号を
形成し、電波に乗せて発射する。一方受信側では前記広
帯域のＳＳ信号を拡散ＰＮ符号に同期したＰＮ符号で逆
拡散したあと、復調器で元のデータに復調する。
情報理論によればＳ／Ｎと帯域幅が交換できるので、必
要な情報量を送るための電力が少なくて済む。
要な情報量を送るための電力が少なくて済む。
従来用いられているＳＳ受信機の受信部の構成を第４図
に示す。
に示す。
ＳＳ受信信号は、相関検波器ｌＯに入力され、ＰＮ符号
発生器１２が出力する互いに位相の異なる２種類のＰＮ
符号と相関が取られたのち検波される、相関検波器１０
の出力側にはコントローラ１４が接続されており、２つ
の相関検波出力の差が減算器で演算され、更にＬＰＦを
通すことで制 −御電圧が形成される。
発生器１２が出力する互いに位相の異なる２種類のＰＮ
符号と相関が取られたのち検波される、相関検波器１０
の出力側にはコントローラ１４が接続されており、２つ
の相関検波出力の差が減算器で演算され、更にＬＰＦを
通すことで制 −御電圧が形成される。
コントローラ１４の出力側にはＶＣＯ１６が接続されて
おり、制御電圧に応じた周波数で発振する。これにより
ＶＣＯ１６ではＳＳ受信信号に同期したクロックが発生
し、出力側に接続されたＰＮ符号発生器１２へＰＮ符号
クロックとして出力される。
おり、制御電圧に応じた周波数で発振する。これにより
ＶＣＯ１６ではＳＳ受信信号に同期したクロックが発生
し、出力側に接続されたＰＮ符号発生器１２へＰＮ符号
クロックとして出力される。
ここで、相関検波器１０、コントローラ１４、ＶＣＯ１
６、ＰＮ符号発生器１２（７）系は、所謂ＤＬ Ｌ （
Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を形成する。
６、ＰＮ符号発生器１２（７）系は、所謂ＤＬ Ｌ （
Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を形成する。
ＰＮ符号発生器１２はＰＮ符号クロックに従い逆拡散用
のＰＮ符号と、前記相関検波器１０用のＰＮ符号とを発
生する。
のＰＮ符号と、前記相関検波器１０用のＰＮ符号とを発
生する。
逆拡散用のＰＮ符号は、ミキサ１８へ出力され、ＳＳ受
信信号と混合されて逆拡散信０号（例えばＢＰＳＫ波）
が形成される。ミキサ１８の出力側はコスタス回路２０
と接続されており、ＢＰＳＫ波から元のベースバンドデ
ータの復調がなされる。
信信号と混合されて逆拡散信０号（例えばＢＰＳＫ波）
が形成される。ミキサ１８の出力側はコスタス回路２０
と接続されており、ＢＰＳＫ波から元のベースバンドデ
ータの復調がなされる。
ところで、受信機が受信を開始した直後は、送信側が電
波に乗せているＰＮ符号と、ＰＮ符号発生器１２の発生
する逆拡散用のＰＮ符号との同期が取れていないので、
ＤＬＬはロックしておらず、逆拡散信号の形成ができな
い。
波に乗せているＰＮ符号と、ＰＮ符号発生器１２の発生
する逆拡散用のＰＮ符号との同期が取れていないので、
ＤＬＬはロックしておらず、逆拡散信号の形成ができな
い。
このため、受信開始後、ＳＳ受信信号をコリレータ２２
へ入力し、ＳＳ受信信号中のフレーム同期信号、即ち無
データで単純なＰＮ符号列と成っている部分の入力を検
出させ、同期信号検出信号（負パルス）を出力させる。
へ入力し、ＳＳ受信信号中のフレーム同期信号、即ち無
データで単純なＰＮ符号列と成っている部分の入力を検
出させ、同期信号検出信号（負パルス）を出力させる。
コリレータ２２が同期信号検出信号を出力するタイミン
グはＳＳ受信信号の１フレーム中のデータ先頭位置より
所定時間だけ前なので、コリレータ２２が同期信号検出
信号を出力したところで、例えば立ち上がりエツジ動作
型のカウンタ２４をリセットしたのち、このカウンタ２
４で前記■Ｃ０１６の出力を計数クロックとしてクロッ
クの立ち上がり毎に計数させ（即ち、カウンタ２４に対
しクロックの立ち上がりがアクティブ変化である）、所
定の計数値に達したところでカウンタ２４からＰＮ符号
発生器１２ヘリセット信号を出力させ、ＰＮ符号の初期
同期を取るようにしている。
グはＳＳ受信信号の１フレーム中のデータ先頭位置より
所定時間だけ前なので、コリレータ２２が同期信号検出
信号を出力したところで、例えば立ち上がりエツジ動作
型のカウンタ２４をリセットしたのち、このカウンタ２
４で前記■Ｃ０１６の出力を計数クロックとしてクロッ
クの立ち上がり毎に計数させ（即ち、カウンタ２４に対
しクロックの立ち上がりがアクティブ変化である）、所
定の計数値に達したところでカウンタ２４からＰＮ符号
発生器１２ヘリセット信号を出力させ、ＰＮ符号の初期
同期を取るようにしている。
〔発明が解決しようとしている問題点〕しかし、上記し
た従来技術では、コリレータ２２の出力する同期信号検
出信号とＶＣＯ１６の出力クロックとが同期していない
ので、カウンタ２４がリセットされてから最初の計数を
行うまでに最大ｌクロック分のバラツキが生じることに
なる。
た従来技術では、コリレータ２２の出力する同期信号検
出信号とＶＣＯ１６の出力クロックとが同期していない
ので、カウンタ２４がリセットされてから最初の計数を
行うまでに最大ｌクロック分のバラツキが生じることに
なる。
よって、ＰＮ符号発生器１２がリセットされるタイミン
グもバラツキを起こし、初期同期後の逆拡散用ＰＮ符号
と受信信号のＰＮ符号にズレが生じてＤＬＬの引き込み
に時間が掛かったり、引き込みに失敗したりして、デー
タの正確な復調が遅れたり、復調できなかったりする問
題があった。
グもバラツキを起こし、初期同期後の逆拡散用ＰＮ符号
と受信信号のＰＮ符号にズレが生じてＤＬＬの引き込み
に時間が掛かったり、引き込みに失敗したりして、デー
タの正確な復調が遅れたり、復調できなかったりする問
題があった。
この発明は、かかる問題に鑑み、受信信号中の同期信号
を検出してからクロックがナクティプ変化するまでのバ
ラツキを小さくし、データ受信装置のより正確な動作を
可能とするデータ受信装置の最適クロック形成装置を提
供することを、その目的とする。
を検出してからクロックがナクティプ変化するまでのバ
ラツキを小さくし、データ受信装置のより正確な動作を
可能とするデータ受信装置の最適クロック形成装置を提
供することを、その目的とする。
（問題点を解決するための手段〕。
この発明では、互いに位相の異なる複数のクロックを同
時発生するクロック発生器と、受信信号中の同期信号を
検出する同期信号検出回路と、 前記複数のクロックの内、同期信号検出回路が同期信号
を、検出後、最初にアクティブ変化したクロックを判別
する最適クロック判別回路と、前記複数のクロックの内
、最適クロック判別回路が検出したクロックを選択的に
出力するクロック選択回路と、。
時発生するクロック発生器と、受信信号中の同期信号を
検出する同期信号検出回路と、 前記複数のクロックの内、同期信号検出回路が同期信号
を、検出後、最初にアクティブ変化したクロックを判別
する最適クロック判別回路と、前記複数のクロックの内
、最適クロック判別回路が検出したクロックを選択的に
出力するクロック選択回路と、。
を備えたことを特徴としている。
第１図乃至第３図を参照して、この発明の１つ −の実
施例を説明する。
施例を説明する。
第２図には、この発明に係るＳＳ受信機の受信部のブロ
ック図が示されている。 −３Ｓ受信信号は、相関検
波器１０に入力され、ＰＮ符号発生器１２が出力する互
いに位相の異なる２種類のＰＮ符号と相関が取られたの
ち検波される。相関検波器ｌＯの出力側にはコントロー
ラ１４が接続されており、２つの相関検波出力の差が減
算器で演算され、更にＬＰＦを通すことで制御電圧が形
成される。
ック図が示されている。 −３Ｓ受信信号は、相関検
波器１０に入力され、ＰＮ符号発生器１２が出力する互
いに位相の異なる２種類のＰＮ符号と相関が取られたの
ち検波される。相関検波器ｌＯの出力側にはコントロー
ラ１４が接続されており、２つの相関検波出力の差が減
算器で演算され、更にＬＰＦを通すことで制御電圧が形
成される。
コントローラ１４の出力側にはＶＣ０１６が接続されて
おり、制御電圧に応じた周波数で発振する。これにより
ＶＣＯ１６ではＳＳ受信信号に同期した基本クロックが
発生し、出力側に接続された最適クロック形成器２８を
介してＰＮ符号発生器１２へＰＮ符号クロックとして出
力される。
おり、制御電圧に応じた周波数で発振する。これにより
ＶＣＯ１６ではＳＳ受信信号に同期した基本クロックが
発生し、出力側に接続された最適クロック形成器２８を
介してＰＮ符号発生器１２へＰＮ符号クロックとして出
力される。
ここで、相関検波器ｌＯ、コントローラ１４、■Ｃ０１
６、最適クロック形成器２８、ＰＮ符号発生器１２の系
は′、所謂Ｄ Ｌ Ｌ （Ｄｅｌａｙ Ｌｏｃｋ Ｌｏ
ｏｐ）を形成する。
６、最適クロック形成器２８、ＰＮ符号発生器１２の系
は′、所謂Ｄ Ｌ Ｌ （Ｄｅｌａｙ Ｌｏｃｋ Ｌｏ
ｏｐ）を形成する。
ＰＮ符号発生器１２は最適クロック形成器２日から送ら
れるＰＮ符号クロックに従い逆拡散用のＰＮ符号と、前
記相関検波器１０用のＰＮ符号とを発生する。
れるＰＮ符号クロックに従い逆拡散用のＰＮ符号と、前
記相関検波器１０用のＰＮ符号とを発生する。
逆拡散用のＰＮ符号は、ミキサ１８へ出力゛され、ＳＳ
受信信号と混合されて逆拡散信号（例えばＢＰＳＫ波）
が形成され名、ミキサ１８の出力側は −コスタス回路
２０と接続されており、ＢＰＳＫ波から元のベースバン
ドデータの復調がなされる。
受信信号と混合されて逆拡散信号（例えばＢＰＳＫ波）
が形成され名、ミキサ１８の出力側は −コスタス回路
２０と接続されており、ＢＰＳＫ波から元のベースバン
ドデータの復調がなされる。
ところで、受信機が受信を開始した直後は、送信側が電
波に乗せているＰＮ符号と、ＰＮ符号発生器１２の発生
する逆拡散用のＰＮ符号との同期が取れていないので、
ＤＬＬはロックしておらず、逆拡散信号の形成ができな
い。
波に乗せているＰＮ符号と、ＰＮ符号発生器１２の発生
する逆拡散用のＰＮ符号との同期が取れていないので、
ＤＬＬはロックしておらず、逆拡散信号の形成ができな
い。
このため、予めＳＳ受信信号をコリレータ２２へ入力さ
せておき、受信を開始しようとするとき、システムコン
トローラ（図示せず）からコリレータ２２に同期検出指
令を与え、ＳＳ受信信号中のフレーム同期信号、即ち無
データで単純なＰＮ符号列と成っている部分の入力を検
出させ、負パルスの同期信号検出信号を出力させる。
せておき、受信を開始しようとするとき、システムコン
トローラ（図示せず）からコリレータ２２に同期検出指
令を与え、ＳＳ受信信号中のフレーム同期信号、即ち無
データで単純なＰＮ符号列と成っている部分の入力を検
出させ、負パルスの同期信号検出信号を出力させる。
コリレータ２２が同期信号検出信号を出力するタイミン
グはＳＳ受信信号の１フレーム中のデータ先頭位置より
所定時間だけ前なので、コリレータ２２が同期信号検出
信号を出力したところで立ち上がりエツジ動作型のカウ
ンタ２４をリセットしたのち、このカウンタ２４で前記
最適クロック形成器２８の出力を計数クロックとしてク
ロックの立ち上がり毎に計数させ（即ち、カウンタ２４
に対しクロックの立ち上がりがアクティブ変化である）
、所定の計数値に達したところでカウンタ２４からＰＮ
符号発生器１２へリセット信号を出力させ、ＰＮ符号の
初期同期を取るようにしている。
グはＳＳ受信信号の１フレーム中のデータ先頭位置より
所定時間だけ前なので、コリレータ２２が同期信号検出
信号を出力したところで立ち上がりエツジ動作型のカウ
ンタ２４をリセットしたのち、このカウンタ２４で前記
最適クロック形成器２８の出力を計数クロックとしてク
ロックの立ち上がり毎に計数させ（即ち、カウンタ２４
に対しクロックの立ち上がりがアクティブ変化である）
、所定の計数値に達したところでカウンタ２４からＰＮ
符号発生器１２へリセット信号を出力させ、ＰＮ符号の
初期同期を取るようにしている。
ここで、後述する説明から判るように、ｖＣＯ１６の出
力クロックよりも最適クロック形成器２８の出力クロッ
クの方が、同期信号検出信号に対するクロック立ち上が
りタイミングのバラツキ幅の最大値が１／２と小さくな
っており、よって、ＰＮ符号発生器１２かリセットされ
るタイミングが正確化し、初期同期後の逆拡散用ＰＮ符
号と受信信号のＰＮ符号のズレが小さくなってＤＬＬの
引き込みが円滑に、かつ、速やかになされる。
力クロックよりも最適クロック形成器２８の出力クロッ
クの方が、同期信号検出信号に対するクロック立ち上が
りタイミングのバラツキ幅の最大値が１／２と小さくな
っており、よって、ＰＮ符号発生器１２かリセットされ
るタイミングが正確化し、初期同期後の逆拡散用ＰＮ符
号と受信信号のＰＮ符号のズレが小さくなってＤＬＬの
引き込みが円滑に、かつ、速やかになされる。
く構成されている。
まず、全体的な構成を説明すると、この最適クロック形
成器２８は、ＶＣＯ１６の出力するクロックを第１クロ
ツクＣＬＫ 、として、この第１基本クロックＣＬＩ＋
、に対し周波数が同じで位相が１８０゜ずれた第２基
本クロフクＣＬＫｇを形成する基本クロック形成回路４
０と、第１基本クロックＣＬに、と第２基本クロックＣ
ＬＫＩの内、コリレータ２２がＳＳ受信信号中の同期信
号を検出したあと先にアクティブ変化である立ち上がり
変化をしたクロックを検出する最適クロック判別回路５
０と、この鏝通りロック判別回路５０で最適と判別した
クロックを、基本クロック発生回路４０が出力する第１
基本クロックＣＬＫ ｒと第２基本クロックＣＬＫｔの
中から選択し量適ＰＮ符号クロックＣＬＫＯとして出力
するクロック選択回路６０と、から構成されている。
−上記最適クロック形成器２日のより具体的な回路構成
を説明すると、まず、基本クロック発生回路４０は、Ｖ
ＣＯ１６から第１基本９０ｙりＣＬＫ 。
成器２８は、ＶＣＯ１６の出力するクロックを第１クロ
ツクＣＬＫ 、として、この第１基本クロックＣＬＩ＋
、に対し周波数が同じで位相が１８０゜ずれた第２基
本クロフクＣＬＫｇを形成する基本クロック形成回路４
０と、第１基本クロックＣＬに、と第２基本クロックＣ
ＬＫＩの内、コリレータ２２がＳＳ受信信号中の同期信
号を検出したあと先にアクティブ変化である立ち上がり
変化をしたクロックを検出する最適クロック判別回路５
０と、この鏝通りロック判別回路５０で最適と判別した
クロックを、基本クロック発生回路４０が出力する第１
基本クロックＣＬＫ ｒと第２基本クロックＣＬＫｔの
中から選択し量適ＰＮ符号クロックＣＬＫＯとして出力
するクロック選択回路６０と、から構成されている。
−上記最適クロック形成器２日のより具体的な回路構成
を説明すると、まず、基本クロック発生回路４０は、Ｖ
ＣＯ１６から第１基本９０ｙりＣＬＫ 。
を入力して反転し第２基本クロックＣＬＫ＊を形成する
インバータ４２から成る。
インバータ４２から成る。
最適クロック判別回路５０は、２つのＮＡＮＤ回路３１
とＮＡＮＤ回路３２を含み、Ｓ端子にコリレータ２２か
らの同期信号検出信号が入力され。
とＮＡＮＤ回路３２を含み、Ｓ端子にコリレータ２２か
らの同期信号検出信号が入力され。
■端子にシステムコントローラから「Ｌ」レベルのリセ
ット信号Ｒｅｓが入力されるＲ−Ｓフリップフロップ３
３と、このＲ−Ｓフリップフロップ３３のＱ出力及び第
１基本クロックＣＬＫ Ｉを入力するＯＲ回路５１と、
Ｒ−Ｓフリップフロップ３３のＱ出力及び第２基本タロ
ツクＣＬＩｈを入力するＯＲ゛回路５２と、ＯＲ回路５
１の出力側がクロック端子と接続され、に端子にｒｌ、
Ｊレベルが入力され８クリア端子ＣＲにシステムコント
ローラからのリセット信号Ｒｅｓが入力されたＪ−にフ
リップフロップ５３と、ＯＲ回路５２の出力側がクロッ
ク端子と接続され、に端子にｒ Ｌ Ｊレベルが入力さ
れ、クリア端子ＣＲにリセット信号Ｒｅｓが入力された
Ｊ−にフリップフロップ５４と、Ｊ−にフリップフロッ
プ５３のＱ端子とＪ−にフリップフロップ５４のＱ端子
が入力側に接続されたＥＸＯＲ回路５５と、コノ已ＸＯ
Ｒ回路５５の出力及びｒＨ，レベルが入力され、出力側
がＪ−にフリップフロップ５３のＪ端子とＪ−にフリッ
プフロップ５４のｊ端子に接続されたＮＡＮＤ回路５６
とから成る。
ット信号Ｒｅｓが入力されるＲ−Ｓフリップフロップ３
３と、このＲ−Ｓフリップフロップ３３のＱ出力及び第
１基本クロックＣＬＫ Ｉを入力するＯＲ回路５１と、
Ｒ−Ｓフリップフロップ３３のＱ出力及び第２基本タロ
ツクＣＬＩｈを入力するＯＲ゛回路５２と、ＯＲ回路５
１の出力側がクロック端子と接続され、に端子にｒｌ、
Ｊレベルが入力され８クリア端子ＣＲにシステムコント
ローラからのリセット信号Ｒｅｓが入力されたＪ−にフ
リップフロップ５３と、ＯＲ回路５２の出力側がクロッ
ク端子と接続され、に端子にｒ Ｌ Ｊレベルが入力さ
れ、クリア端子ＣＲにリセット信号Ｒｅｓが入力された
Ｊ−にフリップフロップ５４と、Ｊ−にフリップフロッ
プ５３のＱ端子とＪ−にフリップフロップ５４のＱ端子
が入力側に接続されたＥＸＯＲ回路５５と、コノ已ＸＯ
Ｒ回路５５の出力及びｒＨ，レベルが入力され、出力側
がＪ−にフリップフロップ５３のＪ端子とＪ−にフリッ
プフロップ５４のｊ端子に接続されたＮＡＮＤ回路５６
とから成る。
Ｒ−Ｓフリップフロップ３３は、Ｒ端子に「Ｌ」レベル
のリセット信号Ｒｅｓが入力されると、初期化されてＱ
出力壱ｒ ＨＪとする。′この状態でＳ端子に「Ｌ」レ
ベルが入力されると、Ｒ−Ｓフリップフロップ３３は反
転してＱ出力をｒ Ｌ Ｊとする。
のリセット信号Ｒｅｓが入力されると、初期化されてＱ
出力壱ｒ ＨＪとする。′この状態でＳ端子に「Ｌ」レ
ベルが入力されると、Ｒ−Ｓフリップフロップ３３は反
転してＱ出力をｒ Ｌ Ｊとする。
この「Ｌ」レベルが最適クロックを判別する基準となる
。
。
ＯＲ回路５１．５２は、Ｒ−Ｓフリップフロップ３３の
出力がｒＨ，の間は基本クロック発生回路４０が出力す
る第１基本タロツクＣＬＫＩ、第２基本クロックＣＬＫ
ｔの変化に関わらすｒ）（ＪをＪ−にフリップフロップ
５３．５４のクロック端子に出力し、Ｒ−Ｓフリップフ
ロップ３３の出力がｒＬＪになると第１基本クロックＣ
ＬＫ、、第２基本タロツクＣＬＫＩをそのまま出力する
。
出力がｒＨ，の間は基本クロック発生回路４０が出力す
る第１基本タロツクＣＬＫＩ、第２基本クロックＣＬＫ
ｔの変化に関わらすｒ）（ＪをＪ−にフリップフロップ
５３．５４のクロック端子に出力し、Ｒ−Ｓフリップフ
ロップ３３の出力がｒＬＪになると第１基本クロックＣ
ＬＫ、、第２基本タロツクＣＬＫＩをそのまま出力する
。
Ｊ−にフリップフロップ５３．５４は、クリア端子ＣＲ
に「Ｌ」が入力されるとクリアされてＱ出力を「Ｌ」と
し、クリア端子入力がｒＨＪでかつＪ端子人力がｒＨ，
の状態で、クロック端子入力が立ち上がるとＱ端子出力
をｒＨ，とし、クリア端子入力がｒ ｌ（）でかつＪ端
子人力が「Ｌ」の状態で、クロック端子入力が立ち上が
ったときはそれまでのＱ端子出力状態を持続する。
に「Ｌ」が入力されるとクリアされてＱ出力を「Ｌ」と
し、クリア端子入力がｒＨＪでかつＪ端子人力がｒＨ，
の状態で、クロック端子入力が立ち上がるとＱ端子出力
をｒＨ，とし、クリア端子入力がｒ ｌ（）でかつＪ端
子人力が「Ｌ」の状態で、クロック端子入力が立ち上が
ったときはそれまでのＱ端子出力状態を持続する。
ＥＸＯＲ回路５５は、２つの入力がともにｒｌ、Ｊまた
はｒＨ，のとき「Ｌ」を出力し、２つの入力の内いづれ
か一方が「Ｌ」で他方がｒＨ，のときｒＨ，を出力する
。
はｒＨ，のとき「Ｌ」を出力し、２つの入力の内いづれ
か一方が「Ｌ」で他方がｒＨ，のときｒＨ，を出力する
。
ＮＡＮＤ回路５６は、ＥＸＯＲ回路５５の出力がｒＬＪ
のときｒＨＪ、ＥＸＯＲ回路５５の出力がｒＨＪのとき
ｒｌ、Ｊを出力する。
のときｒＨＪ、ＥＸＯＲ回路５５の出力がｒＨＪのとき
ｒｌ、Ｊを出力する。
クロック選択回路６０は、４つの入力端子ＡＯ〜Ａ３と
、２つのセレクト端子Ｓｏ、Ｓｌと、１つの出力端子Ｙ
とを備えたセレクタ６１から成り、入力端子ＡＯ，ＡＩ
には第１基本タロツクＣＩＪ 、が人力され、Ａ２には
基本クロック発生回路４０のインバータ４２の出力側が
接続されて第２基本タロツクＣＬＫｚが人力されている
。また、セレクト端子ＳＯにはＪ−にフリップフロップ
５３のＱ端子が接続されており、セレクト端子Ｓ１には
Ｊ−にフリップフロップ５４のＱ端子が接続されており
、出力端子Ｙはカウンタ２４とＰＮ符号発生器１２に接
続されている。
、２つのセレクト端子Ｓｏ、Ｓｌと、１つの出力端子Ｙ
とを備えたセレクタ６１から成り、入力端子ＡＯ，ＡＩ
には第１基本タロツクＣＩＪ 、が人力され、Ａ２には
基本クロック発生回路４０のインバータ４２の出力側が
接続されて第２基本タロツクＣＬＫｚが人力されている
。また、セレクト端子ＳＯにはＪ−にフリップフロップ
５３のＱ端子が接続されており、セレクト端子Ｓ１には
Ｊ−にフリップフロップ５４のＱ端子が接続されており
、出力端子Ｙはカウンタ２４とＰＮ符号発生器１２に接
続されている。
このクロック選択回路６０は、ｓｏ、ｓｉがともにｒ
Ｌ Ｊのとき入力端子ＡＱの人力を選択して出力端子Ｙ
から出力し、ＳＯがｒＨＪ、ＳｌがｒＬ、のとき入力端
子Ａ１の入力を選択して出力端子Ｙから出力しくここで
はＡＯ人力と同じ）、ＳＯがｒＬＪ、Ｓｌがｒ ）ｌ
」のとき入力端子Ａ２の人力を選択して出力端子Ｙから
出力する。出力端子Ｙからの出力は、最適ＰＮＮ符号ク
ロックＬＫＯである。
Ｌ Ｊのとき入力端子ＡＱの人力を選択して出力端子Ｙ
から出力し、ＳＯがｒＨＪ、ＳｌがｒＬ、のとき入力端
子Ａ１の入力を選択して出力端子Ｙから出力しくここで
はＡＯ人力と同じ）、ＳＯがｒＬＪ、Ｓｌがｒ ）ｌ
」のとき入力端子Ａ２の人力を選択して出力端子Ｙから
出力する。出力端子Ｙからの出力は、最適ＰＮＮ符号ク
ロックＬＫＯである。
次に、上記最適クロック形成器２８の動作を、第３図の
タイムチャートを参照して説明する。
タイムチャートを参照して説明する。
受信機が受信動作を開始しようとする場合、まずシステ
ムコントローラがコリレータ２２に同期検出指令を与え
るとともに、最適クロック形成器２８へ「Ｌ」レベルの
リセット信号Ｒｅｓを出力する。
ムコントローラがコリレータ２２に同期検出指令を与え
るとともに、最適クロック形成器２８へ「Ｌ」レベルの
リセット信号Ｒｅｓを出力する。
このリセット信号の入力で、Ｒ−Ｓフリップフロップ３
３、Ｊ−にフリップフロップ５３．５４がリセットされ
、Ｒ−Ｓフリップフロップ３３はＱ出力をｒ）（Ｊとし
、Ｊ−にフリップフロップ５３．５４は各々Ｑ出力を［
Ｌ」とする。
３、Ｊ−にフリップフロップ５３．５４がリセットされ
、Ｒ−Ｓフリップフロップ３３はＱ出力をｒ）（Ｊとし
、Ｊ−にフリップフロップ５３．５４は各々Ｑ出力を［
Ｌ」とする。
Ｒ−Ｓフリップフロップ３３の「Ｈ」出力で、Ｊ−にフ
リップフロップ５３．５４のクロック端子入力がｒＨ」
の状態となる。
リップフロップ５３．５４のクロック端子入力がｒＨ」
の状態となる。
また、各Ｊ−にフリップフロップ５３．５４の「Ｌ」出
力で、ＥＸＯＲ回路５５の出力がｒｌ、Ｊとなり、ＮＡ
ＮＤ回路５６の出力がｒＨ，となって各Ｊ−にフリップ
フロップ５３．５４のＪ端子入力がｒＨ，となる。
力で、ＥＸＯＲ回路５５の出力がｒｌ、Ｊとなり、ＮＡ
ＮＤ回路５６の出力がｒＨ，となって各Ｊ−にフリップ
フロップ５３．５４のＪ端子入力がｒＨ，となる。
更に、各Ｊ−にフリップフロップ５３．５４の［Ｌ」出
力を受けて、クロック選択回路６０のセレクタ６１は、
入力端子ＡＯに入力している第１基本クロックＣＬＫ
、を選択し出力端子Ｙがら最適ＰＮ符号クロックＣＬＫ
ＯとしてＰＮ符号発生器１２とカウンタ２４に出力する
。
力を受けて、クロック選択回路６０のセレクタ６１は、
入力端子ＡＯに入力している第１基本クロックＣＬＫ
、を選択し出力端子Ｙがら最適ＰＮ符号クロックＣＬＫ
ＯとしてＰＮ符号発生器１２とカウンタ２４に出力する
。
この状態で、その後ＳＳ受信信号を入力したコリレータ
２２が同期信号を検出すると、負パルスの同期信号検出
信号を最適クロック形成器２８とカウンタ２４へ出力す
る。
２２が同期信号を検出すると、負パルスの同期信号検出
信号を最適クロック形成器２８とカウンタ２４へ出力す
る。
最適クロック形成器２日では、同期信号検出信号がＲ−
Ｓフリップフロップ３３のＳｒａ子に入力されるので、
Ｑ出力が反転して「Ｌ」となる。
Ｓフリップフロップ３３のＳｒａ子に入力されるので、
Ｑ出力が反転して「Ｌ」となる。
すると、２つのＯＲ回路５１．５２の出力は、各々入力
側の第１基本クロックＣＬＫ、、第２基本クロックＣＬ
Ｋ、に従い変化することになる。
側の第１基本クロックＣＬＫ、、第２基本クロックＣＬ
Ｋ、に従い変化することになる。
ここで、上記したようにＲ−Ｓフリップフロップ３３が
反転後、例えば、第３図に示す如く後者の第２基本クロ
ックＣＬＫＩが先に立ち上がった場合、この立ち上がり
エツジでＪ−にフリップフロップ５４が反転し、Ｑ出力
をｒＨ，とする。
反転後、例えば、第３図に示す如く後者の第２基本クロ
ックＣＬＫＩが先に立ち上がった場合、この立ち上がり
エツジでＪ−にフリップフロップ５４が反転し、Ｑ出力
をｒＨ，とする。
このＪ−にフリップフロップ５４のＱ出力変化を受けて
ＥＸＯＲ回路５５の出力がｒＨ，となり、ＮＡＮＤ回路
５６の出力がｒｌ、Ｊとなり、各Ｊ−にフリップフロッ
プ５３．５４のＪ端子入力が「Ｌ」となり、他のに端子
入力も「Ｌ」であることから、以降、クロック端子への
立ち上がりエツジ入力に関わらずこれらのＪ−にフリッ
プフロップ５３．５４はＱ出力を変化させない。
ＥＸＯＲ回路５５の出力がｒＨ，となり、ＮＡＮＤ回路
５６の出力がｒｌ、Ｊとなり、各Ｊ−にフリップフロッ
プ５３．５４のＪ端子入力が「Ｌ」となり、他のに端子
入力も「Ｌ」であることから、以降、クロック端子への
立ち上がりエツジ入力に関わらずこれらのＪ−にフリッ
プフロップ５３．５４はＱ出力を変化させない。
このため、セレクタ６１は、セレクト端子ＳＯがｒｔ、
Ｊ、ＳｌがｒＨ，の入力状態となり、よって、以降、入
力端子Ａ２に入力されている第２基本クロックＣＬＫ、
が最適ＰＮ符号クロックＣＬＫＯとして出力端子Ｙから
カウンタ２４とＰＮ符号発生器１２へ出力される。
Ｊ、ＳｌがｒＨ，の入力状態となり、よって、以降、入
力端子Ａ２に入力されている第２基本クロックＣＬＫ、
が最適ＰＮ符号クロックＣＬＫＯとして出力端子Ｙから
カウンタ２４とＰＮ符号発生器１２へ出力される。
一方、カウンタ２４は、コリレータ２２から負パルスの
同期信号検出信号を入力するとリセットが掛かり計数値
を「０」とする。
同期信号検出信号を入力するとリセットが掛かり計数値
を「０」とする。
そして、同期信号検出信号の入力状態が終了後、最適ク
ロック形成器２８から送られる最適ＰＮ符号クロックＣ
ＬＫＯ（ここでは第２基本クロックＣＬＫｔ）の立ち上
がり毎にカウントアツプし、所定の計数値となった所で
リセット信号をＰＮ符号発生器１２へ出力する。
ロック形成器２８から送られる最適ＰＮ符号クロックＣ
ＬＫＯ（ここでは第２基本クロックＣＬＫｔ）の立ち上
がり毎にカウントアツプし、所定の計数値となった所で
リセット信号をＰＮ符号発生器１２へ出力する。
ここで、コリレータ２２が出力する負パルスの同期信号
検出信号は、例えば３／４クロツクのパルス幅を有して
おり、従ってカウンタ２４はコリレータ２セが同期信号
検出信号を出力してから第２基本クロックｃｔ、Ｋｔの
２番目の立ち上がりより、計数動作を行う。
検出信号は、例えば３／４クロツクのパルス幅を有して
おり、従ってカウンタ２４はコリレータ２セが同期信号
検出信号を出力してから第２基本クロックｃｔ、Ｋｔの
２番目の立ち上がりより、計数動作を行う。
ＰＮ符号発生器１２は、カウンタ２４からリセット信号
を入力するとＰＮ符号の初期同期化を行い、以降最適ク
ロック形成器２Ｂから入力する最適ＰＮ符号クロックＣ
ＬＫＯ（第２基本クロックＣＬＫｚ）に付勢されてＰＮ
符号を連続発生する。
を入力するとＰＮ符号の初期同期化を行い、以降最適ク
ロック形成器２Ｂから入力する最適ＰＮ符号クロックＣ
ＬＫＯ（第２基本クロックＣＬＫｚ）に付勢されてＰＮ
符号を連続発生する。
第３図から判るように、コリレータ２２が同期信号を検
出してから第２基本タロツクｃｔ、Ｋｇが立ち上がるの
は、第１基本クロックＣＬＫ 、が立ち上がるより１／
２クロツク分だけ速くなっており、コリレータ２２が同
期信号を検出してからのズレが小さくなっている。
出してから第２基本タロツクｃｔ、Ｋｇが立ち上がるの
は、第１基本クロックＣＬＫ 、が立ち上がるより１／
２クロツク分だけ速くなっており、コリレータ２２が同
期信号を検出してからのズレが小さくなっている。
従って、カウンタ２４がリセット信号を出力するタイミ
ングとＳＳ受信信号のｌフレーＬ中のデ−タ先頭位置と
のズレが小さくなり、ＤＤＬの引き込み範囲の中央付近
でＤＬＬ処理が開始されるので、確実、かつ、円滑にロ
ック状態となり、受信開始後、速やかに、正確なＳＳ通
信のデータ復調を行える。
ングとＳＳ受信信号のｌフレーＬ中のデ−タ先頭位置と
のズレが小さくなり、ＤＤＬの引き込み範囲の中央付近
でＤＬＬ処理が開始されるので、確実、かつ、円滑にロ
ック状態となり、受信開始後、速やかに、正確なＳＳ通
信のデータ復調を行える。
この実施例によれば、ＶＣＯ１６の出力側と、カウンタ
２４．ＰＮ符号発生器１２の間に最適クロック形成器２
８を介装し、この最適クロック形成器２８内で、基本ク
ロック発生回路４０によりｖＣＯ出力と、この位相反転
クロックから第１゜第２基本クロックＣＬにＩ、 ＣＬ
ＫＩを形成し、最適クロック判別回路５０で、コリレー
タ２２から同期信号検出信号を人力したあと先にアクテ
ィブ変化した基本クロックを検出し、クロック選択回路
６゜により、最適クロック判別回路５０が最適と判別し
た基本クロックを選択して最適ＰＮ符号クロックＣＬＫ
Ｏとしてカウンタ２４．ＰＮ符号発生器１２へ出力した
ことにより、コリレ＝り２２が同期信号を検出してから
最適ＰＮ符号クロックＣＬＩＩＯがアクティブ変化する
までの位相ズレの最大値が１／２クロツク分となり、そ
の後のカウンタ２４の計数動作やＰＮ符号の発生を最適
ＰＮ符号クロックＣしに０を用いて行うことで、カウン
タ２４がリセット信号を出力するタイミングとＳＳ受信
信号の１フレーム中のデータ先頭位置とのズレが小さく
なり、ＤＤＬの引き込み範囲の中央付近でＤＬＬ処理が
開始されるので、確実、かつ、円滑にロック状態となり
、受信開始後、速やかに、正確なＳＳ通信のデータ復調
を行える。
２４．ＰＮ符号発生器１２の間に最適クロック形成器２
８を介装し、この最適クロック形成器２８内で、基本ク
ロック発生回路４０によりｖＣＯ出力と、この位相反転
クロックから第１゜第２基本クロックＣＬにＩ、 ＣＬ
ＫＩを形成し、最適クロック判別回路５０で、コリレー
タ２２から同期信号検出信号を人力したあと先にアクテ
ィブ変化した基本クロックを検出し、クロック選択回路
６゜により、最適クロック判別回路５０が最適と判別し
た基本クロックを選択して最適ＰＮ符号クロックＣＬＫ
Ｏとしてカウンタ２４．ＰＮ符号発生器１２へ出力した
ことにより、コリレ＝り２２が同期信号を検出してから
最適ＰＮ符号クロックＣＬＩＩＯがアクティブ変化する
までの位相ズレの最大値が１／２クロツク分となり、そ
の後のカウンタ２４の計数動作やＰＮ符号の発生を最適
ＰＮ符号クロックＣしに０を用いて行うことで、カウン
タ２４がリセット信号を出力するタイミングとＳＳ受信
信号の１フレーム中のデータ先頭位置とのズレが小さく
なり、ＤＤＬの引き込み範囲の中央付近でＤＬＬ処理が
開始されるので、確実、かつ、円滑にロック状態となり
、受信開始後、速やかに、正確なＳＳ通信のデータ復調
を行える。
なお、上記実施例では、基本クロックの数を互いに周波
数が同じで位相が１８０°異なる２種類としたが、この
発明は何らこれに限定されるものでなく、周波数が同じ
で位相が互いに、３６０ ／ ｎ ’″ （ｎ＝３．
４，５．・・・・・・）異なる３種類以上の基本クロッ
クを同時発生し、コリレータが同期信号を検出してから
最初にアクティブ変化した基本クロックを検出し、最適
クロックとして出力することで、同期検出からクロック
のアクティブ変化までの最大バラツキを１／２クロツク
より更に小さくすることができる。
数が同じで位相が１８０°異なる２種類としたが、この
発明は何らこれに限定されるものでなく、周波数が同じ
で位相が互いに、３６０ ／ ｎ ’″ （ｎ＝３．
４，５．・・・・・・）異なる３種類以上の基本クロッ
クを同時発生し、コリレータが同期信号を検出してから
最初にアクティブ変化した基本クロックを検出し、最適
クロックとして出力することで、同期検出からクロック
のアクティブ変化までの最大バラツキを１／２クロツク
より更に小さくすることができる。
また、上記実施例では、ＳＳ受信機の受信部を例に説明
したが、例えば、スタートビットとストップビットを含
む非同期式シリアル伝送データのデータ受信装置のビッ
トクロック発生装置において、高速内部クロックに基づ
き互いに位相の異なる複数の基本クロックを形成し、ス
タートビット検出回路がスタートビットを検出後、最初
にアクティブ変化した基本タロツクを検出し、これを最
適クロックとして、分周カウンタで所定の分周比で分周
し、キャラクタ読み取り用のビットクロックを得るよう
にしてもよい。
したが、例えば、スタートビットとストップビットを含
む非同期式シリアル伝送データのデータ受信装置のビッ
トクロック発生装置において、高速内部クロックに基づ
き互いに位相の異なる複数の基本クロックを形成し、ス
タートビット検出回路がスタートビットを検出後、最初
にアクティブ変化した基本タロツクを検出し、これを最
適クロックとして、分周カウンタで所定の分周比で分周
し、キャラクタ読み取り用のビットクロックを得るよう
にしてもよい。
この発明に係るデータ受信装置の最適クロック形成装置
によれば、互いに位相の異なる複数のクロックを同時発
生するクロック発生器と、受信信号中の同期信号を検出
する同期信号検出回路と、前記複数のクロックの内、同
期信号検出回路が同期信号を検出後、最初にアクティブ
変化したクロックを判別する最適クロック判別回路と、
前記複数のクロックの内、最適クロック判別回路が検出
したクロックを選択的に出力するクロック選択回路と、
を含めたことにより、受信信号中の同期信号を検出して
からクロックがアクティブ変化するまでのバラツキを小
さくし、受信信号に関するデータ受信装置のより正確な
処理動作を可能にできるという優れた効果を有する。
によれば、互いに位相の異なる複数のクロックを同時発
生するクロック発生器と、受信信号中の同期信号を検出
する同期信号検出回路と、前記複数のクロックの内、同
期信号検出回路が同期信号を検出後、最初にアクティブ
変化したクロックを判別する最適クロック判別回路と、
前記複数のクロックの内、最適クロック判別回路が検出
したクロックを選択的に出力するクロック選択回路と、
を含めたことにより、受信信号中の同期信号を検出して
からクロックがアクティブ変化するまでのバラツキを小
さくし、受信信号に関するデータ受信装置のより正確な
処理動作を可能にできるという優れた効果を有する。
第１図はこの発明の一実施例に係る最適クロック形成器
を示す回路図、第２図は第１図の最適クロック形成器を
含むＳＳ受信機の受信部のブロック図、第３図は第１図
に示す最適クロック形成器の動作を説明するタイムチャ
ート、第４図は従来のＳＳ受信機の受信部のブロック図
である。 １２：ＰＮ符号発生器、１６ ： ＶＣＯ１２２：コリ
レータ、 ２４：カウンタ、２８：最適クロック形
成器、 ４０：基本クロック発生回路、 ５０：最適クロック判別回路、 ６０：クロック選択回路。
を示す回路図、第２図は第１図の最適クロック形成器を
含むＳＳ受信機の受信部のブロック図、第３図は第１図
に示す最適クロック形成器の動作を説明するタイムチャ
ート、第４図は従来のＳＳ受信機の受信部のブロック図
である。 １２：ＰＮ符号発生器、１６ ： ＶＣＯ１２２：コリ
レータ、 ２４：カウンタ、２８：最適クロック形
成器、 ４０：基本クロック発生回路、 ５０：最適クロック判別回路、 ６０：クロック選択回路。
Claims (1)
- 【特許請求の範囲】 互いに位相の異なる複数のクロックを同時発生するクロ
ック発生器と、 受信信号中の同期信号を検出する同期信号検出回路と、 前記複数のクロックの内、同期信号検出回路が同期信号
を検出後、最初にアクティブ変化したクロックを判別す
る最適クロック判別回路と、前記複数のクロックの内、
最適クロック判別回路が検出したクロックを選択的に出
力するクロック選択回路と、 を含むことを特徴とするデータ受信装置の最適クロック
形成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274825A JPH0795731B2 (ja) | 1987-10-30 | 1987-10-30 | データ受信装置の最適クロック形成装置 |
| US07/263,365 US4942590A (en) | 1987-10-30 | 1988-10-27 | Optimum clock generator in data communication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274825A JPH0795731B2 (ja) | 1987-10-30 | 1987-10-30 | データ受信装置の最適クロック形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117440A true JPH01117440A (ja) | 1989-05-10 |
| JPH0795731B2 JPH0795731B2 (ja) | 1995-10-11 |
Family
ID=17547097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274825A Expired - Lifetime JPH0795731B2 (ja) | 1987-10-30 | 1987-10-30 | データ受信装置の最適クロック形成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4942590A (ja) |
| JP (1) | JPH0795731B2 (ja) |
Families Citing this family (13)
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| EP0369047A1 (de) * | 1988-11-15 | 1990-05-23 | Siemens Aktiengesellschaft | Anordnung zur Umschaltung eines Taktes auf einen Takt gleicher Frequenz aber nacheilender Taktphase |
| US5003553A (en) * | 1989-08-23 | 1991-03-26 | Sperry Marine Inc. | Spread spectrum phase locked loop with phase correction |
| JPH0778774B2 (ja) * | 1991-02-22 | 1995-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 短待ち時間データ回復装置及びメッセージデータの同期化方法 |
| KR950009406B1 (ko) * | 1992-11-27 | 1995-08-22 | 삼성전자주식회사 | 코드분할 다중접근(cdma) 직접확산(ds) 방식 수신기의 클럭 복구안정화방법 및 회로 |
| US5335249A (en) * | 1993-07-29 | 1994-08-02 | Seattle Silicon Corporation | Method and apparatus for spread spectrum communications |
| JPH0795677A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | シェルフ間の同期用情報と同期クロックの受渡し方法 |
| US5917850A (en) * | 1994-11-24 | 1999-06-29 | Canon Kabushiki Kaisha | Spread spectrum receiving apparatus |
| US5903596A (en) * | 1996-05-16 | 1999-05-11 | Nakano; Takayuki | Spread spectrum demodulation unit |
| WO1998056137A1 (en) * | 1997-06-02 | 1998-12-10 | Nokia Networks Oy | A circuit and method for receiving data |
| US5910742A (en) * | 1997-06-16 | 1999-06-08 | Cypress Semiconductor Corp. | Circuit and method for data recovery |
| US6704380B1 (en) * | 1999-10-08 | 2004-03-09 | Interdigital Technology Corporation | Synchronizing PCM and pseudorandom clocks |
| US6944211B2 (en) * | 2002-02-26 | 2005-09-13 | L-3 Communications Corporation | Method and system for deriving dynamic data clocks from PN codes |
| RU2446560C1 (ru) * | 2011-01-11 | 2012-03-27 | Федеральное государственное автономное образовательное учреждение высшего профессионального образования Сибирский федеральный университет (СФУ) | Устройство ускоренной синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией |
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| JPS61127243A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | ビツト位相同期回路 |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4672637A (en) * | 1985-07-31 | 1987-06-09 | Halpern Peter H | Adaptive bit synchronizer |
| FR2604043B1 (fr) * | 1986-09-17 | 1993-04-09 | Cit Alcatel | Dispositif de recalage d'un ou plusieurs trains de donnees binaires de debits identiques ou sous-multiples sur un signal de reference d'horloge synchrone |
| JPS63133728A (ja) * | 1986-11-25 | 1988-06-06 | Mitsubishi Electric Corp | 同期クロツク発生方式 |
| JPH0666705B2 (ja) * | 1987-01-12 | 1994-08-24 | 日本電気株式会社 | 間欠受信回路 |
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1987
- 1987-10-30 JP JP62274825A patent/JPH0795731B2/ja not_active Expired - Lifetime
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1988
- 1988-10-27 US US07/263,365 patent/US4942590A/en not_active Expired - Lifetime
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| JPS62217746A (ja) * | 1986-03-19 | 1987-09-25 | Iwatsu Electric Co Ltd | スタ−トビツト検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795731B2 (ja) | 1995-10-11 |
| US4942590A (en) | 1990-07-17 |
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