JPH01106250A - データ通信装置 - Google Patents
データ通信装置Info
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- JPH01106250A JPH01106250A JP62262915A JP26291587A JPH01106250A JP H01106250 A JPH01106250 A JP H01106250A JP 62262915 A JP62262915 A JP 62262915A JP 26291587 A JP26291587 A JP 26291587A JP H01106250 A JPH01106250 A JP H01106250A
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- 238000004891 communication Methods 0.000 title claims abstract description 27
- 230000005540 biological transmission Effects 0.000 claims description 8
- 239000000872 buffer Substances 0.000 abstract description 19
- 238000000034 method Methods 0.000 abstract description 10
- 230000008859 change Effects 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 7
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＤＭＡにより送受信データをフレームメモリに
転送するデータ通信装置に関するものである。
転送するデータ通信装置に関するものである。
［従来の技術］
従来の通信装置では、送受信データを装置内部でＤＭＡ
（ダイレクトメモリアクセス）により転送して処理し
ている。このようなりＭＡ転送において、ＤＭＡ転送の
開始の度に、ＤＭＡコントローラ（ＤＭＡＣ）の各レジ
スタに、ソフトウェアにより各パラメータを一々設定し
ていたのでは処理時間が長くなるため、複数のレジスタ
をもうけて予めそれらレジスタに各パラメータを設定し
ておき、ハードウェアによりＤＭＡ転送毎に自動的にレ
ジスタよりＤＭＡＣのレジスタにバラメータを転送して
、そのパラメータを更新するようにしていた。
（ダイレクトメモリアクセス）により転送して処理し
ている。このようなりＭＡ転送において、ＤＭＡ転送の
開始の度に、ＤＭＡコントローラ（ＤＭＡＣ）の各レジ
スタに、ソフトウェアにより各パラメータを一々設定し
ていたのでは処理時間が長くなるため、複数のレジスタ
をもうけて予めそれらレジスタに各パラメータを設定し
ておき、ハードウェアによりＤＭＡ転送毎に自動的にレ
ジスタよりＤＭＡＣのレジスタにバラメータを転送して
、そのパラメータを更新するようにしていた。
［発明が解決しようとする問題点］
しかし例えば、受信時において、受信したデータを格納
するメモリに、受信フレームの最大データ長を格納する
領域が確保できない状態（ビジー状態）が発生すると、
より短い予備バッファに受信データを格納し、送信側か
らは長いデータ長のデータを送信しないように制御して
いる。
するメモリに、受信フレームの最大データ長を格納する
領域が確保できない状態（ビジー状態）が発生すると、
より短い予備バッファに受信データを格納し、送信側か
らは長いデータ長のデータを送信しないように制御して
いる。
これを、前述したハードウェアによりパラメータを設定
するＤＭＡ回路により行う場合は、既にレジスタに設定
されているパラメータは変更できないため、メモリのビ
ジー状、態が解除されて、最大長のフレームデータが受
信できる場合でも、すぐに短いバッファから最大データ
長を格納できるメモリに切換えるように、ＤＭＡＣに設
定するパラメータを変更できないという問題があった。
するＤＭＡ回路により行う場合は、既にレジスタに設定
されているパラメータは変更できないため、メモリのビ
ジー状、態が解除されて、最大長のフレームデータが受
信できる場合でも、すぐに短いバッファから最大データ
長を格納できるメモリに切換えるように、ＤＭＡＣに設
定するパラメータを変更できないという問題があった。
本発明は上記従来例に鑑みなされたもので、最大長のフ
レームデータを受信できる場合とそうでない場合とで、
ＤＭＡＣへのパラメータの設定方式を変゛えることによ
り、ＤＭＡ時において最大フレーム長を受信できない状
態より受信可能な状態に変った場合は、すぐにＤＭＡの
条件を変更してそれに対応できるようにしたデータ通信
装置を提供することを目的とする。
レームデータを受信できる場合とそうでない場合とで、
ＤＭＡＣへのパラメータの設定方式を変゛えることによ
り、ＤＭＡ時において最大フレーム長を受信できない状
態より受信可能な状態に変った場合は、すぐにＤＭＡの
条件を変更してそれに対応できるようにしたデータ通信
装置を提供することを目的とする。
［面照点を解決するための手段］
上記目的を達成するために本発明のデータ通信装置は以
下の様な構成からなる。即ち、送受信データをＤＭＡに
よりメモリに転送するデータ通信装置であって、 ＤＭＡの制御を行うＤＭＡ制御手段と、該ＤＭＡ制御手
段への設定パラメータを格納し、ＤＭＡ開始時前記ＤＭ
Ａ制御手段に前記パラメータを転送して設定する設定手
段と、前記メそりに最大長のフレーム送受信データを格
納できるかを判別する判断手段と、最大長のフレーム送
受信データを格納できないとき、前記設定手段を用いず
に前記ＤＭＡ制御手段にパラメータを設定する手段とを
備える。
下の様な構成からなる。即ち、送受信データをＤＭＡに
よりメモリに転送するデータ通信装置であって、 ＤＭＡの制御を行うＤＭＡ制御手段と、該ＤＭＡ制御手
段への設定パラメータを格納し、ＤＭＡ開始時前記ＤＭ
Ａ制御手段に前記パラメータを転送して設定する設定手
段と、前記メそりに最大長のフレーム送受信データを格
納できるかを判別する判断手段と、最大長のフレーム送
受信データを格納できないとき、前記設定手段を用いず
に前記ＤＭＡ制御手段にパラメータを設定する手段とを
備える。
［作用］
以上の構成において、メモリに最大長のフレーム送受信
データを格納できるかを判別し、最大長のフレーム送受
信データを格納できないとき、ＤＭＡの制御を行うＤＭ
Ａ制御手段への設定パラメータを格納し、ＤＭＡ開始時
、ＤＭＡ制御手段にパラメータを転送して設定する設定
手段を用いずにＤＭＡ制御手段にパラメータを設定する
ように動作して、メモリに最大長のフレームデータを格
納できるようになると、再び設定手段によりＤＭＡ制御
手段へのパラメータの設定を行うように動作する。
データを格納できるかを判別し、最大長のフレーム送受
信データを格納できないとき、ＤＭＡの制御を行うＤＭ
Ａ制御手段への設定パラメータを格納し、ＤＭＡ開始時
、ＤＭＡ制御手段にパラメータを転送して設定する設定
手段を用いずにＤＭＡ制御手段にパラメータを設定する
ように動作して、メモリに最大長のフレームデータを格
納できるようになると、再び設定手段によりＤＭＡ制御
手段へのパラメータの設定を行うように動作する。
［実施例］
以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。
に説明する。
［通信装置の説明 （第１図、第２図）］第１図は実施
例のｘ、２５デ一タ通信装置の概略構成を示すブロック
図である。
例のｘ、２５デ一タ通信装置の概略構成を示すブロック
図である。
図中、１は本実施例の通信装置の全体の制御を行う、例
えばマイクロプロセッサ等のＭＰＵで、第２図のフロー
チャートで示されたＲＯＭ２の制御プログラムに従って
各種制御信号等を出力し、後述する処理動作を行う。３
は回線を通して受信したデータを格納したり、ＭＰＵ
１のワークエリアとして各データの一時保存等を行うＲ
ＡＭである。
えばマイクロプロセッサ等のＭＰＵで、第２図のフロー
チャートで示されたＲＯＭ２の制御プログラムに従って
各種制御信号等を出力し、後述する処理動作を行う。３
は回線を通して受信したデータを格納したり、ＭＰＵ
１のワークエリアとして各データの一時保存等を行うＲ
ＡＭである。
４は通信回線を介してデータの送受信制御を行う通信制
御回路、５はＭＰＵＩあるいは予備レジスタ群６より設
定された各種パラメータを基に、通信制御回路４とＲＡ
Ｍ３との間で送受信データ等のＤＭＡ転送を行うＤＭＡ
コントローラ（ＤＭＡＣ）である。６はＭＰＵ １より
茨のＤＭＡ転送のための各種パラメータを格納し、ＤＭ
ＡＣ４に転送してセットする予備レジスタ群で、パラメ
ータとしてはＲＡＭ３のフレームメモリの先頭アドレス
や転送データ数等があり１．これらがＭＰＵ １より予
備レジスタ群６に格納される。
御回路、５はＭＰＵＩあるいは予備レジスタ群６より設
定された各種パラメータを基に、通信制御回路４とＲＡ
Ｍ３との間で送受信データ等のＤＭＡ転送を行うＤＭＡ
コントローラ（ＤＭＡＣ）である。６はＭＰＵ １より
茨のＤＭＡ転送のための各種パラメータを格納し、ＤＭ
ＡＣ４に転送してセットする予備レジスタ群で、パラメ
ータとしてはＲＡＭ３のフレームメモリの先頭アドレス
や転送データ数等があり１．これらがＭＰＵ １より予
備レジスタ群６に格納される。
７は、例えばＤＭＡ転送の終了時、予備レジスタ群６よ
り各種パラメータを続出してＤＭＡＣ５にセットするリ
ードライト（Ｒ／Ｗ）制御回路、８はリードライト制御
回路７の動作時、レジスタヤＤＭＡＣ５等にチップセレ
クト信号を出力して必要なレジスタのみをエネーブルに
するチップセレクト回路である。
り各種パラメータを続出してＤＭＡＣ５にセットするリ
ードライト（Ｒ／Ｗ）制御回路、８はリードライト制御
回路７の動作時、レジスタヤＤＭＡＣ５等にチップセレ
クト信号を出力して必要なレジスタのみをエネーブルに
するチップセレクト回路である。
９はリードライト制御回路７やチップセレクト回路８の
動作シーケンスを決定するシーケンス回路で、スタート
ストップ制御回路１０よりの制御のもとに、予備レジス
タ群６よりのデータ読出し、ＤＭＡＣ５へのパラメータ
のセット等のシーケンス制御を行う。スタートストップ
制御回路１０は通信制御回路４よりの受信信号やチップ
セレクト回路８よりのタイミング信号を入力し、シーケ
ンス回路９の起動や停止を行う。
動作シーケンスを決定するシーケンス回路で、スタート
ストップ制御回路１０よりの制御のもとに、予備レジス
タ群６よりのデータ読出し、ＤＭＡＣ５へのパラメータ
のセット等のシーケンス制御を行う。スタートストップ
制御回路１０は通信制御回路４よりの受信信号やチップ
セレクト回路８よりのタイミング信号を入力し、シーケ
ンス回路９の起動や停止を行う。
１１は受信データのエラーをチエツクし、データが有効
かどうかを判別するフレームバリッド（ＦＶ）判定回路
、１２はＭＰＵ １とＤＭＡＣ５及びシーケンス回路９
との間で制御信号の授受を行って、バスの切換等の制御
を行うバスアービタである。１３は通信制御回路４より
のフレーム受信信号により、ＭＰＵ １に割込信号を出
力する割込制御回路である。
かどうかを判別するフレームバリッド（ＦＶ）判定回路
、１２はＭＰＵ １とＤＭＡＣ５及びシーケンス回路９
との間で制御信号の授受を行って、バスの切換等の制御
を行うバスアービタである。１３は通信制御回路４より
のフレーム受信信号により、ＭＰＵ １に割込信号を出
力する割込制御回路である。
次に第２図のフローチャートをもとに第１図の通信装置
の動作を詳細に説明する。
の動作を詳細に説明する。
［動作説明 （第１図、第２図）］
第２図は実施例の通信装置のＲＯＭ２に格納されている
制御動作のフローチャートである。
制御動作のフローチャートである。
ステップＳ１で通信制御回路４とＤＭＡＣ５の初期化を
行う。ここでは、ＤＭＡＣ５のレジスタに、受信したフ
レームデータを格納するＲＡＭの先頭アドレスや最大受
信フレーム長を書込むとともに、次に受信するフレーム
データを格納するＲＡＭの先頭アドレスと最大受信フレ
ーム長を予備レジスタ群６にセットする。
行う。ここでは、ＤＭＡＣ５のレジスタに、受信したフ
レームデータを格納するＲＡＭの先頭アドレスや最大受
信フレーム長を書込むとともに、次に受信するフレーム
データを格納するＲＡＭの先頭アドレスと最大受信フレ
ーム長を予備レジスタ群６にセットする。
ステップＳ２で通信制御回路４にフレームデータが受信
されるとステップＳ３に進み、ＤＭＡＣ５によってＤＭ
Ａにより通信制御回路４よりＲＡＭ３のフレームメモリ
へ受信データを転送する。
されるとステップＳ３に進み、ＤＭＡＣ５によってＤＭ
Ａにより通信制御回路４よりＲＡＭ３のフレームメモリ
へ受信データを転送する。
フレームバリッド判定回路１１によりフレームの受信が
正しく終でしたことが検知されると、次に受信するフレ
ームメモリの先頭アドレスやデータ長が、シーケンス回
路９の制御のもとに予備レジスタ群６より読出されてＤ
ＭＡＣ５にセットされる。また、これにより割込制御回
路１３が起動されて、ＭＰＵ １に受信割込が発生する
。
正しく終でしたことが検知されると、次に受信するフレ
ームメモリの先頭アドレスやデータ長が、シーケンス回
路９の制御のもとに予備レジスタ群６より読出されてＤ
ＭＡＣ５にセットされる。また、これにより割込制御回
路１３が起動されて、ＭＰＵ １に受信割込が発生する
。
この受信割込により、ＭＰＵＩはステップＳ４に進み、
ＲＯＭ２の高速受信処理プログラムにより、直前に受信
されてＲＡＭ３のフレームメモリに格納されたデータの
受信処理を行う。ステップＳ５では、ＲＡＭ３に次の最
長のフレームデータを受信して格納するバッファが確保
できるかをみる。バッファが確保できればステップｓ６
に進み、そのフレームバッファの先頭アドレスと最大受
信フレーム長を予備レジスタ群６にセットして割込み処
理を終了する。こうしてＲＡＭ３に最大フレーム長のデ
ータが格納できる限りは、ステップ５２〜Ｓ６が順次実
行されることになる。
ＲＯＭ２の高速受信処理プログラムにより、直前に受信
されてＲＡＭ３のフレームメモリに格納されたデータの
受信処理を行う。ステップＳ５では、ＲＡＭ３に次の最
長のフレームデータを受信して格納するバッファが確保
できるかをみる。バッファが確保できればステップｓ６
に進み、そのフレームバッファの先頭アドレスと最大受
信フレーム長を予備レジスタ群６にセットして割込み処
理を終了する。こうしてＲＡＭ３に最大フレーム長のデ
ータが格納できる限りは、ステップ５２〜Ｓ６が順次実
行されることになる。
ステップ５でバッファが確保できないときはステップＳ
７に進み、最大長のフレームデータを格納できないＲＡ
Ｍ３の予備バッファ（以下、エクストラバッファと呼ぶ
）の先頭アドレスと最大許容受信フレーム長をＲＡＭ３
に記憶して割込処理を抜ける。
７に進み、最大長のフレームデータを格納できないＲＡ
Ｍ３の予備バッファ（以下、エクストラバッファと呼ぶ
）の先頭アドレスと最大許容受信フレーム長をＲＡＭ３
に記憶して割込処理を抜ける。
この、とき、ｘ、２５リンクレイヤ・プロトコルとして
はＲＮ Ｒ（ｒｅｃｅｉｖｅ ｎｏｔ ｒｅａｄｙ ）
フレームを送信し、相手からの長い夏フレームの送信を
中断させる。こうして以降、フレームメモリに最大長メ
モリが確保できない間は高速処理を中断し、ステップＳ
８以降が実施される。
はＲＮ Ｒ（ｒｅｃｅｉｖｅ ｎｏｔ ｒｅａｄｙ ）
フレームを送信し、相手からの長い夏フレームの送信を
中断させる。こうして以降、フレームメモリに最大長メ
モリが確保できない間は高速処理を中断し、ステップＳ
８以降が実施される。
ステップＳ８で通信制御回路４にフレームデータが受信
されるとステップＳ９に進み、ＲＡＭ３のフレームメモ
リにＤＭＡによって受信データが転送される。そして割
込制御回路１３によりＭＰＵ１に受信割込がかかると、
ステップＳＩＯでＲＯＭ２の通常の受信処理プログラム
が起動されて、受信データの処理が行われる。但し、こ
のときは予備レジスタ群６からＤＭＡＣ５の内部レジス
タ群へのパラメータの転送は行わない。
されるとステップＳ９に進み、ＲＡＭ３のフレームメモ
リにＤＭＡによって受信データが転送される。そして割
込制御回路１３によりＭＰＵ１に受信割込がかかると、
ステップＳＩＯでＲＯＭ２の通常の受信処理プログラム
が起動されて、受信データの処理が行われる。但し、こ
のときは予備レジスタ群６からＤＭＡＣ５の内部レジス
タ群へのパラメータの転送は行わない。
ステップＳＩＯで直前に受信したフレームデータの受信
処理が終了すると、ステップＳ・１１でＲＡＭ３に記憶
されている、次のフレームデータを受信するためのエク
ストラバッファの設定値（エクストラバッファの先頭ア
ドレスや転送データ数を指示するパラメータ）を直接Ｄ
ＭＡＣ５にプログラムによりセットし、ＲＡＭ３にフレ
ームデータ受信のための予備バッファを確保する。
処理が終了すると、ステップＳ・１１でＲＡＭ３に記憶
されている、次のフレームデータを受信するためのエク
ストラバッファの設定値（エクストラバッファの先頭ア
ドレスや転送データ数を指示するパラメータ）を直接Ｄ
ＭＡＣ５にプログラムによりセットし、ＲＡＭ３にフレ
ームデータ受信のための予備バッファを確保する。
ステップＳ１２で前述のステップＳ５と同様にして、Ｒ
ＡＭ３に最大長にフレームデータを受信するバラ、ファ
が確保できるかをみる。もしバッファが確保できないと
きはステップＳ１３に進み、ＲＡＭ３のエクストラバッ
ファの先頭アドレスと受信フレーム長をＲＡＭ３に記憶
して再びステップＳ８に戻る。
ＡＭ３に最大長にフレームデータを受信するバラ、ファ
が確保できるかをみる。もしバッファが確保できないと
きはステップＳ１３に進み、ＲＡＭ３のエクストラバッ
ファの先頭アドレスと受信フレーム長をＲＡＭ３に記憶
して再びステップＳ８に戻る。
ステップＳ１２で最大長のフレームデータを受信して格
納できるバッファが確保されるとステップＳ１４に進み
、ステップＳ６の場合と同様にして、予備レジスタ群６
にＤＭＡＣ５へのパラメータを格納する。更に、ステッ
プＳ１４では、Ｘ。
納できるバッファが確保されるとステップＳ１４に進み
、ステップＳ６の場合と同様にして、予備レジスタ群６
にＤＭＡＣ５へのパラメータを格納する。更に、ステッ
プＳ１４では、Ｘ。
２５リンクレイヤ・プロトコルにおけるＰビットが“１
″のＲＲ（ｒｅｃｅｉｖｅ ｒｅａｄｙ）コマンドを送
信してステップＳ２に進む。
″のＲＲ（ｒｅｃｅｉｖｅ ｒｅａｄｙ）コマンドを送
信してステップＳ２に進む。
従って、ステップＳ３では、ＲＡＭのエクストラバッフ
ァにＲＲコマンドに対する、Ｆビットが“１”のレスポ
ンスフレームが受信されて格納される。こうしてステッ
プ５４〜Ｓ６に進むと、ＤＭＡＣ５の内部レジスタ群に
は、予備レジスタ群６にセットされていた最大フレーム
長を受信して格納できるバッファアドレスやフレーム長
が設定されるため、長い！フレームの受信も可能となる
。
ァにＲＲコマンドに対する、Ｆビットが“１”のレスポ
ンスフレームが受信されて格納される。こうしてステッ
プ５４〜Ｓ６に進むと、ＤＭＡＣ５の内部レジスタ群に
は、予備レジスタ群６にセットされていた最大フレーム
長を受信して格納できるバッファアドレスやフレーム長
が設定されるため、長い！フレームの受信も可能となる
。
尚、上記実施例では、ｘ、２５リンクレイヤプロトコル
において、最大受信フレームを格納できるメモリ領域が
確保できないときの通信装置の動作について説明したが
、ＳＤＬ等、他のプロトコルであっても良い。
において、最大受信フレームを格納できるメモリ領域が
確保できないときの通信装置の動作について説明したが
、ＳＤＬ等、他のプロトコルであっても良い。
以上説明したように本実施例によれば、ＤＭＡＣへのパ
ラメータの設定を最大フレーム長を受信可能かどうかに
よって、ハードウェアにより行うかあるいはソフトウェ
アにより行うかを選択することにより、受信オーバラン
等の受信データのとりこぼし等を起こさずに、受信バッ
ファの切換えをスムーズに行うことができる効果がある
。
ラメータの設定を最大フレーム長を受信可能かどうかに
よって、ハードウェアにより行うかあるいはソフトウェ
アにより行うかを選択することにより、受信オーバラン
等の受信データのとりこぼし等を起こさずに、受信バッ
ファの切換えをスムーズに行うことができる効果がある
。
［発明の効果］
以上説明したように本発明によれば、ＤＭＡＣへのパラ
メータセットを高速に行うことができ、しかもフレーム
メモリの状態に対応してＤＭＡＣへのパラメータの設定
の仕方を変えることにより、例えば受信フレーム長の変
更等のＤＭＡ転送パラメータの変更を、メモリの状態に
対応してすみやかにできる効果がある。
メータセットを高速に行うことができ、しかもフレーム
メモリの状態に対応してＤＭＡＣへのパラメータの設定
の仕方を変えることにより、例えば受信フレーム長の変
更等のＤＭＡ転送パラメータの変更を、メモリの状態に
対応してすみやかにできる効果がある。
第１図は実施例の通信装置の概略構成を示す。
第２図は実施例の通信装置における動作を示すフローチ
ャートである。 １・・・ＭＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・・通信制御回路、５−ＤＭＡＣ（ＤＭＡコントロー
ラ）、６・・・予備レジスタ群、７・・・リードライト
制御回路、８・・・チップセレクト回路、９・・・シー
ケンス回路、１０・・・スタート・ストップ制御回路、
１１・・・フレームバリッド判定回路、１２・・・バス
アービタ、１３・・・割込制御回路である。 第２図 （Ａ） 第２図 （Ｂ）
ャートである。 １・・・ＭＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・・通信制御回路、５−ＤＭＡＣ（ＤＭＡコントロー
ラ）、６・・・予備レジスタ群、７・・・リードライト
制御回路、８・・・チップセレクト回路、９・・・シー
ケンス回路、１０・・・スタート・ストップ制御回路、
１１・・・フレームバリッド判定回路、１２・・・バス
アービタ、１３・・・割込制御回路である。 第２図 （Ａ） 第２図 （Ｂ）
Claims (1)
- 【特許請求の範囲】 送受信データをＤＭＡによりメモリに転送するデータ通
信装置であって、 ＤＭＡの制御を行うＤＭＡ制御手段と、該ＤＭＡ制御手
段への設定パラメータを格納し、ＤＭＡ開始時前記ＤＭ
Ａ制御手段に前記パラメータを転送して設定する設定手
段と、前記メモリに最大長のフレーム送受信データを格
納できるかを判別する判断手段と、最大長のフレーム送
受信データを格納できないとき、前記設定手段を用いず
に前記ＤＭＡ制御手段にパラメータを設定する手段とを
備えることを特徴とするデータ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262915A JPH01106250A (ja) | 1987-10-20 | 1987-10-20 | データ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262915A JPH01106250A (ja) | 1987-10-20 | 1987-10-20 | データ通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106250A true JPH01106250A (ja) | 1989-04-24 |
Family
ID=17382374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262915A Pending JPH01106250A (ja) | 1987-10-20 | 1987-10-20 | データ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106250A (ja) |
-
1987
- 1987-10-20 JP JP62262915A patent/JPH01106250A/ja active Pending
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