JPH01102644A - パイプライン式処理装置 - Google Patents

パイプライン式処理装置

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JPH01102644A
JPH01102644A JP63233855A JP23385588A JPH01102644A JP H01102644 A JPH01102644 A JP H01102644A JP 63233855 A JP63233855 A JP 63233855A JP 23385588 A JP23385588 A JP 23385588A JP H01102644 A JPH01102644 A JP H01102644A
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instruction
register
pipe
circuit
data
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Eric M Schwarz
エリツク・マーク・シユワツツ
Stamatis Vassiliadis
ステマテイズ・ヴアシリアデス
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は計算機システムに係り、特に、単一命令スドリ
ーム単一データ（ＳＩＳＤ）アーキテクチャで動作する
ように設計されている、浮動小数点ユニットの如き機能
ユニットで、複数命令ストリーム複数データ（ＭＩＭＤ
）パイプラインを使用する技術に係る。
Ｂ、従来技術とその課題 殆んどの計算機のプロセッサは何らかの形のパイプライ
ンを利用している。パイプライン式プロセッサでは、命
令ストリームの２以上の命令が同時に実行される。実行
中の各命令はパイプの異なったステージにある。パイプ
ライン式プロセッサは当然非パイプライン式プロセッサ
よりも高性能である。パイプライン方式には幾つかのタ
イプがある。その１つは単一命令スドリーム単一データ
（ＳＩＳＤ）パイプライン方式である。５ＩＳＤタイプ
においては、個々の命令は単一のデータ・オペレーショ
ンとパイプライン結合される。しかし、５ＩＳＤパイプ
ライン方式を採ると多くのハザードに遭遇する。′可能
な最大の新データ・レートでパイプラインに入る時にハ
ザードが生じる。
ハザードは、構造ハザード及びデータ依存ハザードの２
つに分けることができる。構造ハザードは、２つのデー
タが同じハードウェアを使おうとした時、すなわちハー
ドウェアの使用に関して衝突が起こった時に生じる。デ
ータ依存ハザードは、パイプラインの１つのステージで
起こった事象がパイプラインの別のステージを介するデ
ータ通過の可否を決定するときに生じ得る。例えば、パ
イプラインが２つのステージを有し、各ステージが単一
メモリの使用を要求している時、一方のステージがメモ
リを使用中であれば、他方のステージはメモリが解放さ
れるまで待っていなければならない。
別のタイプは、複数命令ストリーム複数データ（ＭＩＭ
Ｄ）パイプライン方式と呼ばれるものである。ＭＩＭＤ
タイプでは、個々の命令ではなくて命令ストリームがパ
イプライン化される。ＭＩＭＤタイプのパイプライン方
式はハザードの問題を生じない。しかし、命令ストリー
ムがパイプライン化されると云っても、成る命令ストリ
ームの実行が完了しない限り、次の命令ストリームの実
行を開始することはできない。従って、ＭＩＭＤパイプ
ライン方式の性能は、５ＩＳＤパイプライン方式よりは
上であるが、−時に１つの命令ストリームしか実行でき
ないと云う原理によって制限を受ける。
第２図を参照しながら、従来のＭＩＭＤバイア’ライン
方式について説明する。
第２図において、記憶装置１０は複数の命令ストリーム
及び各命令ストリームの状態を記憶している。記憶装置
１０の出力には初期設定制御部１２が接続され、そして
初期設定制御部１２の出力にはパイプライン回路１４が
接続されている。パイプライン回路１４はハザード検出
回路を持っていない。パイプライン回路１４の出力は記
憶装置１０に接続されている。
動作時には、まず１つの命令ストリームが記憶装置１０
から初期設定制御部１２へ送られる。初期設定制御部１
２は、受取った命令ストリームの各命令を１つずつパイ
プライン回路１４へ送る。
これらの命令はパイプライン回路１４の内部でパイプラ
イン化され、−時に１つずつ実行きれる。
実行後、更新された命令はパイプライン回路１４から記
憶装置１０に書込まれる。命令ストリームの最後の命令
が初期設定制御部１２かもパイプライン回路１４へ送ら
れ、その実行が終って最後の更新された命令が記憶装置
１０へ送られると、別の命令ストリームがパイプライン
回路１４での実行のために、記憶装置１０から初期設定
制御部１２へ読出される。
上述から明らかなように、第２図の構成ておいては、最
初の命令ストリームのパイプライン化及び実行がパイプ
ライン回路１４で終らない限り、次の命令ストリームを
記憶装置１０から初期設定制御部１２へ読出すことはで
きない。これが従来のＭＩＭＤパイプライン方式の欠点
である。
従って本発明の目的は、上述の如き欠点のない新しいタ
イプのパイプライン（以下、動的ＭＩＭＤバイブライン
と云う）を計算機システムに導入することにある。
Ｃ１課題を解決するための手段 本発明に従うパイプライン式処理装置は、入力命令を受
取る受取り手段、入力命令を実行する複数のパイプライ
ン式処理手段、及び処理手段での命令実行を制御するた
めのテーブル手段を含む。
各処理手段（パイプ）は複数の命令を保持して実行する
ことができ、それぞれ一意的な識別子（パイプ番号）に
より識別される。各処理手段に保持されている命令は様
々な実行段階にあるため、処理手段における各命令の状
況を正確に記録してお（ことが必要である。そのため、
テーブル手段（動的活動記録テーブル）は各処理手段に
保持されている命令に関する情報を記憶する。この情報
には、当該命令を実行する処理手段の識別子も含まれる
。
上述の如きパイプライン式処理装置は、例えば浮動小数
点ユニットに適用できる。一般に、浮動小数点ユニット
はＣＰＵの如き他の機能ユニットからの要求に応答して
動作するが、命令実行で手−杯の時は要求に応じられな
いことがある。また、何らかのハザードが存在している
と、命令の実行を遅らせる必要がある。これらを監視す
るため、後述の実施例では、ハンドシェーク／犬域ノ・
ザード回路が使用される。ユニットが使用中でなく且つ
ハザードが存在しなければ、次の命令を対応する処理手
段へ入れることができる。また、命令の長さや種類に応
じてＭＩＭＤモード又は５ＩＳＤモードを選択するＭＩ
ＭＤ／５ＩＳＤ切替え回路も設けられる。
Ｄ、実施例 以下では、本発明に従う動的ＭＩＭＤパイプラインを計
算機システムの機能ユニットに組込んだ例を説明する。
機能ユニットとしては浮動小数点ユニット（以下、ＦＰ
Ｕと略称）ｔ−取り上げるが、勿論本発明はこれに限定
されるものではない。
計算機システムは、ＦＰＵの他に、キャッシュ、ＣＰＵ
、及びベクトル−プロセッサを含む。ＦＰＵは、キャッ
シュ、ＣＰＵ又はベクトル・プロセッサからデータを直
接受取る。命令はＣＰＵから受取る。ＣＰＵは、キャッ
シュから来るデータの制御には関与しない。ＣＰＵは、
（キャッシュから）データを要求する一方で、命令をＦ
ＰＵへ送る。データがキャッシュからアクセスされてい
る間、ＣＰＵは命令をＦＰＵへ送り続げろ。その祭、キ
ャッシュからデータをアクセスするサイクルと、対応す
る命令をＦＰＵへ送るサイクルとの間の同期は無視され
る。従って、例えばサイクルＮでＦＰＵに到着したデー
タが、サイクルＭ（ただしＭ≦Ｎ）でＦＰＵに送られた
命令に関係するデータである場合がある。ＣＰＵば、Ｃ
バスと呼ばれるバスを介して、ＦＰＵ及び他のユニット
（例えばキャッシュ）に動作を要求する。Ｃバスは、Ｃ
ＰＵとＦＰＵとの間で命令を転送する唯一の手段である
。命令のＯＰコードの他に、ハンドシェーク制御信号も
Ｃバス上を転送される。ｃｐＴＪが要求ヲ送ル機能ユニ
ットをプロセッサ・パスｅユニツ）（ＰＢＵ）と呼ぶ。
その１つがＦＰＵである。
ＣＰＵが自身で実行できない命令を検出し、ＰＢＵがそ
の命令を実行すべき場合には、ＣＰＵは適当なＰＢＵに
プロセッサ・バス動作（Ｐ　Ｂ　Ｏ）　信号を送る。例
えば、ＣＰＵで解読した命令が良精度形式の浮動小数点
乗算命令であれば、ＦＰＵで実行した方が適しているの
で、ＣＰＵはＰＢＯ信号をＦＰＵへ送って、この命令の
実行を要求する。
ＦＰＵは２つの主要部、すなわちデータが実際に流れる
部分と、命令が導入されて制御信号に変換される部分と
を含んでいるが、本明細書で主に説明するのは後者の部
分である。
本発明の動的ＭＩＭＤパイプラインを利用するＦＰＵの
構成例を第１図に示す。
第１図において、ＦＰＵ２０のＣバスは命令スタック２
１に接続される。命令スタック２１の出力はデコーダ２
２に接続される。デコーダ２２の出力はハンドシェーク
／大域ノ・ザード回路２３、ＭＩＭＤ／５ＩＳＤ切替え
回路２４、及び初期設定回路２５に接続される。回路２
５及び２４の出力は初期設定回路２５０入力に接続され
る。初期設定回路２５の出力は動的活動記録テーブル２
７、パイプライン機構２６、及び複数の浮動小数点レジ
スタ（ＦＰＲ）のアンイ２８に接続される。ハンドシェ
ーク／大域ハザード回路２６の出力は例外処理回路１９
にも接続される。例外処理回路１９の出力は動的活動記
録テーブル２７に接続される。パイプライン機構２６も
動的活動記録テーブル２７及び例外処理回路１９に接続
され、またＤパスに出力を発生する。Ｄバスは、データ
・キャッシュ（図示せず）及びアーキテクチャ上で定義
されたローカル・メモリであるＦＰＲアレイ２８に接続
される。動的活動記録テーブル２７の出力は、Ｄバス及
びＦＰＲアレイ２８への出力ゲート動作を制御するのに
用いられる。Ｃバスは、命令スタック２１の他に、Ｄバ
ス・スタック制御回路３０にも入力を供給する。Ｄパス
・スタック制御回路３０の出力はＤバス・スタック２９
に接続される。Ｄパス・スタック２９はＤバスから入力
を受取る。Ｄバス・スタック２９及びＦＰＲアレイ２８
の出力は、データ・フローを開始するデータを発生する
。
本発明の動的ＭＩＭＤパイプラインは２つの経路、すな
わち命令及び制御のための経路（Ｃバス経路）と、デー
タ・フローのだめの経路（Ｄバス経路）に分けることが
できる。命令はＣバスを介して受取られ、命令スタック
２１に置かれた後、デコーダ２２で解読される。データ
はＤバスを介して第１図の動的ＭＩＭＤパイプライイヘ
導入される。
ハンドシェーク／大域ハザード回路２３はＣＰＵ（図示
せず）へハンドシェーク信号を送り、大域ハザードを検
出する。ハンドシェーク／大域ハザード回路２３の詳細
は第１０図に示しであるが、これについてはあとで説明
する。Ｃバスは、ＣＰＵと各ＰＢＵ（ＦＰＵ２０を含む
）との間で一組のハンドシェーク信号を転送する。ＦＰ
Ｕ２０がＣパスを介して要求を受取った場合、その要求
がＣＰＵからのもので、且つＦＰＵ２０が当該要求に関
係する唯一のＰＢＵであれば、ハンドシェーク／大域ハ
ザード回路２３は、肯定応答信号（ＡＣＫ）、使用中信
号又は割込み信号をＣＰＵへ返送する必要がある。ＡＣ
Ｋは、Ｃバスから要求を受取った時にＦＰＵが使用中（
ビジー）でなげれば、ＦＰＵからＣＰＵへ送られる。割
込み信号は、データ例外が生じて状況ワードに重要情報
が書込まれていると、ＦＰＵからＣＰＵへ送られる。使
用中信号は、ＦＰＵが別の命令を受入れて実行すること
ができない場合に、ＦＰＵからＣＰＵへ送られる。
ハンドシェーク／大域ノ１ザード回路２３は、大域・・
ザードを検出すると、その存在゛を表わす信号を初期設
定回路２５へ送る。また回路２５は、（初期設定回路２
５と関連して）ＦＰＵ２０の応答を他のプロセッサ・バ
ス・二二ツ）（ｐＢＵ）へ送る。回路２３は、命令スト
リームの始め及び終りを検出するのにも役立つ。回路２
３は、実行中の他の命令に対する命令のデータ依存性に
よるノ・ザード（データ・インターロック）の存在を検
出する。
Ｍ　Ｉ’ＭＤ／Ｓ　Ｉ　Ｓ　Ｄ切替え回路２４は、デコ
ーダ２２で解読された入力命令に応じて、５ＩＳＤモー
ド又はＭＩＭＤモードを設定する。入力命令が６４ビツ
トよりも長いオペランドを使用するものであるか、又は
命令の実行が困難であれば、ＭＩＭＤ／５ＩＳＤ切替え
回路２４は５ＩＳＤモードを選択し、さもなければＭＩ
ＭＤモードを選択する。
実行が困難であると考えられ、５ＩＳＤモードが選択さ
れる命令は次の通りである。
浮動小数点除算 固定小数点除算 平方根演算 拡張精度オペランドを用いる演算 ５ＩＳＤモードでの実行中は、当該命令の実行を除くと
、どのような活動も行われない。これは、ＦＰＵ２０の
ハンドシェーク回路２６からＣＰＵへ送られる使用中信
号を活動状態に保つことにより達成される。使用中信号
が活動状態にあると、ＣＰＵは新しい要求ｆ：Ｆ　ＰＵ
　２０へ送れない。
以下に列挙する命令又はその如何なる組合せも、ＭＩＭ
Ｄ／５ＩＳＤ切替え回路２４にＭＩＭＤモードを選択さ
せる。
浮動小数点演算 加算 比較 二分 ロード 乗算 記憶 減算 固定小数点演算−マイクロコード 乗算 その他の演算−マイクロコード ロード 記憶 状況ワード 間接モード 再試行 次の命令は、ＭＩＭＤ／５ＩＳＤ切替え回路２４に５Ｉ
ＳＤモードを選択させる。
浮動小数点−マイクロコード 拡張精度加算 拡張精度乗算 除算 拡張精度除算　　　゛ 平方根演算 拡張精度丸めロード 固定小数点演算−マイクロコード 除算 初期設定回路２５はパイプを起動し、動的活動記録テー
ブル２７を更新する。初期設定回路２５の詳細について
は、あとで第１１図を参照しながら説明する。初期設定
回路２５はハンドシェーク／大域ハザード回路２３と関
連して、命令ストリームの始め及び終りを決定し、また
何らかのデータ依存ハザードが存在するかどうかを決定
する。
命令解読後、デコーダ２２かもの出力により示される命
令のタイプが、初期設定回路２５及びハンドシェーク／
大域ハザード回路２３において、使用する適切なパイプ
の第１サイクル状況の完了状況（内部パイプ制御部２６
ａ〜２６ｄにより示される）と比較される。大域ハザー
ドがないことが動的活動配錘テーブル２７により示され
、当面の内部ハザードがないことがノ・ンドシェーク／
大域ハザード回路２６の出力により示されると、命令の
初期設定が行われる。ノーンドシェーク／大域ノ・ザー
ド回路２６が使用中信号を発生していると、初期設定回
路２５は如何なる初期設定も行わない。
初期設定は、適切なパイプの状況制御の開始、及び動的
活動記録テーブル２７への新しいエントリの入力を含む
。初期設定の状況をＣＰＵに知らせるのはハンドシェー
ク／大域ハザード回路２３である。回路２３は、Ａ　Ｃ
Ｋ’！ｉｃ　Ｐ　Ｕへ送ることにより、命令の処理が開
始されたことを示し、また使用中信号１ｃＰＵへ送るこ
とにより、ＦＰＵ２０が命令を受取ったが、それ稈長（
の命令を処理できないため、入力命令のパイプを停止す
ることを示す。前述のように、回路２３及び２５は命令
ストリームの始め及び終りを決定する。まだ命令ストリ
ームにない命令に対するＡＣＫ及び使用可（使用中でな
い）は命令ストリームの始めを示し、使用中信号での応
答は命令ストリームの終りを示す。ハンドシェーク／大
域ハザード回路２３は、データ依存性によるノ・ザード
の存在全検出するのに用いられる。初期設定回路２５は
、動的活動記録テーブル２７に新しいエントリを追加す
る。
従って、要約すると、初期設定は、ノ・ンドシエーキン
グ、活動記録ファイルの更新、及びもしデータ依存ハザ
ードが生じていればその処理、から成る。
第１図の動的ＭＩＭＤパイプラインは４つのパイプライ
ン回路（パイプ１〜パイプ４）２６１〜２６ｄを含む。
従って命令のカテゴリも４つある（１つのパイプ当り１
つのカテゴリ）。
Ｄバス上のデータはＦＰＲアレイ２８又はＤバス・スタ
ック２９により処理される。Ｄバス・スタック２９はＤ
パス・スタック制御回路３０の制御を受ける。
例外処理回路１９は、例外が生じているかどうかを調べ
る。命令実行中に生じ得るデータ例外のタイプは次の通
りである。
指数オーバーフロー例外 指数アンベーフロー例外 浮動小数点除算例外 固定小数点除算例外 有効数字例外 平方根演算例外 これらの例外のうちの１つを起こす命令が検出されると
、この命令の後で受取られたすべての命令は、例えそれ
らが既に実行中であったとしても、あたかも受取られな
かったかの如き効果を与えるため、取消さなければなら
ない。これは、動的ＭＩＭＤアーキテクチャが維持しな
ければならない５ＩＳＤアーキテクチヤの性質である。
命令の取消しは、例外を起こした命令の完了後に動的活
動記録テーブル２７の中のすべての有効ビットをゼロに
変えることにより為される。更に、ＣＰＵ及び他のユニ
ットは割込みを知らされ、ＣＰＵが割込み処理ルーチン
を開始するまでそれらの命令を取消さなければならない
。
計算機シろテムのＦＰＵに配置される第１図の動的ＭＩ
ＭＤパイプラインはＣバスから命令を受取り、ＦＰＵは
他のＰＢＵと同様に、ｌ−Ａ　ＣＫｌ、「使用中」及び
「割込み」の如き特定のノーンドシェーク信号を送るこ
とによって応答する。ＣＰＵはパイプライン・モードで
働き、サイクル毎にＰＢＯコマンドを、ＡＣＫが返され
たかどうかには無関係に送出するので、ＰＢＵは次のＰ
ＢＯの実行に進む前に、最後のＰＢＯに対するＡＣＫが
返されたかどうかを調べなげればならない。ＰＢＵはス
マート・インタフェースを含んでおり、それを用いて、
他のＰＢＵとＣＰＵとの間のハンドシェーク状態をチエ
ツクする。ＰＢＵは、ＰＢＯｉ受取った後のサイクルで
、３つのハンドシェーク信号のうちの１つを回路２３か
らＣＰＵに送る必要がある。ＰＢＵは、ハザードに遭遇
すると、使用中信号ｅｃＰＵに送る。その時ＰＢＵは、
受取った命令及びその次の命令を命令スタック２１に保
持しており、か（してＣＰＵからの命令の順序が維持さ
れる。
第３図の（、）に示すように、命令スタック２１はＣバ
ス・スタック２１ａ及びＣバス・レジスタ２１ｂ’ｉ含
む、受取った命令はＣバス・レジスタ２１ｂに保持され
、その次の命令はＣバス・スタック２１ａに保持される
。使用中信号を発生させるハザードに遭遇しない限り、
命令はスタックされない。ＦＰＵ２０は、処理能力の範
囲内であれば、どれ程多くの命令でも受入れるが、ＣＰ
Ｕ程多稈長情報を含まない。と云うのは、ＣＰＵはその
命令バッファの内容から、何らかの問題が生じそうだと
判断すると、命令をバス・ユニットへ送る前にその命令
を停止させることができるからである。ＦＰＵ２０及び
他のバス・ユニット（例えばデータ・キャッシュ）での
実行を要求するＰＢＯがＣＰＵから送られる場合、ＦＰ
Ｕ２０はデータ・キャッシュによる命令実行の開始を阻
止できない。従って、ＦＰＵ２０によるパイプライン化
の最も効率的な方法は、ハザードに遭遇するまでにでき
るだけ多（の処理を行うことである。
第３図において、（、）は命令スタック２１の構成を示
し、（ｂ）は配線モード時におけるＣバス上のビットを
示し、（Ｃ）はマイクロコード・モード時におけるＣバ
ス上のビットを示している。
前述のように、命令スタック２１はＣバス・スタック２
１ａ及びその出力に接続されたＣバス・レジスタ２１ｂ
を含む。Ｃバスと同じく、命令スタック２１は多くとも
２つの命令につき２５ピツトの情報を保持する。各ビッ
トの意味は次の通りである。
ピッ）０−ＦＰＵ２０が配線モードにあるかマイクロコ
ード・モードにあるかを示すＰＢＯビット。配線モード
（ビット０＝０）においては、例外はＣＰＵに報告され
る。マイクロコード・モード（ビットｏ＝ｉ）において
は、例外は状況ワード（第８図参照）に記憶されるが、
報告されることはない。
ビット１（ＦＰ）−当該命令がＦＰＵ２０で実行されね
ばならないこと１ＦＰＵ２０に知らせるＦＰＵ要求ビッ
ト。
ビット２（ＩＰＵ）−命令の解読をキャッシュに知らせ
るＩＰＵ／キャッシュ要求ビット。
ビット３（ＶＰ）−ベクトル・プロセッサ要求ビット。
□　　ビット４〜１〇−命令のＯＰコード。
ビット１１〜１３（Ｆｌ）−オペランド１の符号化され
たＦＰＲアドレス。
ビット１４〜１６（Ｆ２）−オペランド２の符号化され
たＦＰＲアドレス。
ビット１７〜１９（ＴＡＧ又は５ＲＣ）−配線モードに
おいては、これらのビットは、例外発生に伴って状況ワ
ードに記憶される割込みタグ（ＴＡＧ）を表わし、マイ
クロコード−モードにおいては、ソースＰＢＵ（ＳＲＣ
）を識別する。割込みタグは、ＣＰＵの命令スタックに
ある命令を一意的に識別する。
ビット２０〜２２（ＤＳＴ）−マイクロコード・モード
において宛先ＰＢＵを識別する。
ビット２４（Ｐ）−命令の妥当性を検査するためのパリ
ティｅビット。
Ｃバス上の命令は上述の２５ピツトの形で命令スタック
２１へ導入される。なお、第３図の（ｂ）及び（ｃ）の
中の斜線部分は予約フィールドを表わしている。
動的活動記録テーブル２７の構成を第４図に示す。第４
図の例では、動的活動記録テーブル２７は、最大８個の
命令までそれぞれ１７ビツトの情報を記憶する。これは
、入力命令が４つのパイプライン回路２６ａ〜２６ｄの
うちの１つに入って完了する必要があるときに使用され
る。命令はスタックされるので、テーブル２７は１以上
の命令ストリームの命令実行の完了を順序づける手段を
提供する。Ｃバスは一時に１つの命令しか送れないので
、この結果として命令の開始時間が決まる。
１以上の命令ストリームの命令の実行は完了までに複数
のサイクルを要することがあり、またパイ。
プも複数存在しているので、複数の命令を同時に実行す
ることが可能である。アーキテクチャ上の制約から、ｉ
す込みが起こった時に命令がシーケンシャルでなかった
なら、結果が予測できないことがあるので、命令完了の
順序は維持されねばならない。従って、順序づげ情報及
び完了情報をテーブル２７に保持しておく必要がある。
テーブル２７は次のような情報を記憶する。
ビット０（Ｖ）−有効ビット。
ビット１〜３（ＷＲＡＤＤＲ）−書込みアドレス。
ビット４〜５（ＰＩＰＥ　　Ｎｏ）−パイプ番号（００
＝加算、０１＝乗算、１０＝ロードＲＸ。
１１＝その他）。
ビット６（Ｈ）−１であれば配線ＦＰＵ要求であること
を示し、０であればマイクロコード命令であることを示
す。
ピッ）　７　（ＷＴ　）−書込みタイプの命令かどうか
を示す。
ビット８（Ｍ／５）−１であればＭＩＭＤ命令タイプで
あることを示し、０であれば５ＩＳＤ命令タイプである
ことを示す。
ビット９　（ＥＸＴ　）−拡張精度結果を書込むかどう
かを示す。
ピッ）１０（ＬＥＮ）−１であれば結果が良精度である
ことを示し、０であれば短精度であること金示す。
ビット１１〜１３（ＩＮＴ　　ＴＡＧ）−ＣＰＵのスタ
ックにおける命令を一意的に識別する割込みタグ。
ビット１４〜１６（ＰＳＷ　　ＰＴＲ）−命令の再試行
ポインタを識別する。
複数のパイプライン回路２６ａ〜２６ｄを順序づげると
いう点でパイプ番号（ＰＩＰＥ　　Ｎｏ）は重要である
。パイプが１つだゆであれば、順序づげは殆んど問題に
ならないが、複数パイプのシステムでは、追跡情報を維
持しておかねばならない。書込みアドレス（ＷＲＡＤＤ
Ｒ）、書込ミタイプ（ＷＴ）及び結果長（ＬＥＮ）は命
令を完了させるのに有用である。割込みタグ（ＩＮＴＴ
ＡＧ）は、例外が生じた時に記憶され、この例外を起こ
した命令を識別する。もしそれが５ＩＳＤ命令であれば
、パイプの終りに有効データがあるかどうかを見る代り
に、サイクルを計数するカウンタによって命令の完了が
感知される。最も重要なビットは、対応する命令が有効
かどうかを示す有効ビット（Ｖ）である。有効ピッ）（
Ｖ）は例外が生じるとクリアされる。有効ビット（Ｖ）
は命令完了時にもクリアされるが、その場合はスタック
氷上方にシフトされる。従って、動的活動記録テーブル
２７において有効ビット（Ｖ）’ｚクリアすることによ
り、ＦＰＵ２０中のすべての未了命令を迅速に取消すこ
とができる。
パイプライン機構２６の構成を第５〜８図に示す。第５
図は、加算、減算、除算、比較、平方根演算等の加算タ
イプの命令に用いられる加算パイプを含むパイプライン
回路２６ｍの構成を示している。第５ａ図の加、算パイ
プは６サイクルでその機能を遂行する。第６ａ図は乗算
命令に用いられる乗算パイプを含むパイプライン回路２
６ｂの構成を示しており、これは５サイクルでその機能
を遂行する。第７図はＲＸタイプのロード命令に用いら
れるパイプライン回路２６ｃの構成を示しており、これ
は２サイクルでその機能を遂行する。
第８図は他のすべての機能（普通は補助レジスタや状況
レジスタの書込み又は読取り）を遂行するためのパイプ
ライン回路２６ｄの構成を示している。
パイプライン回路２６ａ〜２６ｄはそれぞれ制御部及び
パイプ部（１〜４）を含んでいる（第１図参照）。制御
部は、関連するパイプ中の流れをできるだけ遠（まで行
かせ且つＦＰＲアレイ２８がインターロックされる時を
感知することにより、及びどこに良好なデータがあるか
を調べることにより、関連するパイプの内部を制御する
。ＭＩＭＤモードでは、パイプ１〜４が異なった長さを
持っているため、これらのパイプの全体的な制御が複雑
になる。
パイプ内部には関連する状況フィールドを有する幾つか
のレジスタがある。第５ａ図の加算パイ。
プの場合、第５ｂ図に示した状況フィールドの各ピット
の意味は次の通りである。
ピットＤ〜２（ＡＤＤＲ）−オペランドのＦＰＲアドレ
ス。
ピット３（ＶＩ）−パイプ中の当該ステージにおける命
令が有効かどうかを示す。
ピッ）４（ＶＤ）−関連するレジスタ中のデータが有効
かどうかを示す。
ピット５　（Ｍ／Ｓ　）−ＭＩＭＤモードか５ＩＳＯモ
ードかを示す。
ピット６（ＲＸ）−命令がＲＸタイプかＲＲタイプかを
示す。
ピット７（２ＢＹ）−これが１になっていると、２サイ
クルのバイパスが行われていることを示す。
第６ａ図の乗算パイプの場合は、更に次のような４ビツ
トの状況・情報を含む。
ピッ）　８　（ＥＸＴ　）−拡張精度結果かどうかを示
す。
ピット９（ＬＩ）−オペランドが長いかどうかを示す。
ピッ）　１０　（ＦＬＰ−）−１であれば浮動小数点乗
算であることを示し、０であれば固定小数点乗算である
ことを示す。
ピット１１　（ＩＮＴＬ）−Ｙのオペランドがインター
ロックされるかどうかを示す。
にお、乗算パイプにおいては、状況フィールドのピッ）
Ｓ（ＶＲ）は、パイプの当該ステージが有効な命令を持
っていなくてもデータ（結果）が有効であるかどうかを
示す。他のパイプ３及び４は短いので、状況情報は不要
である。
パイプの各ステージに関する状況情報は、次のステージ
にその有効性を知らせるものであり、もし問題がなけれ
ば、次のステージは次のサイクルで有効になる。このよ
うに、状況情報は、問題の有無を判断したり、命令のデ
ータをパイプ中のできるだけ遠（まで流すようにしたり
するのに有用である。当該パイプによるＤバスへのデー
タ出力及び実行後に、当該パイプは、そのパイプ番号が
動的活動記録テーブル２７の最も古い工／トリ中のパイ
プ番号（ＰＩＰＥ　　ＮＯ）と一致するのを待つ。一致
した時、当該パイプは完了を許され、か（して命令完了
の同期が維持される。
第５ａ図に示した加算パイプ（パイプ１）は、整列レジ
スタ３４．ＦＡレジスタ３１、ＦＢＳレジスタ５２Ａレ
ジスタ３５、Ｓレジスタ３６、加算器３７、ＦＳレジス
タ３３、Ｓレジスタ３８、及び事後正規化レジスタ３９
を含んでいる。第５ｂ図に示した状況フィールドは、Ｆ
Ａレジスタ３１、ＦＢＳレジスタ３２びＦＳレジスタ３
３に関連している。
第５ａ図の加算パイプは３サイクルでその機能を遂行す
る。第１サイクルでは、データがＦＰＲアレイ２８又は
Ｄバスから検索され、整列レジスタ３４で整列操作が行
われ、そしてオペランドがＡレジスタ３５及びＢ、レジ
スタ６乙にラッチされる。第２サイクルでは、加算器３
７で実際の加算が行われ、その結果がＳレジスタ３８に
書込まれる。最後の第３サイクルでは、事後正規化レジ
スタ３９が必要に応じて先行ゼロをシフトアウトし、デ
ータをＦＰＲアレイ２８に戻す。
上述の機能は、第５ａ図のパイプが加算命令を処理する
ときのものであるが、加算タイプに属する他の命令の場
合は、内部バイパス制御のために他のレジスタも使用さ
れる。複数の異なった命令を処理し得る第５ａ図のパイ
プを維持し制御するためには、３つの主制御レジスタが
必憤である。
それらは、ＦＡレジスタ３１．ＦＢレジスタ３２及びＦ
Ｓレジスタ３３である。
前述のように、レジスタ６１．３２及び３３の状況フィ
ールドは以下のビラトラ含んでいる。
１、　インターロックされ得るオペランドを見つげるの
に用いられるＦＰＲアドレス−ピット（ＡＤＤＲ）。
Ｚ　パイプ中の当該ステージが命令に対して有効である
ことを示すのに用いられる有効命令ピット（Ｖ工）。
五　関連するデータ・レジスタが有効であることを示す
有効データ・ピット（ＶＤ　）。
４、命令の終りを知らせるＭＩＭＤ／５ＩＳＤパイプ標
識（Ｍ／Ｓ）。ＭＩＭＤモードの場合は、最終ステージ
が有効で、完了について競合がなげれば、命令の終りで
ある。５ＩＳＤモードの場合は、命令がパイプ中を何回
かループすることがあるので、もう少し複雑になる。
５、命令がＲＸタイプであることを示すピット（ＲＸ）
。これは、ＦＢレジスタ３２に関しては、そのアドレス
・ピットが無効で、入力データ（まだ有効でなげれば）
のためにデータ・バスを監視する必要があることを示す
。
６．２サイクル・バイパスの第１サイクルを示すピット
（２ＢＹ）。インターロックされたデータが見つかった
場合、それを取出すのに２サイクルを要することがある
。
第６ａ図の乗算パイプ（パイプ２）は、ＦＸＡレジスタ
４１、ＦＹＳレジスタ４２、ＦＸＢレジスタ４３、ＦＹ
レジスタ４４、ＦＰレジスタ４５、ＸＡレジスタ４６．
３Ｘノ・−ドウエア４７、ＸＢ／３Ｘレジスタ４８、Ｙ
レジスタ４９、Ｍ１ノ・−ドウエア５０、Ｍ２ハードウ
ェア５１、及びＰレジスタ５２を含んでいる。この乗算
パイプは、もしハザードに遭遇しなければ、５サイクル
でその機能を遂行する。
サイクル１−オペランド１がＦＰＲアレイ２８からＸＡ
レジスタ４６にロードされる。バス幅の制限から一時に
１つのオペランドしかロードできないので、もしオペラ
ンド２もＦＰＲアレイ２８からロードするのであれば、
オペランド２はＦＰＲアレイ２８から読出されて一時レ
ジスタに記憶される。
サイクル２−オペランド２が一時レジスタ又はＤバスか
らＹレジスタ４９にロードされ、同時にオペランド１の
３倍乗算が３Ｘハードウエア４７で行われ、結果がＸＢ
／３Ｘレジスタ４８の３Ｘ部に書込まれる。更に、ＸＡ
レジスタ４６の内容が直接ＸＢ／！ＩＸレジスタ４８の
ＸＢ部にロードされる。
サイクル３及びサイクル４−これらは乗算器の実際の実
行サイクルで、Ｍ１サイクル及びＭ２サイクルと呼ばれ
、Ｍ１ハードウェア５０及びＭ２ハードウェア５１を使
用する。Ｍ１サイクルとＭ２サイクルの間にレジスタが
介在することはなく、従ってＸＢ／３Ｘレジスタ４８及
びＹレジスタ４９ば、データがＰレジスタ５２にラッチ
されるまで、これら２サイクルの間保持されねばならな
い。
サイクル５−Ｐレジスタ５２からＦＰＲアレイ２８への
書込みが行われる。本実施例では、チップ間に１本の８
バイト・データ・パスしか設けていないので、拡張精度
結果の場合には、第２の書込みサイクルであるサイクル
６が後に続く。
乗算パイプを制御する制御レジスタは、ＸＡレジスタ４
６の状況を維持するＦＸＡレジスタ４１、ＲＲタイプの
命令の場合にオペランド２を最初に受取る一時レジスタ
の状況を維持するＦＹＳレジ、ｘ、　夕４２　、Ｘ　Ｂ
　／　３　Ｘレジスタ４８の状況を維持するＦＸＢレジ
スタ４３、Ｙレジスタ４９の状況を維持するＦＹレジス
タ４４、及びＰレジスタ５２の状況を維持するＦＰレジ
スタ４５１ある。これらの制御レジスタないし状況レジ
スタは、第６ｂ図に示す１２ピツトの情報を維持する。
これらのピットは次の通りである。
１、　インターロックされ得るオペランドを見つけるの
に用いられるＦＰＲアドレス・ピット（ＡＤＤＲ）。
２　パイプ中の当該ステージが命令に対して有効である
ことを示すのに用いられる有効命令ピッ　ト　（ＶＩ　
　）　。
五　関連するデータ・レジスタが有効であることを示す
有効データ・ピッ）　（ＶＤ　）。
４、別のチップ上でローカル作業用記憶域を作り出すの
に用いられる有効結果ピッ）（ＶＲ）。
ＲＲ命令の場合、オペランド２は、別の命令がその内容
を変更するまでは、乗算後もＹレジスタ４９で有効にな
っている。有効結果ビットは、Ｙレジスタ４９にあるデ
ータが定義されたアドレスに関して有効であることを示
す。また、ＲＲ命令及びＲＸ命令の場合、乗算の結果を
含むＰレジスタ５２は、別の乗算がこのパイプで行われ
るか、又は別の命令がオペランド１のＦＰＲアドレスを
変更するまでは、オペランド１によってアドレス指定さ
れるＦＰＲと同じである。
これは性能を上げる上で極めて重要である。ロードを少
しでも減らすことができれば、性能の向上につながる。
５、命令がＲＸタイプで、そのアドレスψピットが無効
であることを示すビット（ＲＸ　）。入力データがまだ
有効でなげれば、そのためにデータ・バスを監視する必
要がある。
６．２サイクルｅバイパスの第１サイクルを示すビット
（２ＢＹ）。インターロックされたデータが見つかった
場合、それを取出すのに２サイクルを要することがある
。
乙　拡張精度結果をＦＰＲアレイ２８に畜房さなければ
ならないことを示すピッ）　（ＥＸＴ　）。
ａ　長いオペランドがレジスタにあることを示すビット
（ＬＩ　）。
９　パイプ中の当該ステージにある命令が浮動小数点命
令であることを示すピッ）（ＦＬＰ）。
１０、Ｙレジスタ４９のオペランドに対するインターロ
ックを示すビット（ＩＮＴＬ）。
ＦＸＡレジスタ４１及びＦＹＳレジスタ４２は、サイク
ル１で初期設定回路２５によりセットされる。ＸＢ／３
Ｘレジスタ４８に関して競合がなげれば、ＦＸＢレジス
タ４３はＦＸＡレジスタ４１からセットされる。Ｙレジ
スタ４９に関して競合がなければ、ＦＹレジスタ４４は
初期設定回路２５又はＦＹＳレジスタ４２によりセット
される。
競合は次のような形をとり得る。
Ｍ１有効、又は Ｍ２有効且つＰレジスタ競合、又は ＸＡが前の乗算に対し既に有効で且つＸＢ競合ＦＰレジ
スタ４５は、Ｍ２が有効で且つＰレジスタ５２について
の競合がないときに、ＦＸＢレジスタ４３によりセット
される。ＦＰレジスタ４５の有効結果ビット（ＶＲ）は
、ＦＰＲアレイ２８への他の書込みに依存しているので
、別に維持される。か（して、内部ハザードに遭遇する
まで、又は乗算パイプ中の命令の完了を妨げる外部ハザ
ードに遭遇することな（Ｐレジスタ５２が有効になるま
で、パイプ中をできるだけ遠（までデータを流す内部パ
イプ制御により乗算パイプが維持される。
ＲＸタイプのロード命令に用いられるパイプ３の構成を
第７図に示す。パイプ３は２サイクルしか要せず、その
間データは単にパイプ中を流れるだけであって、その他
の処理は行われない。命令はデコーダ２２で解読され、
ＦＰＵはＤバス・スタック制御回路３０からのＤバス有
効信号を待つ。
サイクル１では、データがＤバス・スタック２９のデー
タ・レジスタ（ＤＲＥＧ）９１に受取られる。このデー
タは、サイクル２の間にＦＰＲアレイ２８へ送られる。
これを監視する制御部は、ＤＲＥＧ有効レジスタ７１を
含むＤバス・スタック制御回路６０である。
上述以外の機能（雑機能）を遂行するパイプ４の構成を
第８図に示す。このパイプは、Ｄバス・スタック２９の
一部を成すＤＲＥＧ９ｉの出力に接続された間接アドレ
ス・レジスタ６１、同じ（ＤＲＥＧ９１の出力に接続さ
れた状況ワード・レジスタ６２、Ｃバス・レジスタに接
続された再試行状況レジスタ６６、及びＣバス・レジス
タに接続された間接アドレスΦモード・レジスタ６４を
含む。状況ワード・レジスタ６２及び再試行状況レジス
タ６６の出力はＤＲＥＧ９１及びＦＰＲアレイ２８に接
続される。データは、Ｄバスから間接アドレス・レジス
タ６１及び状況ワード・レジスタ６２にロードされる。
間接アドレス・レジスタ６１はマイクロコード・モード
で使用され、ＦＰＲアドレスを含む。状況ワード・レジ
スタ６２ばＦＰＵの状況、例えば例外や検査機構の状況
を維持する。
第８図のパイプ４で遂行される雑機能の命令は５つの基
本グループに分けられる。
１、読取り（簡単なビット操作を伴なうことがある）に
続いてＦＰＲアレイ２８への書込みを基本的に１サイク
ルで行うロードＲＲグループ。
Ｚ　　ＦＰＲアレイ２８以外の間接アドレス・レジスタ
６１や状況ワード・レジスタ６２へのロードを行うロー
ドＲＸグループ。
五　この第３グループの命令は２サイクルで実行される
。サイクル１では、ＤＲＥＧ９１’ｉロードする一方、
ＤＲＥＧ有効レジスタ７１が有効になるのを待ち、サイ
クル２では、ＤＲＥＧ９１からＤＲＥＧ有効レジスタ７
１へのロードを行う。Ｃバスからの情報でレジスタをセ
ットする命令もこのグループに含まれる。例えば、再試
行情報を維持する再試行状況レジスタ６６、及びアドレ
ス指定のためのモード・ピラトラ維持する間接アドレス
・モード・レジスタ６４は、このような命令によりセッ
トされる。
４、サイクル１でＦＰＲアレイ２８の読取りを行ってＤ
ＲＥＧ９１に書込み、サイクル２でデータをＤパスへ出
力してＤバス有効を知らせる記憶ＲＸグループ。
５、最後の第５グループは、ＦＰＲアレイ２８以外のレ
ジスタの内容を２サイクルでＤパスに置（記憶タイプの
命令を含む。第５グループの命令で読取られる２つのレ
ジスタは、状況ワード・レジスタ６２及び再試行状況レ
ジスタ６３である。
Ｄバス・スタック制御回路３０のレジスタを除（と、パ
イプ４の動作に関連する制御レジスタはない。
Ｄパス・スタック２９及びＤパス・スタック制御回路３
０の構成を第９ａ図及び第９ｂ図に示す。
Ｄバス・スタック制御回路３０は、ＤＲＥＧ有効レジス
タ７１、ＤＣバス・レジスタ７１．７”：ｒ−ダ７３、
ＤＳ５レジスタ７４、ＤＳ４レジスタ７５、ＤＳ３レジ
スタ７６、”ＤＳ２レジスタ７７、ＤＳＳ２レジスタ９
３Ｓ２有効レジスタ７９、Ｓ１有効レジスタ８０、及び
ＭＵＸ選択回路８１を含ム。Ｄパス会スタック２９は、
Ｄバスに接続されたＳ２レジスタ９６、Ｓ２レジスタ９
３の出力及びＤパスに接続されたＳルジスタ９２、並び
に８ルジスタ９２の出力及びＤバスに接続されたＤＲＥ
Ｇレジスタ９１ｆｔ含む。
ＤＳｌからＤＳ５までのレジスタ７８〜７４は次のよう
なビット’を含んでいる（第９ｂ図参照）。
ビット０〜２（ＩＡＤＤＲ）−命令アドレ°ス。
３ビツトの命令アドレスがゼロでなければ、境界間ロー
ドが生じることを示す。境界間ロードは２つのＤバス有
効信号（データの各部につき１つ）を必要とする。
ビット６及び４（ＰＩＰＥ　　Ｎｏ）−データを送るべ
きパイプを一意的に識別するパイプ番号。
ビット５（ＶＩ）−有効命令ビット。
ピッ）＋５（ＤＲ）−当該命令のためのデータがＤバス
・スタック２９のＤＲＥＧ９１にあることを示す。
ビット７（Ｓｌ）−当該命令のためのデータがＤパス・
スタック２９の８ルジスタ９２にあることを示す。
ピッ）８（Ｓ２）−当該命令のためのデータがＤパス・
スタック２９の８２レジスタ９３にあることを示す。
ビット９（ＥＸＥ）−命令が実行中で、適切なパイプが
初期設定されたことを示す。
データを受取った時、そのデータを前述のようにしてパ
イプ中を流す適切な命令はどれかを見出さなければなら
ない。これは混沌状態を引き起こす。次に、この混沌状
態について詳述する。
通常のＲＲタイプのオペレーションにおい−ＩＪＩ−、
インターロックが存在しない限り、データはＦＰＲアレ
イ２８から来る。その場合、ローカル・パイプ制御部は
、すべてのパイプの状況レジスタのアドレス・フィール
ドを比較することにより適切なデータを見つける。ＲＸ
タイプのオペレーションの場合はもう少し難しい。オペ
ランド１は同じようにして見つけられるが、オペランド
２はデータ・バスから来る。データ・キャッシュを含む
他のバス・ユニットは、ＦＰＵが命令を受取るのと同時
にデータを供給するよう要求され、その時そのバス・ユ
ニットが使用中であれば、ＦＰＵによる命令及び関連デ
ータの受取りが同期的に行われず、その結果として、デ
ータのアンダーフロー又はオーバーフローが生じ得る。
Ｄバス・スタック制御回路３０は、ＤＲＥＧ９１が適切
なパイプに対して有効になると、その旨をローカル・パ
イプライン機構２６に知らせる。これは、データを分離
する際に、特に幾つかのパイプでデータが不足している
状態でデータφパスが有効になった時、極めて重要であ
る。従って、Ｄパス・スタック制御回路３０はデータと
命令を順序づげる。これが終ると、パイプライン機構２
６はパイプを通してデータを移動させ、動的活動記録テ
ーブル２７が命令の完了を認めるのを待つ（あとで述べ
るように、命令の完了は、動的活動記録テーブル２７に
おいて最も古い命令、すなわち一番下のエン）　ＩＪの
パイプ番号と当該パイプのパイプ番号とを比較すること
により検出できる）。このようにして、データの流れが
始めから終りまで制御される。更に、メモリはデータが
何時要求されたかには無関係に、可能になった時点でデ
ータを供給するため、データのオーバーフロー又はアン
ダーフローが生じる可能性があり、この点でもＤバス・
スタック制御回路３０が必要である。アンダーフローは
、幾つかのパイプが初期設定されているにもかかわらず
メモリからのデータ供給が遅い時に生じる（メモリから
のオペランドを必要としないＲＸタイプの場合を除く）
。複数のパイプがデータを待っている状態でデータが到
着した時には、その゛データをどのパイプに送るかを正
しく選択する必要がある。オーバーフローは、１以上の
パイプが一杯であって、メモリからのデータを使用する
複数の命令がＣＰＵからＦＰＵ及びメモリへ同時に送ら
れた時に生じる。メモリは読出したデータを直ちに適切
なパイプへ入れることはできないので、データをＦＰＵ
へ送る。従って、デ〒りをスタックすること、及び最終
的にデータを送るべきパイプのパイプ番号でデータを識
別することが必要である。
ハンドシェーク／大域ハザード回路２３の構成を第１０
図に示す。この回路２３は、パイプ１新命令競合回路１
０１、パイプ２新命令競合回路１０２、バイブロ新命令
競合回路１０３、パイプ４新命令競合回路１０４、大域
競合回路１０５、ノ・ンドシェーク組合せ論理回路１０
６、及び割込みハンドシェーク組合せ論理回路１０７を
含む。回路１０１〜１０４はすべてパイプライン機構２
６及びデコーダ２２（第１図参照）に接続される。
大域競合回路１０５は動的活動記録テーブル２７に接続
され、他のユニットからのハンドシェーク信号に応答し
て、ＦＰＵ使月中信号’！ｋｃＰＵへ送ったり、ユニッ
ト使用中信号を初期設定回路２５へ送ったりする。ハン
ドシェーク組合せ論理回路１０６は大域競合回路１０５
に接続され、他のユニットからのハンドシェーク信号に
応答して、ＦＰＵ　　ＡＣＫ信号をＣＰＵへ送ったり、
有効命令信号を初期設定回路２５へ送ったりする。割込
みハンドシェーク組合せ論理回路１０７はノ・ンドシェ
ーク組合せ論理回路１０６及び例外処理回路１９に接続
され、ＦＰＵ割込み信号’１ｃＰＵへ送る。
第１０図の回路２３へ入力を供給するのは、他のユニッ
ト（ＰＢＵ）、パイプライン機構２６、動的活動配線テ
ーブル２７、及びデコーダ２２である。デコーダ２２か
らの入力は、新しい命令がＣバス上にあるかどうか、及
びどのパイプで新しい命令を実行しなけれずならないか
を回路２６に知らせる。パイプライン機構２６かもの入
力は、各パイプについてその第１ステージで何らかのハ
ザードが生じているかどうかを示す。他のユニットから
の入力（）・ンドシェーク信号）は、ＦＰＵの外部にハ
ザードが存在するかどうかをみるために回路２３により
監視される。動的活動記録テーブル２７からの入力は、
何らかの内部大域ハザ−ドが生じているかどうかを示す
。ハザードがな（、新しい命令を実行すべきパイプで競
合がなげれば、ＦＰＵ　　ＡＣＫ信号がハンドシェーク
組合せ論理回路１０６からＣＰＵ及び他のユニットへ送
られる（命令が２以上のバス・ユニットに対するもので
あって、ＡＣＫが抑止される場合を除（）。新しい命令
があっても、ハザード又は競合が存在していると、ユニ
ット使用中信号が初期設定回路２５へ送られ、ＦＰＵ使
用中信号がＣＰＵ及び他のＰＢＵへ送られる。更に、新
しい命令は命令スタック２１のＣバス・レジスタ２１ｂ
に保持される。
この命令は、ＡＣＫｉ出せるサイクルが生じるまで、後
続のサイクルの間断しい命令とみなされる。
初期設定回路２５へ送られる有効命令信号は、Ｃバス・
レジスタ２１ｂにある命令が適正ＣＰＵハンドシェーク
を交していてＦＰＵで実行すべきであること全示す早期
信号である。これはハザード及び競合には依存しない。
回路２３から送られる最後の信号は、例外条件を示すＦ
ＰＵ割込み信号であり、ＣＰＵへ送られる。例外条件は
前の命令に対する他のＰＢＵの応答に依存するので、Ｆ
ＰＵ割込み信号は例外条件を調べる例外処理回路１９か
らゲートされねばならない。パイプライン式の計算機に
おいては、複数の命令が出されて同時に実行されるため
、同じサイクルで複数の例外が生じる可能性がある。命
令セットは５ＩＳＤであるから、命令が順次に実行され
ているかの如（に例外を処理しなければならない。これ
は、）・ンドシェーク制御から決定される条件でＦＰＵ
割込み信号をゲートすることにより為される。このよう
にして、ハンドシェーク／大域ハザード回路２３による
ハンドシェーキング及び大域ハザード検出が達成される
。
初期設定回路２５の構成を第１１図に示す。初期設定回
路２５は、ハンドシェーク／大域ハザード回路２５、デ
コーダ２２、及びＭＩＭＤ／５ＩＳＤ切替え回路２４か
らの出力に応答する。ハンドシェーク／大域ハザード回
路２３からの出力は有効命令信号及びＡＣＫ信号を含む
。デコーダ２２からの出力は次のような情報を含む：命
令のデーータの長さに関係する長さ情報（短いデータは
ゼロ充填が必要である）；ＦＰＲアレイ２８への書込み
を行う時にアドレス情報を供給する書込みタイプ情報；
ＦＰＲアレイ２８からデータを取出す時のアドレス情報
に関係するＦＰＲアドレス情報；初期設定回路２５へ入
力される命令がＲＸタイプかどうかを示すＲＸ命令情報
（ＲＸタイプの命令では、命令のデータの２番目の部分
は、ＦＰＲアレイ２８ではな（て主記憶装置から供給さ
れる）；。
パイプ１〜４の制御に必要なその他の情報；及びパイプ
１〜４のうちの１つ’ｆｆ：＠別するパイプ番号。
デコーダ２２がパイプ番号を供給する理由は、各パイプ
が特定の命令に関連して機能するように特殊化されてお
り、どのタイプの命令が初期設定回路２５へ入力される
か、従ってどのパイプに入力命令を入れるべきかをデコ
ーダ２２が知っているからである。これは、命令解読と
いうデコーダ２２の機能から考えて当然である。ＭＩＭ
Ｄ／５ＩＳＤ切替工回路２４の切替上回路２４Ｄ／５Ｉ
ＳＤ切替え回路２４の切替え位置に関係する情報を与え
る。
初期設定回路２５は、それぞれ同じ選択信号及び同じ情
報信号を受取る５個のマルチプレクサ（ＭＵＸ、）１１
１〜１１５を含む。各マルチプレクサは、選択信号によ
って選択されると、情報信号を通過させる。選択信号は
、（１）ハンドシェーク／大域ハザード回路２３からの
有効命令／ＡＣＫ信号出力、及び（２）デコーダ２２か
らのパイプ番号出力により構成される。情報信号は、（
１）長さ、（２）書込みタイプ、（３）　Ｆ　Ｐ　Ｒア
ドレス、（４）ＲＸ、　（５）　Ｍ　Ｉ　ＭＤ／Ｓ　Ｉ
　Ｓ　Ｄ、及び（６）その他の情報を含む。マルチプレ
クサ１１１〜１１５のうちの１つがパイプ番号信号及び
有効命令／ＡＣＫ信号を含む選択信号により選択される
と、長さ情報、書込みタイプ情報、ＦＰＲアドレス情報
、ＲＸ命令情報、ＭＩＭＤ／５ＩＳＤ切替え情報、及び
その他の情報を含む情報信号がパイプライン回路２６ａ
〜２６ｄのうちの１つ又は動的活動記録テーブル２７へ
送られる。
次に、第１図〜第８図を参照しながら、本発明に従う動
的ＭＩＭＤパイプラインの動作について述べる。
第１図において、それぞれ複数の命令を含む複数の命令
ストリームが、パイプライン機構２６での実行を待って
いるものとする。これらの命令ストリームの中から第１
図の動的ＭＩＭＤパイプライン（ＦＰＵ）２０へ入力さ
れる複数の命令が選択回路（図示せず）により選択され
、１つずつＣバスを介して動的ＭＩＭＤパイプライン２
０へ入力される。命令は命令スタック２１に受取られ、
デコーダ２２で解読される。デコーダ２２は、受取った
命令がＦＰＵで実行できるものであるかどうかを調べる
。命令の受取りはノ・ンドシェーク／大域ハザード回路
２３により確認され（ＡＣＫ信号がＣＰＵへ送られる）
、命令はできるだけ早い機会に実行される。ＣＰＵは、
ＦＰＵの連続処理が可能であることを前提にして、命令
を連続的に第１図のＦＰＵへ送る。
データ及び１以上の命令がＦＰＵへ入力できる状態にあ
るものとすると、ＦＰＵは、デコーダ２２で命令を１つ
ずつ解読し、パイプラインが５ＩＳＤモードで動作する
のかＭＩＭＤモードで動作するのかをＭＩＭＤ／５ＩＳ
Ｄ切替え回路２４で判断し、何らかのハザードが存在し
ているかどうかをハンドシェーク／大域ノ１ザード回路
２６で調べ、どのパイプが命令を実行するのかをデコー
ダ２２及び初期設定回路２５で決定し、適切なパイプが
何時完了してその中に入力命令を入れられるかを動的活
動記録テーブル２７で判断し、これらのことがすべて終
ると、ＦＰＵは命令を最大速度で一時に１つずつパイプ
ライン機構２６へ入れることによって命令を実行しよう
とする。初期設定回路２５及びハンドシェーク／大域ハ
ザード回路２３は、命令ストリームが始まろうとしてい
るのか終ろうとしているのかを判断し、命令ストリーム
及び単一命令の正常終了又は異常終了１ｃＰＵに知らせ
る。ハザード存在の可能性があるため、初期設定回路２
５及びハンドシェーク／大域ノ・ザード回路２３は、パ
イプ１〜４のうちの１つがいつ利用されるのか、及び命
令がいつ必要になるのかを判断する。前述のように、各
パイプは特定カテゴリの命令を処理するように特殊化さ
れており、従って新しい入力命令がデコーダで解読され
て、命令のタイプが決定されると、使用する特定のパイ
プを識別できる。初期設定回路２５はデコーダ２２から
パイプ番号を受取り、マルチプレクサ１１１〜１１５を
介して対応するパイプへ新しい命令を送る。命令がパイ
プ１〜４のうちの１つに入ると、そのパイプの識別情報
を記録すべ（動的活動記録テーブル２７が更新される。
パイプ１〜４はフィードバック形式で動的活動記録テー
ブル２７に接続されているので、パイプ中での特定の命
令の実行状況は継続的に動的活動記録テーブル２７に記
録される。従って、デコーダ２２及び初期設定回路２５
で、別の新しい命令が特定のパイプに対応していると識
別され、そのパイプに入る準備ができると、そのパイプ
に内部ハザード（例えば、データ・インターロック又は
パイプ満杯）が存在しているかどうかを調べるため、該
パイプの最初のステージに関連するパイプ制御部に記憶
されている情報が読取られる。内部ハザードが存在して
いると、新しい命令はこのパイプに入れない。
その時、この特定のパイプのパイプ番号が動的活動記録
テーブル２７の一番下のエントリのパイプ番号欄（ｐｚ
ｐｇ　　Ｎｏ）にあるかどうかが調べられる。例えば、
特定のパイプが番号Ｘにより識別され、３つのパイプラ
イン・ステージヲ有していて、動的活動記録テーブル２
７がパイプ番号欄にパイプ番号Ｘを含む３つのエントリ
を有していると、パイプＸは命令で一杯であり、従って
新しい命令を入れるためには、パイプＸ中の最も古い命
令を完了させなければならない。テーブル２７における
最も古い（一番下の）エントリのパイプ番号欄がＸにな
っていると、パイプＸ中の最も古い命令を完了させるこ
とができ、これにより、新しい命令をパイプＸに入れら
れるようになる。要約すると、テーブル２７の働きは、
パイプ１〜４０制御部と一緒になって、すべてのパイプ
が適正に利用され且つ命令が始めから終りまで適正に実
行されるように、継続的な補助を与えることにある。各
パイプは特定カテゴリの命令を実行し、その外部的な制
御は動的活動記録テーブル２７及び初期設定回路２５が
受持ち、内部的な制御は内部パイプ制御部が受持つ。各
パイプは、複数の命令ストリームに属する複数の命令を
実行することもできる。
次に、第１図及び第４図を参照しながら、動的活動記録
テーブル２７の動作について説明する。
ＡＣＫ信号がハンドシェーク／大域ハザード回路２３か
ら送られるか、又は使用中信号が回路２３によって落と
されると、入力命令に関する情報が動的活動記録テーブ
ル２７の１つのエントリに入れられる。第４図の例では
、テーブル２７は８個のエントリ（１〜８）を持ってい
る。このテーブル２７は、入力命令をどのように完了さ
そるかを決定するのに必要な幾つかのパラメータを含む
。
キー・パラメータは、当該命令を実行するパイプを示す
パイプ番号である。アーキテクチャ上の制約から順次的
な実行に見せかける必要があるため、動的活動記録テー
ブル２７はサイクル毎に読出され、入力命令の実行を次
て完了するのはどのパイプかを示す。′各すイクルでテ
ーブル２７から読出された情報は、選択されたパイプが
完了金待っているかどうかを見るために、そのパイプの
内部状況（状況レジスタにある）と比較される。もし完
了を待っていれば、命令は完了され、動的活動記録テー
ブル２７中の対応するエントリが消去される。云い換え
れば、番号Ｘのパイプが命令を実行中で、パイプ番号Ｘ
が動的活動記録テーブル２７の最も古い（一番下の）エ
ントリのパイプ番号欄に記録されている場合、パイプＸ
Ｋおける最も古い命令の完了は、テーブル２７中の当該
命令に関連するパラメータとパイプＸの状況レジスタの
内容とを比較することを含む。パイプＸの状況レジスタ
が最も古い命令の実行完了を示していると、その実行結
果はパイプＸから適切な宛先の方へ送り出される。パイ
プＸの内容Ｆｉ１ステージだけシフトされ、新しい命令
を実行のために挿入できるようにする。
次に第９図を参照しながら、Ｄパス・スタック２９及び
Ｄバス・スタック制御回路の動作について説明する。
第９ａ図において、Ｄバス・スタック制御回路３０のレ
ジスタ７４〜７８は命令用のスタックとして働キ、Ｄバ
ス・スタック２９のレジスタ９１〜９３はデータ用のス
タックとして働（。Ｃパス上の命令はＤＣバス・レジス
タ７２及びデコーダ７３の働きによってスタックされる
。ＤＣバス・レジスタ７２は、使用中信号とは無関係に
、サイクル毎にＣバスをラッチする。デコーダ７３は、
前の使用中状況の認識に基いて、いつ新しいＤパス・ロ
ード命令がＦＰＵに入るかを示す。か（して、データが
到着して命令の実行が始まるまで、Ｄバス・ロード・タ
イプの各命令に関する情報が維持される。他の重要な状
況レジスタは、ＤＲＥＧ有効レジスタ７１、Ｓ１有効レ
ジスタ８０及びＳ２有効レジスタ７９である。これらは
何れも２ビツトのレジスタであって、データが部分的に
有効か（Ｐ）、完全に有効か（Ｆ）ｔ−示す。レジスタ
７４〜７８にある命令が実行されておらず且つレジスタ
９１〜９６にデータが入っていると、データのオーバー
フローが生じる。一方、幾つかの命令がレジスタ７４〜
７８に入っているが、レジスタ９１〜９３に十分なデー
タがなげれば、データのアンダーフローが生じる。入力
データはＤバス・スタック２９のレジスタ９１〜９３に
スタックされ、入力命令はＤバス・スタック制御回路３
０のレジスタ７４〜７８にスタックされるが、Ｄバス・
データを必輩とするスタックされた命令とスタックされ
たデータとの間には１対１の対応関係がある。Ｄバスか
らの一組のデータをパイプライン機構２６へ送る場合に
は、パイプ１〜４のうちのどのパイプがこの一組のデー
タを受取るのかを決定する必要がある。Ｄバス・スタッ
ク２９のレジスタ９１〜９３にスタックされたデータと
、Ｄパス・スタック制御回路５０のレジスタ７８〜７６
にスタックされた命令との間には１対１の対応関係があ
るので、到着した一組のデータは、Ｄパスφスタック制
御レジスタ７４〜７８のうちの一番下のレジスタ７８の
ビット３及び４（ＰＩＰＥ　　Ｎｏ）によって表わされ
るパイプ番号を持ったパイプ（パイプ１〜４のうちの１
つ）に送られる。
最後に、藺単な命令ストリームの例を示す第１２図を参
照しながら、この命令ストリームが第１図のハードウェ
ア中をどのように流れるかを説明する。
第１２図の命令ストリームは次の６つの命令から成って
いる。
（１）　、Ｆ　Ｐ　Ｒ１へのロードを行うＲＸタイプの
ロード命令。
（２）ＦＰＲｌ及びＦＰＲ２の良精度乗算を行って、良
精度結果をＦＰＲｌに書込むＲＲタイプの長精度乗算命
令。
（３）ＦＰＲ３及びＦＰＲ４の長精度加算を行って、良
精度結果１ＦＰＲ３に書込むＲＲタイプの長精度加算命
令。
この命令ストリームから次のようなことがわかる。
（イ）各命令はそれぞれ異なったパイプで実行する必要
がある。
（ロ）ロード命令は、乗算命令で使用されるレジスタ（
ＦＰＲｌ）への書込みを行う。この競合の結果、もし書
込み（ロード）が生じる前に乗算命令が受取られると、
インターロックが生じ得る。
（ハ）加算命令は、前のロード命令及び乗算命令で使用
されるＦＰＲを使用しない。
第１図のハードウェアがこの命令ストリームを各サイク
ルでどのように処理するかを以下に述べる。
サイクル０−ＣＰＵがＦＰＵに向げて、ＲＸタイプのロ
ード命令１ｃバスへ送り出し、Ｃバス・レジスタ２１ｂ
（第５図）及びＤＣバス・レジスタ７２（第９図）がこ
れをラッテする。
サイクル１−ロード命令がデコーダ２２及びデコーダ７
３（第９図）で解読される。ハンドシェーク／大域ハザ
ード回路２６が、パイプ３の内部パイプ制御部及び動的
活動記録テーブル２７ｔ−検査することによって、ロー
ド命令の開始に問題がな、いとと、及び大域ハザードが
存在しないことを決定する。この結果、ＡＣＫ信号（Ｆ
ＰＵ　　ＡＣＫ）がハンドシェーク／大域ハザード回路
２３からパイプ３を初期設定する初期設定回路２５へ送
られる（複数パス・ユニットＰＢＯの場合はデータ・キ
ャッシュが両ユニットに対して応答するので、ＦＰＵ　
　ＡＣＫは他のユニットには送られない）。初期設定回
路２５は、ロード命令を動的活動記録テーブル（ＤＨＴ
）２７に置（ための情報も与える。ロード命令がＲＸタ
イプであることがデコーダ７３（第９図）で検出されて
いるので、Ｃバス・スタック制御回路３０ではロード命
令の情報がＤＳルジスタ７８に置かれる。また、データ
有効信号がＣバスからＤＲＥＧ９１に受取られているた
め、ＤＲＥＧ有効レジスタ７１が活動状態になる。この
サイクルの間、ＣＰＵはＦＰＵに向げて、ＲＲタイプの
乗算命令６ｃバスへ送り出し、Ｃバスφレジスタ２１ｂ
及びＤＣバス・レジスタ７２がこれをラッチする。
サイクル２−ＲＲタイプの乗算命令がデコーダ２２及び
７３で解読される。ハンドシェーク／大域ハザード回路
２３が、パイプ２の内部パイプ制御部及び動的活動記録
テーブル２７を検査することによって、乗算の開始に問
題がないこと、及び大域ハザードが存在しないことを決
定する。この結果、ＡＣＫ信号（ＦＰＵ　　ＡＣＫ）が
ＣＰＵ及び他のＰＢＵへ送られ、初期設定回路２５がパ
イプ２ｔ−初期設定すると共に、ＦＰＲ２ｆ、ＦＰＲア
レイ２８からＦＬ’Ｐバスへ読出し、Ｙレジスタ４９に
ラッチさせる（第６ａ図）。
初期設定回路２５は、乗算命令を動的活動記録テーブル
２７に置くための情報も与える。更に初期設定回路２５
は、ＦＰＲ１がロード命令によりインターロックされ、
従って乗算のオペランド１がインターロックされること
を、動的活動記録テーブル２７を解読したハンドシェー
ク／大域ハザード回路２３から知らせ、デコーダ２２か
らの情報に基いてＦＸＡレジスタ４１及びＦＹレジスタ
４４を初期設定する。Ｃバス・スタック制御回路３０の
デコーダ７３（第９図）では、乗算命令がＤパスを使用
しないこと、及びＤＲＥＧ９１によってインターロック
されることを検出しているので、ＤＲＥＧ９１がＸＡレ
ジスタ４６（第６ａ図りにロードされる。ＤＲＥＧ９１
ばこのサイクルで有効であり、ロード命令を完了させる
ためＦＰＲアレイ２８がロード（書込み）される（ロー
ド命令の完了は、次に完了するのがパイプ３であること
がＤＲＥＧ有効レジスタ７１及び動的活動記録テーブル
２７により示されると可能である）。ＣＰＵはＦＰＵに
向けて、ＲＲタイプの加算命令をＣバスへ送り出し、Ｃ
バス・レジスタ２１ｂ及びＤＣバス・レジスタ７２がこ
れをラッチする。
サイクル３−ＲＲタイプの加算命令がデコーダ２２及び
７３で解読される。ハンドシェーク／大域ハザード回路
２３が、パイプ１の内部パイプ制御部及び動的活動記録
テーブル（ＤＨＴ）２７を検査することによって、加算
の開始に問題がないこと、及び大域ハザードが存在しな
いことを決定する。この結果、ＡＣＫ信号（ＦＰＵ　　
Ａ　ＣＫ　）　７５Ｚハンドシ工−ク／大域ハザード回
路２３からＣＰＵ及び他のＰＢＵへ送られ、初期設定回
路２５がパイプ１を初期設定すると共に、ＦＰＲ３及び
ＦＰＲ４全ＦＰＲアレイ２８からＡレジスタ６５及びＳ
レジスタ３６へ読出す（第５ａ図）。初期設定回路２５
は、加算命令を動的活動記録テーブル２７に置くための
情報も与え、更にインターロックが存在しないことを、
動的活動記録テーブル２７を解読したハンドシェーク／
大域ハザード回路２３かも知らせる。また初期設定回路
２５はデコーダからの情報により、ＦＡレジスタ３１及
びＦＢＳレジスタ３２初期設定する。第６ａ図において
、ＭＵＸ選択回路５３で決定された競合のため、乗算ハ
ードウェアはオペランドをＹレジスタ４９に保持し、３
Ｘハードウエア４７で３倍乗算を実行し、ＸＢ／３Ｘレ
ジスタ４８にラッチする。乗算命令のための制御情報は
ＦＹレジスタ４４に保持され、ＦＸＡレジスタ４１から
ＦＸＢレジスタ４３へ転送される。第５ａ図において、
整列レジスタ３４による整列（アラインメント）もこの
サイクルで行われる。
サイクル４−第６ａ図において、両方のオペランドがＸ
　Ｂ／３　Ｘレジスタ、４８及びＹレジスタ４９で使用
可能であり、か（てＭ１サイクルが開始し、乗算を行う
ためにＭｌ）・−ドウエア５０が使用される。第５ａ図
において、加算のサイクル２に入り、加算器３７が動作
して、その出力がＳレジスタ３８にラッチされる。ＦＡ
レジスタ′５１のデータがＦＳレジスタ６６へ転送され
る。
サイクル５−第６ｍ図において、乗算のＭ２サイクルが
開始してＭ２ハードウェア５１が使用され、その結果が
Ｐレジスタ５２にラッチされる。ＦＸＢレジスタ４３が
ＦＰレジスタ４５をセットする。動的活動記録テーブル
（ＤＨＴ　）２７は、乗算命令のためのパイプ２が次に
完了しなければならないことを示しているので、第５ａ
図のパイプ１は、Ｓレジスタ３８のステージで待機して
いなければならない。
サイクル６−第６ａ図において、Ｐレジスタ５２が有効
であることがＦＰレジスタ４５により示され、且つこの
パイプが次に完了することを動的活動記録テーブル（Ｄ
ＨＴ）２７が示しているので、乗算命令が完了する。乗
算を完了させるため、動的活動記録テーブル２７は書込
ミアドレス及び長さ情報’１ｉＦＰＲアレイ２８へ供給
する。加算はまだＳレジスタ３８のステージで待機して
いる。
サイクル７−Ｓレジスタが有効であることがＦＳレジス
タにより示され、且つ加算パイプが次に完了することを
動的活動記録テーブル（ＤＨＴ）２７が示しているので
、加算が完了する。
これで、第１２図の命令ストリームの実行が完了したこ
とになる。
【図面の簡単な説明】
第１図は本発明に従う動的ＭＩＭＤパイプラインの構成
を示すブロック図。 第２図は従来の標準的なＭＩＭＤパイプラインの概略を
示すブロック図。 第３図は命令スタック２１の構成を示すブロック図。 第４図は動的活動記録テーブル２７の内容を示す図。 第５ａ図及び第５ｂ図はパイプライン回路２６ａの構成
を示すブロック図。 第６ａ図及び第６ｂ図はパイプライン回路２６ｂの構成
を示すブロック図。 第７図はパイプライン回路２６Ｃの構成を示すブロック
図。 第８図はパイプライン回路２６ｄの構成を示すブロック
図。 第９ａ図及び第９ｂ図はＤバス・スタック２９及びＤバ
ス・スタック制御部３０の構成を示すブロック図。 第１０図はハンドシェーク／大域ハザード回路２３の構
成を示すブロック図。 第１１図は初期設定回路２５の構成を示すブロック図。 第１２図は命令ストリームの一例を示す図。 篤１０　図 篤１１　目

Claims (1)

  1. 【特許請求の範囲】 入力命令を受取る受取り手段と、 それぞれが一意的な識別子により識別され、複数の入力
    命令を保持して実行する複数のパイプライン式処理手段
    と、 前記処理手段及び前記受取り手段に接続され、前記複数
    の入力命令を保持している処理手段の識別子及び該入力
    命令の情報を記録して、前記処理手段での命令実行を制
    御するテーブル手段と、を具備するパイプライン式処理
    装置。
JP63233855A 1987-09-30 1988-09-20 パイプライン式処理装置 Pending JPH01102644A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
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US102985 1987-09-30

Publications (1)

Publication Number Publication Date
JPH01102644A true JPH01102644A (ja) 1989-04-20

Family

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JP63233855A Pending JPH01102644A (ja) 1987-09-30 1988-09-20 パイプライン式処理装置

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EP (1) EP0328721B1 (ja)
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