JPS58146952A - 並列計算機方式 - Google Patents
並列計算機方式Info
- Publication number
- JPS58146952A JPS58146952A JP2890382A JP2890382A JPS58146952A JP S58146952 A JPS58146952 A JP S58146952A JP 2890382 A JP2890382 A JP 2890382A JP 2890382 A JP2890382 A JP 2890382A JP S58146952 A JPS58146952 A JP S58146952A
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- JP
- Japan
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- instruction
- distribution
- program
- instructions
- buffer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は並列計算方式の改良に関するものである。
従来知られて−る８図ＭＤ （８ｉｎｇｌ＊ Ｉｎｓｔ
ｒｕｃｔｉｏｎＭｕｌｔｌｐｌｅ Ｄａｔａ） ［並列
計算機の多くは、通常１個のＣＵ （Ｃｏｎｔｒｏｌ
Ｕｎｉｔ）と複数個のＰｇ（Ｐｒ□ｃｅｓｓｉｎｇ引・
ｗｅｓｔ） を含み、ＣＵはプログラムの全体を保持
し、そのプログラムはＣＵ実行命令とＰＭ夷実行令を含
み、ＣＵはＰＭ実行命令をすべてのＦＢ！へ分配する。
ｒｕｃｔｉｏｎＭｕｌｔｌｐｌｅ Ｄａｔａ） ［並列
計算機の多くは、通常１個のＣＵ （Ｃｏｎｔｒｏｌ
Ｕｎｉｔ）と複数個のＰｇ（Ｐｒ□ｃｅｓｓｉｎｇ引・
ｗｅｓｔ） を含み、ＣＵはプログラムの全体を保持
し、そのプログラムはＣＵ実行命令とＰＭ夷実行令を含
み、ＣＵはＰＭ実行命令をすべてのＦＢ！へ分配する。
更に各Ｐ１はモードレジスタを持ち、ＣＵＫよって分配
されたＰＩ！命令の実行くよってこのモードレジスタに
値をセットでき、そしてこのモードレジスタの値に基づ
いてＣ’Ｕ＆Ｃよ）分配されるＰ１１命令の実行・不実
行ｔ−腕制御ることがで龜る。
されたＰＩ！命令の実行くよってこのモードレジスタに
値をセットでき、そしてこのモードレジスタの値に基づ
いてＣ’Ｕ＆Ｃよ）分配されるＰ１１命令の実行・不実
行ｔ−腕制御ることがで龜る。
ζＯような８図ＭＤｌｌ計算機ではそれぞれのＰＥがプ
ログラムメモリを持つ必要がな論為、ＰＭのハードウェ
ア量が減少し、すべてのＰＥが完全に同期して命令を実
行し、特にＰＢ間のデータ通信は完全に同期して行われ
る為、ある種の並列プログラムは非常に効率的に実行で
きるが、しかし多くの並列プログラムにとってはたとえ
モードレジスタによっである穆変のＰＲの動作の自由度
を得てもまだまだＰＲの自由度が不足である。＊にモー
ドレジスタは命令の実行・不実行を制御するだけであり
、それによる自由度は充分と言えず処理の効率を犠牲に
している。
ログラムメモリを持つ必要がな論為、ＰＭのハードウェ
ア量が減少し、すべてのＰＥが完全に同期して命令を実
行し、特にＰＢ間のデータ通信は完全に同期して行われ
る為、ある種の並列プログラムは非常に効率的に実行で
きるが、しかし多くの並列プログラムにとってはたとえ
モードレジスタによっである穆変のＰＲの動作の自由度
を得てもまだまだＰＲの自由度が不足である。＊にモー
ドレジスタは命令の実行・不実行を制御するだけであり
、それによる自由度は充分と言えず処理の効率を犠牲に
している。
他方、従来知られているＭＩＭＤ （Ｍｕｌｔｉｐｌｅ
Ｉｎトｔｒｕｃｔｉ□ｎ Ｍｕｌｔｉｐｌｅ Ｄａｔ
ａ） １図並列計算機は通常、複数のＰＥを含み、個々
のＦＢが自身のプログラムメモリを持つ。これによって
ＰＲの自由度が増加し、更にＰＲ間通信の方法を工夫す
ればほとんどの並列プログラムが効率的に実行できる可
能性がある〇 しかし多くの場合ＰＭごとにプログラムメ、りを持つの
は冗長であ）、またハードウェアのコストも大きくなる
。何故なら多くの並列アルゴリズムを実現する為にはす
べてのＰＭが同一の動作又はほとんど同一の動作を行え
ばよく、完全ＶｃＰＩ！ごとに異なったものを必要とす
る部分（場合）はそれ程多くはないからである。また多
くのプログラムは実大な量であシ、そのすべてがＰＲの
プログラムメモリに格納することはできない。このと自
、それぞれのＰＢがそのプログラムメモリ内の部分プロ
グラムの実行を終了するたびに新しい部分プログラムを
再ロードすることは手間がかか）、時間の浪費である。
Ｉｎトｔｒｕｃｔｉ□ｎ Ｍｕｌｔｉｐｌｅ Ｄａｔ
ａ） １図並列計算機は通常、複数のＰＥを含み、個々
のＦＢが自身のプログラムメモリを持つ。これによって
ＰＲの自由度が増加し、更にＰＲ間通信の方法を工夫す
ればほとんどの並列プログラムが効率的に実行できる可
能性がある〇 しかし多くの場合ＰＭごとにプログラムメ、りを持つの
は冗長であ）、またハードウェアのコストも大きくなる
。何故なら多くの並列アルゴリズムを実現する為にはす
べてのＰＭが同一の動作又はほとんど同一の動作を行え
ばよく、完全ＶｃＰＩ！ごとに異なったものを必要とす
る部分（場合）はそれ程多くはないからである。また多
くのプログラムは実大な量であシ、そのすべてがＰＲの
プログラムメモリに格納することはできない。このと自
、それぞれのＰＢがそのプログラムメモリ内の部分プロ
グラムの実行を終了するたびに新しい部分プログラムを
再ロードすることは手間がかか）、時間の浪費である。
特に上に述べたようなＭＩＭＤ−■計算機の欠点はＰＢ
の数が数百、数千から成る並列計算機の場合には致命的
となる。
の数が数百、数千から成る並列計算機の場合には致命的
となる。
本発明の目的は８図ＭＤｌｉ計算機のもつハードウェア
の簡潔さを生かしたまま、よ）自由度の高い計算機シス
テムを提供することにある。本発明の他の目的はＭＩＭ
Ｄ型の計算機の持つ処理の柔軟性をよ〕少ないハードウ
ェア量で実現した計算機システムを提供することにある
。
の簡潔さを生かしたまま、よ）自由度の高い計算機シス
テムを提供することにある。本発明の他の目的はＭＩＭ
Ｄ型の計算機の持つ処理の柔軟性をよ〕少ないハードウ
ェア量で実現した計算機システムを提供することにある
。
本発明は１台のＣ’Ｕと複数台のＰＲよ構成る並列計算
機においてＣＵがプログラムの全体を保持し、プログラ
ムはＰＲへの命令分配に関する命令を含み、この分配命
令によって指定され７２ＰＲへＣＵの保持するプログラ
ムの部分を分配すること、及び各Ｆｌｉｔは同期型のＦ
ＩＦＯとして構成された命令バッファを持ち、この命令
バッファＥＣＵよ）分配された命令列を書き込むと同時
にＦＩＦＯとしての命令バッファよシ命令を＊ｂ出すこ
と、及び各Ｐｉｉへ分配される命令列にはｐｍの命令バ
ッファの大きさくよって制限された命令列の繰ｐ返し実
行及び繰シ返し実行の多重ネスティングを含んでよく、
ま九各ＰＲの命令バッファは通常のＦＩＦＯ動作とは異
なった。このような−重又は多重の命令列の繰シ返し実
行が可能なように構成すること、以上機能を設けること
によ〕従来の８図ＭＤ［計算機及びＭＩＭＤ ［計算器
の欠点を解決している。
機においてＣＵがプログラムの全体を保持し、プログラ
ムはＰＲへの命令分配に関する命令を含み、この分配命
令によって指定され７２ＰＲへＣＵの保持するプログラ
ムの部分を分配すること、及び各Ｆｌｉｔは同期型のＦ
ＩＦＯとして構成された命令バッファを持ち、この命令
バッファＥＣＵよ）分配された命令列を書き込むと同時
にＦＩＦＯとしての命令バッファよシ命令を＊ｂ出すこ
と、及び各Ｐｉｉへ分配される命令列にはｐｍの命令バ
ッファの大きさくよって制限された命令列の繰ｐ返し実
行及び繰シ返し実行の多重ネスティングを含んでよく、
ま九各ＰＲの命令バッファは通常のＦＩＦＯ動作とは異
なった。このような−重又は多重の命令列の繰シ返し実
行が可能なように構成すること、以上機能を設けること
によ〕従来の８図ＭＤ［計算機及びＭＩＭＤ ［計算器
の欠点を解決している。
ｍ１図に本発明の一実施例を示す。図において、１はコ
ントロールユニット（ＣＵ） 、２はｃＵＯ持つプログ
ラムメモリ、３はデータバス、４はウェイト信号線、５
はアドレスイネーブル信号線、６はデータイネーブル信
号線、７はクロック信号線、Ｓはクロック発生源、９は
プロセシングニレメン）（ＰＲ）、１０はＰＢの持つ同
期型のＦＩＦＯからなる命令バッファ、１１は命令取り
込み許可７リツプツロツプ、１２は相互接続ネットワー
クである０ ＣＤＩはプログラムの全体を格納するプログラムメモリ
２を持ち、このプログラムメモリ２より命令を取シ出し
て解読し、それがＣＵ ｌの実行すべき命令ならばその
命令を実行する。ｃｕ １の奥行すべき命令には分配制
御命令が含まれている。
ントロールユニット（ＣＵ） 、２はｃＵＯ持つプログ
ラムメモリ、３はデータバス、４はウェイト信号線、５
はアドレスイネーブル信号線、６はデータイネーブル信
号線、７はクロック信号線、Ｓはクロック発生源、９は
プロセシングニレメン）（ＰＲ）、１０はＰＢの持つ同
期型のＦＩＦＯからなる命令バッファ、１１は命令取り
込み許可７リツプツロツプ、１２は相互接続ネットワー
クである０ ＣＤＩはプログラムの全体を格納するプログラムメモリ
２を持ち、このプログラムメモリ２より命令を取シ出し
て解読し、それがＣＵ ｌの実行すべき命令ならばその
命令を実行する。ｃｕ １の奥行すべき命令には分配制
御命令が含まれている。
この分配制御命令はこの命令とこれよシ後方にある分配
制御命令に挾まれたプログラムの部分をすべてのＰｌ！
又は特定のグループに属す４Ｐ８又は特定のＰＩ！へ分
配すること管指示するもので−あ−る。
制御命令に挾まれたプログラムの部分をすべてのＰｌ！
又は特定のグループに属す４Ｐ８又は特定のＰＩ！へ分
配すること管指示するもので−あ−る。
ＣＵ １は分配命令を実行したら次の分配命令を奥行す
るまで以後の命令列を指示されたＰＩ！へ分配プログラ
ムの分配対象を指定する方法について説明する。ＣＵ分
配命令を実行するとデータ線３にアドレス情報を出力す
るとともに乎ドレスイネーブル信号線５をアクティブに
する。（ＩＪ２図）このアドレス情報は第３図に示すよ
うなビット構成と意味を持ち、すべてのＰＲ又は特定の
グループに鵬するＰＥ又は特定のＰＢ等を指定できる。
るまで以後の命令列を指示されたＰＩ！へ分配プログラ
ムの分配対象を指定する方法について説明する。ＣＵ分
配命令を実行するとデータ線３にアドレス情報を出力す
るとともに乎ドレスイネーブル信号線５をアクティブに
する。（ＩＪ２図）このアドレス情報は第３図に示すよ
うなビット構成と意味を持ち、すべてのＰＲ又は特定の
グループに鵬するＰＥ又は特定のＰＢ等を指定できる。
それぞれのＰＢはアドレスイネーブル信号５がアクティ
ブ罠なわかっクロック信号７立ち上がりで７’−夕線の
内容を見て、自身のＰＲがアクセスされたと判断したな
ら命令＊ｂ込み許可フリップフロップ１１を七ッ卜する
。
ブ罠なわかっクロック信号７立ち上がりで７’−夕線の
内容を見て、自身のＰＲがアクセスされたと判断したな
ら命令＊ｂ込み許可フリップフロップ１１を七ッ卜する
。
第３図において、アドレス情報はその左端３ビツトの内
容によって以下（Ｍ）〜（ｇ）等いずれかの分配先を指
定する。
容によって以下（Ｍ）〜（ｇ）等いずれかの分配先を指
定する。
（ａ） ナベてのＰｌｉｉへ分配。
（ｂ） Ｐ、〜Ｐ・はＰｇ″番号つＰＩ書号によって
指定されたｐｇのみに分配〇 （ｃ） Ｐ、〜Ｐ・はＰＩＡ番号。ＰＲ番号によって
指定されたＰＲ以外のすべてのＰＥへ分配。
指定されたｐｇのみに分配〇 （ｃ） Ｐ、〜Ｐ・はＰＩＡ番号。ＰＲ番号によって
指定されたＰＲ以外のすべてのＰＥへ分配。
（ｄ） Ｐｓ〜Ｐ、はＩ’ｍマスク。ＰＩＣマスクと
ＰＩの持つＰ１番号との論理積の結果、ＯでないＰＩＡ
へ分配。
ＰＩの持つＰ１番号との論理積の結果、ＯでないＰＩＡ
へ分配。
（＠） Ｐｓ〜Ｐ・はＰＩマスク。ｐｍマスクとＰＩ
の持つＰＭ番号との論理積の結果、０であるｐｍへ分配
。 − （ｆ） Ｐ、〜Ｐ、はＰＥスティタス。ＰＢの持つス
ティタスレジスタのＰＥスティタスが指定するビット位
置が１であるｐｍへ分配〇 −）その他。
の持つＰＭ番号との論理積の結果、０であるｐｍへ分配
。 − （ｆ） Ｐ、〜Ｐ、はＰＥスティタス。ＰＢの持つス
ティタスレジスタのＰＥスティタスが指定するビット位
置が１であるｐｍへ分配〇 −）その他。
ＣＵのＰＲへの命令の分配は以下のように行われる。Ｃ
Ｕｌはウェイト信号線４がアクティブならその間ＰＢへ
の命令の分配を停止する。ウェイト信号ｉ１４がアクテ
ィブでないときＣＵｌは分配すべき命令をデータバス３
に出力するとともにデータイネーブル信号線６をアクテ
ィブにする。命令蹴込許可７リツプ７０ツブ１１のセッ
トして＾るすべてのＰｇはデータイネーブル信号線６が
アクティブかつクロック信号７の立ち上がシでデータバ
ス３上のデータをＦＩＦＯとして構成された命令バッフ
ァ１０へ書き込む。このときＦＩＦＯｌ １が溝状１１
になったらその間そのＰＩＦ１ウェイト信号線４をアク
ティブにする。ウェイト信号線４はすべてのＰＩにわた
って結線和（Ｗｉ ｒｅｄ−ＯＲ） されている。第
４図は以上に述べた命令分配のタイ電ング図である。
Ｕｌはウェイト信号線４がアクティブならその間ＰＢへ
の命令の分配を停止する。ウェイト信号ｉ１４がアクテ
ィブでないときＣＵｌは分配すべき命令をデータバス３
に出力するとともにデータイネーブル信号線６をアクテ
ィブにする。命令蹴込許可７リツプ７０ツブ１１のセッ
トして＾るすべてのＰｇはデータイネーブル信号線６が
アクティブかつクロック信号７の立ち上がシでデータバ
ス３上のデータをＦＩＦＯとして構成された命令バッフ
ァ１０へ書き込む。このときＦＩＦＯｌ １が溝状１１
になったらその間そのＰＩＦ１ウェイト信号線４をアク
ティブにする。ウェイト信号線４はすべてのＰＩにわた
って結線和（Ｗｉ ｒｅｄ−ＯＲ） されている。第
４図は以上に述べた命令分配のタイ電ング図である。
ＰＢ８の命冷バッファについて説明する。第５図はＰＢ
の命令バッファ１０の構成図である。
の命令バッファ１０の構成図である。
命令バッファ２２は入力ポインタ２４、実行ポインタ２
５、ボトムポインタ２６及び実行ポインタの退避用のセ
ーブレジスフ２９を持ち、更に入力ポインタ２４の出力
とボトムポインタ２６の出力は比較器２７に接続される
。比較器２７は２つの入力が一致したときその出力２８
をアクティブにする。クロック信号はこの図には示して
いないが＠１図のクロック発生ｇｉ８からＣＵ及びすべ
てのＰＭＩｉへ共通に与えられている。今考えているＰ
Ｂにおいて命令取９込み許可７リツプ７０ツブ１１はア
クティブになって−ると仮定する。データイネーブル信
号線６がアクティブになったとき、第６図に示すクロッ
クの立ち上が〕３１でデータバス３上のデータを取）込
み、クロｙｌノｆｌＪ１１ＰテソＯデータヲ入カポイン
タ２４をアドレスとして命令バッファ２２へ書１込むと
ともに、入カポインメ２４をインクレメント（＋１を加
算）する。入力ポインタ２４ｔ−インクレメントし九結
果、比較器２７の出力２８がアクティブになったなら、
ノ（ソフア２２は溝状態なのでウェイト線４をアクティ
ブにしてＣＵの命令分配を停止させる。
５、ボトムポインタ２６及び実行ポインタの退避用のセ
ーブレジスフ２９を持ち、更に入力ポインタ２４の出力
とボトムポインタ２６の出力は比較器２７に接続される
。比較器２７は２つの入力が一致したときその出力２８
をアクティブにする。クロック信号はこの図には示して
いないが＠１図のクロック発生ｇｉ８からＣＵ及びすべ
てのＰＭＩｉへ共通に与えられている。今考えているＰ
Ｂにおいて命令取９込み許可７リツプ７０ツブ１１はア
クティブになって−ると仮定する。データイネーブル信
号線６がアクティブになったとき、第６図に示すクロッ
クの立ち上が〕３１でデータバス３上のデータを取）込
み、クロｙｌノｆｌＪ１１ＰテソＯデータヲ入カポイン
タ２４をアドレスとして命令バッファ２２へ書１込むと
ともに、入カポインメ２４をインクレメント（＋１を加
算）する。入力ポインタ２４ｔ−インクレメントし九結
果、比較器２７の出力２８がアクティブになったなら、
ノ（ソフア２２は溝状態なのでウェイト線４をアクティ
ブにしてＣＵの命令分配を停止させる。
バッファ２２が空状態でなければクロックの後半におい
て実行ポインタ２５をアドレスとして）（ラフアメモリ
２２を読み出すとともに実行ポインタ２５及びボトムポ
インタ２６ｔともにインクリメントする。この結果、比
ＩＩＩ器２７の出力２８がアクティブになったなら、）
（ソファ２２は空状態であるのでその間以ｖｋＯ命令の
順り出しｔ禁′止す１゛＼ る・ バッファメモリ２２よ）読み出した命令がループ命令以
外の命令ならばそれを実行し、それがループ命令である
なら実行ポインタ２５の内容をセーブレジスタ２９に退
避し、以後バッファメモリ２２よりエンド命令を取り出
すまでバッファメモリ２２からの命令のＮＲシ出しにお
いては実行ボイ／り２５のみをデクリメントしボトムポ
インタ２６は不変にする。バッファメモリ２２からエン
ド命令を職ヤ出したとき、ループ終了条件が成立してい
るなら実行ポインタ２５の内容をボトムボイ／り２６に
移すことによって実行の終了した繰返し命令列を消却し
、実行ポイン／２５及びボトムポインタ２６をデクリメ
ントして次の命令を職）゛出す。バッファメモリ２２か
もエンド命令を額）出したとき、ループ終了条件が成立
してｂないならセーブレジスタ２９の内容を奥行ポイン
タ２５に移して指定された繰シ返し命令列の奥行を再び
行う。
て実行ポインタ２５をアドレスとして）（ラフアメモリ
２２を読み出すとともに実行ポインタ２５及びボトムポ
インタ２６ｔともにインクリメントする。この結果、比
ＩＩＩ器２７の出力２８がアクティブになったなら、）
（ソファ２２は空状態であるのでその間以ｖｋＯ命令の
順り出しｔ禁′止す１゛＼ る・ バッファメモリ２２よ）読み出した命令がループ命令以
外の命令ならばそれを実行し、それがループ命令である
なら実行ポインタ２５の内容をセーブレジスタ２９に退
避し、以後バッファメモリ２２よりエンド命令を取り出
すまでバッファメモリ２２からの命令のＮＲシ出しにお
いては実行ボイ／り２５のみをデクリメントしボトムポ
インタ２６は不変にする。バッファメモリ２２からエン
ド命令を職ヤ出したとき、ループ終了条件が成立してい
るなら実行ポインタ２５の内容をボトムボイ／り２６に
移すことによって実行の終了した繰返し命令列を消却し
、実行ポイン／２５及びボトムポインタ２６をデクリメ
ントして次の命令を職）゛出す。バッファメモリ２２か
もエンド命令を額）出したとき、ループ終了条件が成立
してｂないならセーブレジスタ２９の内容を奥行ポイン
タ２５に移して指定された繰シ返し命令列の奥行を再び
行う。
上に述べたループ命令の奥行の方法によれば一重にネス
トしたループしか実現できないが、セー ゛プレジ
スｊ１２９をスタックに置き換れば多重にネスト・した
ループを可能なように変更することができるのでその説
明は省略する。
トしたループしか実現できないが、セー ゛プレジ
スｊ１２９をスタックに置き換れば多重にネスト・した
ループを可能なように変更することができるのでその説
明は省略する。
以上述べたように本発明によればＣＵがプログラムの全
体を保持し、各ＰＩｉは比較的小さなノ（ラフアメモリ
を持てばよく、従ってＰ１！の）１−ト０ウェア量を減
少できる。そしてＣＵ ｉｊ Ｐ Ｈの命令の奥行とオ
ーバーラツプして命令を分配できるので命令分配が効率
的に行え、更に各Ｐｇへ分配する部分プログラムは通常
、多重のループを含ませるので、各ＰＲに分配されたプ
ログラムが命令の実行によって消費されつくすまで時間
がかかり、従ってｃＵは各ＰＩへの部分プログラムの分
配に時間的余裕が生じ、それ故ＰＩごとに異なった命令
を分配しても効率の損失とはならないというよりなこと
が可能になる。
体を保持し、各ＰＩｉは比較的小さなノ（ラフアメモリ
を持てばよく、従ってＰ１！の）１−ト０ウェア量を減
少できる。そしてＣＵ ｉｊ Ｐ Ｈの命令の奥行とオ
ーバーラツプして命令を分配できるので命令分配が効率
的に行え、更に各Ｐｇへ分配する部分プログラムは通常
、多重のループを含ませるので、各ＰＲに分配されたプ
ログラムが命令の実行によって消費されつくすまで時間
がかかり、従ってｃＵは各ＰＩへの部分プログラムの分
配に時間的余裕が生じ、それ故ＰＩごとに異なった命令
を分配しても効率の損失とはならないというよりなこと
が可能になる。
このような効果によって本発明を用いて経済的で効率的
な並列計算機が実現可能になる。
な並列計算機が実現可能になる。
ｓ１図は本発明の一実施例のブロック図、１ｓ２図はア
ドレス情報の堆り込みタイミングを示した図、１８３図
はアドレス情報のビット構成とその意味の例を示した図
、第４図はＣＵが発した命令のＰＲによる取シ込みのタ
イミングを示した図、第５図はＰＭの命令バッファの図
、第６図は命令バッファのデータ入力とデータ出力のタ
イミングを示した図である・ ｌａコントロールユニット−（ＣＵ） 、２ｕＣ’υの
持つプ四グラムメモリ、８はクロック発生源、３はデー
タバス、４はウェイト信号、５はアドレスイネーブル信
号、６はデータイネーブル信号、７はクロック信号、９
はプロセッシングニレメン）（ＰＲ）、１０はＰＲの持
つ命令バッファ、１１は命令＊ｂ込み軒可フリップフロ
ップ、１２は相互接続ネットワークである。
ドレス情報の堆り込みタイミングを示した図、１８３図
はアドレス情報のビット構成とその意味の例を示した図
、第４図はＣＵが発した命令のＰＲによる取シ込みのタ
イミングを示した図、第５図はＰＭの命令バッファの図
、第６図は命令バッファのデータ入力とデータ出力のタ
イミングを示した図である・ ｌａコントロールユニット−（ＣＵ） 、２ｕＣ’υの
持つプ四グラムメモリ、８はクロック発生源、３はデー
タバス、４はウェイト信号、５はアドレスイネーブル信
号、６はデータイネーブル信号、７はクロック信号、９
はプロセッシングニレメン）（ＰＲ）、１０はＰＲの持
つ命令バッファ、１１は命令＊ｂ込み軒可フリップフロ
ップ、１２は相互接続ネットワークである。
Claims (2)
- （１） コントロールユニット（以下ＣＵ ） ト１
１１ａ個のプロセッシングエレメント（以下ＦＭ）から
成る並列処理計算機にお込て、Ｃ”Ｕはプログラムの全
体を保持し、プログラムはＰＥへの命令分配に関する情
報を含み、ＣＵは前記プログラムの実行時に、前記ＰＥ
への命令分配に関する情報による分配対象Ｐ８の指定に
基づいて、前記ＣＵの保持するプ′ログラムの部分をす
べてのＰＩ又は特定のグループに楓するＰＲ又は特定の
ＰＨへ分配でき、各ＰＢは同期型のＦＩＦＯ（Ｆｉｒｓ
ｔ Ｉｎ Ｆｉｒｓｔ ０ｕｔ）メモリとして構成され
た命令ノ（ソファを持ち、ＣＵから分配される命令は各
ＰＥの持つ前記命令）くソファに書き込まれ、この時す
べてのＰＲ（２）ＦＩＦＯトＬ、てノ命令バッファの１
つでも満（ｆｕｌｌ）状態になればその間ＣＵはすべて
のＰＲへの命令の分配を中止し、谷Ｐｇは）”Ｉｌｉ’
０としての前記命令ノ（ソファが空（ｅｍｐｔｙ）状態
ならばその間前記命令バッファからの命令の取り出しを
中止し、そして前記ＦＩＦＯとしての命令バッファが空
状態でなければ前記ＦＩＦＯとしての命令バッファよ抄
命令を堆り出して実行することを特徴とする並列計算機
方式。 - （２）各ＰＨへ分配されるプログラムは命令バッファの
大きさによって制限された、繰り返しの始まりの情報（
以下ループ命令）と終わりの情報（以下エンド命令）と
によって指定される命令列の繰夛返し奥行及び命令列の
繰り返し実行の多重ネスティングを含み、ＰＢは一番外
側のループ命令の実行以後は前記命令バッファよシデー
タを消却せずに堆り出すことによって命令列の繰り返し
実行を可能とし、エンド命令の実行かつ繰少返し終了条
件の成立によって命令列の縁り返し実行が終了し、かつ
前記命令列を含むよプ大きなｌｓ）返し命令列が存在し
ないとき、即ち一番外側の繰）返しが終了し友と龜、こ
の繰り返し命令列の全体を蛸令バッファより消却し、以
恢頗令バッファは通常の動作に戻ることを特徴とする特
許請求の魂１１１ｇ１項記載の並列計算機方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2890382A JPS58146952A (ja) | 1982-02-26 | 1982-02-26 | 並列計算機方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2890382A JPS58146952A (ja) | 1982-02-26 | 1982-02-26 | 並列計算機方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58146952A true JPS58146952A (ja) | 1983-09-01 |
Family
ID=12261363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2890382A Pending JPS58146952A (ja) | 1982-02-26 | 1982-02-26 | 並列計算機方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987005419A1 (fr) * | 1986-02-26 | 1987-09-11 | Hitachi, Ltd. | Ordinateur de traitement en simultane |
| JPH01102644A (ja) * | 1987-09-30 | 1989-04-20 | Internatl Business Mach Corp <Ibm> | パイプライン式処理装置 |
| JPH01133138A (ja) * | 1987-11-19 | 1989-05-25 | Hitachi Ltd | 並列計算機及びその制御方法 |
-
1982
- 1982-02-26 JP JP2890382A patent/JPS58146952A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987005419A1 (fr) * | 1986-02-26 | 1987-09-11 | Hitachi, Ltd. | Ordinateur de traitement en simultane |
| JPH01102644A (ja) * | 1987-09-30 | 1989-04-20 | Internatl Business Mach Corp <Ibm> | パイプライン式処理装置 |
| JPH01133138A (ja) * | 1987-11-19 | 1989-05-25 | Hitachi Ltd | 並列計算機及びその制御方法 |
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