JP7841925B2 - インバータ回路 - Google Patents

Description

本発明は、インバータ回路に関する。

二輪車等車載用のモータインバータ用の制御回路には、電源の周波数を所定に制御するインバータ出力回路が備えられている。例えば、特許文献１に開示された車載機器には、このようなインバータ出力回路が備えられており、インバータ出力回路のスイッチング素子のオンオフ制御は、ＣＰＵがインバータ駆動回路を介して行っている。

特開２０１８－０９８９５９号公報

ところで、ＣＰＵからインバータ駆動回路に入力される入力電圧（制御電圧）は、内部電源の電圧（基準電圧）よりも低くく設定されることがあった。このような場合には、内部電源とインバータ駆動回路との接続を介して貫通電流が流れてしまい、不用な消費電力が発生して、制御回路の効率低下に繋がり、制御回路が発熱するといった問題が生じる。

本発明はこのような事情に鑑みてなされたものであり、基準電圧を降圧してインバータ部に供給しインバータ部に生ずる貫通電流を低減することができるインバータ回路を提供することを目的とする。

上記目的を達成するため、本発明に係るインバータ回路（１）は、基準電圧（ＶＢ）に基づいて動作するモータ駆動用のインバータ回路（１）であって、降圧設定部（１０）と、インバータ部（２０）と、を備え、降圧設定部（１０）は、基準電圧（ＶＢ）を降圧設定した電圧（ＶＢＤ）をインバータ部（２０）に供給し、インバータ部（２０）は、Ｈｉサイドスイッチング素子（２０ａ）およびＬｏｗサイドスイッチング素子（２０ｂ）を有し、信号源（Ａ）から入力される入力電圧（ＶＡ）によりＨｉサイドスイッチング素子（２０ａ）およびＬｏｗサイドスイッチング素子（２０ｂ）をオンオフして降圧設定した電圧（ＶＢＤ）に基づく制御信号（ＶＢ１，ＶＢ２）を出力することを特徴とする。

本発明によれば、降圧設定部（１０）は、基準電圧（ＶＢ）を降圧設定した電圧（ＶＢＤ）をインバータ部（２０）に供給し、インバータ部（２０）は、Ｈｉサイドスイッチング素子（２０ａ）およびＬｏｗサイドスイッチング素子（２０ｂ）を有し、信号源（Ａ）から入力される入力電圧（ＶＡ）によりＨｉサイドスイッチング素子（２０ａ）およびＬｏｗサイドスイッチング素子（２０ｂ）をオンオフして降圧設定した電圧（ＶＢＤ）に基づく制御信号（ＶＢ１，ＶＢ２）を出力することにより、基準電圧（ＶＢ）を降圧してインバータ部（２０）に供給しインバータ部（２０）に生ずる貫通電流（ｉ１，ｉ２）を低減することができる。

降圧設定部（１０）は、降圧設定スイッチング素子（１１）を有し、降圧設定スイッチング素子（１１）をオンすることにより、降圧設定スイッチング素子（１１）の閾値電圧（ΔＶＤ）分、基準電圧（ＶＢ）を降圧設定した電圧（ＶＢＤ）をインバータ部（２０）に供給し、閾値電圧（ΔＶＤ）分、基準電圧（ＶＢ）を降圧設定した電圧（ＶＢＤ）をインバータ部（２０）に供給することができる。

降圧設定部（１０）は、基準電圧（ＶＢ）を降圧設定した電圧（ＶＢＤ）を第１インバータ部（２１）に供給し、第１インバータ部（２１）は、第１Ｈｉサイドスイッチング素子（２１ａ）および第１Ｌｏｗサイドスイッチング素子（２１ｂ）を有するとともに、信号源（Ａ）から入力される入力電圧（ＶＡ）により第１Ｈｉサイドスイッチング素子（２１ａ）および第１Ｌｏｗサイドスイッチング素子（２１ｂ）をオンオフして降圧設定した電圧（ＶＢＤ）に基づき信号源（Ａ）から入力される入力電圧（ＶＡ）と基準電圧（ＶＢ）との中間の電圧値にレベルシフトした第１制御信号（ＶＢ１）を出力し、第２インバータ部（２２）は、第２Ｈｉサイドスイッチング素子（２２ａ）および第２Ｌｏｗサイドスイッチング素子（２２ｂ）を有するとともに、第１制御信号（ＶＢ１）の入力により第２Ｈｉサイドスイッチング素子（２２ａ）および第２Ｌｏｗサイドスイッチング素子（２２ｂ）をオンオフし、第１制御信号（ＶＢ１）に基づく電圧（ＶＢＤ）に対して基準電圧（ＶＢ）の値までレベルシフトした第２制御信号（ＶＢ２）を出力することにより、第１インバータ部（２１）と第２インバータ部（２２）を介して信号源（Ａ）から入力される入力電圧（ＶＡ）を基準電圧（ＶＢ）の値までシフトした制御信号（ＶＢ２）を生成するとともに、基準電圧（ＶＢ）を降圧して第１インバータ部（２１）と第２インバータ部（２２）に供給し第１インバータ部（２１）と第２インバータ部（２２）に生ずる貫通電流（ｉ１，ｉ２）を低減することができる。

降圧設定部（１０）により降圧設定した電圧をＶＢＤ、入力電圧（ＶＡ）の最大出力をＶＡ_ＭＡＸ、第１Ｈｉサイドスイッチング素子（２１ａ）の閾値電圧をΔＶＰ１とした場合において、ＶＡ_ＭＡＸ＞ＶＢＤ－ΔＶＰ１の関係が成立することにより、降圧設定部（１０）により降圧設定した電圧（ＶＢＤ）から第１インバータ部（２１）の第１Ｈｉサイドスイッチング素子（２１ａ）の閾値電圧（ΔＶＰ１）を減算した電圧（ＶＢＤ－ΔＶＰ１＝ＶＢＤ´）を、入力電圧（ＶＡ）の最大出力（ＶＡ_ＭＡＸ）よりも小さくすることができ、第１インバータ部（２１）に生ずる貫通電流（ｉ１）を低減することができる。

基準電圧をＶＢ、第１インバータ部（２１）により出力された第１制御信号（ＶＢ１）に対応する電圧（ＶＢＤ）の最大出力をＶＢＤ_ＭＡＸ、第２Ｈｉサイドスイッチング素子（２２ａ）の閾値電圧をΔＶＰ２とした場合において、ＶＢＤ_ＭＡＸ＞ＶＢ－ΔＶＰ２の関係が成立することにより、基準電圧（ＶＢ）から第２インバータ部（２２）の第２Ｈｉサイドスイッチング素子（２２ａ）の閾値電圧（ΔＶＰ２）を減算した電圧（ＶＢ´）を、第１制御信号（ＶＢ１）に対応する電圧（ＶＢＤ）の最大出力（ＶＢ－ΔＶＰ２＝ＶＢＤ_ＭＡＸ）よりも小さくすることができ、第２インバータ部（２２）に生ずる貫通電流（ｉ２）を低減することができる。

第２Ｈｉサイドスイッチング素子（２２ａ）の閾値電圧（ΔＶＰ２）は、降圧設定スイッチング素子（１１）の閾値電圧（ΔＶＤ）よりも大きくすることにより、第１インバータ部（２１）により出力された第１制御信号（ＶＢ１）に対応する電圧（ＶＢＤ）の最大出力（ＶＢＤ_ＭＡＸ）を大きくすることができ、基準電圧（ＶＢ）から第２Ｈｉサイドスイッチング素子（２２ａ）の閾値電圧（ΔＶＰ２）を減算した電圧（ＶＢ´）を、確実に第１インバータ部（２１）により出力された第１制御信号（ＶＢ１）に対応する電圧（ＶＢＤ）の最大出力（ＶＢＤ_ＭＡＸ）よりも小さくすることができる。

第２Ｈｉサイドスイッチング素子（２２ａ）の相互コンダクタンスを、降圧設定スイッチング素子（１１）の相互コンダクタンスよりも小さくすることにより、第２Ｈｉサイドスイッチング素子（２２ａ）の閾値電圧（ΔＶＰ２）を、確実に降圧設定スイッチング素子（１１）の閾値電圧（ΔＶＤ）よりも大きくすることができる。

第２Ｈｉサイドスイッチング素子（２２ａ）の寸法を、降圧設定スイッチング素子（１１）の寸法よりも小さくすることにより、第２Ｈｉサイドスイッチング素子（２２ａ）の閾値電圧（ΔＶＰ２）を、確実に降圧設定スイッチング素子（１１）の閾値電圧（ΔＶＤ）よりも大きくすることができる。

寸法は、チャネル幅（Ｗ，ｗ）の寸法とすることができる。

第２Ｈｉサイドスイッチング素子（２２ａ）の不純物濃度を、降圧設定スイッチング素子（１１）の不純物濃度よりも低くすることにより、第２Ｈｉサイドスイッチング素子（２２ａ）の閾値電圧（ΔＶＰ２）を、確実に降圧設定スイッチング素子（１１）の閾値電圧（ΔＶＤ）よりも大きくすることができる。

第１Ｈｉサイドスイッチング素子（２１ａ）、第２Ｈｉサイドスイッチング素子（２２ａ）、および降圧設定スイッチング素子（１１）は、Ｐチャネル型ＭＯＳＦＥＴとすることことができる。

以上説明したように、本発明によれば、基準電圧を降圧してインバータ部に供給しインバータ部に生ずる貫通電流を低減することができる。

本発明のインバータ回路を含むモータ制御系の構成を示すブロック図である。 同インバータ回路の構成を示すブロック図である。 同インバータ回路の構成を示す回路図である。 同インバータ回路における外部信号源からの入力電圧と第１インバータ部における貫通電流の関係を示す図である。 同インバータ回路における第１制御信号に対応する電圧と第２インバータ部における貫通電流の関係を示す図である。 同インバータ回路のＰチャンネル型ＭＯＳＦＥＴの構成示す図で、（ａ）は、降圧設定部のＰチャンネル型ＭＯＳＦＥＴの構成を示す図、（ｂ）は、第２インバータ回路のＰチャンネル型ＭＯＳＦＥＴの構成を示す図である。 本発明の実施例１に係るインバータ回路における外部信号源からの入力電圧と第１インバータ部における貫通電流の関係を示す図である。 本発明の比較例１に係るインバータ回路の構成を拡大して示す回路図である。 本発明の比較例１に係るインバータ回路における外部信号源からの入力電圧と第１インバータ部における貫通電流の関係を示す図である。 本発明の実施例２に係るインバータ回路における第１制御信号に対応する電圧信号と第２インバータ部における貫通電流の関係を示す図である。 本発明の比較例２に係るインバータ回路における第１制御信号に対応する電圧信号と第２インバータ部における貫通電流の関係を示す図である。

本発明の実施形態を図面を参照して詳細に説明する。図１は、本発明のインバータ回路を含むモータ制御系の構成を示すブロック図、図２は、同インバータ回路の構成を示すブロック図、図３は、同インバータ回路の構成を示す回路図、図４は、同インバータ回路における外部信号源からの入力電圧と第１インバータ部における貫通電流の関係を示す図、図５は、同インバータ回路における第１制御信号に対応する電圧と第２インバータ部における貫通電流の関係を示す図、図６は、同インバータ回路のＰチャンネル型ＭＯＳＦＥＴの構成示す図である。

図１を参照して本発明のインバータ回路１を含むモータ制御系１００の構成の概要を説明すると、モータ制御系１００は、信号源Ａより詳しくは外部信号源Ａからの入力電圧ＶＡおよび内部電源Ｂからの基準となる電圧ＶＢ（以下、基準電圧ＶＢとする）に基づいて複数のインバータ回路１が制御信号をロジック回路Ｃおよびドライバ回路Ｄを介してモータ駆動用スイッチング回路Ｅに供給しモータＭの制御を行う構成となっている。外部信号源Ａは、例えばマクロコンピュータとすることができ、外部信号源Ａからは入力電圧ＶＡが矩形波のパルス信号として入力される。

図１乃至図３に示すように、インバータ回路１は、基準電圧ＶＢに基づいて動作するモータ駆動用のインバータ回路１であって、降圧設定部１０と、インバータ部２０と、を備え、降圧設定部１０は、基準電圧ＶＢを降圧設定した電圧ＶＢＤをインバータ部２０に供給し、インバータ部２０は、Ｈｉサイドスイッチング素子２０ａおよびＬｏｗサイドスイッチング素子２０ｂを有し、信号源Ａから入力される入力電圧ＶＡによりＨｉサイドスイッチング素子２０ａおよびＬｏｗサイドスイッチング素子２０ｂをオンオフして降圧設定した電圧ＶＢＤに基づく制御信号ＶＢ１，ＶＢ２を生成して出力することができる。

インバータ部２０は、第１インバータ部２１と、第２インバータ部２２と、を備えている。また、Ｈｉサイドスイッチング素子２０ａは、第１Ｈｉサイドスイッチング素子２１ａおよび第２Ｈｉサイドスイッチング素子２２ａを備え、Ｌｏｗサイドスイッチング素子２０ｂは、第１Ｌｏｗサイドスイッチング素子２１ｂおよび第２Ｌｏｗサイドスイッチング素子２２ｂを備えている。インバータ回路１は、第１接続ラインＬ１乃至第５接続ラインＬ５を有している。

第１接続ラインＬ１は、内部電源Ｂと接続されて基準電圧ＶＢが供給される接続ラインである。基準電圧ＶＢは、第１接続ラインＬ１を介して一定の電圧で供給される。第２接続ラインＬ２は、第１接続ラインＬ１と相互に並行するように設けられた接続ラインである。

第３接続ラインＬ３は、第１接続ラインＬ１から分岐しつつ第１接続ラインＬ１と第２接続ラインＬ２とを結ぶように設けられた接続ラインである。第３接続ラインＬ３には、降圧設定部１０および第１インバータ部２１が相互に直列に接続されている。第３接続ラインＬ３は、接続ラインＬ３１，Ｌ３２，Ｌ３３，Ｌ３４および分岐ラインＬ３１´を含んでいる。

第４接続ラインＬ４は、第１接続ラインＬ１から分岐しつつ第１接続ラインＬ１と第２接続ラインＬ２とを結ぶように設けられた接続ラインであり、第３接続ラインＬ３と並行して設けられている。第４接続ラインＬ４は、接続ラインＬ４３，Ｌ４４を含んでいる。第４接続ラインＬ４には、第２インバータ部２２が接続されている。第１インバータ部２１と第２インバータ部２２は、第３接続ラインＬ３および第４接続ラインＬ４を介して並列に配置されている。第５接続ラインＬ５は、並列に配置される第１インバータ部２１の中点２１Ａと第２インバータ部２２のゲート電極３１ａａ，３１ｂａ側とを接続する接続ラインである。

降圧設定部１０は、基準電圧ＶＢを降圧設定した電圧ＶＢＤを第１インバータ部２１に供給することができる。より詳しくは、降圧設定部１０は、内部電源Ｂからの基準電圧ＶＢを降圧設定した電圧ＶＢＤを第１インバータ部２１に供給することができる。降圧設定部１０は、降圧設定スイッチング素子１１を有し、降圧設定スイッチング素子１１をオンすることにより、降圧設定スイッチング素子１１の閾値電圧ΔＶＤ分、基準電圧ＶＢを降圧設定した電圧ＶＢＤをインバータ部２０に供給することができる。

更に詳しくは、降圧設定部１０は、降圧設定スイッチング素子１１を有しており、降圧設定スイッチング素子１１をオンすることにより、数１に示すように、降圧設定スイッチング素子１１の閾値電圧ΔＶＤ分詳しくはゲート閾値電圧ΔＶＤ分（以下、ゲート閾値電圧は、単に閾値電圧とする）、基準電圧ＶＢを降圧設定した電圧ＶＢＤを第１インバータ部２１に供給することができる（閾値電圧ΔＶＤは正確には閾値電圧ΔＶＤの絶対値とする）。降圧設定スイッチング素子１１は、Ｐチャネル型ＭＯＳＦＥＴとすることができる。

[数１]
ＶＢＤ＝ＶＢ－｜ΔＶＤ｜

すなわち、降圧設定スイッチング素子１１は、ゲート電極１１ａ、ソース電極１１ｂ、およびドレイン電極１１ｃを有しており、ゲート電極１１ａとドレイン電極１１ｂが接続されている。降圧設定スイッチング素子１１は、所定の閾値電圧ΔＶＤが設定されている。

ゲート電極１１ａには、ゲート電圧ＶＧＤが入力される。つまり、入力されたゲート電圧ＶＧＤが、ソース電極１１ｂの入力電圧ＶＢつまり基準電圧ＶＢから閾値電圧ΔＶＤを減算した電圧ＶＢＤ以下のときに降圧設定スイッチング素子１１がオンとなり、ソース電極１１ｂとドレイン電極１１ｃとの間に所定の電流が流れる。ソース電極１１ｂには、内部電源Ｂからの基準電圧ＶＢがソース電圧として入力され、ドレイン電極１１ｃからは、基準電圧ＶＢを降圧設定した電圧ＶＢＤがドレイン電圧として出力される。

ゲート電極１１ａには、ドレイン電極１１ｃと第２インバータ部２２とを接続する接続ラインＬ３１からの分岐ラインＬ３１´が接続されている。つまり、ゲート電極１１ａとドレイン電極１１ｂは、分岐ライン３１´を介して接続されている。そして、ゲート電極１１ａには、分岐ラインＬ３１´を介してドレイン電極１１ｃからの電圧がゲート電圧ＶＧＤとして入力され、ドレイン電極１１ｃから出力され第２インバータ部２２に供給される電圧すなわち降圧設定した電圧ＶＢＤは、数１の如く降圧設定スイッチング素子１１の閾値電圧ΔＶＤ分、基準電圧ＶＢを降圧設定した電圧となる。なお、本実施形態においては、例えば、基準電圧ＶＢを５Ｖ、閾値電圧ΔＶＤを１．１Ｖ、降圧設定した電圧ＶＢＤを３．９Ｖとすることができる。

第１インバータ部２１は、第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂを有するとともに、信号源Ａから入力される入力電圧ＶＡにより第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂをオンオフして降圧設定した電圧ＶＢＤに基づき信号源Ａから入力される入力電圧ＶＡと基準電圧ＶＢとの中間の電圧値にレベルシフトした第１制御信号ＶＢ１を生成して出力し、第２インバータ部２２は、第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂを有するとともに、第１制御信号ＶＢ１の入力により第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂをオンオフし、第１制御信号ＶＢ１に基づく電圧ＶＢＤに対して基準電圧ＶＢの値までレベルシフトした第２制御信号ＶＢ２を生成して出力することができる（入力電圧ＶＡと基準電圧ＶＢとの中間の電圧値は、入力電圧ＶＡと基準電圧ＶＢとの中央値に限定されない）。

より詳しくは、第１インバータ部２１は、ハーフブリッジのＣＭＯＳで構成されており、第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂを有している。第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂは、直列接続されている。第１インバータ部２１は、外部信号源Ａから入力される入力電圧ＶＡにより第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂをオンオフして基準電圧ＶＢ（より詳しくは電圧ＶＢＤ）に基づく第１制御信号ＶＢ１を生成して出力することができる。第１Ｈｉサイドスイッチング素子２１ａは、Ｐチャネル型ＭＯＳＦＥＴとすることができる。

すなわち、第１Ｈｉサイドスイッチング素子２１ａは、ゲート電極２１ａａ、ソース電極２１ａｂ、およびドレイン電極２１ａｃを有しており、所定の閾値電圧ΔＶＰ１より詳しくはゲート閾値電圧ΔＶＰ１（以下、ゲート閾値電圧は、単に閾値電圧とする）が設定されている（閾値電圧ΔＶＰ１は正確には閾値電圧ΔＶＰ１の絶対値とする）。ゲート電極２１ａａには、外部信号源Ａからの入力電圧ＶＡがゲート電圧ＶＡとして入力される。

つまり、入力されたゲート電圧ＶＡが、降圧設定した電圧ＶＢＤつまり第１Ｈｉサイドスイッチング素子２１ａのソース電極２１ａｂの入力電圧ＶＢＤ（ソース電圧）から第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１を減算した電圧ＶＢＤ´よりも小さいときに第１Ｈｉサイドスイッチング素子２１ａがオンとなり、ソース電極２１ａｂとドレイン電極２１ａｃとの間に所定の電流が流れる。ソース電極２１ａｂには、接続ラインＬ３１を介して降圧設定した電圧ＶＢＤ（ソース電圧）が入力され、ドレイン電極２１ａｃからは、第１制御信号ＶＢ１に対応する電圧として降圧設定した電圧ＶＢＤ（ドレイン電圧）が出力される。

[数２]
ＶＢＤ´＝ＶＢＤ－｜ΔＶＰ１｜

第１Ｌｏｗサイドスイッチング素子２１ｂは、Ｎチャネル型ＭＯＳＦＥＴとすることができる。すなわち、第１Ｌｏｗサイドスイッチング素子２１ｂは、ゲート電極２１ｂａ、ドレイン電極２１ｂｂ、およびソース電極２１ｂｃを有しており、所定の閾値電圧ΔＶＮ１より詳しくはゲート閾値電圧ΔＶＮ１（以下、ゲート閾値電圧は、単に閾値電圧とする）が設定されている（閾値電圧ΔＶＮ１は正確には閾値電圧ΔＶＮ１の絶対値とする）。

ゲート電極２１ｂａには、接続ラインＬ３２を介して、外部信号源Ａからの入力電圧ＶＡがゲート電圧ＶＡとして入力される。つまり、入力されたゲート電圧ＶＡが閾値電圧ΔＶＮ１よりも大きいときに第１Ｌｏｗサイドスイッチング素子２１ｂがオンとなり、ドレイン電極２１ｂｂとソース電極２１ｂｃとの間に所定の電流が流れる。なお、第１Ｌｏｗサイドスイッチング素子２１ｂのドレイン電極２１ｂｂは、接続ラインＬ３３を介して第１Ｈｉサイドスイッチング素子２１ａのドレイン電極２１ａｃと接続し、第１Ｌｏｗサイドスイッチング素子２１ｂのソース電極２１ｂｃは、接続ラインＬ３４を介して第２接続ラインＬ２と接続している。

ここで、第１インバータ部２１においては、第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂがいずれもオンのときであって、電圧ＶＢＤ´が、外部信号源Ａからの入力電圧ＶＡつまりゲート電圧ＶＡよりも大きいときに第１Ｈｉサイドスイッチング素子２１ａから第１Ｌｏｗサイドスイッチング素子２１ｂに多大な貫通電流ｉ１が流れることがある。

一方、電圧ＶＢＤ´が、外部信号源Ａからの入力電圧ＶＡつまりゲート電圧ＶＡよりも小さい場合には、貫通電流ｉ１は、第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂがいずれもオンであったとしても低減されることとなる。

図４に示すように、電圧ＶＢＤ´が、入力電圧ＶＡの最大出力ＶＡ_ＭＡＸよりも小さくなるように、降圧設定部１０による降圧設定および閾値電圧ΔＶＰ１が設定されることとすれば、貫通電流ｉ１が確実に低減される領域が形成されることとなる。

このため、本実施形態にあっては、数３に示すように、電圧ＶＢＤ´が、入力電圧ＶＡの最大出力ＶＡ_ＭＡＸよりも小さくなるように、降圧設定部１０による降圧設定および閾値電圧ΔＶＰ１が設定されることとしている（降圧設定部１０により降圧設定した電圧をＶＢＤ、入力電圧ＶＡの最大出力をＶＡ_ＭＡＸ、第１Ｈｉサイドスイッチング素子２１ａの閾値電圧をΔＶＰ１とした場合において、ＶＡ_ＭＡＸ＞ＶＢＤ－ΔＶＰ１の関係が成立することが好ましい）。

[数３]
ＶＡ_ＭＡＸ＞ＶＢＤ－ΔＶＰ１
ＶＢＤ－ΔＶＰ１＝ＶＢＤ´

このように、電圧ＶＢＤ´が、入力電圧ＶＡの最大出力ＶＡ_ＭＡＸよりも小さくなるように降圧設定および閾値電圧ΔＶＰ１が設定されることにより、図４に示すように、入力電圧ＶＡが、電圧ＶＢＤ´よりも大きくなる入力電圧ＶＡの領域Ｆを確実に形成することができ、第１インバータ部２１に生ずる貫通電流ｉ１を低減することができる。

図４においては、貫通電流ｉ１が発生する入力電圧ＶＡの領域Ｆ´は、第１Ｌｏｗサイドスイッチング素子２１ｂの閾値電圧ΔＶＮ１から、電圧ＶＢＤ´に至る範囲であり、貫通電流ｉ１が低減される入力電圧ＶＡの領域Ｆは、電圧ＶＢＤ´から、入力電圧ＶＡの最大出力ＶＡ_ＭＡＸに至る範囲である。入力電圧ＶＡが閾値電圧ΔＶＮ１以下で第１Ｈｉサイドスイッチング素子２１ａがオン、第１Ｌｏｗサイドスイッチング素子２１ｂがオフの領域Ｆ´´についても貫通電流ｉ１が低減されることとなる。なお、本実施形態においては、例えば、入力電圧の最大出力ＶＡ_ＭＡＸを３．３Ｖ、第１制御信号ＶＢ１に基づく電圧すなわち電圧ＶＢＤを３．９Ｖ、第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１を１．２Ｖ、第１Ｌｏｗサイドスイッチング素子２１ｂの閾値電圧ΔＶＮ１を１．２Ｖ、降圧設定した電圧ＶＢＤから第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１を減算した電圧ＶＢＤ´を２．７Ｖとすることができる。

第２インバータ部２２は、ハーフブリッジのＣＭＯＳで構成されており、第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂを有している。第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂは、直列接続されている。第２インバータ部２２は、第５接続ラインＬ５を介して第１インバータ部２１の中点２１Ａと接続されており、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤを入力することができる。

つまり、第２インバータ部２２は、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤつまり降圧設定した電圧ＶＢＤにより第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂをオンオフして第１制御信号ＶＢ１に基づく電圧ＶＢＤに対して基準電圧ＶＢの値までレベルシフトした第２制御信号ＶＢ２をを生成して出力することができる。第２Ｈｉサイドスイッチング素子２２ａは、Ｐチャネル型ＭＯＳＦＥＴとすることができる。

すなわち、第２Ｈｉサイドスイッチング素子２２ａは、ゲート電極２２ａａ、ソース電極２２ａｂ、およびドレイン電極２２ａｃを有しており、所定の閾値電圧ΔＶＰ２より詳しくはゲート閾値電圧ΔＶＰ２（以下、ゲート閾値電圧は、単に閾値電圧とする）が設定されている（閾値電圧ΔＶＰ２は正確には閾値電圧ΔＶＰ２の絶対値とする）。ゲート電極２２ａａには、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤがゲート電圧ＶＢＤとして入力される。

つまり、入力されたゲート電圧ＶＢＤが、基準電圧ＶＢつまり第２Ｈｉサイドスイッチング素子２２ａのソース電極２２ａｂの入力電圧ＶＢ（ソース電圧）から第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を減算した電圧ＶＢ´よりも小さいときに第２Ｈｉサイドスイッチング素子２２ａがオンとなり、ソース電極２２ａｂとドレイン電極２２ａｃとの間に所定の電流が流れる。ソース電極２２ａｂには、接続ラインＬ４を介して基準電圧ＶＢ（ソース電圧）が入力され、ドレイン電極２２ａｃからは、第２制御信号ＶＢ２に対応する電圧として基準電圧ＶＢ（ドレイン電圧）が出力される。

[数４]
ＶＢ´＝ＶＢ－｜ΔＶＰ２｜

第２Ｌｏｗサイドスイッチング素子２２ｂは、Ｎチャネル型ＭＯＳＦＥＴとすることができる。すなわち、第２Ｌｏｗサイドスイッチング素子２２ｂは、ゲート電極２２ｂａ、ドレイン電極２２ｂｂ、およびソース電極２２ｂｃを有しており、所定の閾値電圧ΔＶＮ２より詳しくはゲート閾値電圧ΔＶＮ１（以下、ゲート閾値電圧は、単に閾値電圧とする）が設定されている（閾値電圧ΔＶＮ２は正確には閾値電圧ΔＶＮ２の絶対値とする）。ゲート電極２２ｂａには、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤがゲート電圧ＶＢＤとして入力される。

つまり、入力されたゲート電圧ＶＢＤが閾値電圧ΔＶＮ２よりも大きいときに第２Ｌｏｗサイドスイッチング素子２２ｂがオンとなり、ドレイン電極２２ｂｂとソース電極２２ｂｃとの間に所定の電流が流れる。なお、第２Ｌｏｗサイドスイッチング素子２２ｂのドレイン電極２２ｂｂは、接続ラインＬ４３を介して第２Ｈｉサイドスイッチング素子２２ａのドレイン電極２２ａｃと接続し、第２Ｌｏｗサイドスイッチング素子２２ｂのソース電極２２ｂｃは、接続ラインＬ４４を介して第２接続ラインＬ２と接続している。

ここで、第２インバータ部２２においては、第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂがいずれもオンのときであって、電圧ＶＢ´が、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤつまりゲート電圧ＶＢＤよりも大きいときに第２Ｈｉサイドスイッチング素子２２ａから第２Ｌｏｗサイドスイッチング素子２２ｂに多大な貫通電流ｉ２が流れることがある。

一方、貫通電流ｉ２は、電圧ＶＢ´が、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤつまりゲート電圧ＶＢＤよりも小さい場合には、第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂがいずれもオンであったとしても低減されることとなる。

図５に示すように、電圧ＶＢ´が、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸよりも小さくなるように、降圧設定部１０による降圧設定および閾値電圧ΔＶＰ２が設定されることとすれば、貫通電流ｉ２が確実に低減される領域が形成されることとなる。

このため、本実施形態にあっては、数５に示すように、電圧ＶＢ´が、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸよりも小さくなるように、降圧設定部１０による降圧設定および閾値電圧ΔＶＰ２が設定されることとしている（基準電圧をＶＢ、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力をＶＢＤ_ＭＡＸと、第２Ｈｉサイドスイッチング素子２１ａの閾値電圧をΔＶＰ２とした場合において、ＶＢＤ_ＭＡＸ＞ＶＢ－ΔＶＰ２の関係が成立することが好ましい）。

[数５]
ＶＢＤ_ＭＡＸ＞ＶＢ－ΔＶＰ２
ＶＢ－ΔＶＰ２＝ＶＢ´

このように、電圧ＶＢ´が、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸよりも小さくなるように降圧設定および閾値電圧ΔＶＰ２が設定されることにより、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤが、電圧ＶＢ´よりも大きくなる領域Ｇを確実に形成することができ、第２インバータ部２２に生ずる貫通電流ｉ２を低減することができる。

図５においては、貫通電流ｉ２が発生する電圧ＶＢＤの領域Ｇ´は、第２Ｌｏｗサイドスイッチング素子２２ｂの閾値電圧ΔＶＮ２から、電圧ＶＢ´に至る範囲であり、貫通電流ｉ２が低減される電圧ＶＢＤの領域Ｇは、電圧ＶＢ´から、電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸに至る範囲である。なお、第１インバータ部２１からの第１制御信号ＶＢ１に対応する電圧ＶＢＤが閾値電圧ΔＶＮ２以下で第２Ｈｉサイドスイッチング素子２２ａがオン、第２Ｌｏｗサイドスイッチング素子２２ｂがオフの領域Ｇ´´についても貫通電流ｉ２が低減されることとなる。なお、本実施形態においては、例えば、第１の制御信号ＶＢ１に基づく電圧の最大出力ＶＢＤ_ＭＡＸを３．９Ｖ、第２制御信号ＶＢ２に基づく電圧すなわち基準電圧ＶＢを５Ｖ、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を１．３Ｖ、第２Ｌｏｗサイドスイッチング素子２２ｂの閾値電圧ΔＶＮ２を１．３Ｖ、基準電圧ＶＢから第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を減算した電圧ＶＢ´を３．７Ｖとすることができる。

ここで、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２は、降圧設定スイッチング素子１１の閾値電圧ΔＶＤよりも大きくすることが好ましい。

すなわち、本実施形態にあっては、降圧設定部１０を設けることにより、降圧設定部１０を設けない場合に対して、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸが低下することとなり、第２インバータ部２２においては、貫通電流ｉ２が発生し易い状態となる。しかしながら、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を、降圧設定スイッチング素子１１の閾値電圧ΔＶＤよりも大きくすることにより（降圧設定スイッチング素子１１の閾値電圧ΔＶＤを、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２よりも小さくすることにより）、閾値電圧ΔＶＰ２と閾値電圧ΔＶＤを等しくする場合等に対して、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸを大きくすることができる。これにより、電圧ＶＢ´を、確実に第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸよりも小さくすることができる。

また、降圧設定スイッチング素子１１と第２Ｈｉサイドスイッチング素子２２ａのチャネル部１１ｄ，２２ａｄに注入される不純物濃度（Ｎ－濃度）を同等とした場合、図６に示すように、第２Ｈｉサイドスイッチング素子２２ａの寸法を、降圧設定スイッチング素子１１の寸法よりも小さくすることが好ましい（なお、不純物濃度（Ｎ－濃度）とは、素子１１，２２ａのチャネル部１１ｄ，２２ａｄの単位容量当たりの不純物の量である）。この寸法は、チャネル幅Ｗ，ｗの寸法とすることができる。

言い換えると、降圧設定スイッチング素子１１と第２Ｈｉサイドスイッチング素子２２ａの寸法を同等とした場合、第２Ｈｉサイドスイッチング素子２２ａのチャネル部２２ａｄの不純物濃度（Ｎ－濃度）を、降圧設定スイッチング素子１１のチャネル部１１ｄの不純物濃度（Ｎ－濃度）よりも低くすることが好ましい。

すなわち、降圧設定スイッチング素子１１と第２Ｈｉサイドスイッチング素子２２ａの注入される不純物濃度（Ｎ－濃度）を同等として、第２Ｈｉサイドスイッチング素子２２のチャネル幅Ｗの寸法を、降圧設定スイッチング素子１１のチャネル幅ｗの寸法よりも小さくすることにより、第２Ｈｉサイドスイッチング素子２２の閾値電圧ΔＶＰ２を、確実に降圧設定スイッチング素子の閾値電圧ΔＶＤよりも大きくすることができる。

言い換えると、降圧設定スイッチング素子１１と第２Ｈｉサイドスイッチング素子２２ａの寸法を同等として、第２Ｈｉサイドスイッチング素子２２の不純物濃度（Ｎ－濃度）を、降圧設定スイッチング素子１１の不純物濃度（Ｎ－濃度）よりも低くすることにより、第２Ｈｉサイドスイッチング素子２２の閾値電圧ΔＶＰ２を、確実に降圧設定スイッチング素子の閾値電圧ΔＶＤよりも大きくすることができる。

他の側面から見ると、第２Ｈｉサイドスイッチング素子２２ａの相互コンダクタンス（ｇｍ）を、降圧設定スイッチング素子１１の相互コンダクタンス（ｇｍ）よりも小さくすることが好ましく、これにより、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を、確実に降圧設定スイッチング素子の閾値電圧ΔＶＤよりも大きくすることができる。

つまり、上記のように、第２Ｈｉサイドスイッチング素子２２ａのチャネル幅Ｗの寸法を、降圧設定スイッチング素子１１のチャネル幅ｗの寸法よりも小さくすることにより、または、第２Ｈｉサイドスイッチング素子２２ａの不純物濃度（Ｎ－濃度）を、降圧設定スイッチング素子１１の不純物濃度（Ｎ－濃度）よりも低くすることにより、降圧設定スイッチング素子１１の閾値電圧ΔＶＤを第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２よりも下げることができる。

これは、降圧設定スイッチング素子１１の相互コンダクタンス（ｇｍ）が相対的に大きくなって電流駆動能力が相対的に上り、第２Ｈｉサイドスイッチング素子２２ａと降圧設定スイッチング素子１１で同じゲート電圧としたときに、相対的に大きいチャネル幅ｗの寸法で相互コンダクタンス（ｇｍ）も相対的に大きい降圧設定スイッチング素子１１の方が流れる電流が多くなるからである。言い換えると、同じ電流を流す場合に相対的に大きいチャネル幅ｗの寸法で相互コンダクタンス（ｇｍ）も相対的に大きい降圧設定スイッチング素子１１の方がゲート電圧を低くすることができるからである。

[実施例１]
次に、本発明の実施例１を図７に基づいて説明する。本発明の実施例１は、降圧設定部１０および第１インバータ部２１の例であり、基準電圧ＶＢを５Ｖ、降圧設定スイッチング素子１１の閾値電圧ΔＶＤを通常の１．２Ｖよりも０．１Ｖ小さい１．１Ｖ、降圧設定した電圧ＶＢＤを３．９Ｖ、第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１および第１Ｌｏｗサイドスイッチング素子２１ｂの閾値電圧ΔＶＮ１を通常の閾値電圧と同じ１．２Ｖ、外部信号源Ａからの入力電圧ＶＡの最大出力ＶＡ_ＭＡＸを３．３Ｖとした例を示している。なお、基準電圧ＶＢは、５Ｖ一定で供給される。

本実施例１は、第１Ｌｏｗサイドスイッチング素子２１ｂの閾値電圧１．２Ｖから、降圧設定した電圧３．９Ｖから第１Ｈｉサイドスイッチング素子２１ａの閾値電圧１．２を減算した電圧２．７Ｖに至る範囲（領域Ｆ´）においては、貫通電流ｉ１が発生するものの、降圧設定した電圧３．９Ｖから第１Ｈｉサイドスイッチング素子２１ａの閾値電圧１．２Ｖを減算した電圧２．７Ｖから、入力電圧ＶＡの最大出力３．３Ｖに至る範囲（領域Ｆ）においては、貫通電流ｉ１が低減される結果となっている。

[比較例１]
次に、本発明の比較例１を図８および図９に基づいて説明する。本発明の比較例１は、降圧設定部１０を設けていないインバータ回路１の第１インバータ部２１の例であり、基準電圧ＶＢ（実施例１の降圧設定した電圧ＶＢＤに相当）を５Ｖ、第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１および第１Ｌｏｗサイドスイッチング素子２１ｂの閾値電圧ΔＶＮ１を通常の閾値電圧と同じ１．２Ｖ、外部信号源Ａからの入力電圧ＶＡの最大出力を３．３Ｖとした例を示している。

本比較例１においては、基準電圧５Ｖから第１Ｈｉサイドスイッチング素子２１ａの閾値電圧１．２Ｖを減算した電圧３．８Ｖが、外部信号源Ａからの入力電圧ＶＡの最大出力３．３Ｖよりも大きく貫通電流ｉ１が低減される入力電圧ＶＡの領域Ｆが形成されない結果となっている。

[実施例２]
次に、本発明の実施例２を図１０に示す。本発明の実施例２は、実施例１に続く第２インバータ部２２の例であり、基準電圧ＶＢを５Ｖ、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２および第２Ｌｏｗサイドスイッチング素子２２ｂの閾値電圧ΔＶＮ２を通常の閾値電圧よりも０．１Ｖ大きい１．３Ｖ（降圧設定スイッチング素子１１の閾値電圧ΔＶＤよりも０．２Ｖ大きい）、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸを３．９Ｖとした例を示している。なお、基準電圧ＶＢは、５Ｖ一定で供給される。

本実施例２は、第２Ｌｏｗサイドスイッチング素子２２ｂの閾値電圧１．３Ｖから、基準電圧５Ｖから閾値電圧１．３を減算した電圧３．７Ｖに至る範囲（領域Ｇ´）においては、貫通電流ｉ２が発生するものの、基準電圧５Ｖから、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧１．３Ｖを減算した電圧３．７Ｖから、電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸの３．９Ｖに至る範囲（領域Ｇ´）においては、貫通電流ｉ２が低減される結果となっている。

[比較例２]
次に、本発明の比較例２を図１１に基づいて説明する。本発明の比較例２は、実施例２において、降圧設定スイッチング素子１１の閾値電圧ΔＶＤおよび第２Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ２のいずれも１．２Ｖと同等とした例を示している。

本比較例２においては、基準電圧５Ｖから第２Ｈｉサイドスイッチング素子２２ａの閾値電圧１．２Ｖを減算した電圧が３．８Ｖとなるとともに、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力も３．８Ｖとなり、電圧ＶＢＤの最大出力３．８Ｖと基準電圧５Ｖから第２Ｈｉサイドスイッチング素子２２ａの閾値電圧１．２Ｖを減算した電圧３．８Ｖが等しく貫通電流ｉ２が低減される電圧ＶＢＤの領域Ｇが形成されない結果となっている。

以上説明したように、本発明によれば、降圧設定部１０は、基準電圧ＶＢを降圧設定した電圧ＶＢＤをインバータ部２０に供給し、インバータ部２０は、Ｈｉサイドスイッチング素子２０ａおよびＬｏｗサイドスイッチング素子２０ｂを有し、信号源Ａから入力される入力電圧ＶＡによりＨｉサイドスイッチング素子２０ａおよびＬｏｗサイドスイッチング素子２０ｂをオンオフして降圧設定した電圧ＶＢＤに基づき信号源Ａから入力される入力電圧ＶＡと基準電圧ＶＢとの中間の電圧値ＶＢＤにレベルシフトした制御信号ＶＢ１，ＶＢ２を出力することにより、基準電圧ＶＢを降圧してインバータ部２０に供給しインバータ部２０に生ずる貫通電流ｉ１，ｉ２を低減することができる。

また、降圧設定部１０は、降圧設定スイッチング素子１１を有し、降圧設定スイッチング素子１１をオンすることにより、降圧設定スイッチング素子１１の閾値電圧ΔＶＤ分、基準電圧ＶＢを降圧設定した電圧ＶＢＤをインバータ部２０に供給し、閾値電圧ΔＶＤ分、基準電圧ＶＢを降圧設定した電圧ＶＢＤをインバータ部２０に供給することができる。

更に、降圧設定部１０は、基準電圧ＶＢを降圧設定した電圧ＶＢＤを第１インバータ部２１に供給し、第１インバータ部２１は、第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂを有するとともに、信号源Ａから入力される入力電圧ＶＡにより第１Ｈｉサイドスイッチング素子２１ａおよび第１Ｌｏｗサイドスイッチング素子２１ｂをオンオフして降圧設定した電圧ＶＢＤに基づき信号源Ａから入力される入力電圧ＶＡと基準電圧ＶＢとの中間の電圧値にレベルシフトした第１制御信号ＶＢ１を出力し、第２インバータ部２２は、第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂを有するとともに、第１制御信号ＶＢ１の入力により第２Ｈｉサイドスイッチング素子２２ａおよび第２Ｌｏｗサイドスイッチング素子２２ｂをオンオフし、第１制御信号ＶＢ１に基づく電圧ＶＢＤに対して基準電圧ＶＢの値までレベルシフトした第２制御信号ＶＢ２を出力することにより、第１インバータ部２１と第２インバータ部２２を介して信号源Ａから入力される入力電圧ＶＡを基準電圧ＶＢの値までシフトした制御信号ＶＢ２を生成するとともに、基準電圧ＶＢを降圧して第１インバータ部２１と第２インバータ部２２に供給し第１インバータ部２１と第２インバータ部２２に生ずる貫通電流ｉ１，ｉ２を低減することができる。

更にまた、降圧設定部１０により降圧設定した電圧をＶＢＤ、入力電圧ＶＡの最大出力をＶＡ_ＭＡＸ、第１Ｈｉサイドスイッチング素子２１ａの閾値電圧をΔＶＰ１とした場合において、ＶＡ_ＭＡＸ＞ＶＢＤ－ΔＶＰ１の関係が成立することにより、降圧設定部１０により降圧設定した電圧ＶＢＤから第１インバータ部２１の第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１を減算した電圧ＶＢＤ´を、入力電圧ＶＡの最大出力ＶＡ_ＭＡＸよりも小さくすることができ、第１インバータ部２１に生ずる貫通電流ｉ１を低減することができる。

また更に、基準電圧をＶＢ、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力をＶＢＤ_ＭＡＸ、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧をΔＶＰ２とした場合において、ＶＢＤ_ＭＡＸ＞ＶＢ－ΔＶＰ２の関係が成立することにより、基準電圧ＶＢから第２インバータ部２２の第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を減算した電圧ＶＢ´を、第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸよりも小さくすることができ、第２インバータ部２２に生ずる貫通電流ｉ２を低減することができる。

また、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２は、降圧設定スイッチング素子１１の閾値電圧ΔＶＤよりも大きくすることにより、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸを大きくすることができ、基準電圧ＶＢから第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を減算した電圧ＶＢ´を、確実に第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧ＶＢＤの最大出力ＶＢＤ_ＭＡＸよりも小さくすることができる。

更に、第２Ｈｉサイドスイッチング素子２２ａの相互コンダクタンスを、降圧設定スイッチング素子１１の相互コンダクタンスよりも小さくすることにより、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を、確実に降圧設定スイッチング素子１１の閾値電圧ΔＶＤよりも大きくすることができる。

更にまた、第２Ｈｉサイドスイッチング素子２２ａの寸法を、降圧設定スイッチング素子１１の寸法よりも小さくすることにより、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を、確実に降圧設定スイッチング素子１１の閾値電圧ΔＶＤよりも大きくすることができる。

また更に、第２Ｈｉサイドスイッチング素子２２ａの不純物濃度（Ｎ－濃度）を、降圧設定スイッチング素子１１の不純物濃度（Ｎ－濃度）よりも低くすることにより、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を、確実に降圧設定スイッチング素子１１の閾値電圧ΔＶＤよりも大きくすることができる。

なお、本発明は上述した実施形態に限定されることなく発明の要旨を変更しない範囲において種々の変形実施、応用実施が可能であることは勿論である。

すなわち、上述した実施形態にあっては、降圧設定部１０は、降圧設定スイッチング素子１１をオンすることにより、降圧設定スイッチング素子１１の閾値電圧ΔＶＤ分、基準電圧ＶＢを降圧設定した電圧ＶＢＤをインバータ部２０に供給することとしているが、降圧設定スイッチング素子１１に代えて各種の抵抗やその他の手段により基準電圧ＶＢを降圧設定することとしても所要の効果を奏することができる。

また、上述した実施形態にあっては、降圧設定部１０により降圧設定した電圧ＶＢＤから第１インバータ部２１の第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１を減算した電圧ＶＢ´が、入力電圧ＶＡの最大出力ＶＡ_ＭＡＸよりも小さくなるように、降圧設定部１０による降圧設定および第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１が設定されているが、降圧設定部１０のみにより設定した電圧ＶＢＤから第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１を減算した電圧ＶＢ´が、入力電圧ＶＡの最大出力ＶＡ_ＭＡＸよりも小さくなるようにすることとしてもよい。

すなわち、降圧設定した電圧ＶＢＤから第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ１を減算した電圧ＶＢＤ´が、入力電圧ＶＡの最大出力ＶＡ_ＭＡＸよりも小さくなるように、少なくとも降圧設定部１０による降圧設定がされていることとすれば所要の効果を奏することができる。

更に、上述した実施形態にあっては、基準電圧ＶＢから第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を減算した電圧ＶＢ´が、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧の最大出力ＶＢＤ_ＭＡＸよりも小さくなるように、降圧設定部１０による降圧設定および第２Ｈｉサイドスイッチング素子３１ａの閾値電圧ΔＶＰ２が設定されているが、降圧設定部１０による降圧設定のみにより基準電圧ＶＢから第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を減算した電圧ＶＢ´が、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧の最大出力ＶＢＤ_ＭＡＸよりも小さくなるようにすることとしてもよい。

すなわち、基準電圧ＶＢから第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＶＰ２を減算した電圧ＶＢ´が、第１インバータ部２１により出力された第１制御信号ＶＢ１に対応する電圧の最大出力ＶＢＤ_ＭＡＸよりも小さくなるように、少なくとも降圧設定部１０による降圧設定がされていることとすれば所要の効果を奏することができる。

更にまた、上述した実施形態にあっては、スイッチング素子１１，２１ａ，２１ｂ，２２ａ，２２ｂをＭＯＳＦＥＴとすることとしているがバイポーラトランジスタとすることとしても所要の効果を奏することができる。この場合にあっては上述したゲート電極１１ａ，２１ａａ，２１ｂａ，２２ａａ，２２ｂａ、ソース電極１１ｂ，２１ａｂ，２１ｂｃ，２２ａｂ，２２ｂｃ、ドレイン電極１１ｃ，２１ａｃ，２１ｂｂ，２２ａｃ，２２ｂｂは、それぞれベース電極、エミッタ電極、コレクタ電極と読み替えられ、ゲート電圧、ソース電圧、ドレイン電圧は、それぞれベース電圧、エミッタ電圧、コレクタ電圧に読み替えるものとする。

また更に、上述した実施例にあっては、第１Ｈｉサイドスイッチング素子２１ａの閾値電圧ΔＶＰ1と第１Ｌｏｗサイドスイッチング素子２１ｂの閾値電圧ΔＶＮ１を同等とするとともに、第２Ｈｉサイドスイッチング素子２２ａの閾値電圧ΔＰＮ２と第２Ｌｏｗサイドスイッチング素子２２ｂの閾値電圧ΔＶＮ２を同等とすることとしているが、異なる閾値電圧とすることとしてもよい。

また、上述した実施形態にあっては、信号源Ａを外部信号源Ａと、電源Ｂを内部電源Ｂとすることとしているが、それぞれ内部信号源Ａ、外部電源Ｂとすることとしても同様の技術的効果を奏することができる。

なお、上述においては、外部信号源Ａからの入力電圧の最大出力ＶＡ_ＭＡＸを３．３Ｖとする実施例について説明したが、入力電圧の最大出力ＶＡ_ＭＡＸを例えば５Ｖとする場合等、３．３Ｖを超える電圧とした場合についても同様に使用可能であることは勿論である。入力電圧の最大出力ＶＡ_ＭＡＸを３．３Ｖを超える電圧とした場合については貫通電流を更に抑制することができ、より一層好適な実施形態となる。

すなわち、例えばマイクロコンピュータで構成される外部信号源Ａは、入力電圧ＶＡを３．３Ｖや５Ｖとすることが多いが、本発明のインバータ回路１は、いずれの入力電圧ＶＡにも回路の変更や選択をすることなく対応することができ、ユーザーフレンドリーなインバータ回路１となっている。また、入力電圧ＶＡは、ノイズ等の意図しない変動を伴うことがあるが、このような場合にも貫通電流ｉ１，ｉ２を効果的に抑制することができる。

Ａ：外部信号源
ＶＡ：入力電圧
ＶＡ_ＭＡＸ：入力電圧の最大出力
Ｂ：内部電源
ＶＢ：基準電圧
ＶＢ´：基準電圧から第２Ｈｉサイドスイッチング素子の閾値電圧を減算した電圧
ＶＢＤ：基準電圧を降圧設定した電圧
ＶＢＤ_ＭＡＸ： 第１インバータ部からの第１制御信号に対応する電圧の最大出力
ＶＢＤ´：第１Ｈｉサイドスイッチング素子のソース電極２１ａｂの入力電圧から第１Ｈｉサイドスイッチング素子の閾値電圧を減算した電圧
ＶＢ１：第１制御信号
ＶＢ２：第２制御信号
ΔＶＤ：降圧設定スイッチング素子の閾値電圧
ＶＧＤ：ゲート電圧
ΔＶＰ１：第１Ｈｉサイドスイッチング素子の閾値電圧
ΔＶＮ１：第１Ｌｏｗサイドスイッチング素子の閾値電圧
ΔＶＰ２：第２Ｈｉサイドスイッチング素子の閾値電圧
ΔＶＮ２：第２Ｌｏｗサイドスイッチング素子の閾値電圧
Ｃ：ロジック回路
Ｄ：ドライバ回路
Ｅ：モータ駆動用スイッチング回路
Ｆ：電圧ＶＢＤ´よりも大きくなる入力電圧の領域
Ｆ´：貫通電流が発生する入力電圧の領域
Ｆ´´：第１Ｈｉサイドスイッチング素子がオフ、第１Ｌｏｗサイドスイッチング素子がオンの領域
Ｇ：第１制御信号に対応する電圧が電圧ＶＢ´よりも大きくなる領域
Ｇ´：貫通電流が発生する電圧ＶＢＤの領域
Ｇ´´：第２Ｈｉサイドスイッチング素子がオフ、第２Ｌｏｗサイドスイッチング素子がオンの領域
ｉ１：第１インバータ部の貫通電流
ｉ２：第２インバータ部の貫通電流
Ｌ１：第１接続ライン
Ｌ２：第２接続ライン
Ｌ３：第３接続ライン
Ｌ３１：接続ライン
Ｌ３１´：分岐ライン
Ｌ３２：接続ライン
Ｌ３３：接続ライン
Ｌ３４：接続ライン
Ｌ４：第４接続ライン
Ｌ４３：接続ライン
Ｌ４４：接続ライン
Ｌ５：第５接続ライン
Ｍ：モータ
Ｗ：第２Ｈｉサイドスイッチング素子のチャネル幅
ｗ：降圧設定スイッチング素子のチャネル幅
１：インバータ回路
１０：降圧設定部
１１：降圧設定スイッチング素子
１１ａ：ゲート電極
１１ｂ：ソース電極
１１ｃ：ドレイン電極
２０：インバータ部
２０ａ：Ｈｉサイドスイッチング素子
２０ｂ：Ｌｏｗサイドスイッチング素子
２１：第１インバータ部
２１Ａ：中点
２１ａ：第１Ｈｉサイドスイッチング素子
２１ａａ：ゲート電極
２１ａｂ：ソース電極
２１ａｃ：ドレイン電極
２１ｂ：第１Ｌｏｗサイドスイッチング素子
２１ｂａ：ゲート電極
２１ｂｂ：ドレイン電極
２１ｂｃ：ソース電極
２２：第２インバータ部
２２ａ：第２Ｈｉサイドスイッチング素子
２２ａａ：ゲート電極
２２ａｂ：ソース電極
２２ａｃ：ドレイン電極
２２ｂ：第２Ｌｏｗサイドスイッチング素子
２２ｂａ：ゲート電極
２２ｂｂ：ドレイン電極
２２ｂｃ：ソース電極
１００：モータ制御系

Claims (11)

1. 基準電圧（ＶＢ）に基づいて動作するモータ駆動用のインバータ回路（１）であって、
   降圧設定部（１０）と、インバータ部（２０）と、を備え、
   前記降圧設定部（１０）は、前記基準電圧（ＶＢ）を降圧設定した電圧（ＶＢＤ）を前記インバータ部（２０）に供給し、
   前記インバータ部（２０）は、Ｈｉサイドスイッチング素子（２０ａ）およびＬｏｗサイドスイッチング素子（２０ｂ）を有し、信号源（Ａ）から入力される入力電圧（ＶＡ）により前記Ｈｉサイドスイッチング素子（２０ａ）および前記Ｌｏｗサイドスイッチング素子（２０ｂ）をオンオフして前記降圧設定した電圧（ＶＢＤ）に基づく制御信号（ＶＢ１，ＶＢ２）を出力することを特徴とするインバータ回路（１）。
2. 前記降圧設定部（１０）は、降圧設定スイッチング素子（１１）を有し、前記降圧設定スイッチング素子（１１）をオンすることにより、前記降圧設定スイッチング素子（１１）の閾値電圧（ΔＶＤ）分、前記基準電圧（ＶＢ）を降圧設定した電圧（ＶＢＤ）を前記インバータ部（２０）に供給することを特徴とする請求項１に記載のインバータ回路（１）。
3. 前記インバータ部（２０）は、第１インバータ部（２１）と、第２インバータ部（２２）と、を備え、
   前記降圧設定部（１０）は、前記基準電圧（ＶＢ）を降圧設定した電圧（ＶＢＤ）を前記第１インバータ部（２１）に供給し、
   前記第１インバータ部（２１）は、第１Ｈｉサイドスイッチング素子（２１ａ）および第１Ｌｏｗサイドスイッチング素子（２１ｂ）を有するとともに、前記信号源（Ａ）から入力される入力電圧（ＶＡ）により前記第１Ｈｉサイドスイッチング素子（２１ａ）および前記第１Ｌｏｗサイドスイッチング素子（２１ｂ）をオンオフして前記降圧設定した電圧（ＶＢＤ）に基づき前記信号源（Ａ）から入力される入力電圧（ＶＡ）と前記基準電圧（ＶＢ）との中間の電圧値にレベルシフトした第１制御信号（ＶＢ１）を出力し、
   前記第２インバータ部（２２）は、第２Ｈｉサイドスイッチング素子（２２ａ）および第２Ｌｏｗサイドスイッチング素子（２２ｂ）を有するとともに、前記第１制御信号（ＶＢ１）の入力により前記第２Ｈｉサイドスイッチング素子（２２ａ）および第２Ｌｏｗサイドスイッチング素子（２２ｂ）をオンオフし、前記第１制御信号（ＶＢ１）に基づく電圧（ＶＢＤ）に対して基準電圧（ＶＢ）の値までレベルシフトした第２制御信号（ＶＢ２）を出力することを特徴とする請求項２に記載のインバータ回路（１）。
4. 前記降圧設定部（１０）により降圧設定した電圧をＶＢＤ、前記入力電圧（ＶＡ）の最大出力をＶＡＭＡＸ、前記第１Ｈｉサイドスイッチング素子（２１ａ）の閾値電圧をΔＶＰ１とした場合において、
   ＶＡＭＡＸ＞ＶＢＤ－ΔＶＰ１
   の関係が成立することを特徴とする請求項３に記載のインバータ回路。
5. 前記基準電圧をＶＢ、前記第１インバータ部（２１）により出力された前記第１制御信号（ＶＢ１）に対応する電圧（ＶＢＤ）の最大出力をＶＢＤＭＡＸと、前記第２Ｈｉサイドスイッチング素子（２１ａ）の閾値電圧をΔＶＰ２とした場合において、
   ＶＢＤＭＡＸ＞ＶＢ－ΔＶＰ２
   の関係が成立することを特徴とする請求項３または請求項４に記載のインバータ回路。
6. 前記第２Ｈｉサイドスイッチング素子（２２ａ）の閾値電圧（ΔＶＰ２）は、前記降圧設定スイッチング素子（１１）の閾値電圧（ΔＶＤ）よりも大きくすることを特徴とする請求項３に記載のインバータ回路（１）。
7. 前記第２Ｈｉサイドスイッチング素子（２２ａ）の相互コンダクタンスを、前記降圧設定スイッチング素子（１１）の相互コンダクタンスよりも小さくすることを特徴とする請求項６に記載のインバータ回路（１）。
8. 前記第２Ｈｉサイドスイッチング素子（２２ａ）の寸法を、前記降圧設定スイッチング素子（１１）の寸法よりも小さくすることを特徴とする請求項６に記載のインバータ回路（１）。
9. 前記寸法は、チャネル幅の寸法とすることを特徴とする請求項８に記載のインバータ回路（１）。
10. 前記第２Ｈｉサイドスイッチング素子（２２ａ）の不純物濃度を、前記降圧設定スイッチング素子（１１）の不純物濃度よりも低くすることを特徴とする請求項６に記載のインバータ回路（１）。
11. 前記第１Ｈｉサイドスイッチング素子（２１ａ）、第２Ｈｉサイドスイッチング素子（２２ａ）、および前記降圧設定スイッチング素子（１１）は、Ｐチャネル型ＭＯＳＦＥＴとすることを特徴とする請求項６に記載のインバータ回路（１）。