JP2021158823A - 統合電源装置 - Google Patents

Abstract

【課題】構成の簡素化を図ることができる統合電源装置を提供する。【解決手段】２次側電源回路４は、入出力ノード間に直列接続されたインダクタＬ１およびスイッチング素子Ｑ１を備え、スイッチング素子Ｑ１のスイッチング動作に伴い出力電圧を生成するスイッチング電源回路である。２次側電源回路４は、インダクタＬ１およびスイッチング素子Ｑ１の相互接続ノードＮ３の電圧を入力するブートストラップ回路２８と、ブートストラップ回路２８から出力される電圧ＢＴ１を用いてスイッチング素子Ｑ１をオン駆動するハイサイド駆動部２５とを備える。統合電源装置１は、電圧ＢＴ１を整流および平滑して出力する整流平滑回路２４を備える。２次側電源回路６、７は、入出力ノード間に接続されたスイッチング素子Ｑ３、Ｑ５と、整流平滑回路２４から出力される電圧ＶＣＰを用いてスイッチング素子Ｑ３、Ｑ５をオン駆動するハイサイド駆動部３１、３５とを備える。【選択図】図２

Description

本発明は、入力ノードに与えられる電源電圧に基づいて中間電圧を生成して出力ノードから出力する１次側電源回路を備えるとともに、入力ノードに与えられる中間電圧に基づいて出力電圧を生成して出力する２次側電源回路を複数備える統合電源装置に関する。

従来、特許文献１に開示されるように、例えば降圧型のスイッチング電源回路において、その入出力ノード間にインダクタとともに直列接続されるスイッチング素子、つまりハイサイドのスイッチング素子としてＮチャネル型ＭＯＳトランジスタを用いた構成がある。Ｎチャネル型ＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタに比べ、オン抵抗などの特性が優れることから、上記構成によれば、損失低減などの効果が期待できる。

特許第５１６７６６５号公報

ただし、ハイサイドのスイッチング素子としてＮチャネル型ＭＯＳトランジスタを用いた構成では、そのＮチャネル型ＭＯＳトランジスタをオン駆動するため、例えばブートストラップ回路を用いた駆動方式を採用する必要がある。ブートストラップ回路を用いた駆動方式を採用すると、ブートストラップ回路を構成するキャパシタおよび整流器が別途必要となり、その分だけ回路規模が増大することになる。

車両に搭載される電源システムとして、例えばバッテリ電圧などの電源電圧に基づいて中間電圧を生成する１次側電源回路と、その１次側電源回路により生成される中間電圧に基づいて出力電圧を生成する複数の２次側電源回路とを備える統合電源装置が用いられることがある。このような統合電源装置では、電源回路が複数存在するため、それら電源回路のハイサイドのスイッチング素子としてＮチャネル型ＭＯＳトランジスタを用いる場合、複数の電源回路のそれぞれに対応してブートストラップ回路を設ける必要がある。

したがって、統合電源装置では、ブートストラップ回路を構成するキャパシタおよび整流器が電源回路の数に応じた数だけ必要となり、回路規模が大幅に増加するおそれがある。また、電源回路が半導体集積回路、つまりＩＣとして構成される場合、キャパシタはＩＣの外付け部品とされる可能性が高いため、外付け部品を実装するための基板面積の増加、ＩＣの端子数の増加などの問題も生じる。

本発明は上記事情に鑑みてなされたものであり、その目的は、構成の簡素化を図ることができる統合電源装置を提供することにある。

請求項１に記載の統合電源装置は、入力ノードに与えられる電源電圧に基づいて中間電圧を生成して出力ノードから出力する１次側電源回路（３）を備えるとともに、入力ノードに与えられる中間電圧に基づいて出力電圧を生成して出力ノードから出力する２次側電源回路（４〜１２）を複数備える。この場合、１次側電源回路および複数の２次側電源回路のうちのいずれか１つである供給元電源回路（３、４、６）は、入力ノードと出力ノードとの間に直列接続されたインダクタ（Ｌ１、Ｌ２、Ｌ５）およびＮチャネル型ＭＯＳトランジスタであるスイッチング素子（Ｑ１、Ｑ３、Ｑ１１）を備え、スイッチング素子のスイッチング動作に伴い出力電圧を生成するスイッチング電源回路である。供給元電源回路は、インダクタおよびスイッチング素子の相互接続ノードの電圧を入力するブートストラップ回路（２８、５２、１０２、１１２）と、ブートストラップ回路の出力電圧を用いてスイッチング素子をオン駆動するハイサイド駆動部（２５、３１、６４）と、を備える。

上記構成の統合電源装置は、ブートストラップ回路の出力電圧を整流および平滑して出力する整流平滑回路（２４、５３）を備える。そして、１次側電源回路および複数の２次側電源回路のうち供給元電源回路を除く少なくとも１つは、入力ノードと出力ノードとの間に接続されたＮチャネル型ＭＯＳトランジスタであるスイッチング素子（Ｑ１、Ｑ３、Ｑ５、Ｑ１３、Ｑ１５）と、整流平滑回路の出力電圧を用いてスイッチング素子をオン駆動するハイサイド駆動部（２５、３１、３５、６４、７３、８２）と、を備える供給先電源回路（４、５、６、７、８）である。

上記構成によれば、供給元電源回路に含まれる１つのブートストラップ回路および整流平滑回路を設けることにより、供給元電源回路のハイサイド駆動部によるスイッチング素子の駆動電源だけでなく、供給先電源回路のハイサイド駆動部によるスイッチング素子の駆動電源をも確保することができる。したがって、上記構成では、１次側電源回路および複数の２次側電源回路の数に対応したブートストラップ回路を設ける従来構成に比べ、ブートストラップ回路の数が低減されることから回路規模が小さく抑えられる。つまり、上記構成によれば、構成の簡素化を図ることができるという優れた効果が得られる。

第１実施形態に係る統合電源装置およびシステムの構成を模式的に示す図 第１実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第１実施形態に係る統合電源装置の各部の電圧波形を模式的に示す図 第１実施形態に係る各２次側電源回路の具体的な詳細構成の一例を模式的に示す図 第２実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第３実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第４実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第５実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第６実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第７実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第８実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第９実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図 第１０実施形態に係る統合電源装置の具体的な構成の一例を模式的に示す図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１〜図４を参照して説明する。

＜全体構成＞
図１に示す本実施形態の統合電源装置１は、所定の機能を実現するためのシステム２に対して電源供給を行う。統合電源装置１およびシステム２は、いずれも車両に搭載される電子制御装置に設けられる。統合電源装置１は、１つの１次側電源回路３と、複数の２次側電源回路４〜１２と、を備える。システム２は、複数の機能ブロック１３〜２１から構成されている。

１次側電源回路３は、入力ノードに与えられるバッテリ電圧ＶＢに基づいて中間電圧ＶＩＮを生成して出力ノードから出力する。この場合、バッテリ電圧ＶＢの定常値は例えば１４Ｖ程度となっているが、バッテリ電圧ＶＢは、様々な要因により低下および上昇する可能性がある。また、この場合、中間電圧ＶＩＮの定常値は、例えば４Ｖ程度となっている。なお、図１では、１次側電源回路３および２次側電源回路４〜１２を表す各ブロックの左側に設けられる白抜きの丸印が入力ノードを表し、各ブロックの右側に設けられる白抜きの丸印が出力ノードを表している。

１次側電源回路３から出力される中間電圧ＶＩＮは、２次側電源回路４〜１２の各入力ノードに対して共通に与えられる。２次側電源回路４、５は、昇圧型のスイッチング電源回路、つまり昇圧型ＤＣ／ＤＣコンバータとして構成されている。なお、図１では、昇圧型ＤＣ／ＤＣコンバータのことを昇圧ＤＣＤＣと称している。２次側電源回路４は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ１を生成して出力ノードから出力する。

出力電圧Ｖｏｕｔ１は、例えばＣＡＮである機能ブロック１３に供給される。なお、ＣＡＮは、Controller Area Networkの略称である。２次側電源回路５は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ２を生成して出力ノードから出力する。出力電圧Ｖｏｕｔ２は、例えばＭＣＵのＩ／Ｏである機能ブロック１４に供給される。なお、ＭＣＵは、Micro Controller Unitの略称である。

２次側電源回路６〜８は、降圧型のスイッチング電源回路、つまり降圧型ＤＣ／ＤＣコンバータとして構成されている。なお、図１では、降圧型ＤＣ／ＤＣコンバータのことを降圧ＤＣＤＣと称している。２次側電源回路６は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ３を生成して出力ノードから出力する。出力電圧Ｖｏｕｔ３は、例えばＭＣＵのＣＰＵまたはＳｏＣのＣＰＵである機能ブロック１５に供給される。なお、Ｓｏｃは、System on a Chipの略称である。

２次側電源回路７は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ４を生成して出力ノードから出力する。出力電圧Ｖｏｕｔ４は、例えばＤＲＡＭである機能ブロック１６に供給される。なお、ＤＲＡＭは、Dynamic Random Access Memoryの略称である。２次側電源回路８は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ５を生成して出力ノードから出力する。出力電圧Ｖｏｕｔ５は、例えばフラッシュメモリである機能ブロック１７に供給される。なお、図１では、フラッシュメモリのことをＦＬＡＳＨと称している。

２次側電源回路９〜１２は、シリーズレギュレータ、特に入出力電位差が小さいＬＤＯレギュレータとして構成されている。なお、ＬＤＯは、Low Dorp Outの略称である。２次側電源回路９は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ６を生成して出力ノードから出力する。出力電圧Ｖｏｕｔ６は、例えばＬＶＤＳである機能ブロック１８に供給される。なお、ＬＶＤＳは、Low Voltage Differential Signalingの略称である。

２次側電源回路１０は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ７を生成して出力ノードから出力する。出力電圧Ｖｏｕｔ７は、例えばＳｏＣのＩ／Ｏである機能ブロック１９に供給される。２次側電源回路１１は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ８を生成して出力ノードから出力する。出力電圧Ｖｏｕｔ８は、例えばＭＣＵのＡ／Ｄ変換器またはＳｏＣのＡ／Ｄ変換器である機能ブロック２０に供給される。なお、図１では、Ａ／Ｄ変換器のことをＡＤＣと称している。

２次側電源回路１２は、入力ノードに与えられる中間電圧ＶＩＮに基づいて出力電圧Ｖｏｕｔ９を生成して出力ノードから出力する。出力電圧Ｖｏｕｔ９は、例えばカメラなどの画像センサである機能ブロック２１に供給される。なお、図１では、画像センサのことをＩｍａｇｅｒと称している。

＜統合電源装置の具体的な構成＞
統合電源装置１の具体的な構成としては、例えば図２に示すような構成を採用することができる。なお、図２では、２次側電源回路４〜１２のうち３つの２次側電源回路４、６、７だけが図示されており、他の２次側電源回路５、８〜１２の図示は省略されている。本実施形態では、２次側電源回路４が供給元電源回路として機能するとともに、２次側電源回路６、７が供給先電源回路として機能する。また、統合電源装置１は、１次側電源回路３および２次側電源回路４、６、７に加え、整流平滑回路２４を備えている。

２次側電源回路４は、スイッチング素子Ｑ１、Ｑ２、インダクタＬ１、キャパシタＣ１、Ｃ２、ダイオードＤ１、ハイサイド駆動部２５、ロウサイド駆動部２６および駆動制御部２７を備えている。スイッチング素子Ｑ１、Ｑ２は、いずれもＮチャネル型ＭＯＳトランジスタである。２次側電源回路４は、スイッチング素子Ｑ１のスイッチング動作に伴い出力電圧Ｖｏｕｔ１を生成する昇圧型のスイッチング電源回路である。電圧Ｖｏｕｔ１の定常値は、例えば５Ｖとなっている。この場合、ロウサイドのスイッチング素子Ｑ２がハイサイドのスイッチング素子Ｑ１と相補的にオンオフされることにより整流動作が実現されている。つまり、２次側電源回路４は、同期整流型のスイッチング電源回路である。

１次側電源回路３から出力される中間電圧ＶＩＮが与えられる入力ノードに相当するノードＮ１と出力電圧Ｖｏｕｔ１を出力するための出力ノードに相当するノードＮ２との間には、インダクタＬ１およびハイサイドのスイッチング素子Ｑ１が直列接続されている。インダクタＬ１およびスイッチング素子Ｑ１の相互接続ノードであるノードＮ３と回路の基準電位である０Ｖが与えられるグランドとの間にはロウサイドのスイッチング素子Ｑ２が接続されている。

なお、図２などでは、グランドには、符号を付すことなく、一般的なグランドを表すシンボルにより示されている。ノードＮ２とグランドとの間には、出力電圧Ｖｏｕｔ１を平滑することなどを目的としたキャパシタＣ１が接続されている。キャパシタＣ２およびダイオードＤ１は、ノードＮ３の電圧である電圧ＬＸ１を入力するとともに電圧ＢＴ１を出力するブートストラップ回路２８として機能する。

キャパシタＣ２の一方の端子はノードＮ３に接続され、その他方の端子はノードＮ４に接続されている。ノードＮ４は、ブートストラップ回路２８の出力ノードに相当する。ダイオードＤ１は、ブートストラップ回路２８の整流器として機能するものであり、そのアノードは電圧ＶＤＤ１が与えられる電源線２９に接続され、そのカソードはノードＮ４に接続されている。電圧ＶＤＤ１は、図示しない電源回路により生成される。上記した電源回路としては、例えばバッテリ電圧ＶＢを降圧して電圧ＶＤＤ１を生成するシリーズレギュレータ形式の電源回路を採用することができる。電圧ＶＤＤ１の定常値は、例えば５Ｖとなっている。

上記構成によれば、図３に示すように、ノードＮ３の電圧ＬＸ１は、スイッチング素子Ｑ１、Ｑ２のスイッチング動作に伴い、ハイレベルとロウレベルとの間で交互に変化する電圧となる。本実施形態において、電圧ＬＸ１のハイレベルの定常値は例えば６Ｖであり、ロウレベルは例えば０Ｖである。なお、図３では、各電圧について、ハイレベルを単に「Ｈ」と表し、ロウレベルを単に「Ｌ」と表している。

また、上記構成によれば、図３に示すように、ブートストラップ回路２８から出力される電圧ＢＴ１は、スイッチング素子Ｑ１、Ｑ２のスイッチング動作に伴い、ハイレベルとロウレベルとの間で交互に変化する電圧となる。電圧ＢＴ１のハイレベルは、下記（１）式により表される電圧である。ただし、ダイオードＤ１の順方向電圧をＶｆ１とする。
ＢＴ１＝ＬＸ１＋ＶＤＤ１−Ｖｆ１ …（１）
上記（１）式により表される電圧ＢＴ１のハイレベルの定常値は、例えば１１Ｖとなっている。

ハイサイド駆動部２５には、ブートストラップ回路２８の出力電圧である電圧ＢＴ１およびノードＮ３の電圧ＬＸ１が供給されている。ハイサイド駆動部２５は、駆動制御部２７から与えられる２値の制御信号Ｓａに基づいてスイッチング素子Ｑ１を駆動する。ハイサイド駆動部２５は、制御信号Ｓａがスイッチング素子Ｑ１のオンを指令するレベルであるとき、電圧ＢＴ１がスイッチング素子Ｑ１のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

また、ハイサイド駆動部２５は、制御信号Ｓａがスイッチング素子Ｑ１のオフを指令するレベルであるとき、電圧ＬＸ１がスイッチング素子Ｑ１のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。このように、ハイサイド駆動部２５は、電圧ＢＴ１を用いてスイッチング素子Ｑ１をオン駆動するとともに、電圧ＬＸ１を用いてスイッチング素子Ｑ１をオフ駆動する構成となっている。

ロウサイド駆動部２６には、電圧ＶＤＤ１および０Ｖが供給されている。ロウサイド駆動部２６は、駆動制御部２７から与えられる制御信号Ｓａに基づいてスイッチング素子Ｑ２を駆動する。ロウサイド駆動部２６は、制御信号Ｓａがスイッチング素子Ｑ２のオンを指令するレベルであるとき、電圧ＶＤＤ１がスイッチング素子Ｑ２のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。また、ロウサイド駆動部２６は、制御信号Ｓａがスイッチング素子Ｑ２のオフを指令するレベルであるとき、０Ｖがスイッチング素子Ｑ２のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

駆動制御部２７は、スイッチング素子Ｑ１、Ｑ２の駆動をＰＷＭ制御するための２値の制御信号Ｓａを生成する。なお、ＰＷＭは、Pulse Width Modulationの略称である。制御信号Ｓａは、ハイサイド駆動部２５およびロウサイド駆動部２６に対して共通に与えられる。制御信号Ｓａは、ハイレベルであるときには、スイッチング素子Ｑ１、Ｑ２のうち一方のオンを指令するとともに他方のオフを指令するようになっている。また、制御信号Ｓａは、ロウレベルであるときには、スイッチング素子Ｑ１、Ｑ２のうち一方のオフを指令するとともに他方のオンを指令するようになっている。

整流平滑回路２４は、２次側電源回路４のブートストラップ回路２８の出力電圧である電圧ＢＴ１を整流および平滑して出力するものであり、ダイオードＤ２およびキャパシタＣ３を備えている。ダイオードＤ２は、整流平滑回路２４の整流器として機能するものであり、そのアノードは２次側電源回路４のノードＮ４に接続され、そのカソードはノードＮ５に接続されている。キャパシタＣ３は、ノードＮ５およびグランドの間に接続されている。ノードＮ５は、整流平滑回路２４の出力ノードに相当する。

上記構成では、２次側電源回路４のダイオードＤ１およびキャパシタＣ２と、整流平滑回路２４のダイオードＤ２およびキャパシタＣ３とが、チャージポンプ回路として機能する。そのため、上記構成によれば、整流平滑回路２４から出力される電圧ＶＣＰは、下記（２）式により表される電圧となる。ただし、ダイオードＤ２の順方向電圧をＶｆ２とする。
ＶＣＰ＝ＬＸ１＋ＶＤＤ１−Ｖｆ１−Ｖｆ２ …（２）

上記（２）式により表される電圧ＶＣＰの定常値は、例えば１０Ｖとなっている。なお、電圧ＶＣＰは、図３に示すように、チャージポンプ動作に起因して所定の傾きで上昇するとともに所定の傾きで減少するといった変化が繰り返される波形となる。

２次側電源回路６は、スイッチング素子Ｑ３、Ｑ４、インダクタＬ２、キャパシタＣ４、降圧回路３０、ハイサイド駆動部３１、ロウサイド駆動部３２および駆動制御部３３を備えている。スイッチング素子Ｑ３、Ｑ４は、いずれもＮチャネル型ＭＯＳトランジスタである。２次側電源回路６は、スイッチング素子Ｑ３のスイッチング動作に伴い出力電圧Ｖｏｕｔ３を生成する降圧型のスイッチング電源回路である。電圧Ｖｏｕｔ３の定常値は、例えば３Ｖとなっている。この場合、ロウサイドのスイッチング素子Ｑ４がハイサイドのスイッチング素子Ｑ３と相補的にオンオフされることにより整流動作が実現されている。つまり、２次側電源回路６は、同期整流型のスイッチング電源回路である。

１次側電源回路３から出力される中間電圧ＶＩＮが与えられる入力ノードに相当するノードＮ１と出力電圧Ｖｏｕｔ３を出力するための出力ノードに相当するノードＮ６との間には、ハイサイドのスイッチング素子Ｑ３およびインダクタＬ２が直列接続されている。スイッチング素子Ｑ３およびインダクタＬ２の相互接続ノードであるノードＮ７とグランドとの間にはロウサイドのスイッチング素子Ｑ４が接続されている。ノードＮ６とグランドとの間には、出力電圧Ｖｏｕｔ３を平滑することなどを目的としたキャパシタＣ４が接続されている。

降圧回路３０には、整流平滑回路２４の出力電圧である電圧ＶＣＰおよびノードＮ７の電圧ＬＸ２が入力されている。降圧回路３０は、電圧ＶＣＰを降圧した電圧Ｖ２を生成して出力する。電圧Ｖ２は、電圧ＬＸ２を基準電位とした電圧であり、その定常値は例えば９Ｖとなっている。ハイサイド駆動部３１には、降圧回路３０の出力電圧である電圧Ｖ２およびノードＮ７の電圧ＬＸ２が供給されている。ハイサイド駆動部３１は、駆動制御部３３から与えられる２値の制御信号Ｓｂに基づいてスイッチング素子Ｑ３を駆動する。

ハイサイド駆動部３１は、制御信号Ｓｂがスイッチング素子Ｑ３のオンを指令するレベルであるとき、電圧Ｖ２がスイッチング素子Ｑ３のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。また、ハイサイド駆動部３１は、制御信号Ｓｂがスイッチング素子Ｑ３のオフを指令するレベルであるとき、電圧ＬＸ２がスイッチング素子Ｑ３のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

このように、ハイサイド駆動部３１は、電圧ＶＣＰに基づいて生成される電圧Ｖ２を用いてスイッチング素子Ｑ３をオン駆動するとともに、電圧ＬＸ２を用いてスイッチング素子Ｑ３をオフ駆動する構成となっている。すなわち、ハイサイド駆動部３１は、整流平滑回路２４の出力電圧である電圧ＶＣＰを間接的に用いてスイッチング素子Ｑ３をオン駆動する構成となっている。上記構成によれば、図３に示すように、スイッチング素子Ｑ３のゲートの電圧Ｖｇ３は、ハイサイド駆動部３１による上記動作に伴い、ハイレベルとロウレベルとの間で交互に変化する電圧となる。この場合、電圧Ｖｇ３のハイレベルは電圧Ｖ２であり、ロウレベルは電圧ＬＸ２である。

ロウサイド駆動部３２には、電圧ＶＤＤ１および０Ｖが供給されている。ロウサイド駆動部３２は、駆動制御部３３から与えられる制御信号Ｓｂに基づいてスイッチング素子Ｑ４を駆動する。ロウサイド駆動部３２は、制御信号Ｓｂがスイッチング素子Ｑ４のオンを指令するレベルであるとき、電圧ＶＤＤ１がスイッチング素子Ｑ４のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。また、ロウサイド駆動部３２は、制御信号Ｓｂがスイッチング素子Ｑ４のオフを指令するレベルであるとき、０Ｖがスイッチング素子Ｑ４のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

駆動制御部３３は、スイッチング素子Ｑ３、Ｑ４の駆動をＰＷＭ制御するための２値の制御信号Ｓｂを生成する。制御信号Ｓｂは、ハイサイド駆動部３１およびロウサイド駆動部３２に対して共通に与えられる。制御信号Ｓｂは、ハイレベルであるときには、スイッチング素子Ｑ３、Ｑ４のうち一方のオンを指令するとともに他方のオフを指令するようになっている。また、制御信号Ｓｂは、ロウレベルであるときには、スイッチング素子Ｑ３、Ｑ４のうち一方のオフを指令するとともに他方のオンを指令するようになっている。上記構成によれば、ノードＮ７の電圧ＬＸ２は、スイッチング素子Ｑ３、Ｑ４のスイッチング動作に伴い、例えば４Ｖと０Ｖとの間で交互に変化する。

２次側電源回路７は、スイッチング素子Ｑ５、Ｑ６、インダクタＬ３、キャパシタＣ５、降圧回路３４、ハイサイド駆動部３５、ロウサイド駆動部３６および駆動制御部３７を備えている。スイッチング素子Ｑ５、Ｑ６は、いずれもＮチャネル型ＭＯＳトランジスタである。２次側電源回路７は、スイッチング素子Ｑ５のスイッチング動作に伴い出力電圧Ｖｏｕｔ４を生成する降圧型のスイッチング電源回路である。電圧Ｖｏｕｔ４の定常値は、例えば３Ｖとなっている。この場合、ロウサイドのスイッチング素子Ｑ６がハイサイドのスイッチング素子Ｑ５と相補的にオンオフされることにより整流動作が実現されている。つまり、２次側電源回路７は、同期整流型のスイッチング電源回路である。

１次側電源回路３から出力される中間電圧ＶＩＮが与えられる入力ノードに相当するノードＮ１と出力電圧Ｖｏｕｔ４を出力するための出力ノードに相当するノードＮ８との間には、ハイサイドのスイッチング素子Ｑ５およびインダクタＬ３が直列接続されている。スイッチング素子Ｑ５およびインダクタＬ３の相互接続ノードであるノードＮ９とグランドとの間にはロウサイドのスイッチング素子Ｑ６が接続されている。ノードＮ８とグランドとの間には、出力電圧Ｖｏｕｔ４を平滑することなどを目的としたキャパシタＣ５が接続されている。

降圧回路３４には、整流平滑回路２４の出力電圧である電圧ＶＣＰおよびノードＮ９の電圧ＬＸ３が入力されている。降圧回路３４は、電圧ＶＣＰを降圧した電圧Ｖ３を生成して出力する。電圧Ｖ３は、電圧ＬＸ３を基準電位とした電圧であり、その定常値は例えば９Ｖとなっている。ハイサイド駆動部３５には、降圧回路３４の出力電圧である電圧Ｖ３およびノードＮ９の電圧ＬＸ３が供給されている。ハイサイド駆動部３５は、駆動制御部３７から与えられる２値の制御信号Ｓｃに基づいてスイッチング素子Ｑ５を駆動する。

ハイサイド駆動部３５は、制御信号Ｓｃがスイッチング素子Ｑ５のオンを指令するレベルであるとき、電圧Ｖ３がスイッチング素子Ｑ５のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。また、ハイサイド駆動部３５は、制御信号Ｓｃがスイッチング素子Ｑ５のオフを指令するレベルであるとき、電圧ＬＸ３がスイッチング素子Ｑ５のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

このように、ハイサイド駆動部３５は、電圧ＶＣＰに基づいて生成される電圧Ｖ３を用いてスイッチング素子Ｑ５をオン駆動するとともに、電圧ＬＸ３を用いてスイッチング素子Ｑ５をオフ駆動する構成となっている。すなわち、ハイサイド駆動部３５は、整流平滑回路２４の出力電圧である電圧ＶＣＰを間接的に用いてスイッチング素子Ｑ５をオン駆動する構成となっている。上記構成によれば、図３に示すように、スイッチング素子Ｑ５のゲートの電圧Ｖｇ５は、ハイサイド駆動部３５による上記動作に伴い、ハイレベルとロウレベルとの間で交互に変化する電圧となる。この場合、電圧Ｖｇ５のハイレベルは電圧Ｖ３であり、ロウレベルは電圧ＬＸ３である。

ロウサイド駆動部３６には、電圧ＶＤＤ１および０Ｖが供給されている。ロウサイド駆動部３６は、駆動制御部３７から与えられる制御信号Ｓｃに基づいてスイッチング素子Ｑ６を駆動する。ロウサイド駆動部３６は、制御信号Ｓｃがスイッチング素子Ｑ６のオンを指令するレベルであるとき、電圧ＶＤＤ１がスイッチング素子Ｑ６のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。また、ロウサイド駆動部３６は、制御信号Ｓｃがスイッチング素子Ｑ６のオフを指令するレベルであるとき、０Ｖがスイッチング素子Ｑ６のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

駆動制御部３７は、スイッチング素子Ｑ５、Ｑ６の駆動をＰＷＭ制御するための２値の制御信号Ｓｃを生成する。制御信号Ｓｃは、ハイサイド駆動部３５およびロウサイド駆動部３６に対して共通に与えられる。制御信号Ｓｃは、ハイレベルであるときには、スイッチング素子Ｑ５、Ｑ６のうち一方のオンを指令するとともに他方のオフを指令するようになっている。また、制御信号Ｓｃは、ロウレベルであるときには、スイッチング素子Ｑ５、Ｑ６のうち一方のオフを指令するとともに他方のオンを指令するようになっている。上記構成によれば、ノードＮ９の電圧ＬＸ３は、スイッチング素子Ｑ５、Ｑ６のスイッチング動作に伴い、例えば４Ｖと０Ｖとの間で交互に変化する。

本実施形態において、１次側電源回路３、２次側電源回路４、６、７および整流平滑回路２４の大部分の構成は、半導体集積装置、つまりＩＣとして構成されている。ただし、平滑用のキャパシタＣ１、Ｃ４、Ｃ５、ブートストラップ回路２８のキャパシタＣ２および整流平滑回路２４のキャパシタＣ３は、ＩＣの外部に設けられる外付け部品として構成されている。

＜２次側電源回路の具体的な構成＞
２次側電源回路４、６、７の具体的な詳細構成としては、例えば図３に示すような構成を採用することができる。なお、図３では、２次側電源回路４、６、７の構成のうち主にハイサイドの一部の構成が図示されており、その他の構成の図示は省略されている。図３に示すように、２次側電源回路４のハイサイド駆動部２５は、レベルシフト回路４０およびインバータＩ１〜Ｉ４を備えている。

レベルシフト回路４０は、制御信号Ｓａをレベルシフトした信号を出力する。インバータＩ１は、レベルシフト回路４０の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ２は、インバータＩ１の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ３は、インバータＩ２の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ４は、インバータＩ３の出力信号を入力し、その入力信号を反転した信号を出力する。

インバータＩ１〜Ｉ４の負側電源端子にはノードＮ３の電圧ＬＸ１が与えられ、それらの正側電源端子にはノードＮ４の電圧ＢＴ１が与えられている。そのため、インバータＩ１〜Ｉ４の出力電圧は、電圧ＬＸ１または電圧ＢＴ１となる。上記構成では、インバータＩ４の出力電圧がハイサイド駆動部２５の出力電圧として、スイッチング素子Ｑ１のゲートに与えられる。２次側電源回路４のキャパシタＣ２は、前述したように外付け部品であることから、ＩＣの端子を介してノードＮ３およびノードＮ４の間に接続されている。また、整流平滑回路２４のキャパシタＣ３は、前述したように外付け部品であることから、ＩＣの端子を介してノードＮ５およびグランドの間に接続されている。

２次側電源回路６の降圧回路３０は、電流源４１、ダイオードＤ３、ツェナーダイオードＺＤ１およびスイッチング素子Ｑ７を備えている。電流源４１は、一定の電流を出力するものであり、その一方の端子はノードＮ５に接続され、その他方の端子はダイオードＤ３を順方向に介してノードＮ１０に接続されている。ツェナーダイオードＺＤ１は、降圧回路３０の出力電圧に応じたツェナー電圧を有するものであり、そのカソードはノードＮ１０に接続され、そのアノードはノードＮ７に接続されている。

スイッチング素子Ｑ７は、Ｎチャネル型ＭＯＳトランジスタであり、降圧回路３０の入出力ノード間に接続されている。スイッチング素子Ｑ７のゲートには、ノードＮ１０の電圧が与えられている。このような構成により、降圧回路３０から出力される電圧Ｖ２は、電圧ＶＣＰを降圧した電圧となり、その電圧値はツェナーダイオードＺＤ１のツェナー電圧に応じた値となる。２次側電源回路６のハイサイド駆動部３１は、レベルシフト回路４２およびインバータＩ５〜Ｉ８を備えている。レベルシフト回路４２は、制御信号Ｓｂをレベルシフトした信号を出力する。

インバータＩ５は、レベルシフト回路４２の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ６は、インバータＩ５の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ７は、インバータＩ６の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ８は、インバータＩ７の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ５〜Ｉ８の負側電源端子にはノードＮ７の電圧ＬＸ２が与えられ、それらの正側電源端子には電圧Ｖ２が与えられている。そのため、インバータＩ５〜Ｉ８の出力電圧は、電圧ＬＸ２または電圧Ｖ２となる。上記構成では、インバータＩ８の出力電圧がハイサイド駆動部３１の出力電圧として、スイッチング素子Ｑ３のゲートに与えられる。

２次側電源回路７の降圧回路３４は、電流源４３、ダイオードＤ４、ツェナーダイオードＺＤ２およびスイッチング素子Ｑ８を備えている。電流源４３は、一定の電流を出力するものであり、その一方の端子はノードＮ５に接続され、その他方の端子はダイオードＤ４を順方向に介してノードＮ１１に接続されている。ツェナーダイオードＺＤ２は、降圧回路３４の出力電圧に応じたツェナー電圧を有するものであり、そのカソードはノードＮ１１に接続され、そのアノードはノードＮ９に接続されている。

スイッチング素子Ｑ８は、Ｎチャネル型ＭＯＳトランジスタであり、降圧回路３４の入出力ノード間に接続されている。スイッチング素子Ｑ８のゲートには、ノードＮ１１の電圧が与えられている。このような構成により、降圧回路３４から出力される電圧Ｖ３は、電圧ＶＣＰを降圧した電圧となり、その電圧値はツェナーダイオードＺＤ２のツェナー電圧に応じた値となる。２次側電源回路７のハイサイド駆動部３５は、レベルシフト回路４４およびインバータＩ９〜Ｉ１２を備えている。レベルシフト回路４４は、制御信号Ｓｃをレベルシフトした信号を出力する。

インバータＩ９は、レベルシフト回路４４の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ１０は、インバータＩ９の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ１１は、インバータＩ１０の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ１２は、インバータＩ１１の出力信号を入力し、その入力信号を反転した信号を出力する。インバータＩ９〜Ｉ１２の負側電源端子にはノードＮ９の電圧ＬＸ３が与えられ、それらの正側電源端子には電圧Ｖ３が与えられている。そのため、インバータＩ９〜Ｉ１２の出力電圧は、電圧ＬＸ３または電圧Ｖ３となる。上記構成では、インバータＩ１２の出力電圧がハイサイド駆動部３５の出力電圧として、スイッチング素子Ｑ５のゲートに与えられる。

以上説明した本実施形態によれば、次のような効果が得られる。
統合電源装置１が備える複数の２次側電源回路４〜１２のうちの１つである２次側電源回路４は、昇圧型のスイッチング電源回路であり、インダクタＬ１およびハイサイドのスイッチング素子Ｑ１の相互接続ノードであるノードＮ３の電圧を入力するブートストラップ回路２８と、ブートストラップ回路２８の出力電圧である電圧ＢＴ１を用いて、Ｎチャネル型ＭＯＳトランジスタであるハイサイドのスイッチング素子Ｑ１をオン駆動するハイサイド駆動部２５と、を備えている。

この場合、統合電源装置１は、２次側電源回路４のブートストラップ回路２８から出力される電圧ＢＴ１を整流および平滑して出力する整流平滑回路２４を備えている。そして、２次側電源回路６は、降圧型のスイッチング電源回路であり、そのハイサイド駆動部３１は、整流平滑回路２４から出力される電圧ＶＣＰを間接的に用いて、Ｎチャネル型ＭＯＳトランジスタであるハイサイドのスイッチング素子Ｑ３をオン駆動する構成となっている。また、２次側電源回路７は、降圧型のスイッチング電源回路であり、そのハイサイド駆動部３５は、整流平滑回路２４から出力される電圧ＶＣＰを間接的に用いて、Ｎチャネル型ＭＯＳトランジスタであるハイサイドのスイッチング素子Ｑ５をオン駆動する構成となっている。

上記構成によれば、２次側電源回路４に含まれる１つのブートストラップ回路２８および整流平滑回路２４を設けることにより、その２次側電源回路４のハイサイド駆動部２５によるスイッチング素子Ｑ１の駆動電源だけでなく、他の２次側電源回路６、７のハイサイド駆動部３１、３５によるスイッチング素子Ｑ３、Ｑ５の駆動電源をも確保することができる。したがって、上記構成では、２次側電源回路４、６、７の数に対応したブートストラップ回路を設ける従来構成に比べ、ブートストラップ回路の数が低減されることから回路規模が小さく抑えられる。つまり、本実施形態によれば、構成の簡素化を図ることができるという優れた効果が得られる。

本実施形態では、２次側電源回路４、６、７および整流平滑回路２４の大部分の構成は、ＩＣとして構成されている。ただし、ブートストラップ回路２８のキャパシタＣ２および整流平滑回路２４のキャパシタＣ３は、ＩＣの外部に設けられる外付け部品として構成されている。このような構成では、キャパシタＣ２およびＣ３を実装するための基板面積を確保するとともに、キャパシタＣ２およびＣ３を接続するための端子をＩＣに設ける必要が生じる。

しかし、このような本実施形態の構成によれば、２次側電源回路４、６、７の数に対応したブートストラップ回路を設ける従来構成をＩＣ化する場合に比べると、外付け部品を実装するための基板面積を小さく抑えることができるとともに、ＩＣの端子数を少なく抑えることができる。なお、２次側電源回路８についても２次側電源回路６、７と同様の構成を採用して供給先電源回路として機能させることが可能であり、そのようにすれば、上記した各効果が一層高まることになる。

本実施形態では、昇圧型のスイッチング電源回路である２次側電源回路４にブートストラップ回路２８が設けられている。そして、降圧型のスイッチング電源回路である２次側電源回路６、７は、ブートストラップ回路２８から出力される電圧ＢＴ１を整流および平滑することで得られる電圧ＶＣＰを間接的に用いてハイサイドのスイッチング素子Ｑ３、Ｑ５をオン駆動する構成となっている。このような構成によれば、降圧型のスイッチング電源回路である２次側電源回路６などにブートストラップ回路を設けて同様の構成とする比較例に比べ、次のようなメリットがある。

すなわち、上記構成によれば、比較例に比べ、電圧ＢＴ１、ひいては電圧ＶＣＰが高くなることから、バッテリ電圧ＶＢが低下した際にもハイサイドのスイッチング素子Ｑ３、Ｑ５をオン駆動するための電圧を確保することができる。つまり、本実施形態によれば、比較例に比べ、２次側電源回路６、７の最低動作電圧を高くすることができ、その結果、バッテリ電圧ＶＢが低下した場合でも２次側電源回路６、７により生成される出力電圧Ｖｏｕｔ３、Ｖｏｕｔ４の供給先である機能ブロック１５、１６を動作可能な状態に維持することができる。

本実施形態の構成では、２次側電源回路４のハイサイド駆動部２５がブートストラップ回路２８から出力される電圧ＢＴ１を用いてハイサイドのスイッチング素子Ｑ１をオン駆動していることから、そのスイッチング素子Ｑ１を１００％のオンデューティで駆動することはできない。しかし、２次側電源回路４のような昇圧型のスイッチング電源回路では、ハイサイドのスイッチング素子を１００％のオンデューティで駆動することは一般的ではなく、特段の問題は生じない。一方、２次側電源回路６、７などの降圧型のスイッチング電源回路では、入力電圧が低下したときなどにおいて、ハイサイドのスイッチング素子を１００％のオンデューティで駆動させるということがあり得る。

本実施形態では、２次側電源回路６、７のハイサイド駆動部３１、３５は、整流平滑回路２４から出力される電圧ＶＣＰを降圧して得られる電圧Ｖ２、Ｖ３を用いてハイサイドのスイッチング素子Ｑ３、Ｑ５をオン駆動していることから、スイッチング素子Ｑ３、Ｑ５を１００％のオンデューティで駆動することができる。そのため、本実施形態によれば、バッテリ電圧ＶＢが低下するなどして２次側電源回路６、７に対する入力電圧が低下した場合でも、２次側電源回路６、７の出力電圧Ｖｏｕｔ３、Ｖｏｕｔ４が目標値から低下してしまうことを抑制することができる。

（第２実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第２実施形態について図５を参照して説明する。
図５に示すように、本実施形態の統合電源装置５１は、図２に示した第１実施形態の統合電源装置１に対し、２次側電源回路４においてブートストラップ回路２８に代えてブートストラップ回路５２が設けられている点、整流平滑回路２４に代えて整流平滑回路５３が設けられている点などが異なる。

ブートストラップ回路５２は、ブートストラップ回路２８に対し、ダイオードＤ１に代えてスイッチＳＷ１が設けられている点が異なる。スイッチＳＷ１は、ＭＯＳトランジスタなどのスイッチング素子により構成されている。スイッチＳＷ１は、第１実施形態におけるダイオードＤ１と同様の整流器として機能するように、そのオンオフが制御される。つまり、ブートストラップ回路５２は、整流器としてスイッチング素子であるスイッチＳＷ１を用いた同期整流の構成となっている。

整流平滑回路５３は、整流平滑回路２４に対し、ダイオードＤ２に代えてスイッチＳＷ２が設けられている点が異なる。スイッチＳＷ２は、第１実施形態におけるダイオードＤ２と同様の整流器として機能するように、そのオンオフが制御される。つまり、整流平滑回路５３は、整流器としてスイッチング素子であるスイッチＳＷ２を用いた同期整流の構成となっている。

以上説明した本実施形態の統合電源装置５１によっても、第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態によれば、電圧ＢＴ１および電圧ＶＣＰについて、ダイオードＤ１、Ｄ２の順方向電圧Ｖｆ１、Ｖｆ２による電圧降下分が無くなり、スイッチＳＷ１、ＳＷ２のオン抵抗による電圧降下だけに留められるため、ハイサイド駆動部２５、３１、３５によるスイッチング素子Ｑ１、Ｑ３、Ｑ５のオン駆動電圧を十分に確保することが可能となる。

（第３実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第３実施形態について図６を参照して説明する。
図６に示すように、本実施形態の統合電源装置６１は、図２に示した第１実施形態の統合電源装置１に対し、１次側電源回路３の具体的な構成が変更されている点などが異なる。この場合、２次側電源回路６、７に加え、１次側電源回路３も供給先電源回路として機能する。

１次側電源回路３は、スイッチング素子Ｑ１１、Ｑ１２、インダクタＬ５、キャパシタＣ１１、Ｃ１２、ダイオードＤ１１、Ｄ１２、降圧回路６２、６３、ハイサイド駆動部６４、ロウサイド駆動部６５および駆動制御部６６を備えている。スイッチング素子Ｑ１１、Ｑ１２は、いずれもＮチャネル型ＭＯＳトランジスタである。１次側電源回路３は、スイッチング素子Ｑ１１のスイッチング動作に伴い中間電圧ＶＩＮを生成する降圧型のスイッチング電源回路である。この場合、ロウサイドのスイッチング素子Ｑ１２がハイサイドのスイッチング素子Ｑ１１と相補的にオンオフされることにより整流動作が実現されている。つまり、１次側電源回路３は、同期整流型のスイッチング電源回路である。

バッテリ電圧ＶＢが与えられる入力ノードに相当するノードＮ１５と中間電圧ＶＩＮを出力するための出力ノードに相当するノードＮ１６との間には、ハイサイドのスイッチング素子Ｑ１１およびインダクタＬ５が直列接続されている。スイッチング素子Ｑ１１およびインダクタＬ５の相互接続ノードであるノードＮ１７とグランドとの間にはロウサイドのスイッチング素子Ｑ１２が接続されている。ノードＮ１６とグランドとの間には、中間電圧ＶＩＮを平滑することなどを目的としたキャパシタＣ１１が接続されている。

降圧回路６２は、バッテリ電圧ＶＢを降圧した電圧Ｖｂを生成して出力する。電圧Ｖｂは、グランドを基準電位とした電圧となっている。降圧回路６２の出力端子は、ダイオードＤ１１を順方向に介してノードＮ１８に接続されている。降圧回路６３には、整流平滑回路２４の出力電圧である電圧ＶＣＰおよびノードＮ１７の電圧ＬＸが入力されている。降圧回路６３は、電圧ＶＣＰを降圧した電圧Ｖａを生成して出力する。電圧Ｖａは、電圧ＬＸを基準電位とした電圧となっている。降圧回路６３の出力端子は、ダイオードＤ１２を順方向に介してノードＮ１８に接続されている。

キャパシタＣ１２は、ノードＮ１７およびノードＮ１８の間に接続されている。キャパシタＣ１２は、ダイオードＤ１１またはダイオードＤ１２とともにブートストラップ回路６７を構成している。ブートストラップ回路６７は、ノードＮ１７の電圧ＬＸを入力するとともに、ノードＮ１８から電圧ＢＴを出力する。電圧ＢＴは、スイッチング素子Ｑ１１、Ｑ１２のスイッチング動作に伴い、ハイレベルとロウレベルとの間で交互に変化する電圧となる。

電圧ＢＴのハイレベルは、電圧Ｖｂが電圧Ｖａよりも高い電圧となる期間には下記（３）式により表される電圧となり、電圧Ｖａが電圧Ｖｂよりも高い電圧となる期間には下記（４）式により表される電圧となる。ただし、ダイオードＤ１１、Ｄ１２の各順方向電圧をそれぞれＶｆ１１、Ｖｆ１２とする。
ＢＴ＝ＬＸ＋Ｖｂ−Ｖｆ１１ …（３）
ＢＴ＝ＬＸ＋Ｖａ−Ｖｆ１２ …（４）

このように、電圧ＢＴは、電圧Ｖｂが電圧Ｖａよりも高い電圧となる期間には降圧回路６２から出力される電圧Ｖｂに基づいた電圧となり、電圧Ｖａが電圧Ｖｂよりも高い電圧となる期間には降圧回路６３から出力される電圧Ｖａに基づいた電圧となる。

上記構成において、降圧回路６２および降圧回路６３は、バッテリ電圧ＶＢが所定の下限電圧値以上であるときには「電圧Ｖａ＜電圧Ｖｂ」となり且つバッテリ電圧ＶＢが下限電圧値未満であるときには「電圧Ｖａ＞電圧Ｖｂ」となるように構成されている。したがって、上記構成において、ブートストラップ回路６７は、バッテリ電圧ＶＢが下限電圧値以上であるときにはバッテリ電圧ＶＢを用いて生成される電圧Ｖｂに基づいて電圧ＢＴを生成し、バッテリ電圧ＶＢが下限電圧値未満であるときには電圧ＶＣＰを用いて生成される電圧Ｖａに基づいて電圧ＢＴを生成する。

ハイサイド駆動部６４には、ブートストラップ回路６７の出力電圧である電圧ＢＴおよびノードＮ１７の電圧ＬＸが供給されている。ハイサイド駆動部６４は、駆動制御部６６から与えられる２値の制御信号Ｓｄに基づいてスイッチング素子Ｑ１１を駆動する。ハイサイド駆動部６４は、制御信号Ｓｄがスイッチング素子Ｑ１１のオンを指令するレベルであるとき、電圧ＢＴがスイッチング素子Ｑ１１のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

また、ハイサイド駆動部６４は、制御信号Ｓｄがスイッチング素子Ｑ１１のオフを指令するレベルであるとき、電圧ＬＸがスイッチング素子Ｑ１１のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。このように、ハイサイド駆動部６４は、電圧ＶＢまたは電圧ＶＣＰに基づいて生成される電圧ＢＴを用いてスイッチング素子Ｑ１１をオン駆動するとともに、電圧ＬＸを用いてスイッチング素子Ｑ１１をオフ駆動する構成となっている。すなわち、ハイサイド駆動部６４は、整流平滑回路２４の出力電圧である電圧ＶＣＰを間接的に用いてスイッチング素子Ｑ１１をオン駆動する構成となっている。

ロウサイド駆動部６５には、電圧ＶＤＤ１および０Ｖが供給されている。ロウサイド駆動部６５は、駆動制御部６６から与えられる制御信号Ｓｄに基づいてスイッチング素子Ｑ１２を駆動する。ロウサイド駆動部６５は、制御信号Ｓｄがスイッチング素子Ｑ１２のオンを指令するレベルであるとき、電圧ＶＤＤ１がスイッチング素子Ｑ１２のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。また、ロウサイド駆動部６５は、制御信号Ｓｄがスイッチング素子Ｑ１２のオフを指令するレベルであるとき、０Ｖがスイッチング素子Ｑ１２のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

駆動制御部６６は、スイッチング素子Ｑ１１、Ｑ１２の駆動をＰＷＭ制御するための２値の制御信号Ｓｄを生成する。制御信号Ｓｄは、ハイサイド駆動部６４およびロウサイド駆動部６５に対して共通に与えられる。制御信号Ｓｄは、ハイレベルであるときには、スイッチング素子Ｑ１１、Ｑ１２のうち一方のオンを指令するとともに他方のオフを指令するようになっている。また、制御信号Ｓｄは、ロウレベルであるときには、スイッチング素子Ｑ１１、Ｑ１２のうち一方のオフを指令するとともに他方のオンを指令するようになっている。

以上説明した本実施形態の統合電源装置６１によっても、第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態によれば、次のような効果が得られる。すなわち、１次側電源回路３のブートストラップ回路６７は、バッテリ電圧ＶＢが下限電圧値以上であるときにはバッテリ電圧ＶＢを用いて生成される電圧Ｖｂに基づいて電圧ＢＴを生成し、バッテリ電圧ＶＢが下限電圧値未満であるときには電圧ＶＣＰを用いて生成される電圧Ｖａに基づいて電圧ＢＴを生成する。

また、１次側電源回路３のハイサイド駆動部６４は、このようなブートストラップ回路６７から出力される電圧ＢＴを用いてハイサイドのスイッチング素子Ｑ１１をオン駆動する。このような構成によれば、バッテリ電圧ＶＢが低下した場合であっても、１次側電源回路３においてハイサイドのスイッチング素子Ｑ１１をオン駆動するための電圧を確保することができ、その結果、スイッチング素子Ｑ１１のオン抵抗が高くなって１次側電源回路３における電力損失が増加するといった問題の発生を抑制することができる。

（第４実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第４実施形態について図７を参照して説明する。
図７に示すように、本実施形態の統合電源装置７１は、図２に示した第１実施形態の統合電源装置１に対し、２次側電源回路７に代えて２次側電源回路５が供給先電源回路として機能する点が異なる。なお、統合電源装置７１は、２次側電源回路７についても供給先電源回路として機能させることもできる。その場合、２次側電源回路７は、図２に示した構成と同様の構成を採用すればよい。

２次側電源回路５は、スイッチング素子Ｑ１３、Ｑ１４、インダクタＬ６、キャパシタＣ１３、降圧回路７２、ハイサイド駆動部７３、ロウサイド駆動部７４および駆動制御部７５を備えている。スイッチング素子Ｑ１３、Ｑ１４は、いずれもＮチャネル型ＭＯＳトランジスタである。２次側電源回路５は、スイッチング素子Ｑ１３のスイッチング動作に伴い出力電圧Ｖｏｕｔ２を生成する昇圧型のスイッチング電源回路である。この場合、ロウサイドのスイッチング素子Ｑ１４がハイサイドのスイッチング素子Ｑ１３と相補的にオンオフされることにより整流動作が実現されている。つまり、２次側電源回路５は、同期整流型のスイッチング電源回路である。

１次側電源回路３から出力される中間電圧ＶＩＮが与えられる入力ノードに相当するノードＮ１と出力電圧Ｖｏｕｔ２を出力するための出力ノードに相当するノードＮ１９との間には、インダクタＬ６およびハイサイドのスイッチング素子Ｑ１３が直列接続されている。インダクタＬ６およびスイッチング素子Ｑ１３の相互接続ノードであるノードＮ２０とグランドとの間にはロウサイドのスイッチング素子Ｑ１４が接続されている。ノードＮ１９とグランドとの間には、出力電圧Ｖｏｕｔ２を平滑することなどを目的としたキャパシタＣ１３が接続されている。

降圧回路７２には、整流平滑回路２４の出力電圧である電圧ＶＣＰおよびノードＮ２０の電圧ＬＸ４が入力されている。降圧回路７２は、電圧ＶＣＰを降圧した電圧Ｖ４を生成して出力する。電圧Ｖ４は、電圧ＬＸ４を基準電位とした電圧となっている。ハイサイド駆動部７３には、降圧回路７２の出力電圧である電圧Ｖ４およびノードＮ２０の電圧ＬＸ４が供給されている。ハイサイド駆動部７３は、駆動制御部７５から与えられる２値の制御信号Ｓｅに基づいてスイッチング素子Ｑ１３を駆動する。

ハイサイド駆動部７３は、制御信号Ｓｅがスイッチング素子Ｑ１３のオンを指令するレベルであるとき、電圧Ｖ４がスイッチング素子Ｑ１のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。また、ハイサイド駆動部７３は、制御信号Ｓｅがスイッチング素子Ｑ１３のオフを指令するレベルであるとき、電圧ＬＸ４がスイッチング素子Ｑ１３のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

このように、ハイサイド駆動部７３は、電圧ＶＣＰに基づいて生成される電圧Ｖ４を用いてスイッチング素子Ｑ１３をオン駆動するとともに、電圧ＬＸ４を用いてスイッチング素子Ｑ１３をオフ駆動する構成となっている。すなわち、ハイサイド駆動部７３は、整流平滑回路２４の出力電圧である電圧ＶＣＰを間接的に用いてスイッチング素子Ｑ１３をオン駆動する構成となっている。

ロウサイド駆動部７４には、電圧ＶＤＤ１および０Ｖが供給されている。ロウサイド駆動部７４は、駆動制御部７５から与えられる制御信号Ｓｅに基づいてスイッチング素子Ｑ１４を駆動する。ロウサイド駆動部７４は、制御信号Ｓｅがスイッチング素子Ｑ１４のオンを指令するレベルであるとき、電圧ＶＤＤ１がスイッチング素子Ｑ１４のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。また、ロウサイド駆動部７４は、制御信号Ｓｅがスイッチング素子Ｑ１４のオフを指令するレベルであるとき、０Ｖがスイッチング素子Ｑ１４のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。

駆動制御部７５は、スイッチング素子Ｑ１３、Ｑ１４の駆動をＰＷＭ制御するための２値の制御信号Ｓｅを生成する。制御信号Ｓｅは、ハイサイド駆動部７３およびロウサイド駆動部７４に対して共通に与えられる。制御信号Ｓｅは、ハイレベルであるときには、スイッチング素子Ｑ１３、Ｑ１４のうち一方のオンを指令するとともに他方のオフを指令するようになっている。また、制御信号Ｓｅは、ロウレベルであるときには、スイッチング素子Ｑ１３、Ｑ１４のうち一方のオフを指令するとともに他方のオンを指令するようになっている。

以上説明した本実施形態の統合電源装置７１によれば、２次側電源回路７に代えて２次側電源回路５が供給先電源回路として機能するようになっているものの、基本的には第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態の統合電源装置７１は、統合電源装置１と同様、２次側電源回路７、８についても供給先電源回路として機能させることができる。このようにすれば、構成の簡素化を図ることができるという効果、ＩＣ化する場合に外付け部品を実装するための基板面積を小さく抑えるとともにＩＣの端子数を少なく抑えることができるという効果が一層高まることになる。

（第５実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第５実施形態について図８を参照して説明する。
図８に示すように、本実施形態の統合電源装置８１は、図２に示した第１実施形態の統合電源装置１に対し、２次側電源回路７に代えて２次側電源回路９が供給先電源回路として機能する点が異なる。なお、統合電源装置８１は、２次側電源回路７についても供給先電源回路として機能させることもできる。その場合、２次側電源回路７は、図２に示した構成と同様の構成を採用すればよい。

２次側電源回路９は、スイッチング素子Ｑ１５、キャパシタＣ１４および駆動部８２を備えている。スイッチング素子Ｑ１５は、Ｎチャネル型ＭＯＳトランジスタであり、１次側電源回路３から出力される中間電圧ＶＩＮが与えられる入力ノードに相当するノードＮ１と出力電圧Ｖｏｕｔ６を出力するための出力ノードに相当するノードＮ２１との間に接続されている。ノードＮ２１とグランドとの間には、出力電圧Ｖｏｕｔ６を平滑することなどを目的としたキャパシタＣ１４が接続されている。

駆動部８２は、出力電圧Ｖｏｕｔ６の値が所望する目標値となるようにスイッチング素子Ｑ１５を駆動するものであり、一定の電流を出力する電流源８３、Ｐチャネル型ＭＯＳトランジスタであるスイッチング素子Ｑ１６、ＯＰアンプ８４、抵抗Ｒ１、Ｒ２および電圧源８５を備えている。整流平滑回路２４の出力ノードであるノードＮ５とグランドとの間には電流源８３およびスイッチング素子Ｑ１６が接続されている。電流源８３およびスイッチング素子Ｑ１６の相互接続ノードであるノードＮ２２は、スイッチング素子Ｑ１５のゲートに接続されている。

ノードＮ２１とグランドとの間には抵抗Ｒ１、Ｒ２が直列接続されている。抵抗Ｒ１、Ｒ２の相互接続ノードであるノードＮ２３の電圧、つまり出力電圧Ｖｏｕｔ６を抵抗Ｒ１、Ｒ２により分圧した電圧Ｖｃは、ＯＰアンプ８４の反転入力端子に与えられる。電圧源８５は、出力電圧Ｖｏｕｔ６の目標値に対応する電圧Ｖｄを生成する。電圧源８５により生成される電圧Ｖｄは、ＯＰアンプ８４の非反転入力端子に与えられる。ＯＰアンプ８４の出力端子は、スイッチング素子Ｑ１６のゲートに接続されている。このように、２次側電源回路９は、ＬＤＯレギュレータとして構成されている。このような構成の２次側電源回路９において、駆動部８２は、整流平滑回路２４から出力される電圧ＶＣＰを用いてスイッチング素子Ｑ１５をオン駆動するハイサイド駆動部として機能する。

以上説明した本実施形態の統合電源装置８１によれば、２次側電源回路７に代えて２次側電源回路９が供給先電源回路として機能するようになっているものの、基本的には第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態の統合電源装置８１は、統合電源装置１と同様、２次側電源回路７、８についても供給先電源回路として機能させることができる。

このようにすれば、構成の簡素化を図ることができるという効果、ＩＣ化する場合に外付け部品を実装するための基板面積を小さく抑えるとともにＩＣの端子数を少なく抑えることができるという効果が一層高まることになる。なお、ＬＤＯレギュレータとして構成された他の２次側電源回路１０〜１２についても、２次側電源回路９と同様の構成を採用して供給先電源回路として機能させることが可能であり、そのようにすれば、上記した各効果がより一層高まることになる。

（第６実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第６実施形態について図９を参照して説明する。
図９に示すように、本実施形態の統合電源装置９１は、図２に示した第１実施形態の統合電源装置１に対し、検出部９２およびＡＮＤ回路９３が追加されている点などが異なる。検出部９２は、整流平滑回路２４の出力電圧を検出するものであり、コンパレータ９４および電圧源９５を備えている。コンパレータ９４の反転入力端子には、整流平滑回路２４から出力される電圧ＶＣＰが入力されている。

電圧源９５は、所定の判定閾値Ｖｔｈに対応する電圧Ｖｅを生成する。判定閾値Ｖｔｈは、後述するように電圧ＶＣＰの低下を判定するための閾値であり、例えば電圧ＶＣＰの定常値よりも低い任意の値に設定されている。電圧源９５により生成された電圧Ｖｅは、コンパレータ９４の非反転入力端子に与えられる。コンパレータ９４の出力信号である信号Ｓｆは、電圧ＶＣＰの検出値に応じて変化する２値の信号となる。すなわち、信号Ｓｆは、電圧ＶＣＰの検出値が判定閾値Ｖｔｈ以上である期間にはロウレベルになるとともに、電圧ＶＣＰの検出値が判定閾値Ｖｔｈ未満である場合にはハイレベルになる。

ＡＮＤ回路９３は、２次側電源回路４のロウサイド駆動部２６に対する制御信号Ｓａの供給経路に直列に介在するように設けられている。すなわち、ＡＮＤ回路９３の一方の入力端子には制御信号Ｓａが与えられ、その他方の入力端子には信号Ｓｆが与えられている。ＡＮＤ回路９３の出力信号である信号Ｓｇは、ロウサイド駆動部２６に与えられている。この場合、ロウサイド駆動部２６は、ＡＮＤ回路９３から出力される信号Ｓｇに基づいてスイッチング素子Ｑ２を駆動するようになっている。

具体的には、ロウサイド駆動部２６は、ハイレベルの信号Ｓｇが与えられるとスイッチング素子Ｑ２をオフ駆動するとともに、ロウレベルの信号Ｓｇが与えられるとスイッチング素子Ｑ２をオン駆動する。上記構成によれば、検出部９２により検出される電圧ＶＣＰの検出値が判定閾値Ｖｔｈ以上であるときには信号Ｓｆがハイレベルになるため、ＡＮＤ回路９３から出力される信号Ｓｇが制御信号Ｓａと同じ論理の信号となる。そのため、ロウサイド駆動部２６は、電圧ＶＣＰの検出値が判定閾値Ｖｔｈ以上であるときには、第１実施形態と同様にスイッチング素子Ｑ２を駆動する。

これに対し、検出部９２により検出される電圧ＶＣＰの検出値が判定閾値Ｖｔｈ未満であるときには信号Ｓｆがロウレベルになるため、ＡＮＤ回路９３から出力される信号Ｓｇが信号Ｓａのレベルとは無関係にロウレベルに固定される。そのため、ロウサイド駆動部２６は、電圧ＶＣＰの検出値が判定閾値Ｖｔｈ未満であるときには、制御信号Ｓａのレベルに関係なく、スイッチング素子Ｑ２をオン駆動する。

これにより、「電源線２９→ダイオードＤ１→キャパシタＣ２→スイッチング素子Ｑ２→グランド」という通電経路が形成され、電圧ＶＤＤ１によりキャパシタＣ２が充電される。このように、本実施形態では、検出部９２により検出される電圧ＶＣＰの検出値が判定閾値Ｖｔｈ未満になるとブートストラップ回路２８のキャパシタＣ２を充電するようにロウサイド駆動部２６の動作が制御されるようになっており、ＡＮＤ回路９３が上記動作の制御を行う充電制御部として機能する。

以上説明した本実施形態の統合電源装置９１によっても、第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態によれば、次のような効果が得られる。すなわち、統合電源装置９１が適用されるシステムによっては、そのシステムがスリープ状態などに移行する際に１次側電源回路３および２次側電源回路４〜１２の一部または全部が暗電流モードに設定される可能性がある。暗電流モードは、駆動制御部２７、３３、３７などにより生成される制御信号Ｓａ、Ｓｂ、Ｓｃの周波数、つまりＰＷＭの周波数を通常時よりも十分に低くすることで、消費電流を低減するモードである。

ここで、供給元電源回路として機能する２次側電源回路４が暗電流モードに設定された場合、ＰＷＭの周波数が低くなることに伴い、ブートストラップ回路２８のキャパシタＣ２の充電が十分に行われなくなる。そうすると、ブートストラップ回路２８から出力される電圧ＢＴ１、ひいては整流平滑回路２４から出力される電圧ＶＣＰが所望する値よりも低くなり、電圧ＶＣＰの供給先となる２次側電源回路６、７においてハイサイドのスイッチング素子Ｑ３、Ｑ５のオン駆動電圧を十分に確保できなくなるおそれがある。

そこで、本実施形態では、電圧ＶＣＰの検出値が判定閾値Ｖｔｈ未満になるとブートストラップ回路２８のキャパシタＣ２を充電するようにロウサイド駆動部２６の動作が制御されるようになっている。つまり、本実施形態では、電圧ＶＣＰが所望する値よりも低下すると、キャパシタＣ２が充電されることにより電圧ＶＣＰが高められるようになっている。このようにすれば、２次側電源回路４が暗電流モードに設定された場合であっても、２次側電源回路６、７においてハイサイドのスイッチング素子Ｑ３、Ｑ５のオン駆動電圧を十分に確保することができる。

（第７実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第７実施形態について図１０を参照して説明する。
図１０に示すように、本実施形態の統合電源装置１０１は、図２に示した第１実施形態の統合電源装置１に対し、１次側電源回路３が供給元電源回路として機能するとともに、２次側電源回路４が供給先電源回路として機能するように、それらの具体的な構成が変更されている点、整流平滑回路２４の接続形態が変更されている点などが異なる。

１次側電源回路３は、図６に示した第３実施形態の１次側電源回路３に対し、降圧回路６３およびダイオードＤ１２が省かれている点などが異なる。この場合、キャパシタＣ１２およびダイオードＤ１１によりブートストラップ回路１０２が構成されている。そのため、ブートストラップ回路１０２から出力される電圧ＢＴのハイレベルは、上記した（３）式により表される電圧となる。そのため、ハイサイド駆動部６４は、ブートストラップ回路１０２の出力電圧である電圧ＢＴを用いてスイッチング素子Ｑ１１をオン駆動する構成となる。

この場合、整流平滑回路２４において、ダイオードＤ２のアノードが１次側電源回路３のノードＮ１８に接続されている。これにより、整流平滑回路２４は、１次側電源回路３のブートストラップ回路１０２の出力電圧である電圧ＢＴを整流および平滑して出力するようになっている。上記構成では、１次側電源回路３のダイオードＤ１１およびキャパシタＣ１２と、整流平滑回路２４のダイオードＤ２およびキャパシタＣ３とが、チャージポンプ回路として機能する。そのため、上記構成によれば、整流平滑回路２４から出力される電圧ＶＣＰは、下記（５）式により表される電圧となる。
ＶＣＰ＝ＬＸ＋Ｖｂ−Ｖｆ１１−Ｖｆ２ …（５）

２次側電源回路４は、図２に示した第１実施形態の２次側電源回路４に対し、ブートストラップ回路２８が省かれている点、降圧回路１０３が追加されている点などが異なる。降圧回路１０３には、整流平滑回路２４の出力電圧である電圧ＶＣＰおよびノードＮ３の電圧ＬＸ１が入力されている。降圧回路１０３は、電圧ＶＣＰを降圧した電圧Ｖ１を生成して出力する。電圧Ｖ１は、電圧ＬＸ１を基準電位とした電圧となっている。

この場合、ハイサイド駆動部２５には、降圧回路１０３の出力電圧である電圧Ｖ１およびノードＮ３の電圧ＬＸ１が供給されている。そのため、ハイサイド駆動部２５は、制御信号Ｓａがスイッチング素子Ｑ１のオンを指令するレベルであるとき、電圧Ｖ１がスイッチング素子Ｑ３のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。このように、ハイサイド駆動部２５は、電圧ＶＣＰに基づいて生成される電圧Ｖ１を用いてスイッチング素子Ｑ１をオン駆動する構成となっている。すなわち、ハイサイド駆動部２５は、整流平滑回路２４の出力電圧である電圧ＶＣＰを間接的に用いてスイッチング素子Ｑ１をオン駆動する構成となっている。

以上説明した本実施形態の統合電源装置１０１によれば、１次側電源回路３が供給元電源回路として機能するとともに２次側電源回路４が供給先電源回路として機能するようになっているものの、基本的には第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。なお、本実施形態では、降圧型のスイッチング電源回路である１次側電源回路３に設けられたブートストラップ回路１０２から出力される電圧ＢＴを整流および平滑して電圧ＶＣＰを生成する構成となっている。

そのため、本実施形態では、第１実施形態に比べ、電圧ＢＴ、ひいては電圧ＶＣＰが低くなることから、バッテリ電圧ＶＢが低下した際にも、ハイサイドのスイッチング素子Ｑ１、Ｑ３、Ｑ５をオン駆動するための電圧を確保できるように電位設計を行うように注意する必要がある。このような設計上の注意が必要な一方で、本実施形態によれば、次のような効果が得られる。

すなわち、本実施形態の構成によれば、１次側電源回路３に元々設けられるブートストラップ回路１０２を利用して電圧ＶＣＰを生成するようになっている。このような構成によれば、全ての２次側電源回路４〜１２についてブートストラップ回路を省いた構成とし、それら２次側電源回路４〜１２の全てを供給先電源回路として機能させることが可能となる。このようにすれば、構成の簡素化を図ることができるという効果、ＩＣ化する場合に外付け部品を実装するための基板面積を小さく抑えるとともにＩＣの端子数を少なく抑えることができるという効果が最大限に高まることになる。

（第８実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第８実施形態について図１１を参照して説明する。
図１１に示すように、本実施形態の統合電源装置１１１は、図２に示した第１実施形態の統合電源装置１に対し、２次側電源回路６が供給元電源回路として機能するとともに、２次側電源回路４が供給先電源回路として機能するように、それらの具体的な構成が変更されている点、整流平滑回路２４の接続形態が変更されている点などが異なる。

この場合、２次側電源回路４は、図１０に示した第１０実施形態の２次側電源回路４と同様の構成となっている。また、この場合、２次側電源回路６は、図２に示した第１実施形態の２次側電源回路６に対し、降圧回路３０が省かれている点、キャパシタＣ２１およびダイオードＤ２１が追加されている点などが異なる。キャパシタＣ２１およびダイオードＤ２１は、ノードＮ７の電圧である電圧ＬＸ２を入力するとともに電圧ＢＴ２を出力するブートストラップ回路１１２として機能する。

キャパシタＣ２１の一方の端子はノードＮ７に接続され、その他方の端子はノードＮ２５に接続されている。ノードＮ２５は、ブートストラップ回路１１２の出力ノードに相当する。ダイオードＤ２１は、ブートストラップ回路１１２の整流器として機能するものであり、そのアノードは電圧ＶＤＤ１が与えられる電源線２９に接続され、そのカソードはノードＮ２５に接続されている。ブートストラップ回路１１２から出力される電圧ＢＴ２は、第１実施形態における電圧ＢＴ１と同様の電圧となる。

ハイサイド駆動部３１には、ブートストラップ回路１１２の出力電圧である電圧ＢＴ２およびノードＮ７の電圧ＬＸ２が供給されている。ハイサイド駆動部３１は、制御信号Ｓｂがスイッチング素子Ｑ３のオンを指令するレベルであるとき、電圧ＢＴ２がスイッチング素子Ｑ３のゲートに与えられるように、その内部に設けられたスイッチング素子のオンオフを制御する。すなわち、ハイサイド駆動部３１は、電圧ＢＴ２を用いてスイッチング素子Ｑ３をオン駆動する構成となっている。

この場合、整流平滑回路２４において、ダイオードＤ２のアノードが２次側電源回路６のノードＮ２５に接続されている。これにより、整流平滑回路２４は、２次側電源回路６のブートストラップ回路１１２の出力電圧である電圧ＢＴ２を整流および平滑して出力するようになっている。上記構成では、２次側電源回路６のダイオードＤ２１およびキャパシタＣ２１と、整流平滑回路２４のダイオードＤ２およびキャパシタＣ３とが、チャージポンプ回路として機能する。そのため、上記構成によれば、整流平滑回路２４から出力される電圧ＶＣＰは、下記（６）式により表される電圧となる。ただし、ダイオードＤ２１の順方向電圧をＶｆ２１とする。
ＶＣＰ＝ＬＸ２＋ＶＤＤ１−Ｖｆ２１−Ｖｆ２ …（６）

以上説明した本実施形態の統合電源装置１１１によれば、２次側電源回路６が供給元電源回路として機能するとともに２次側電源回路４が供給先電源回路として機能するようになっているものの、基本的には第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。

なお、本実施形態では、降圧型のスイッチング電源回路である２次側電源回路６に設けられたブートストラップ回路１１２から出力される電圧ＢＴ２を整流および平滑して電圧ＶＣＰを生成する構成となっている。そのため、本実施形態では、第１実施形態に比べ、電圧ＢＴ２、ひいては電圧ＶＣＰが低くなることから、バッテリ電圧ＶＢが低下した際にも、ハイサイドのスイッチング素子Ｑ１、Ｑ３、Ｑ５をオン駆動するための電圧を確保できるように電位設計を行うように注意する必要がある。

（第９実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第９実施形態について図１２を参照して説明する。
図１２に示すように、本実施形態の統合電源装置１２１は、図２に示した第１実施形態の統合電源装置１に対し、位相シフト部１２２が追加されている点などが異なる。位相シフト部１２２は、クロック信号ＣＬＫ１を入力するとともに、その位相をシフトしたクロック信号ＣＬＫ２を出力する。この場合、２次側電源回路６の駆動制御部３３は、クロック信号ＣＬＫ１に基づいて制御信号Ｓｂを生成する。そのため、２次側電源回路６のスイッチング素子Ｑ３、Ｑ４のスイッチング動作の周期の位相、つまり２次側電源回路６のスイッチング周期の位相は、クロック信号ＣＬＫ１と同様の位相となる。

また、この場合、２次側電源回路７の駆動制御部３７は、クロック信号ＣＬＫ２に基づいて制御信号Ｓｃを生成する。そのため、２次側電源回路７のスイッチング素子Ｑ５、Ｑ６のスイッチング動作の周期の位相、つまり２次側電源回路７のスイッチング周期の位相は、クロック信号ＣＬＫ２と同様の位相となる。このように、本実施形態では、２次側電源回路６、７のスイッチング周期の位相は、互いに異なる位相となっている。

以上説明した本実施形態の統合電源装置１２１によっても、第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態によれば、次のような効果が得られる。すなわち、整流平滑回路２４のキャパシタＣ３は、電圧ＶＣＰの供給先での消費電流が最も大きくなる期間における電圧ＶＣＰの変動を所定の許容範囲に抑えられるような静電容量を有するものを用いる必要がある。言い換えると、キャパシタＣ３の静電容量は、電圧ＶＣＰの供給先での消費電流の最大値に応じて決定する必要がある。

電圧ＶＣＰの供給先である２次側電源回路６、７は、降圧型のスイッチング電源回路であることから、ハイサイドのスイッチング素子Ｑ３、Ｑ５がオン駆動されるときに消費電流が最も大きくなる。そのため、２次側電源回路６、７のスイッチング周期の位相が同じである場合、スイッチング素子Ｑ３、Ｑ５が同時期にオン駆動されることから、２次側電源回路６、７において消費電流が最も大きくなる期間が重複する。そうすると、電圧ＶＣＰの供給先での消費電流の最大値が高くなり、その結果、キャパシタＣ３の静電容量を大きなものにせざるを得なくなる。

そこで、本実施形態では、２次側電源回路６、７は、互いに位相の異なるクロック信号ＣＬＫ１、ＣＬＫ２に基づいて制御信号Ｓｂ、Ｓｃを生成するように構成されている。そのため、供給先電源回路として機能する２つの２次側電源回路６、７のスイッチング周期の位相が互いに異なる位相となっている。このような構成によれば、２次側電源回路６のスイッチング素子Ｑ３と、２次側電源回路７のスイッチング素子Ｑ５とが同時期にオン駆動されることがなくなる。そのため、本実施形態によれば、電圧ＶＣＰの供給先における消費電流の最大値を低く抑えることが可能となり、その分だけ、キャパシタＣ３の静電容量を小さく抑えることができる。

（第１０実施形態）
以下、第１実施形態に対して統合電源装置の具体的な構成が変更された第１０実施形態について図１３を参照して説明する。
図１３に示すように、本実施形態の統合電源装置１３１は、図２に示した第１実施形態の統合電源装置１に対し、独立電源回路１３２および監視部１３３が追加されている点などが異なる。

独立電源回路１３２は、バッテリ電圧ＶＢに基づいて出力電圧Ｖｏｕｔ１０を生成するものである。つまり、独立電源回路１３２は、１次側電源回路３および２次側電源回路４〜１２に依存することなく独立した構成であり、仮に１次側電源回路３および２次側電源回路４〜１２に故障などが生じた場合でもバッテリ電圧ＶＢが供給されている限り動作可能となっている。独立電源回路１３２により生成された出力電圧Ｖｏｕｔ１０は、機能安全対象となる各種の機能ブロックおよび監視部１３３に供給される。

この場合、２次側電源回路６により生成される出力電圧Ｖｏｕｔ３は、機能安全対象となる機能ブロックにも供給されるようになっている。言い換えると、この場合、出力電圧Ｖｏｕｔ３を生成する２次側電源回路６は、機能安全の対象となる。上記構成において、出力電圧Ｖｏｕｔ３の電圧値が正常の範囲外であるとき、２次側電源回路６自体に故障が生じているか、あるいは、２次側電源回路６の動作に影響を及ぼす１次側電源回路３および２次側電源回路４のうち少なくとも一方に故障が生じていることになる。そこで、監視部１３３は、出力電圧Ｖｏｕｔ３をモニタし、その電圧値が正常の範囲内であるか否かに基づいて、２次側電源回路６などの故障検出を行う。

以上説明した本実施形態の統合電源装置１３１によっても、第１実施形態の統合電源装置１と同様の動作を行うことができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態によれば、次のような効果が得られる。すなわち、２次側電源回路４のブートストラップ回路２８および整流平滑回路２４により構成されるチャージポンプ回路から出力される電圧ＶＣＰを用いて他の２次側電源回路６、７が動作する構成では、１次側電源回路３、２次側電源回路４のブートストラップ回路２８および整流平滑回路２４のうち少なくともいずれかに故障が生じた場合、他の２次側電源回路６、７も連鎖的に故障が生じてしまう。

機能安全対象となる機能ブロックについては、このような故障が生じるおそれのある２次側電源回路４、６、７などの出力電圧の供給を受けて動作させることはできない。そこで、本実施形態では、１次側電源回路３および２次側電源回路４〜１２に依存することなく独立した構成の独立電源回路１３２を設け、それにより生成された出力電圧Ｖｏｕｔ１０を機能安全対象となる各種の機能ブロックに供給するような構成としている。このようにすれば、機能安全への対応を確実に行うことができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
１次側電源回路３および２次側電源回路４〜７は、同期整流型の構成に限らずともよく、ダイオード整流型の構成とすることもできる。

供給元電源回路としては、上記した各実施形態において例示したものに限らず、１次側電源回路３および複数の２次側電源回路４〜１２のうちのいずれか１つであればよい。また、供給先電源回路としては、上記した各実施形態において例示したものに限らず、１次側電源回路および複数の２次側電源回路４〜１２のうち供給元電源回路を除く少なくとも１つであればよい。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１、５１、６１、７１、８１、９１、１０１、１１１、１２１、１３１…統合電源装置、３…１次側電源回路、４〜１２…２次側電源回路、２４、５３…整流平滑回路、２５、３１、３５、６４、７３、８２…ハイサイド駆動部、２８、５２、１０２、１１２…ブートストラップ回路、８２…駆動部、９２…検出部、９３…ＡＮＤ回路、Ｃ２、Ｃ３、Ｃ１２、Ｃ２１…キャパシタ、Ｌ１、Ｌ２、Ｌ５…インダクタ、Ｑ１、Ｑ３、Ｑ５、Ｑ１１、Ｑ１３、Ｑ１５…スイッチング素子、ＳＷ１、ＳＷ２…スイッチ。

Claims (7)

1. 入力ノードに与えられる電源電圧に基づいて中間電圧を生成して出力ノードから出力する１次側電源回路（３）を備えるとともに、入力ノードに与えられる前記中間電圧に基づいて出力電圧を生成して出力ノードから出力する２次側電源回路（４〜１２）を複数備える統合電源装置であって、
   前記１次側電源回路および複数の前記２次側電源回路のうちのいずれか１つである供給元電源回路（３、４、６）は、前記入力ノードと前記出力ノードとの間に直列接続されたインダクタ（Ｌ１、Ｌ２、Ｌ５）およびＮチャネル型ＭＯＳトランジスタであるスイッチング素子（Ｑ１、Ｑ３、Ｑ１１）を備え、前記スイッチング素子のスイッチング動作に伴い前記出力電圧を生成するスイッチング電源回路であり、
   前記供給元電源回路は、前記インダクタおよび前記スイッチング素子の相互接続ノードの電圧を入力するブートストラップ回路（２８、５２、１０２、１１２）と、前記ブートストラップ回路の出力電圧を用いて前記スイッチング素子をオン駆動するハイサイド駆動部（２５、３１、６４）と、を備え、
   前記ブートストラップ回路の出力電圧を整流および平滑して出力する整流平滑回路（２４、５３）を備え、
   前記１次側電源回路および複数の前記２次側電源回路のうち前記供給元電源回路を除く少なくとも１つは、前記入力ノードと前記出力ノードとの間に接続されたＮチャネル型ＭＯＳトランジスタであるスイッチング素子（Ｑ１、Ｑ３、Ｑ５、Ｑ１３、Ｑ１５）と、前記整流平滑回路の出力電圧を用いて前記スイッチング素子をオン駆動するハイサイド駆動部（２５、３１、３５、６４、７３、８２）と、を備える供給先電源回路（４、５、６、７、８）である統合電源装置。
2. 前記２次側電源回路には、昇圧型のスイッチング電源回路（４、５）および降圧型のスイッチング電源回路（６、７、８）が含まれており、
   前記供給元電源回路は、昇圧型のスイッチング電源回路として構成された前記２次側電源回路（４）であり、
   前記供給先電源回路のうち少なくとも１つは、降圧型のスイッチング電源回路として構成された前記２次側電源回路である請求項１に記載の統合電源装置。
3. 前記供給元電源回路は、前記１次側電源回路であり、
   前記供給先電源回路は、前記２次側電源回路（４、６、７）である請求項１に記載の統合電源装置。
4. 前記１次側電源回路および前記２次側電源回路は、半導体集積装置として構成されており、
   前記ブートストラップ回路および前記整流平滑回路は、それぞれキャパシタ（Ｃ２、Ｃ３、Ｃ１２、Ｃ２１）を備え、
   前記キャパシタは、前記半導体集積装置の外部に設けられる外付け部品として構成される請求項１から３のいずれか一項に記載の統合電源装置。
5. 前記ブートストラップ回路（５２）は、整流器としてスイッチング素子（ＳＷ１）を用いた構成であり、
   前記整流平滑回路（５３）は、整流器としてスイッチング素子（ＳＷ２）を用いた構成である請求項１から４のいずれか一項に記載の統合電源装置。
6. 前記整流平滑回路の出力電圧を検出する検出部（９２）と、
   前記検出部により検出される前記出力電圧の検出値が所定の判定閾値未満になると前記ブートストラップ回路のキャパシタを充電するように前記供給元電源回路が備える前記ロウサイド駆動部の動作を制御する充電制御部（９３）と、
   を備える請求項１から５のいずれか一項に記載の統合電源装置。
7. 複数の前記２次側電源回路（６、７）は、前記スイッチング素子のスイッチング動作に伴い前記出力電圧を生成するスイッチング電源回路として構成されており、
   前記供給先電源回路は、前記スイッチング電源回路として構成された複数の前記２次側電源回路であり、
   前記供給先電源回路である複数の前記２次側電源回路のスイッチング周期の位相は、互いに異なる位相となっている請求項１から６のいずれか一項に記載の統合電源装置。

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