JP7828593B2 - 半導体装置、システム基板および演算方法 - Google Patents

Description

本開示は、半導体装置、システム基板および演算方法に関する。

基板上に複数のチップを搭載したマルチチップモジュール方式の半導体装置が知られている。例えば、複数のチップをシリコンインタポーザ等の基板上に並べたマルチチップモジュールでは、チップ間は、基板の配線層に形成される配線を使用して電気的に接続される。

特開２０１１－８６８２０号公報

本発明の実施形態は、チップ間の通信を良好に行うことができる半導体装置を提供することを目的とする。

上記目的を達成するため、本発明の実施形態の半導体装置は、複数の演算器を有する第１のチップと、前記第１のチップに隣接して配置され、複数の演算器を有する第２のチップと、を有し、前記第１のチップは、シリコンインタポーザを介して前記第２のチップにデータを転送し、前記第２のチップは、前記シリコンインタポーザを介して前記第１のチップにデータを転送し、前記シリコンインタポーザを介して前記第１のチップから前記第２のチップに転送される前記データは、前記第２のチップの前記複数の演算器によるニューラルネットワークに関する算術演算に使用され、前記シリコンインタポーザを介して前記第２のチップから前記第１のチップに転送される前記データは、前記第１のチップの前記複数の演算器による前記ニューラルネットワークに関する算術演算に使用され、前記第１のチップのレイアウト設計は、前記第２のチップのレイアウト設計と同じである。

本発明の一実施形態における半導体装置の例を示すブロック図である。 図１の転送回路とその周囲の回路の例を示すブロック図である。 図１のチップに設けられるバンプを信号線（配線）で相互に接続する例を模式的に示す説明図である。 比較例として、図１に示した転送回路を各チップに設けずに、対角線上に位置する２つのチップを信号線で接続する例を示すブロック図である。 本発明の別の実施形態における半導体装置の例を示すブロック図である。 本発明の別の実施形態における半導体装置の例を示すブロック図である。 図５の半導体装置が搭載されるシステム基板の例を示す斜視図である。 本発明の別の実施形態における半導体装置の例を示すブロック図である。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下では、信号線を示す符号は、信号名（データ名）としても使用される。また、以下では、特別に記載しない限り、平面視（例えば、図１に示す基板ＢＲＤと基板ＢＲＤ上に配置・実装されたチップＣＰ（ＣＰ１－ＣＰ４）とが重なる方向に見た場合）においての説明を行う。

図１は、本発明の一実施形態における半導体装置の例を示すブロック図である。図１に示す半導体装置ＳＥＭ１は、基板ＢＲＤ上に平面視において２行２列に配置された４辺を有する略正方形状（矩形状の一種）の４つの半導体チップＣＰ（第１のチップＣＰ１、第２のチップＣＰ２、第３のチップＣＰ３、第４のチップＣＰ４、以下においてそれぞれ単にチップＣＰ１、チップＣＰ２、チップＣＰ３、チップＣＰ４と呼ぶことがある。）を有している。つまり、それぞれのチップＣＰ１－ＣＰ４は、平面視において基板ＢＲＤ上の異なる位置に設けられている。

例えば、各チップＣＰ１－ＣＰ４は、基板ＢＲＤとの対向面である裏面に設けられたバンプを介して基板ＢＲＤの端子に接続されている。なお、基板ＢＲＤには、チップＣＰ１－ＣＰ４以外の他の部品（電子部品、機械部品）が搭載されてもよい。また、例えば、各チップＣＰ１－ＣＰ４は、演算器とメモリとをそれぞれ含む複数の演算ユニットを有してもよい。演算器は、積和演算器または内積演算器等である。

チップＣＰ１、ＣＰ３は、チップＣＰ１－ＣＰ４の配置領域である矩形上の基板ＢＲＤの一方の対角線である第１の対角線Ｄ１上に位置し、チップＣＰ２、ＣＰ４は、基板ＢＲＤの他方の対角線である第２の対角線Ｄ２上に位置する。以下では、第１の対角線Ｄ１、第２の対角線Ｄ２は、それぞれ単に対角線Ｄ１、Ｄ２と呼ぶことがある。また、対角線Ｄ１、Ｄ２を区別なく説明する場合、対角線Ｄと呼ぶことがある。なお、本実施形態においては、基板ＢＲＤの平面視における外形の形状とチップＣＰ１－ＣＰ４の配置領域の形状は一致している。つまり、基板ＢＲＤの対角線とチップＣＰ１－ＣＰ４の配置領域の対角線Ｄ１、Ｄ２とは一致している。また、本明細書において、チップＣＰが基板ＢＲＤの対角線Ｄ上に位置するとは、平面視において配置されたチップＣＰと基板ＢＲＤの対角線Ｄとが重なっていることを指し、チップＣＰの角部がＢＲＤの対角線Ｄ上にあることに限られない。

チップＣＰ１は、内部回路ＩＮＴ１および転送回路ＴＲ１を有し、チップＣＰ２は、内部回路ＩＮＴ２および転送回路ＴＲ２を有する。チップＣＰ３は、内部回路ＩＮＴ３および転送回路ＴＲ３を有し、チップＣＰ４は、内部回路ＩＮＴ４および転送回路ＴＲ４を有する。以下では、内部回路ＩＮＴ１－ＩＮＴ４の各々は、内部回路ＩＮＴと呼ぶことがあり、転送回路ＴＲ１－ＴＲ４の各々は、転送回路ＴＲと呼ぶことがある。

それぞれの辺同士が対向して隣接する第１のチップＣＰ１の内部回路ＩＮＴ１と、第２のチップＣＰ２の内部回路ＩＮＴ２との間は、基板ＢＲＤに設けられる信号線Ｓ１２、Ｓ２１を介して接続される。第１のチップＣＰ１は、信号線Ｓ１２、Ｓ２１にデータ等の信号を入出力する入出力回路ＩＯ１２を有し、第２のチップＣＰ２は、信号線Ｓ１２、Ｓ２１にデータ等の信号を入出力する入出力回路ＩＯ２１を有する。

それぞれの辺同士が対向して隣接する第２のチップＣＰ２の内部回路ＩＮＴ２と、第３のチップＣＰ３の内部回路ＩＮＴ３との間は、基板ＢＲＤに設けられる信号線Ｓ２３、Ｓ３２を介して接続される。第２のチップＣＰ２は、信号線Ｓ２３、Ｓ３２にデータ等の信号を入出力する入出力回路ＩＯ２３を有し、第３のチップＣＰ３は、信号線Ｓ２３、Ｓ３２にデータ等の信号を入出力する入出力回路ＩＯ３２を有する。

それぞれの辺同士が対向して隣接する第３のチップＣＰ３の内部回路ＩＮＴ３と、第４のチップＣＰ４の内部回路ＩＮＴ４との間は、基板ＢＲＤに設けられる信号線Ｓ３４、Ｓ４３を介して接続される。第３のチップＣＰ３は、信号線Ｓ３４、Ｓ４３にデータ等の信号を入出力する入出力回路ＩＯ３４を有し、第４のチップＣＰ４は、信号線Ｓ３４、Ｓ４３にデータ等の信号を入出力する入出力回路ＩＯ４３を有する。

それぞれの辺同士が対向して隣接する第４のチップＣＰ４の内部回路ＩＮＴ４と、第１のチップＣＰ１の内部回路ＩＮＴ１との間は、基板ＢＲＤに設けられる信号線Ｓ４１、Ｓ１４を介して接続される。第４のチップＣＰ４は、信号線Ｓ４１、Ｓ１４にデータ等の信号を入出力する入出力回路ＩＯ４１を有し、第１のチップＣＰ１は、信号線Ｓ４１、Ｓ１４にデータ等の信号を入出力する入出力回路ＩＯ１４を有する。各信号線Ｓ１２、Ｓ２１、Ｓ２３、Ｓ３２、Ｓ３４、Ｓ４３、Ｓ４１、Ｓ１４は、例えば、各チップＣＰに設けられるバンプＢＰ(図３)に接続される。以下では、各種の信号線を区別なく説明する場合、信号線Ｓと呼ぶことがある。

一方、それぞれの角部同士が対向して配置され、基板ＢＲＤの第１の対角線Ｄ１上に位置する第１のチップＣＰ１、第３のチップＣＰ３間は、基板ＢＲＤに設けられる信号線Ｓ１３ａと、第２のチップＣＰ２の第１の転送回路ＴＲ２と、基板ＢＲＤに設けられる信号線Ｓ１３ｂとを介して接続される。また、第３のチップＣＰ３、第１のチップＣＰ１間は、基板ＢＲＤに設けられる信号線Ｓ３１ａと、第４のチップＣＰ４の第２の転送回路ＴＲ４と、基板ＢＲＤに設けられる信号線Ｓ３１ｂとを介して接続される。

それぞれの角部同士が対向して配置され、基板ＢＲＤの第２の対角線Ｄ２上に位置する第２のチップＣＰ２、第４のチップＣＰ４間は、基板ＢＲＤに設けられる信号線Ｓ２４ａと、第３のチップＣＰ３の第３の転送回路ＴＲ３と、基板ＢＲＤに設けられる信号線Ｓ２４ｂとを介して接続される。また、第４のチップＣＰ４、第２のチップＣＰ２間は、基板ＢＲＤに設けられる信号線Ｓ４２ａと、第１のチップＣＰ１の第４の転送回路ＴＲ１と、基板ＢＲＤに設けられる信号線Ｓ４２ｂとを介して接続される。以下では、第１の転送回路ＴＲ２、第２の転送回路ＴＲ４、第３の転送回路ＴＲ３、第４の転送回路ＴＲ１は、それぞれ単に転送回路ＴＲ２、ＴＲ４、ＴＲ３、ＴＲ１と呼ぶことがある。

以上の構成により、半導体装置ＳＥＭ１は、４つのチップＣＰ１－ＣＰ４間でデータ等の信号を相互に通信することができる。このため、例えば、各チップＣＰ１－ＣＰ４に搭載される複数の演算器を用いて演算を実行する場合、演算器で使用するデータや演算結果を、他の全てのチップＣＰに入出力することができる。したがって、半導体装置ＳＥＭ１は、例えば、多数のデータと多数のパラメータを使用してデータ処理を実行する機械学習、特にニューラルネットワークを用いた深層学習に適している。

各信号線Ｓに付けた矢印は、信号線Ｓに伝送される信号の転送方向を示し、各信号線Ｓに付けた符号"／"は、信号線Ｓが複数ビットで構成されることを示す。信号線Ｓを伝送される信号Ｓはデータおよびクロック等を含む。データのビット数は、特に限定されないが、数十ビットから１００ビット程度でもよい。

転送回路ＴＲ１は、チップＣＰ４の内部回路ＩＮＴ４から送信される信号Ｓ４２ａを信号Ｓ４２ｂとしてチップＣＰ２の内部回路ＩＮＴ２に転送する。転送回路ＴＲ２は、チップＣＰ１の内部回路ＩＮＴ１から送信される信号Ｓ１３ａを信号Ｓ１３ｂとしてチップＣＰ３の内部回路ＩＮＴ３に転送する。転送回路ＴＲ３は、チップＣＰ２の内部回路ＩＮＴ２から送信される信号Ｓ２４ａを信号Ｓ２４ｂとしてチップＣＰ４の内部回路ＩＮＴ４に転送する。転送回路ＴＲ４は、チップＣＰ３の内部回路ＩＮＴ３から送信される信号Ｓ３１ａを信号Ｓ３１ｂとしてチップＣＰ１の内部回路ＩＮＴ１に転送する。

そして、４つのチップＣＰ１－ＣＰ４の配置領域において、一方の対角線Ｄ上に位置しない２つのチップＣＰの一方に設けられた転送回路ＴＲを介して、一方の対角線Ｄ上に位置する２つのチップＣＰの一方から他方にデータを転送するデータ転送方法が実現される。

例えば、信号線（配線）Ｓ１３ａは、チップＣＰ１、ＣＰ２の互いに対向する辺の間に設けることができる。他の信号線Ｓ２４ａ、Ｓ３１ａ、Ｓ４２ａ、Ｓ４２ｂ、Ｓ１３ｂ、Ｓ２４ｂ、Ｓ３１ｂも同様に、チップＣＰの互いに対向する辺の間に設けることができる。このため、対角線Ｄ上に位置する２つのチップＣＰ間の角部を斜めの配線で接続する場合に比べて、配線できる信号線Ｓ１３ａ、Ｓ２４ａ、Ｓ３１ａ、Ｓ４２ａ、Ｓ４２ｂ、Ｓ１３ｂ、Ｓ２４ｂ、Ｓ３１ｂの本数を増加することができる。

また、例えば、チップＣＰ１、ＣＰ２の互いに対向する辺の間に配線される複数の信号線Ｓ１３ａは、長さを揃えることができる。信号線Ｓ１３ａの長さのばらつきを抑えることで、信号線Ｓ１３ａを介して伝送される信号のスキューを低減することができ、タイミング設計を容易にするとともに、半導体装置ＳＥＭ１の高性能化に寄与することができる。他の信号線Ｓ２４ａ、Ｓ３１ａ、Ｓ４２ａ、Ｓ４２ｂ、Ｓ１３ｂ、Ｓ２４ｂ、Ｓ３１ｂも同様である。

また、信号線Ｓ１３ａ、Ｓ２４ａ、Ｓ３１ａ、Ｓ４２ａ、Ｓ４２ｂ、Ｓ１３ｂ、Ｓ２４ｂ、Ｓ３１ｂは、例えばチップＣＰ１、ＣＰ２間を接続する信号線Ｓ１２、Ｓ２１の配線ルールと同様のルールを用いて配線することができる。したがって、信号線Ｓ１３ａ、Ｓ２４ａ、Ｓ３１ａ、Ｓ４２ａ、Ｓ４２ｂ、Ｓ１３ｂ、Ｓ２４ｂ、Ｓ３１ｂのレイアウト設計を容易にすることができる。

図１に示すように、本実施形態においては、対角線Ｄ上に位置する２つのチップＣＰ間での信号の伝達経路は、時計回りであり、入力経路と出力経路が互いに異なる。これにより、各チップＣＰに転送回路ＴＲ（ＴＲ１－ＴＲ４のいずれか）を１つずつ配置することができ、４つのチップＣＰを共通のレイアウトデータを用いて設計することができる。この結果、チップコストを削減でき、半導体装置ＳＥＭ１のコストを削減することができる。なお、対角線Ｄ上に位置する２つのチップＣＰ間での信号の伝送経路は、反時計回りでもよい。

例えば、転送回路ＴＲ２は、チップＣＰ１から受ける信号Ｓ１３ａに含まれるデータをチップＣＰ３の内部回路ＩＮＴ３のみに出力し、自チップＣＰ２の内部回路ＩＮＴ２には出力しない。すなわち、内部回路ＩＮＴ２は、チップＣＰ１、ＣＰ３間で転送される信号Ｓ１３ａに含まれるデータをデータ処理等に使用せず、転送回路ＴＲ２は、チップＣＰ１、ＣＰ３間の信号Ｓ１３ａ、Ｓ１３ｂに含まれるデータの中継回路として機能する。なお、内部回路ＩＮＴ２は、転送回路ＴＲ２上を転送される信号Ｓ１３ａをモニタするなどしてもよい。

転送回路ＴＲは、各チップＣＰにおいて、配置領域の中央部側（図１から図３に示す実施形態においては基板ＢＲＤの中央部側）に配置されることが好ましい。これにより、配置領域の外周側（基板ＢＲＤの外周側）に転送回路ＴＲを配置する場合に比べて、チップＣＰ１、ＣＰ３間での信号の伝送経路およびチップＣＰ２、ＣＰ４間での信号の伝送経路を短くすることができ、信号の伝送時間を短縮することができる。

なお、基板ＢＲＤは、シリコンインタポーザでもよい。半導体装置ＳＥＭ１は、チップＣＰ１－ＣＰ４が搭載された基板ＢＲＤをパッケージングすることで形成されてもよい。また、チップＣＰ１－ＣＰ４は、それぞれ樹脂等により封止されパッケージングされた状態であってもよい。さらに、半導体装置ＳＥＭ１は、チップＣＰ１－ＣＰ４が搭載された基板ＢＲＤの表面と反対側の面である裏面に設けられるバンプを介して、他の半導体部品等が搭載されたプリント基板等に接続されてもよい。

なお、対角線Ｄ上に位置する２つのチップＣＰ間での信号の伝達経路を双方向にした場合、例えば、チップＣＰ２、ＣＰ４間で入出力される信号を転送する２つの転送回路ＴＲ１、ＴＲ３が、チップＣＰ１、ＣＰ３の一方のみに設けられる。同様に、チップＣＰ１、ＣＰ３間で入出力される信号を転送する２つの転送回路ＴＲ２、ＴＲ４が、チップＣＰ２、ＣＰ４の一方のみに設けられる。

例えば、チップＣＰ１のみに転送回路ＴＲ１、ＴＲ３を設け、チップＣＰ２のみに転送回路ＴＲ２、ＴＲ４を設ける場合、チップＣＰ１、ＣＰ２のレイアウト設計と、チップＣＰ３、ＣＰ４のレイアウト設計とをそれぞれ行わなくてはならない。また、基板ＢＲＤに、信号線Ｓが密に配線される領域と疎に配線される領域とが発生するため、配線のレイアウト設計が難しくなる。

さらに、チップＣＰ１、ＣＰ２の内部回路ＩＮＴ１、ＩＮＴ２は、チップＣＰ３、ＣＰ４の内部回路ＩＮＴ３、ＩＮＴ４に比べて面積が小さくなる。このため、チップＣＰ１－ＣＰ４を同じチップサイズにする場合、チップＣＰ３、ＣＰ４の内部回路ＩＮＴ３、ＩＮＴ４の領域に、回路が形成されない無駄な領域ができてしまう場合がある。さらに、無駄な領域を無くすために、チップＣＰ３、ＣＰ４のチップサイズをチップＣＰ１、ＣＰ２のチップサイズより小さくする場合、２種類のチップを設計する必要がある。

図２は、図１の転送回路ＴＲ２とその周囲の回路の例を示すブロック図である。他の転送回路ＴＲ１、ＴＲ３、ＴＲ４とその周囲の回路も、図２と同様の構成を有する。

転送回路ＴＲ２は、入力バッファ２１、入力フリップフロップ（ＦＦ）２２、誤り検出／訂正回路２３、クロック乗せ換え回路２４、ステージングＦＦ２５、ＦＦ２６、誤り検出／訂正信号生成回路２７、出力ＦＦ２８および出力バッファ２９を有する。なお、転送回路ＴＲ２に挿入されるステージングＦＦの数は、信号の伝送経路の長さおよびクロック周波数に依存して決められればよく、図２に示す数に限定されない。

入力バッファ２１は、信号線Ｓ１３ａを介してチップＣＰ１から複数ビットの信号Ｓ１３ａを受信し、受信した信号Ｓ１３ａを入力ＦＦ２２に出力する。入力ＦＦ２２は、図示しないクロックに同期して信号Ｓ１３ａを取り込み、取り込んだ信号Ｓ１３ａを誤り検出／訂正回路２３に出力する。なお、入力ＦＦ２２が使用するクロックは、チップＣＰ１から出力される信号Ｓ１３ａに含まれる、チップＣＰ１で使用するクロックである。

誤り検出／訂正回路２３は、複数ビットの信号Ｓ１３ａに含まれる誤り検出／訂正信号を用いて、信号Ｓ１３ａに含まれるデータの誤りを検出または訂正し、訂正した場合には誤りを訂正したデータをクロック乗せ換え回路２４に出力する。これにより、信号線Ｓ１３ａを介してチップＣＰ１から受信するデータに誤りが発生する場合にも、誤りを訂正した正しいデータをチップＣＰ３に転送することができる。

なお、誤り検出／訂正回路２３は、訂正できない誤りを検出した場合、訂正できない誤りの検出を示す誤り情報を生成してもよい。さらに、誤り検出／訂正回路２３は、データの誤りを訂正した場合、誤りを訂正したことを示す訂正情報を生成してもよい。また、この場合、誤り情報または訂正情報は、チップＣＰ２の内部回路ＩＮＴ２に出力されてもよい。また、チップＣＰ２の内部回路ＩＮＴ２は、誤り検出／訂正回路２３が誤り情報または訂正情報を生成した場合、誤り情報または訂正情報を保持してもよく、保持した誤り情報または訂正情報を用いて誤り訂正率の算出等の情報処理を行ってもよい。

また、誤り検出／訂正回路２３はデータの誤り検出のみを行ってもよく、この場合、内部回路ＩＮＴ１の誤り検出／訂正信号生成回路１１は、パリティビット等の誤り検出のみを行う信号を生成してもよい。さらに、誤り検出／訂正回路２３は、データの誤りを検出した場合、誤りを検出したことを示す検出情報を生成し、生成した検出情報を内部回路ＩＮＴ２に出力してもよい。内部回路ＩＮＴ２は、誤り検出／訂正回路２３が検出情報を生成した場合、検出情報を保持してもよく、保持した検出情報を用いて誤り検出率の算出等の情報処理を行ってもよい。

なお、誤り検出／訂正回路２３が生成し、内部回路ＩＮＴ２に出力された誤り情報、訂正情報または検出情報、あるいは、誤り情報、訂正情報または検出情報に基づいて生成された情報は、内部回路ＩＮＴ２を経由して、チップＣＰ３の内部回路ＩＮＴ３に出力されてもよい。この場合、例えば、誤り情報、訂正情報または検出情報、あるいは、誤り情報、訂正情報または検出情報に基づいて生成された情報は、図１に示した内部回路ＩＮＴ２の入出力回路ＩＯ２３、信号線Ｓ２３および内部回路ＩＮＴ３の入出力回路ＩＯ３２を介して内部回路ＩＮＴ３に伝達されてもよい。これにより、信号線Ｓ１３ｂにデータ、誤り検出／訂正信号およびクロック以外の信号が伝達されることを抑止でき、信号線Ｓ１３ｂの本数を最小限にすることができる。換言すれば、信号線Ｓ１３ｂをチップＣＰ１からチップＣＰ３へのデータの転送する用途のみに使用することができる。

クロック乗せ換え回路２４は、チップＣＰ１のクロックに同期した信号Ｓ１３ａに含まれるデータを、チップＣＰ２のクロックに同期したデータに変換し、ステージングＦＦ２５に出力する。例えば、クロック乗せ換え回路２４として、入力非同期ＦＩＦＯ（First-In First-Out）が使用されてもよい。なお、誤り検出／訂正回路２３とクロック乗せ換え回路２４との接続の順序は逆でもよい。すなわち、クロック乗せ換え回路２４によりチップＣＰ２のクロックに同期させたデータを、誤り検出／訂正回路２３により誤り検出し、任意に誤り訂正してもよい。

ステージングＦＦ２５、ＦＦ２６は、データを順次中継する中継回路の一例である。なお、転送回路ＴＲ２内での信号の転送距離が短い場合、転送回路ＴＲ２は、ステージングＦＦ２５、ＦＦ２６を持たなくてもよい。この場合、クロック乗せ換え回路２４から出力されるデータは、誤り検出／訂正信号生成回路２７に直接出力されてもよい。

誤り検出／訂正信号生成回路２７は、複数ビットのデータの誤りを訂正する誤り検出／訂正信号を生成し、生成した誤り検出／訂正信号をデータとともに出力ＦＦ２８に出力する。例えば、誤り検出／訂正信号は、ＥＣＣ（Error Correction Code）等である。出力ＦＦ２８は、データ、誤り検出／訂正信号およびクロックを出力バッファ２９に出力する。出力バッファ２９は、データ、誤り検出／訂正信号およびクロックを信号Ｓ１３ｂとしてチップＣＰ３に出力する。

なお、信号Ｓ１３ａを出力するチップＣＰ１の内部回路ＩＮＴ１は、誤り検出／訂正信号生成回路１１、出力ＦＦ１２および出力バッファ１３を有する。誤り検出／訂正信号生成回路１１、出力ＦＦ１２および出力バッファ１３は、それぞれ転送回路ＴＲ２の誤り検出／訂正信号生成回路２７、出力ＦＦ２８および出力バッファ２９と同様の機能を有する。

チップＣＰ３の内部回路ＩＮＴ３は、入力バッファ３１、入力ＦＦ３２、誤り検出／訂正回路３３およびクロック乗せ換え回路３４を有する。入力バッファ３１、入力ＦＦ３２、誤り検出／訂正回路３３およびクロック乗せ換え回路３４は、それぞれ転送回路ＴＲ２の入力バッファ２１、入力ＦＦ２２、誤り検出／訂正回路２３およびクロック乗せ換え回路２４と同様の機能を有する。

入力バッファ３１は、チップＣＰ２の転送回路ＴＲ２を介してチップＣＰ１から転送された複数ビットの信号Ｓ１３ｂを受信し、受信した信号Ｓ１３ｂを入力ＦＦ３２に出力する。入力ＦＦ３２は、信号Ｓ１３ｂに含まれるチップＣＰ２のクロックに同期して信号Ｓ１３ｂを取り込み、取り込んだ信号Ｓ１３ｂを誤り検出／訂正回路３３に出力する。

誤り検出／訂正回路３３は、信号Ｓ１３ｂに含まれる誤り検出／訂正信号を用いて、信号Ｓ１３ｂに含まれるデータの誤りを検出または訂正し、誤りを訂正した場合には誤りを訂正したデータをクロック乗せ換え回路３４に出力する。クロック乗せ換え回路３４は、チップＣＰ２のクロックに同期した信号Ｓ１３ｂに含まれるデータを、チップＣＰ３のクロックに同期したデータに変換する。そして、内部回路ＩＮＴ３は、チップＣＰ２の転送回路ＴＲ２を介してチップＣＰ１から転送された信号Ｓ１３ｂを使用して、データ処理等を実行する。データ処理後のデータをチップＣＰ１に戻す必要がある場合、内部回路ＩＮＴ３は、図１に示したチップＣＰ４の転送回路ＴＲ４を介して、データをチップＣＰ１に転送する。また、誤り検出／訂正回路３３は誤り検出のみを行ってもよく、この場合、転送回路ＴＲ２の誤り検出／訂正信号生成回路２７は、パリティビット等の誤り検出のみを行う信号を生成してもよい。

なお、誤り検出／訂正回路３３とクロック乗せ換え回路３４との接続の順序は逆でもよい。すなわち、クロック乗せ換え回路３４によりチップＣＰ３のクロックに同期させたデータを、誤り検出／訂正回路３３により誤り検出し、任意に誤り訂正してもよい。また、転送回路ＴＲ２は、誤り検出／訂正回路２３および誤り検出／訂正信号生成回路２７を持たなくてもよく、転送回路ＴＲ１は、誤り検出／訂正信号生成回路１１を持たなくてもよく、転送回路ＴＲ３は、誤り検出／訂正回路３３を持たなくてもよい。

図３は、図１のチップＣＰ１－ＣＰ４に設けられるバンプＢＰを信号線Ｓ（配線）で相互に接続する例を模式的に示す説明図である。信号線Ｓは、例えば、シリコンインタポーザ等の基板ＢＲＤの配線層を用いて形成される。図３に示すバンプＢＰに接続された信号線Ｓは、例えば、信号の転送先により区別されることなく、同じ配線ルールに基づいて配線される。これにより、図１で説明したように、複数の信号線Ｓの長さのばらつきを低減でき、信号Ｓのスキューを低減することができる。なお、図３は、説明を分かりやすくするために、各チップＣＰ上にバンプＢＰを記載し、また、互いに対向するバンプＢＰのみを信号線Ｓで接続している。しかしながら、実際には、バンプＢＰは、各チップＣＰと基板ＢＲＤとの間に位置している。また、信号線Ｓの長さを揃えるために、例えば、チップＣＰ２の右辺に並ぶバンプＢＰは、信号線Ｓを介して、チップＣＰ３の左辺に並ぶバンプＢＰより奥側に位置するバンプＢＰに接続される。

図４は、比較例として、図１に示した転送回路ＴＲを各チップＣＰに設けずに、対角線Ｄ１（またはＤ２）上に位置する２つのチップＣＰ１、ＣＰ３（またはＣＰ２、ＣＰ４）を信号線Ｓ１３、Ｓ３１（またはＳ２４、Ｓ４２）で接続する例を示すブロック図である。

この場合、対角線Ｄ１、Ｄ２の交点に近いチップＣＰ１－ＣＰ４の角部の領域に設けられるバンプ（図示せず）を使って、入力と出力の双方の信号線を斜めの配線で接続することになる。さらに、信号線Ｓ１３、Ｓ３１と信号線Ｓ２４、Ｓ４２とを交差させなくてはならない。このため、信号線Ｓ１３、Ｓ３１、Ｓ２４、Ｓ４２の数が多い場合には、配線が困難となる場合がある。また、配線を可能にするために、シリコンインタポーザ等の基板ＢＲＤの配線層の数を増やした場合、コストが増大し、信号の遅延量が増加する場合がある。さらに、信号線Ｓ１３、Ｓ３１（またはＳ２４、Ｓ４２）の長さがばらつく場合、信号にスキューが発生するおそれがある。これに対して、図１から図３に示した実施形態では、上記の問題を低減することができる。

以上、図１から図３に示す実施形態では、対角線Ｄ上に位置しない２つのチップＣＰに設けられる転送回路ＴＲを介して、対角線Ｄ上に位置する２つのチップＣＰ間でデータを転送することができる。転送回路ＴＲに接続される信号線Ｓは、対角線Ｄ上に位置する２つのチップＣＰにおける互いに対向する辺に設けられるため、対角線Ｄに略平行な斜め配線で接続する場合に比べて、配線できる信号線Ｓの本数を増加させることができる。また、互いに対向する辺を介して隣接する２つのチップＣＰは、入出力回路ＩＯを介してデータを相互に入出力することができる。この結果、４つのチップＣＰ１－ＣＰ４間で同等の情報量のデータを相互に通信することができ、チップＣＰ１－ＣＰ４間での相互の通信を良好に行うことができる。

４つのチップＣＰ１－ＣＰ４間で同等の情報量のデータを相互に通信できるため、例えば、１つのチップで実現される機能を４つのチップＣＰ１－ＣＰ４に分割して半導体装置ＳＥＭ１にすることが可能になる。この場合、１つのチップで機能を実現する場合に比べて、チップＣＰの良品率である歩留まりを向上することが期待できる。歩留まりの向上により、チップコストを低減することができ、半導体装置ＳＥＭ１のコストを低減することができる。

対角線Ｄ上に位置する２つのチップＣＰ間でデータを伝送する複数の信号線Ｓの長さのばらつきを低減できるため、信号線Ｓを介して伝送されるデータのスキューを低減することができる。この結果、タイミング設計を容易にすることができるとともに、半導体装置ＳＥＭ１の高性能化に寄与することができる。

転送回路ＴＲをチップＣＰにおける基板ＢＲＤの中央部側（チップＣＰの配置領域の中央部側）に配置することで、転送回路ＴＲを基板ＢＲＤの外周側（チップＣＰの配置領域の外周側）に配置する場合に比べて、チップＣＰ間での信号の伝送経路を短くすることができ、信号の伝送時間を短縮することができる。各チップＣＰに転送回路ＴＲを１つずつ配置することで、４つのチップＣＰを共通のレイアウトデータを用いて設計することができる。この結果、チップコストを削減でき、半導体装置ＳＥＭ１のコストを削減することができる。

各転送回路ＴＲは、信号線Ｓを介して一方のチップＣＰから受信するデータに誤りが発生する場合にも、誤り検出／訂正回路２３により誤りを検出し、または誤りを訂正した正しいデータを他方のチップＣＰに転送することができる。また、各転送回路ＴＲは、誤り検出／訂正信号生成回路２７により、他方のチップＣＰに転送するデータの誤りを検出または訂正する誤り検出／訂正信号を生成する。これにより、転送回路ＴＲから出力するデータに誤りが発生した場合にも、データを受信した他方のチップＣＰの誤り検出／訂正回路３３により誤りを検出または訂正することができる。したがって、対角線Ｄ上に位置する２つのチップＣＰ間のデータ伝送を、他のチップＣＰを介して行う場合にも、データの信頼性が低下することを低減することができる。

図５は、本発明の別の実施形態における半導体装置の例を示すブロック図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図５に示す半導体装置ＳＥＭ２は、転送回路ＴＲ（ＴＲ１－ＴＲ４）が、各チップＣＰ（ＣＰ１－ＣＰ４）の配置領域の外周側（基板ＢＲＤの外周側）に設けられていることを除き、図１に示した半導体装置ＳＥＭ１と同様の構成である。

この実施形態では、各転送回路ＴＲ内で信号Ｓが伝送される距離が長いため、各転送回路ＴＲは、図２よりも多い数のステージングＦＦ（図示せず）を有する。各転送回路ＴＲの構成は、ステージングＦＦの数が多いことを除き、図２に示した転送回路ＴＲ２の構成と同じである。なお、各チップＣＰに設けられる転送回路ＴＲの位置は、図５に示す位置に限定されず、例えば、各チップＣＰの中央部等を含んでもよい。また、転送回路ＴＲは、各チップＣＰの複数の領域に分散して設けられてもよい。図５に示す半導体装置ＳＥＭ２は、図１に示した半導体装置ＳＥＭ１と同様の効果を得ることができる。

図６は、本発明の別の実施形態における半導体装置の例を示すブロック図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図６に示す半導体装置ＳＥＭ３は、基板ＢＲＤ上に搭載された長手の辺と短手の辺とを有する長方形状（矩形状の一種）の４つのチップＣＰ（ＣＰ１－ＣＰ４）を有する。各チップＣＰは、図１および図２と同様の転送回路ＴＲ（ＴＲ１－ＴＲ４）を有し、対角線Ｄ１（または、Ｄ２）上に位置する２つのチップＣＰ間での信号の伝送を中継する。

また、チップＣＰ１－ＣＰ４の配置領域の周囲の形状が突出部を有さないよう、つまり配置領域の外周形状が略矩形状になるよう、基板ＢＲＤの中央部分（チップＣＰの配置領域の中央部）に、チップＣＰ１－ＣＰ４が配置されない空き領域が設けられている。換言すれば、チップＣＰ１－ＣＰ４が配置される矩形状の配置領域の各辺は、各チップＣＰの長手の辺の１つと短手の辺の１つとにより形成される。また、各チップＣＰの長手の辺の他の１つは、隣接するチップＣＰの短手の辺の他の１つに対向し、各チップＣＰの短手の辺の他の１つは、隣接するチップＣＰの長手の辺の他の１つに対向している。対角線Ｄ１（または、Ｄ２）上に位置する２つのチップＣＰの長手の辺の他の１つ同士は、空き領域を介して対向している。また、空き領域は、４つのチップＣＰ１－ＣＰ４により囲繞されている。

半導体装置ＳＥＭ３のその他の構成は、図１に示した半導体装置ＳＥＭ１の構成と同様である。なお、各チップＣＰに設けられる転送回路ＴＲの位置は、図６に示す位置に限定されない。また、転送回路ＴＲは、各チップＣＰの複数の領域に分散して設けられてもよい。

図７は、図６の半導体装置ＳＥＭ３が搭載されるシステム基板ＳＢＲＤの例を示す斜視図である。図７では、半導体装置ＳＥＭ３が、他の電子部品ＩＣおよびコネクタＣＮとともにシステム基板ＳＢＲＤに搭載されている。例えば、システム基板ＳＢＲＤは、プリント基板である。システム基板ＳＢＲＤは、コネクタＣＮを介して、図示しないラック等に設けられたバックパネルに接続されてもよい。また、ラック等に複数のシステム基板ＳＢＲＤを接続することで、クラスタが構成されてもよい。

なお、図１の半導体装置ＳＥＭ１、図５の半導体装置ＳＥＭ２および後述する図８の半導体装置ＳＥＭ４も、図７と同様に、システム基板ＳＢＲＤに搭載されてもよい。

この実施形態の半導体装置ＳＥＭ３においても、図１に示した半導体装置ＳＥＭ１と同様の効果を得ることができる。

図８は、本発明の別の実施形態における半導体装置の例を示すブロック図である。図１および図６と同様の要素については、同じ符号を付し、詳細な説明を省略する。図８に示す半導体装置ＳＥＭ４は、基板ＢＲＤ上に搭載された長方形状の４つのチップＣＰ（ＣＰ１－ＣＰ４）を有する。各チップＣＰは、図１および図２と同様の転送回路ＴＲ（ＴＲ１－ＴＲ４）を有し、各転送回路ＴＲは、対角線Ｄ１（または、Ｄ２）上に位置する２つのチップＣＰ間での信号の伝送を中継する。

この実施形態では、転送回路ＴＲのサイズを最小限にし、転送回路ＴＲを介して転送される信号Ｓの遅延量を最小限にするために、転送回路ＴＲは、図１と同様に、チップＣＰ１－ＣＰ４の配置領域である基板ＢＲＤの中央部側に設けられる。このため、各チップＣＰ１－ＣＰ４は、角部の１つを対角線Ｄ１、Ｄ２の交点に近接させて、基板ＢＲＤに搭載される。これにより、各チップＣＰ１－ＣＰ４の外側の辺は、直線上に揃わず、チップＣＰ１－ＣＰ４の配置領域の周囲は突出部を有し、突出部に合わせて基板ＢＲＤの大きさを決定することができる。また、配置領域内の空き領域を小さくすることで、基板ＢＲＤ中に占めるチップＣＰ１－ＣＰ４の面積を少なくすることができる。そのため、基板ＢＲＤにおいてその他の電子部品を搭載することができる面積を増やすことができる。半導体装置ＳＥＭ４のその他の構成は、図１および図６に示した半導体装置ＳＥＭ１の構成と同様である。この実施形態の半導体装置ＳＥＭ４においても、図１に示した半導体装置ＳＥＭ１と同様の効果を得ることができる。

なお、図１、図５、図６および図８に示した実施形態では、各チップＣＰに転送回路ＴＲを設ける例について説明した。しかしながら、チップＣＰ２、ＣＰ４間でのデータの転送が必要であるが、チップＣＰ１、ＣＰ３間でのデータの転送が不要な場合、転送回路ＴＲは、チップＣＰ１、ＣＰ３に設けられ、チップＣＰ２、ＣＰ４には設けられなくてもよい。また、チップＣＰ１、ＣＰ３間でのデータの転送が必要であるが、チップＣＰ２、ＣＰ４間でのデータの転送が不要な場合、転送回路ＴＲは、チップＣＰ２、ＣＰ４に設けられ、チップＣＰ１、ＣＰ３には設けられなくてもよい。

本発明は、具体的に開示された上記の実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

１１ 誤り検出／訂正信号生成回路
１２ 出力フリップフロップ
１３ 出力バッファ
２１ 入力バッファ
２２ 入力フリップフロップ
２３ 誤り検出／訂正回路
２４ クロック乗せ換え回路
２５、２６ ステージング
２７ 誤り検出／訂正信号生成回路
２８ 出力フリップフロップ
２９ 出力バッファ
３１ 入力バッファ
３２ 入力フリップフロップ
３３ 誤り検出／訂正回路
３４ クロック乗せ換え回路
ＢＰ バンプ
ＢＲＤ 基板
ＣＰ（ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４） チップ
Ｄ１、Ｄ２ 対角線
ＩＮＴ（ＩＮＴ１、ＩＮＴ２、ＩＮＴ３、ＩＮＴ４） 内部回路
Ｓ 信号線
ＳＥＭ１、ＳＥＭ２、ＳＥＭ３、ＳＥＭ４ 半導体装置
ＴＲ（ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４） 転送回路
ＩＯ 入出力回路

Claims (13)

1. 複数の演算器を有する第１のチップと、
   前記第１のチップに隣接して配置され、複数の演算器を有する第２のチップと、を有し、
   前記第１のチップは、シリコンインタポーザを介して前記第２のチップにデータを転送し、
   前記第２のチップは、前記シリコンインタポーザを介して前記第１のチップにデータを転送し、
   前記シリコンインタポーザを介して前記第１のチップから前記第２のチップに転送される前記データは、前記第２のチップの前記複数の演算器によるニューラルネットワークに関する算術演算に使用され、
   前記シリコンインタポーザを介して前記第２のチップから前記第１のチップに転送される前記データは、前記第１のチップの前記複数の演算器による前記ニューラルネットワークに関する算術演算に使用され、
   前記第１のチップのレイアウト設計は、前記第２のチップのレイアウト設計と同じである、
   半導体装置。
2. 前記第１のチップ及び前記第２のチップの各々は、平面視で４つの辺部を有する矩形状であり、前記第１のチップの１つの辺部は、前記第２のチップの１つの辺部に対向している、
   請求項１に記載の半導体装置。
3. 前記第１のチップの前記複数の演算器は、少なくとも積和演算器又は内積演算器を含み、
   前記第２のチップの前記複数の演算器は、少なくとも積和演算器又は内積演算器を含む、
   請求項１または請求項２に記載の半導体装置。
4. 前記第１のチップ及び前記第２のチップは、樹脂により封止される、
   請求項１乃至請求項３のいずれか１項に記載の半導体装置。
5. 前記第１のチップから前記シリコンインタポーザを介して前記第２のチップへ前記データを転送する第１の信号線と、
   前記第２のチップから前記シリコンインタポーザを介して前記第１のチップへ前記データを転送する第２の信号線と、を備え、
   前記第１の信号線と前記第２の信号線の長さは同一である、
   請求項１乃至請求項４のいずれか１項に記載の半導体装置。
6. 前記第１のチップ及び前記第２のチップを搭載する基板を有し、
   前記基板は、システム基板に搭載される、
   請求項１乃至請求項５のいずれか１項に記載の半導体装置。
7. 前記第１のチップ及び前記第２のチップは基板に搭載され、
   前記基板は、ラックに収納される複数のシステム基板であって前記ラックに接続されるコネクタをそれぞれ有する複数のシステム基板の各々に搭載され、
   前記複数のシステム基板の各々は、シリコンインタポーザを使用することにより同じシステム基板内の別のチップにデータを転送する少なくとも２つのチップを有する、
   請求項１乃至請求項５のいずれか１項に記載の半導体装置。
8. 前記基板は、前記第１のチップ及び前記第２のチップを有する表面と反対側の裏面に設けられる複数のバンプを介してシステム基板と接続される、
   請求項６または請求項７に記載の半導体装置。
9. 前記第２のチップと隣接し、複数の演算器を有する第３のチップと、
   前記第１のチップ及び前記第３のチップと隣接し、複数の演算器を有する第４のチップと、を有し、
   前記第１から第４のチップは、平面視において４つの辺を有する矩形であり、前記隣接するチップはそれぞれのチップの辺同士が対向し、
   前記第１のチップと前記第３のチップはそれぞれの角部同士が対向し、
   前記第２のチップと前記第４のチップはそれぞれの角部同士が対向し、
   前記第１から第４のチップのレイアウト設計は同じである、
   請求項１乃至請求項８のいずれか１項に記載の半導体装置。
10. 前記第２のチップは、前記シリコンインタポーザを介して前記第３のチップにデータを転送し、
    前記第３のチップは、前記シリコンインタポーザを介して前記第２のチップにデータを転送し、
    前記第３のチップは、前記シリコンインタポーザを介して前記第４のチップにデータを転送し、
    前記第４のチップは、前記シリコンインタポーザを介して前記第３のチップにデータを転送し、
    前記第４のチップは、前記シリコンインタポーザを介して前記第１のチップにデータを転送し、
    前記第１のチップは、前記シリコンインタポーザを介して前記第４のチップにデータを転送する、
    請求項９に記載の半導体装置。
11. 前記シリコンインタポーザを介して前記第２のチップから前記第３のチップに転送される前記データは、前記第３のチップの前記複数の演算器による前記ニューラルネットワークに関する算術演算に使用され、
    前記シリコンインタポーザを介して前記第３のチップから前記第２のチップに転送される前記データは、前記第２のチップの前記複数の演算器による前記ニューラルネットワークに関する算術演算に使用され、
    前記シリコンインタポーザを介して前記第３のチップから前記第４のチップに転送される前記データは、前記第４のチップの前記複数の演算器による前記ニューラルネットワークに関する算術演算に使用され、
    前記シリコンインタポーザを介して前記第４のチップから前記第３のチップに転送される前記データは、前記第３のチップの前記複数の演算器による前記ニューラルネットワークに関する算術演算に使用され、
    前記シリコンインタポーザを介して前記第４のチップから前記第１のチップに転送される前記データは、前記第１のチップの前記複数の演算器による前記ニューラルネットワークに関する算術演算に使用され、
    前記シリコンインタポーザを介して前記第１のチップから前記第４のチップに転送される前記データは、前記第４のチップの前記複数の演算器による前記ニューラルネットワークに関する算術演算に使用される、
    請求項１０に記載の半導体装置。
12. 請求項１乃至１１のいずれか１項に記載の半導体装置を備えるシステム基板。
13. 請求項１乃至１１のいずれか１項に記載の半導体装置を用いて、前記ニューラルネットワークに関する算術演算を実行する、演算方法。