JP7601366B2 - ドメインスイッチング素子及びその製造方法 - Google Patents

ドメインスイッチング素子及びその製造方法 Download PDF

Info

Publication number
JP7601366B2
JP7601366B2 JP2020159660A JP2020159660A JP7601366B2 JP 7601366 B2 JP7601366 B2 JP 7601366B2 JP 2020159660 A JP2020159660 A JP 2020159660A JP 2020159660 A JP2020159660 A JP 2020159660A JP 7601366 B2 JP7601366 B2 JP 7601366B2
Authority
JP
Japan
Prior art keywords
layer
domain switching
switching element
antiferroelectric
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020159660A
Other languages
English (en)
Other versions
JP2021052184A (ja
Inventor
鎭盛 許
▲尚▼▲ウク▼ 金
潤姓 李
常▲ヒュン▼ 趙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2021052184A publication Critical patent/JP2021052184A/ja
Application granted granted Critical
Publication of JP7601366B2 publication Critical patent/JP7601366B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/701IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0415Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having ferroelectric gate insulators
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/031Manufacture or treatment of data-storage electrodes
    • H10D64/033Manufacture or treatment of data-storage electrodes comprising ferroelectric layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/689Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having ferroelectric layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、ドメインスイッチング素子及びその製造方法に関する。
既存シリコン基盤のトランジスタは、動作特性の改善及びスケールダウン(scaling down)に限界がある。
ナノ製造技術の発達により、トランジスタ素子の大きさをさらに小さく製造することが可能になっているが、トランジスタ稼動に必要な最小限の電圧は、電子のボルツマン分布(Boltzmann distribution)によって限界がある。例えば、既存シリコン基盤のトランジスタにおいて、動作電圧と動作電流の特性を測定すれば、サブスレショルドスイング(SS:subthreshold swing)値は、下記数式1のように与えられるが、該SS値は、約60mV/decが限界であると知られている。
ここで、kは、ボルツマン定数(Boltzmann constant)であり、Tは、絶対温度(absolute temperature)であり、qは、基本電荷(elementary charge)であり、Cは、空乏層(depletion layer)のキャパシタンスであり、Cinsは、ゲート絶縁体(gate insulator)のキャパシタンスである。
トランジスタのサイズが小さくなるにつれ、動作電圧を約0.8V以下に下げ難い要因により、パワー密度(power density)は、増大することになる。従って、素子の分布密度を高める場合、発熱による故障の原因になり、素子のスケールダウンに限界がある。
サブスレショルドスイング(SS)のような動作特性を改善することができ、スケールダウンに有利であり、制御効率を高めることができる素子の開発が要求される。
本発明が解決しようとする課題は、動作電圧が低いドメインスイッチング素子及びその製造方法を提供することである。
一類型によれば、チャネル領域と、前記チャネル領域に連結されたソース及びドレインと、前記チャネル領域と離隔されるように配置されたゲート電極と、前記チャネル領域と前記ゲート電極との間に配置された反強誘電(anti-ferroelectric)層と、前記ゲート電極と前記反強誘電層との間に、前記反強誘電層と接するように配置された伝導層と、前記反強誘電層と前記チャネル領域との間に配置されたバリア層と、を含むドメインスイッチング素子が提供される。
前記反強誘電層は、前記伝導層と隣接した少なくとも一部領域が結晶化され得る。
前記反強誘電層は、前記伝導層との界面領域において、ZrOの比率が50%以上でもある。
前記伝導層は、面抵抗が1MΩ/squareより小さい物質によってもなる。
前記伝導層の熱膨脹係数は、前記反強誘電層の熱膨脹係数よりも小さい。
前記伝導層の熱膨脹係数は、Moの熱膨脹係数よりも大きくなる。
前記伝導層は、窒化金属(metal nitride)、酸窒化金属(metal oxynitride)、RuO、MoOまたはWOを含んでもよい。
前記バリア層は、前記反強誘電層の降伏電圧(breakdown voltage)より大きい降伏電圧を有することができる。
前記バリア層は、SiO、AlO、HfO、ZrO、LaO、YO、MgOのうちいずれか一つを含むか、あるいはSiO、AlO、HfO、ZrO、LaO、YO、MgOの中でいずれか一つにドーパントがドーピングされた物質、または二次元絶縁体(2D insulator)を含んでもよい。
前記ドメインスイッチング素子は、前記バリア層と前記チャネル領域との間に配置された誘電体層をさらに含んでもよい。
前記誘電体層は、前記バリア層と異なる物質によってもなる。
前記バリア層の誘電定数が前記誘電体層の誘電定数よりも大きくなる。
前記誘電体層は、SiO、AlO、HfO、ZrO、または二次元絶縁体を含んでもよい。
前記反強誘電層は、HfO、ZrO、SiO、AlO、CeO、YO、LaOのうち少なくとも一つを含んでもよい。
前記反強誘電層は、ドーパントをさらに含んでもよく、前記ドーパントは、Si、Al、Zr、Y、La、Gd、Sr、Hf及びCeのうち少なくとも一つを含んでもよい。
前記チャネル領域は、Si、Ge、SiGe、III-V族半導体、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質(2D material)、量子点、遷移金属ジカルコゲナイド及び有機半導体のうち少なくとも一つを含んでもよい。
また、一類型によれば、チャネル領域を含む基板を設ける段階と、前記チャネル領域上に、バリア層、ドメインスイッチング層及び伝導層を含む積層構造を形成する段階と、前記積層構造上に電極物質層を形成する段階と、前記ドメインスイッチング層に反強誘電性(anti-ferroelectricity)を誘導する段階と、を含む、ドメインスイッチング素子製造方法が提供される。
前記ドメインスイッチング層は、HfO、ZrO、SiO、AlO、CeO、YO、LaOのうち少なくとも一つを含んでもよい。
前記伝導層は、窒化金属、酸窒化金属、RuO、MoOまたはWOを含んでもよい。
前記誘導する段階は、前記伝導層と隣接した前記ドメインスイッチング層の少なくとも一部領域を結晶化する段階を含んでもよい。
前記誘導する段階は、前記伝導層により、前記ドメインスイッチング層に引張り応力(tensile stress)が印加されるようにする段階を含んでもよい。
前記誘導する段階は、前記積層構造を熱処理(annealing)する段階を含んでもよい。
前記熱処理する段階は、前記積層構造を形成する段階後、前記電極物質層を形成する以前に行われ、かつ/または前記電極物質層を形成する段階後にも行われる。
本発明によれば、反強誘電性を活用し、ヒステリシスがないネガティブキャパシタンス効果を示すドメインスイッチング素子を具現することができる。
本発明によれば、ドメインスイッチング層と、隣接した伝導層との界面ストレイン調節を介し、ドメインスイッチング内に反強誘電相(anti-ferroelectric phase)を具現することができる。
本発明によれば、ドメインスイッチング素子は、ロジックトランジスタにも活用され、多様な電子素子/装置/回路/システムを具現することができる。
一実施形態によるドメインスイッチング素子の概略的な構造を示す断面図である。 比較例によるドメインスイッチング素子の概略的な構造を示す断面図である。 比較例によるドメインスイッチング素子に採用される強誘電性物質の電荷とエネルギーとの関係を概念的に示すグラフである。 比較例によるドメインスイッチング素子に採用される強誘電性物質の電場と分極との関係を概念的に示すグラフである。 一実施形態によるドメインスイッチング素子に採用される反強誘電性物質の電荷とエネルギーとの関係を概念的に示すグラフである。 一実施形態によるドメインスイッチング素子に採用される反強誘電性物質の電場と分極との関係を概念的に示すグラフである。 HfZrOが、隣接物質層との界面ストレイン関係により、それぞれ強誘電性、反強誘電性を示すことができることを実験的に確認したグラフである。 HfZrOが、隣接物質層との界面ストレイン関係により、それぞれ強誘電性、反強誘電性を示すことができることを実験的に確認したグラフである。 他の実施形態によるドメインスイッチング素子の概略的な構造を示す断面図である。 一実施形態によるドメインスイッチング素子製造方法について説明する図面である。 一実施形態によるドメインスイッチング素子製造方法について説明する図面である。 一実施形態によるドメインスイッチング素子製造方法について説明する図面である。 一実施形態によるドメインスイッチング素子製造方法について説明する図面である。 一実施形態によるドメインスイッチング素子製造方法について説明する図面である。 一実施形態によるドメインスイッチング素子製造方法について説明する図面である。 一実施形態によるドメインスイッチング素子製造方法について説明する図面である。 一実施形態による電子素子のアーキテクチャを概略的に示す概念図である。 他の実施形態による電子素子のアーキテクチャを概略的に示す概念図である。
以下、添付図面を参照し、本実施形態について詳細に説明する。説明される実施形態は、ただ例示的なものに過ぎず、そのような実施形態から多様な変形が可能である。以下の図面において、同一参照符号は、同一構成要素を指し、図面上において、各構成要素の大きさは、説明の明瞭さと便宜さとのために誇張されてもいる。
以下において、「上部」や「上」と記載されたところは、接触して真上にあるものだけではなく、非接触で上にあるものを含んでもよい。
第1、第2のような用語は、多様な構成要素についての説明に使用されうるが、1つの構成要素を他の構成要素から区別する目的のためのみに使用される。そのような用語は、構成要素の物質または構造が異なるということを限定するものではない。
単数の表現は、文脈上明白に異なって意味しない限り、複数の表現を含む。また、ある部分がある構成要素を「含む」とするとき、それは、特別に反対となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいということを意味する。
また、明細書に記載された「…部」、「モジュール」というような用語は、少なくとも1つの機能や動作を処理する単位を意味し、それは、ハードウェアまたはソフトウェアによって具現されるか、ハードウェアとソフトウェアとの結合によっても具現される。
「前記」の用語、及びそれと類似した指示用語の使用は、単数及び複数のいずれにも該当するものである。
方法を構成する段階は、説明された順に行わなければならないという明白な言及がなければ、適切な順序によって行われる。また、全ての例示的な用語(例えば、など)の使用は、単に技術的思想を詳細に説明するためのものであり、特許請求の範囲によって限定されない以上、そのような用語により、権利範囲が限定されるものではない。
図1は、一実施形態によるドメインスイッチング素子の概略的な構造を示す断面図である。
図1を参照すれば、ドメインスイッチング素子100は、チャネル領域CH、チャネル領域CHと連結されたソースSR及びドレインDR、チャネル領域CHと離隔されるように配置されたゲート電極GA、ゲート電極GAとチャネル領域CHとの間に配置された、伝導層150、反強誘電(anti-ferroelectric)層140及びバリア層130を含む。
ソースSR及びドレインDRは、チャネル領域CHの両側に電気的に連結、接触されうる。チャネル領域CH、ソースSR、ドレインDRは、所定の基板110内にも具備される。
基板110上の互いに離隔された2つの領域に不純物を注入し、ソースSR及びドレインDRを形成することができ、ソースSRとドレインDRとの間の基板110領域が、チャネル領域CHとも定義される。基板110は、例えば、Si基板でもあり、Si以外に他の物質、例えば、Ge、SiGe、III-V族半導体などを含む基板でもある。その場合、チャネル領域CHは、Si、Ge、SiGeまたはIII-V族半導体を含んでもよい。基板110物質は、前述のものに限定されるのではなく、多様に変化される。また、チャネル領域CHは、基板110の一部ではなく、基板110と別個の物質層にも形成される。チャネル領域CHの物質は、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質(2D(two-dimensional) material)、遷移金属ジカルコゲナイド(TMD)、量子ドット及び有機半導体のうち少なくとも一つを含んでもよい。前記酸化物半導体は、例えば、InGaZnOなどを含んでもよく、前記二次元物質は、例えば、遷移金属ジカルコゲナイドやグラフェンを含んでもよく、前記量子ドットは、コロイダル量子ドット(colloidal QD)、ナノ結晶構造などを含んでもよいが、それらは、例示的なものであり、それらに限定されるものではない。
チャネル領域CHと対向し、それに離隔されるようにゲート電極GAが配置され、チャネル領域CHとゲート電極GAとの間に、ドメインスイッチング層である反強誘電層140が具備されてもよい。
ゲート電極GAは、Pt、Ru、Au、Ag、Mo、Al、W、Cuのうちいずれか一つ、合金、導電性金属酸化物または導電性金属窒化物を含んでもよい。
反強誘電層140は、HfO、ZrO、SiO、AlO、CeO、YO、LaOのうち少なくとも一つを含んでもよく、さらに、その上に、Si、Al、Zr、Y、La、Gd、Sr、Hf、Ceのようなドーパントを含んでもよい。例示された物質は、結晶相(crystalline phase)、及び/または隣接層との界面でのストレス状態により、強誘電性(ferroelectricity)または反強誘電性(anti-ferroelectricity)を示す物質である。一実施形態によるドメインスイッチング素子100においては、前記物質が反強誘電性を示すように、界面ストレスが調節された状態であり、反強誘電層140をなしている。
例えば、HfO系の強誘電特性は、物質の結晶相によるものであり、正方相(tetragonal phase)においては、反強誘電性の特性が、単斜相(orthorhombic phase)においては、強誘電性(ferroelectric)特性が示されると知られている。従って、非晶質HfO薄膜を蒸着した後、熱処理及びストレス制御を介し、反強誘電性を有するようにすることができる。
反強誘電性について、強誘電性と比較して説明すれば、次の通りである。
強誘電性の物質は、結晶化された物質構造において、単位セル(unit cell)内の電荷分布が、非中心対称(non-centrosymmetric)であり、自発的な電気双極子(electric dipole)、すなわち、自発分極(spontaneous polarization)を有する。強誘電性の物質は、外部電場がない状態においても、電気双極子による残留分極(remnant polarization)を有し、同時に、外部電場により、分極の方向がドメイン単位に反転(switching)されもする。
反強誘電性の物質は、電気双極子が配列された強誘電ドメイン(ferroelectric domain)を含むが、外部電場が印加されていない状態において残留分極は、0、または0に近い値を示す。言い換えれば、反強誘電性の物質は、印加される電場がない状態において、理想的に、分極方向が互いに反対である電気双極子の比率が同じであり、残留分極は、0に近いか、あるいは0を示すようになる。反強誘電性の物質は、外部電場が印加されるとき、分極の方向がスイッチングされうる。
反強誘電層140は、外部電場による分極変化において、実質的に非履歴(non-hysteresis)挙動特性を有することができる。言い換えれば、反強誘電層140は、ドメインスイッチング動作時、ヒステリシス(hysteresis)特性を有さないか、あるいは実質的に有さない。
一実施形態によるドメインスイッチング素子100においては、強誘電性または反強誘電性を示すことができる物質を使用し、それらに対して反強誘電性が発現されるように、界面ストレス及び/または結晶相を調節し、反強誘電層140を具現している。
一実施形態によるドメインスイッチング素子100は、反強誘電層140に所定引張り応力(tensile stress)を印加して反強誘電性を誘導するシード層でもって反強誘電層140と接する伝導層150を具備している。
伝導層150は、伝導性を有し、面抵抗が1MΩ/squareより小さい物質によってもなる。伝導層150は、ドメインスイッチング素子100の製造時の高温熱処理工程及び冷却過程において、反強誘電層140に所定引張り応力を印加することができるように、熱膨脹係数が、反強誘電層140で使用される物質の熱膨脹係数より小さい物質によってもなる。伝導層150の物質は、熱処理工程後、冷却過程において、反強誘電層140に印加される引張り応力を所定範囲以内にする熱膨脹係数を有する物質としても選択される。言い換えれば、反強誘電層140として使用される物質との熱膨脹係数差が、強誘電性が誘導される熱膨脹係数差よりは小さい値になるように、伝導層150の物質が選択されうる。例えば、伝導層150の熱膨脹係数は、反強誘電層140として使用される物質の熱膨脹係数よりも大きくも小さくもあり、Moの熱膨脹係数よりは大きい値を有するように、伝導層150の物質が選択されうる。伝導層150物質の熱膨脹係数差は、4×10-6~20×10-6/Kの範囲を有することができる。
伝導層150は、窒化金属(metal nitride)、酸窒化金属(metal oxynitride)、RuO、MoOまたはWOを含んでもよい。
反強誘電層140は、伝導層150と隣接した少なくとも一部領域が結晶化された状態でもあり、正方晶を含んでもよい。反強誘電層140は、伝導層との界面領域において、ZrOの比率が50%以上でもある。
バリア層130は、チャネル領域CHと反強誘電層140との間にも配置される。バリア層130は、反強誘電層140に接するようにも配置される。
バリア層130は、電気的漏れを抑制または防止するための絶縁層であり、Si酸化物(SiO)、Al酸化物(AlO)、Hf酸化物(HfO)、Zr酸化物(ZrO)、または二次元絶縁体(2D insulator)などが使用されうる。該二次元絶縁体として、h-BN(hexagonal boron nitride)などの物質が使用されうる。ただし、バリア層130の物質は、それらに限定されるものではない。
バリア層130の誘電定数が高いほど、ドメインスイッチング素子100の性能向上に有利である。バリア層130は、反強誘電層140の降伏電圧(breakdown voltage)より高い降伏電圧を有する物質によってもなる。
一実施形態によるドメインスイッチング素子100は、ネガティブキャパシタンス(negative capacitance)を示し、電場による分極変化において、実質的にヒステリシスがないか、あるいはほぼない反強誘電層140をドメインスイッチング層として採用しており、動作電圧の低下が可能であり、それにより、素子のスケールダウンに有利である。
図2は、比較例によるドメインスイッチング素子の概略的な構造を示す断面図である。図3A及び図3Bは、それぞれ比較例によるドメインスイッチング素子に採用される強誘電性物質の電荷とエネルギーとの関係、及び電場と分極との関係を概念的に示すグラフであり、図4A及び図4Bは、一実施形態によるドメインスイッチング素子に採用される反強誘電性物質の電荷とエネルギーとの関係、及び電場と分極との関係を概念的に示すグラフである。
比較例によるドメインスイッチング素子10は、チャネル領域CH、チャネル領域CHに連結されたソースSR及びドレインDR、チャネル領域CHと離隔されるように配置されたゲート電極GA、ゲート電極GAとチャネル領域CHとの間に配置された強誘電層14、及び誘電体層12を含む。
比較例のドメインスイッチング素子10は、ドメインスイッチング層として強誘電層14を採用する点において、反強誘電層140をドメインスイッチングとして採用する本実施形態のドメインスイッチング素子100と違いがある。
比較例のドメインスイッチング素子10、本実施形態のドメインスイッチング素子100にそれぞれ採用される強誘電性物質及び反強誘電性物質は、いずれも強誘電ドメインを具備し、ネガティブキャパシタンス、すなわち、負の電気容量を示すことができる。キャパシタンス(電気容量)は、ある物質が電荷(electrical charge)を保存する能力を示す指標である。実際、ほとんどの電子機器で示される一般的なキャパシタ(蓄電器)は、電圧がキャパシタに印加されたとき、電荷を保存するようになる。反対に、ネガティブキャパシタンスは、印加される電圧が上昇すれば、電荷保存が低下する性質を意味する。そのような性質は、印加電圧による電気双極子反転によるとも説明される。ネガティブキャパシタンスは、印加電圧に対する電荷の独特な反応であり、そのような性質を示す物質がトランジスタに好ましく融合される場合、トランジスタや、トランジスタを含む機器によって消費する電力を大きく低下させることができる。
一方、比較例のような構造のドメインスイッチング素子10の場合、強誘電層14が示すヒステリシスにより、性能が制限されてしまう。
図3Aは、強誘電性物質の電荷(Q)とエネルギー(U)との関係、及び2つのエネルギー状態での双極子ドメイン(dipole domain)の分極分布を例示的に示している。
図3Aを参照すれば、強誘電性物質は、分極方向がいずれもの下方向を向くか、あるいはいずれも上方向を向く2つの縮退(degenerate)状態を有する。電荷(Q)が0であるときは、マルチドメイン形成により、そのような2つの状態が半分ずつ混ざった状態になって印加された電場の方向により、総分極方向は、上または下になり、印加された電場が消えた後には、AまたはBの状態として残っているようになる。その後の印加電場に係わる分極変化は、A状態またはB状態に依存する履歴を有するようになる。
図3Bのグラフは、電場(E)と分極(P)との関係を示しており、グラフを参照すれば、印加された電場がないときの分極(P)状態(A,B)により、その後に印加される電場(E)による分極(P)は、異なる値を有するヒステリシスを示す。
一方、反強誘電性物質の場合、そのようなヒステリシスがほとんど示されない。
図4Aの電荷(Q)-エネルギー(U)グラフを参照すれば、分極方向が上下に反復配置され、全分極が0である状態(S)が最も安定した状態になる。その状態において、外部電場が印加されれば、ドメインがスイッチングされ、ある一方向にさらに多くの双極子を有する、例えば、C状態またはD状態になる。その状態で印加された電場が消えれば、また分極が上下に反復配置される状態(S)に戻り、その後に印加される電場(E)による分極(P)は、以前と同一の変化傾向を示し、ヒステリシスを示さない。そのような傾向は、印加された電場が小さい範囲において、例えば、印加された電場による状態変化が図4Aのグラフ上のPまたはQの状態にならない範囲において維持される。
図4Bのグラフは、電場(E)と分極(P)との関係を示しており、グラフを参照すれば、印加された電場の値が所定範囲以内であるとき、例えば、点線円で表示された領域範囲において、電場(E)による分極(P)は、ヒステリシスなしに、一定傾向を示す。
そのように、強誘電性物質は、ドメインスイッチングによるネガティブキャパシタンス効果を、ヒステリシスがない状況で得ることができる。
図5及び図6は、HfZrOが、隣接物質層との界面ストレイン関係により、それぞれ強誘電性、反強誘電性を示すことができるということを実験的に確認したグラフである。
図5の実験に使用された積層膜は、上からMo/HfZrO/Moの順序に積層された構造を有する。そのような積層構造において、HfZrO薄膜が示す電場・分極グラフは、明らかなヒステリシスを示しており、HfZrOが強誘電性を示す状態であるということが分かる。
図6の実験に使用された積層膜は、上からTiN/HfZrO/Moの順序に積層された構造を有する。そのような積層構造において、HfZrOが示す電場・分極グラフは、図5に比べ、明らかに低減されたヒステリシスを示している。特に、印加された電場が小さい範囲において、そのような傾向はさらに明確に示されている。そのような積層構造内のHfZrOには、強誘電相と反強誘電相とが共に存在すると見ることができ、それにより、TiN/HfZrO/Moの構造において、HfZrOが反強誘電性を示すことができるということが分かる。
そのような傾向は、HfZrOとの隣接層により、HfZrOに印加される応力(stress)によるものであると分析され、すなわち、TiNとHfZrOとの熱膨脹係数差、及びMoとHfZrOとの熱膨脹係数差によるものであるとも分析される。
TiNとMoは、いずれもHfZrOより小さい熱膨脹係数を有し、従って、高温熱処理工程後に冷却するとき、HfZrOに引張り応力を印加することになる。一方、TiNの場合、Moよりは大きい熱膨脹係数を有し、従って、HfZrOとTiNとの熱膨脹係数差が、HfZrOとMoとの熱膨脹係数差より小さい。言い換えれば、熱処理後の冷却時、TiN/HfZrO/Moの構造において、HfZrOに印加される引張り応力が、Mo/HfZrO/Moの構造において、HfZrOに印加される引張り応力より小さい。
Hf酸化物やZr酸化物は、斜方晶(orthorhombic)結晶相において強誘電性を示し、正方晶(tetragonal)結晶相において反強誘電性を示すと知られている。従って、該実験結果から、HfZrOは、相対的に大きい引張り応力状態において斜方晶(orthorhombic)結晶相が形成され、強誘電性を示し、相対的に小さい引張り応力状態において正方晶(tetragonal)/斜方晶(orthorhombic)結晶相が形成され、反強誘電性/強誘電性を示すことができると分析される。言い換えれば、HfZrOは、隣接層との引張り応力を適切に調節することにより、反強誘電性を示すことができるということが分かる。
前述のように、本実施形態によるドメインスイッチング素子100は、反強誘電性誘導及びストレス調節のためのシード層として伝導層150を具備しており、伝導層150の熱膨脹係数が、反強誘電層140をなす物質との熱膨脹係数との関係において、適切に設定されるように、伝導層150の物質を選択し、反強誘電性を具現することができる。
図7は、他の実施形態によるドメインスイッチング素子の概略的な構造を示す断面図である。
図7を参照すれば、ドメインスイッチング素子101は、チャネル領域CH、チャネル領域CHに連結されたソースSR及びドレインDR、チャネル領域CHと離隔されるように配置されたゲート電極GA、ゲート電極GAとチャネル領域CHとの間に配置された、伝導層150、反強誘電層140及びバリア層130を含む。また、バリア層130とチャネル領域CHとの間に、誘電体層120が設けられる。
誘電体層120は、バリア層130と共に、電気的漏れを抑制または防止するための絶縁層である。誘電体層120は、バリア層130とは異なる物質を含んでもよい。誘電体層120は、バリア層130の誘電定数より小さい誘電定数を有することができる。誘電体層120は、SiO、AlO、HfO、ZrO、または二次元絶縁体を含んでもよい。二次元絶縁体として、h-BNのような物質が使用されうる。ただし、誘電体層120の物質は、それらに限定されるものではない。
図8Aないし図8Gは、実施形態によるドメインスイッチング素子製造方法について説明する図面である。
図8Aを参照すれば、チャネル領域CHを含む基板110が設けられる。
チャネル領域CHは、Si、Ge、SiGe、III-V族半導体、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質、遷移金属ジカルコゲナイド、量子ドット及び有機半導体のうち少なくとも一つを含んでもよい。
基板110上の互いに離隔された2つの領域に不純物を注入し、ソースSR及びドレインDRを形成することができ、ソースSRとドレインDRとの間の基板110領域が、チャネル領域CHとも定義される。ソースSR、ドレインDRの形成は、該段階においても遂行されるが、それに限定されるものではなく、その後の段階においても遂行され得る。
図8Bを参照すれば、チャネル領域上に、ドメインスイッチング層142と伝導層150とを含む積層構造を形成する。該積層構造は、誘電体層120、バリア層130、ドメインスイッチング層142及び伝導層150を含んでもよい。ただし、それらに限定されるものではなく、誘電体層120を省略することも可能である。
ドメインスイッチング層142は、非晶質薄膜層であり、HfO、ZrO、SiO、AlO、CeO、YO、LaOのうち少なくとも一つを含んでもよく、また、それらのうちいずれか一つに、Si、Al、Zr、Y、La、Gd、Sr、Hf、Ceのようなドーパントがさらにドーピングされうる。
伝導層150は、ドメインスイッチング142に接触し、窒化金属、酸窒化金属、RuO、MoOまたはWOを含んでもよい。
伝導層150の物質は、熱処理後の冷却過程において、ドメインスイッチング層142に引張り応力を印加するように、また、印加される引張り応力が所定範囲以内になるようにも選択されることができる。例えば、伝導層150の熱膨脹係数は、ドメインスイッチング層142の熱膨脹係数より小さく、Moの熱膨脹係数よりは大きい値を有するように、伝導層150の物質が選択されうる。
バリア層130と誘電体層120は、SiO、AlO、HfO、ZrO、LaO、YO、MgOのうちいずれか一つを含むか、あるいはSiO、AlO、HfO、ZrO、LaO、YO、MgOのうちいずれか一つにドーパントがドーピングされた物質、または二次元絶縁体を含んでもよく、バリア層130は、誘電体層120より高い誘電定数を有する物質でもある。
前記積層構造は、ALD(atomic layer deposition)、CVD(chemical vapor deposition)またはPVD(physical vapor deposition)などの蒸着工程で形成することができる。
ドメインスイッチング層142は、非晶質薄膜層であり、反強誘電性を示さない状態でもある。従って、ドメインスイッチング層142に反強誘電性を誘導するための追加工程が遂行されうる。そのような工程は、伝導層150と隣接したドメインスイッチング層142の少なくとも一部領域を結晶化する工程でもあり、または、伝導層150により、ドメインスイッチング層142に所定引張り応力が印加されるようにする工程でもある。そのような工程は、前記積層構造を熱処理(annealing)する工程でもある。そのための細部段階について述べれば、次の通りである。
図8Cを参照すれば、ドメインスイッチング層142に対して熱処理工程を遂行することができる。熱処理温度は、約400℃ないし1,200℃範囲の温度によっても遂行されるが、ただし、それに限定されるものではなく、ドメインスイッチング層142及び伝導層150の材質を考慮し、ドメインスイッチング層142に適切な引張り応力が印加される範囲においても定められる。
そのような熱処理工程により、ドメインスイッチング層142の少なくとも一部領域が結晶化されもする。また、熱処理工程後の冷却過程において、ドメインスイッチング層142に所定引張り応力が印加されうる。そのような過程により、図8Dのように、ドメインスイッチング層142は、所定反強誘電性(AF1)を有することができる。
図8Eを参照すれば、伝導層150上に、ゲート電極GAが形成されうる。ゲート電極GAは、伝導性物質を蒸着することによっても形成される。ゲート電極GA形成のために、伝導性物質が、例えば、ALD、CVDまたはPVDのような工程によっても蒸着される。
図8Fを参照すれば、ドメインスイッチング層142に熱処理工程が遂行されうる。ゲート電極GAが伝導層150に接触した状態での熱処理工程は、ドメインスイッチング層142の結晶化をさらに容易にすることができる。そのような熱処理工程は、図8Eの熱処理工程を省略し、代わりに本段階で遂行されるものでもあり、または、図8Eの熱処理工程遂行後、さらに遂行されるものでもある。
図8Gのように、所定反強誘電性(AF2)を有するドメインスイッチング層142を具備するドメインスイッチング素子102が製造されうる。ドメインスイッチング素子102は、誘電体層120の有無により、図1のドメインスイッチング素子100、または図7のドメインスイッチング素子101と実質的に同一でもある。
一実施形態によるドメインスイッチング素子は、ロジックトランジスタとして、多様な電子素子、論理素子などにも適用される。該ロジックトランジスタは、多様な電子素子/論理素子の基本構成要素にもなる。一実施形態によれば、ヒステリシスがほぼないネガティブキャパシタンスを具現し、サブスレショルドスイング(SS)のような動作特性を改善することができ、制御効率を高めることができ、スケールダウンにも有利なロジックトランジスタを具現することができるために、それを適用し、優秀な性能の電子素子/論理素子を製造することができる。
図9は、一実施形態による電子素子のアーキテクチャーを概略的に示す概念図である。
図9を参照すれば、1つのチップ1000に、メモリユニット1010、ALU(arithmetic logic unit)1020及び制御ユニット1030が形成されうる。同一基板上に、メモリユニット1010、ALU 1020及び制御ユニット1030をモノリシック(monolithic)に集積し、チップ1000を形成することができる。ALU 1020及び制御ユニット1030それぞれは、前述の実施形態のうちいずれか一つによるドメインスイッチング素子100,101,102を含むロジックトランジスタを含んでもよい。例えば、該ロジックトランジスタは、反強誘電性を有し、実質的に非履歴挙動特性を有するドメインスイッチング層を含んでもよい。メモリユニット1010は、メモリ素子を含んでもよい。例えば、前記メモリ素子は、強誘電ドメインを含みながら、履歴挙動特性を有するドメイン層を含んでもよい。メモリユニット1010、ALU 1020及び制御ユニット1030は、オンチップ(on-chip)において、メタルラインで相互連結され、直接通信することができる。メモリユニット1010は、メインメモリ及びキャッシュメモリをいずれも含んでもよい。そのようなチップ1000は、オンチップメモリ処理ユニット(on-chip memory processing unit)と言える。チップ1000と連結された入出力素子2000がさらに具備されうる。
そのような電子素子は、1つのチップに、メモリユニットとロジック素子ユニットとを共に集積して製造することができるために、コスト側面で有利である。また、メモリユニットとロジック素子ユニットとの間において、データ伝送量が多く、データ伝送が連続してなされる応用分野、例えば、ニューロモーフィック素子(neuromorphic device)分野において、本実施形態の電子素子を適用すれば、効率向上、速度向上、電力消耗低減のような多様な効果を得ることができる。ニューロモーフィック素子の基本的な構成及び動作方式は、周知のところであるために、それに係わる詳細な説明は、排除する。
場合により、本実施形態による電子素子は、1つのチップにおいて、サブユニット(sub-units)の区分なしに、コンピューティング単位素子とメモリ単位素子とが相互隣接して形成されるアーキテクチャによっても具現される。
図10は、他の実施形態による電子素子のアーキテクチャを概略的に示す概念図である。
図10を参照すれば、CPUチップ1500は、キャッシュメモリ1510、ALU 1520及び制御ユニット1530を含んでもよい。ALU 1520及び制御ユニット1530のそれぞれは、前述の実施形態のうちいずれか一つによるドメインスイッチング素子100,101,102を含むロジックトランジスタを含んでもよい。例えば、該ロジックトランジスタは、反強誘電性を示し、実質的に非履歴挙動特性を有するドメインスイッチング層を含んでもよい。
CPUチップ1500と別個に、メインメモリ1600及び補助ストレージ1700が具備され、入出力素子2500が具備されてもよい。例えば、キャッシュメモリ1510は、SRAM(static random access memory)によっても構成され、メインメモリ1600は、DRAM(dynamic random access memory)によっても構成される。
前述の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするよりも、具体的な実施形態の例示として解釈されなければならない。例えば、本発明が属する技術分野で当業者であるならば、図1ないし図7のドメインスイッチング素子、及び図9、図10の電子素子の構成は、多様にも変形されるということが分かるであろう。また、図8Aないし図8Gを参照して説明したドメインスイッチング素子の製造方法も、多様にも変形されるということが分かるであろう。従って、開示された実施形態は、限定的な観点ではなく、説明的な観点から考慮されなければならない。本明細書の範囲は、前述の説明ではなく、特許請求の範囲に示されており、それと同等な範囲内にある全ての差異は、含まれていると解釈されなければならないのである。
100,101,102 ドメインスイッチング素子
110 基板
120 誘電体層
130 バリア層
140 反強誘電層
142 ドメインスイッチング層
CH チャネル領域
DR ドレイン
GA ゲート電極
SR ソース

Claims (22)

  1. チャネル領域と、
    前記チャネル領域に連結されたソース及びドレインと、
    前記チャネル領域と離隔されるように配置されたゲート電極と、
    前記チャネル領域と前記ゲート電極との間に配置された反強誘電層と、
    前記ゲート電極と前記反強誘電層との間に、前記反強誘電層と接するように配置された伝導層と、
    前記反強誘電層と前記チャネル領域との間に配置されたバリア層と、を含み、
    前記伝導層の熱膨脹係数は、前記反強誘電層の熱膨脹係数より小さく、
    前記反強誘電層は、前記反強誘電層に印加される引張り応力に基づいて反強誘電性を示す、ドメインスイッチング素子。
  2. 前記反強誘電層は、前記伝導層と隣接した少なくとも一部領域が結晶化された、請求項1に記載のドメインスイッチング素子。
  3. 前記反強誘電層は、前記伝導層との界面領域において、ZrOの比率が50%以上である、請求項1または2に記載のドメインスイッチング素子。
  4. 前記伝導層は、面抵抗が1MΩ/squareより小さい物質からなる、請求項1から3のいずれか一項に記載のドメインスイッチング素子。
  5. 前記伝導層の熱膨脹係数は、Moの熱膨脹係数より大きい、請求項1から4のいずれか一項に記載のドメインスイッチング素子。
  6. 前記伝導層は、窒化金属、酸窒化金属、RuO、MoOまたはWOを含む、請求項1からのいずれか一項に記載のドメインスイッチング素子。
  7. 前記バリア層は、前記反強誘電層の降伏電圧より大きい降伏電圧を有する、請求項1からのいずれか一項に記載のドメインスイッチング素子。
  8. 前記バリア層は、SiO、AlO、HfO、ZrO、LaO、YO、MgOのうち少なくとも一つを含むか、あるいはSiO、AlO、HfO、ZrO、LaO、YO、MgOのうちいずれか一つにドーパントがドーピングされた物質、または二次元絶縁体を含む、請求項1からのいずれか一項に記載のドメインスイッチング素子。
  9. 前記バリア層と前記チャネル領域との間に配置された誘電体層をさらに含む、請求項1からのいずれか一項に記載のドメインスイッチング素子。
  10. 前記誘電体層は、前記バリア層と異なる物質からなる、請求項に記載のドメインスイッチング素子。
  11. 前記バリア層の誘電定数が前記誘電体層の誘電定数より大きい、請求項または10に記載のドメインスイッチング素子。
  12. 前記誘電体層は、SiO、AlO、HfO、ZrO、または二次元絶縁体を含む、請求項から11のいずれか一項に記載のドメインスイッチング素子。
  13. 前記反強誘電層は、HfO、ZrO、SiO、AlO、CeO、YO及びLaOのうち少なくとも一つを含む、請求項1から12のいずれか一項に記載のドメインスイッチング素子。
  14. 前記反強誘電層は、ドーパントをさらに含み、
    前記ドーパントは、Si、Al、Zr、Y、La、Gd、Sr、Hf、Ceのうち少なくとも一つを含む、請求項13に記載のドメインスイッチング素子。
  15. 前記チャネル領域は、Si、Ge、SiGe、III-V族半導体、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質、量子ドット、遷移金属ジカルコゲナイド及び有機半導体のうち少なくとも一つを含む、請求項1から14のいずれか一項に記載のドメインスイッチング素子。
  16. チャネル領域を含む基板を設ける段階と、
    前記チャネル領域上に、バリア層、ドメインスイッチング層及び伝導層を含む積層構造を形成する段階と、
    前記積層構造上に電極物質層を形成する段階と、
    前記ドメインスイッチング層に反強誘電性を誘導する段階と、を含む、請求項1に記載のドメインスイッチング素子製造方法。
  17. 前記ドメインスイッチング層は、HfO、ZrO、SiO、AlO、CeO、YO、LaOのうち少なくとも一つを含む、請求項16に記載のドメインスイッチング素子製造方法。
  18. 前記伝導層は、窒化金属、酸窒化金属、RuO、MoOまたはWOを含む、請求項16または17に記載のドメインスイッチング素子製造方法。
  19. 前記誘導する段階は、
    前記伝導層と隣接した前記ドメインスイッチング層の少なくとも一部領域を結晶化する段階を含む、請求項16から18のいずれか一項に記載のドメインスイッチング素子製造方法。
  20. 前記誘導する段階は、
    前記伝導層により、前記ドメインスイッチング層に引張り応力が印加されるようにする段階を含む、請求項16から19のいずれか一項に記載のドメインスイッチング素子製造方法。
  21. 前記誘導する段階は、
    前記積層構造を熱処理する段階を含む、請求項16から20のいずれか一項に記載のドメインスイッチング素子製造方法。
  22. 前記熱処理する段階は、
    前記積層構造を形成する段階後、前記電極物質層を形成する以前に行われ、及び/または
    前記電極物質層を形成する段階後に行われる、請求項21に記載のドメインスイッチング素子製造方法。
JP2020159660A 2019-09-24 2020-09-24 ドメインスイッチング素子及びその製造方法 Active JP7601366B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0117483 2019-09-24
KR1020190117483A KR20210035553A (ko) 2019-09-24 2019-09-24 도메인 스위칭 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
JP2021052184A JP2021052184A (ja) 2021-04-01
JP7601366B2 true JP7601366B2 (ja) 2024-12-17

Family

ID=72615710

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020159660A Active JP7601366B2 (ja) 2019-09-24 2020-09-24 ドメインスイッチング素子及びその製造方法

Country Status (5)

Country Link
US (3) US11527646B2 (ja)
EP (1) EP3799131A1 (ja)
JP (1) JP7601366B2 (ja)
KR (1) KR20210035553A (ja)
CN (1) CN112635561A (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11950429B2 (en) * 2019-12-30 2024-04-02 Samsung Electronics Co., Ltd. Ferroelectric capacitors, transistors, memory devices, and methods of manufacturing ferroelectric devices
KR20210138997A (ko) * 2020-05-13 2021-11-22 삼성전자주식회사 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터
KR102825789B1 (ko) * 2020-05-18 2025-06-26 에스케이하이닉스 주식회사 반도체 장치
KR102815962B1 (ko) * 2020-05-18 2025-06-04 에스케이하이닉스 주식회사 반도체 장치
US12382670B2 (en) 2020-11-04 2025-08-05 Samsung Electronics Co., Ltd. Thin film structure and semiconductor device comprising the same
EP4075481A1 (en) * 2021-04-15 2022-10-19 Terra Quantum AG Field effect transistor with a negative capacitance gate structure
KR102881018B1 (ko) * 2021-07-22 2025-11-03 삼성전자주식회사 반강유전 박막 구조체 및 이를 포함하는 전자 소자
KR20230074349A (ko) * 2021-11-19 2023-05-30 삼성전자주식회사 반도체 장치
EP4203066A1 (en) * 2021-12-21 2023-06-28 IMEC vzw Split gate ferrofet
CN114628583A (zh) * 2022-02-25 2022-06-14 中国科学院微电子研究所 铁电存储器件及其制造方法
KR102721720B1 (ko) * 2022-07-18 2024-10-24 삼성전자주식회사 반도체 소자 및 이를 포함하는 전자 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009128133A1 (ja) 2008-04-14 2009-10-22 富士通株式会社 反強誘電体ゲートトランジスタおよびその製造方法、不揮発性メモリ素子
US20160284540A1 (en) 2015-03-24 2016-09-29 Globalfoundries Inc. Devices comprising high-k dielectric layer and methods of forming same
JP2017518639A (ja) 2014-05-20 2017-07-06 マイクロン テクノロジー, インク. 有極性、カイラル、非中心対称性強誘電体材料、その材料を含むメモリセルおよび関連するデバイスと方法。
US20170365719A1 (en) 2016-06-15 2017-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Negative Capacitance Field Effect Transistor
JP2019102797A (ja) 2017-11-30 2019-06-24 インテル・コーポレーション 次世代型集積回路構造製造のためのトレンチコンタクト構造

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001354497A (ja) 2000-06-07 2001-12-25 Matsushita Electric Ind Co Ltd 強誘電体膜の製造方法
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
JP2005244031A (ja) 2004-02-27 2005-09-08 Nec Electronics Corp 半導体装置およびその製造方法
US7217643B2 (en) * 2005-02-24 2007-05-15 Freescale Semiconductors, Inc. Semiconductor structures and methods for fabricating semiconductor structures comprising high dielectric constant stacked structures
US20080079111A1 (en) * 2006-09-29 2008-04-03 Tokyo Electron Limited Semiconductor devices containing nitrided high dielectric constant films
US7662693B2 (en) * 2007-09-26 2010-02-16 Micron Technology, Inc. Lanthanide dielectric with controlled interfaces
TWI642113B (zh) * 2008-08-08 2018-11-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
KR101026386B1 (ko) 2009-05-06 2011-04-07 주식회사 하이닉스반도체 반도체 소자의 듀얼 폴리게이트 형성방법
CN101593755B (zh) 2009-06-17 2012-02-01 复旦大学 一种基于金属/反铁电薄膜/金属氧化物/半导体场效应管结构的存储器单元
KR102362616B1 (ko) * 2009-07-31 2022-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR20120051727A (ko) * 2009-07-31 2012-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR20250150667A (ko) * 2010-02-26 2025-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011129456A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Deposition method and method for manufacturing semiconductor device
KR101540039B1 (ko) * 2010-04-23 2015-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8476155B1 (en) 2010-07-14 2013-07-02 Samsung Electronics Co., Ltd. Formation of a high-K crystalline dielectric composition
US9608101B2 (en) * 2011-01-04 2017-03-28 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor device
JP6226518B2 (ja) * 2011-10-24 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
WO2013150920A1 (ja) * 2012-04-05 2013-10-10 東京エレクトロン株式会社 半導体デバイスの製造方法及び基板処理システム
KR102173074B1 (ko) * 2012-05-10 2020-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102295737B1 (ko) * 2012-05-10 2021-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
CN107591316B (zh) * 2012-05-31 2021-06-08 株式会社半导体能源研究所 半导体装置
JP2014042004A (ja) * 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TWI782259B (zh) * 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9287411B2 (en) * 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9190484B2 (en) * 2013-01-18 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
JP6121819B2 (ja) * 2013-07-04 2017-04-26 株式会社東芝 半導体装置および誘電体膜
US9064865B2 (en) 2013-10-11 2015-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming gate dielectric layer
US9991392B2 (en) * 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9269785B2 (en) * 2014-01-27 2016-02-23 Globalfoundries Inc. Semiconductor device with ferroelectric hafnium oxide and method for forming semiconductor device
US9391162B2 (en) * 2014-04-04 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel MOSFET with ferroelectric gate stack
US9337334B2 (en) * 2014-04-21 2016-05-10 Globalfoundries Inc. Semiconductor memory device employing a ferromagnetic gate
JP6676316B2 (ja) * 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9349652B1 (en) * 2014-12-12 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device with different threshold voltages
DE102014018382B4 (de) * 2014-12-15 2018-07-26 Forschungszentrum Jülich GmbH Tunnel-Feldeffekttransistor sowie Verfahren zu dessen Herstellung
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9679893B2 (en) * 2015-05-15 2017-06-13 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and transistor
JP6814915B2 (ja) 2015-09-18 2021-01-20 アドバンストマテリアルテクノロジーズ株式会社 強誘電体メモリ及びその製造方法、強誘電体膜及びその製造方法
US9978868B2 (en) * 2015-11-16 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance field effect transistor with charged dielectric material
US9876018B2 (en) * 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
US10090036B2 (en) * 2015-12-21 2018-10-02 Imec Vzw Non-volatile memory cell having pinch-off ferroelectric field effect transistor
US10115796B2 (en) * 2016-01-07 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pulling-back sidewall metal layer
DE102017200678B4 (de) * 2016-01-19 2019-06-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Mikroelektronikschaltung sowie entsprechende Mikroelektronikschaltung
US20170345831A1 (en) 2016-05-25 2017-11-30 Micron Technology, Inc. Ferroelectric Devices and Methods of Forming Ferroelectric Devices
US9853150B1 (en) * 2016-08-15 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating epitaxial gate dielectrics and semiconductor device of the same
KR20190001455A (ko) * 2017-06-27 2019-01-04 에스케이하이닉스 주식회사 강유전성 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009128133A1 (ja) 2008-04-14 2009-10-22 富士通株式会社 反強誘電体ゲートトランジスタおよびその製造方法、不揮発性メモリ素子
JP2017518639A (ja) 2014-05-20 2017-07-06 マイクロン テクノロジー, インク. 有極性、カイラル、非中心対称性強誘電体材料、その材料を含むメモリセルおよび関連するデバイスと方法。
US20160284540A1 (en) 2015-03-24 2016-09-29 Globalfoundries Inc. Devices comprising high-k dielectric layer and methods of forming same
US20170365719A1 (en) 2016-06-15 2017-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Negative Capacitance Field Effect Transistor
JP2019102797A (ja) 2017-11-30 2019-06-24 インテル・コーポレーション 次世代型集積回路構造製造のためのトレンチコンタクト構造

Also Published As

Publication number Publication date
US12224346B2 (en) 2025-02-11
US20230100991A1 (en) 2023-03-30
CN112635561A (zh) 2021-04-09
KR20210035553A (ko) 2021-04-01
JP2021052184A (ja) 2021-04-01
EP3799131A1 (en) 2021-03-31
US11824119B2 (en) 2023-11-21
US20240038890A1 (en) 2024-02-01
US11527646B2 (en) 2022-12-13
US20210091227A1 (en) 2021-03-25

Similar Documents

Publication Publication Date Title
JP7601366B2 (ja) ドメインスイッチング素子及びその製造方法
JP7566397B2 (ja) ロジックスイッチング素子及びその製造方法
US12107140B2 (en) Thin film structure and semiconductor device including the same
US12382670B2 (en) Thin film structure and semiconductor device comprising the same
KR102778194B1 (ko) 로직 스위칭 소자 및 그 제조방법
US20220285374A1 (en) Wakeup free approach to improve the ferroelectricity of feram using a stressor layer
CN114447223A (zh) 半导体器件和包括其的半导体装置
US20230062878A1 (en) Electronic device including ferroelectric thin film structure
US20230068904A1 (en) Electronic device including ferroelectric thin film structure
EP4008810A2 (en) Fluorite-based material thin film and semiconductor device comprising the same
CN115440805A (zh) 薄膜结构、包括其的半导体器件、晶体管以及半导体装置
KR20220077051A (ko) fluorite계 물질 박막 및 이를 포함하는 반도체 소자
US20230282389A1 (en) Thin-film structure and semiconductor device comprising the same
KR102881016B1 (ko) 박막 구조체 및 이를 포함하는 반도체 소자
KR20250101479A (ko) 반도체 소자 및 이를 포함하는 전자 장치
US20240194761A1 (en) Electronic device and electronic apparatus including the same
KR20250106688A (ko) 반도체 소자
KR20240068207A (ko) 도메인 조절된 강유전체 재료를 포함하는 전계 효과 트랜지스터, 커패시터, 및 전자 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241128

R150 Certificate of patent or registration of utility model

Ref document number: 7601366

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150