JP7487120B2 - 積層インダクタ、及び積層インダクタの実装構造 - Google Patents

Description

本発明は、積層インダクタ、及び積層インダクタの実装構造に関する。

従来、積層インダクタとして、特許文献１に記載されたものが知られている。この積層インダクタは、絶縁体からなる複数の層を積層方向へ積層することによって形成された素体と、素体の端面及び側面に設けられた端子電極と、素体内に設けられ、素体の長手方向に延びる直線状の導体部と、を備える。導体部は、長手方向の全域において、一定な幅を有している。

特開平１０－１４４５２６号公報

ここで、上述のような積層インダクタにおいては、端子電極が素体の端面から側面へ回り込んだ回り込み部が形成される。この場合、端子電極の回り込み部と直線状の導体部との間に浮遊容量が生じる。このような浮遊容量の影響により、積層インダクタの自己共振周波数（ＳＲＦ）が低下する場合があった。

本発明は、自己共振周波数を向上できる積層インダクタ、及び積層インダクタの実装構造を提供することを目的とする。

本発明に係る積層インダクタは、絶縁体からなる複数の層を積層方向へ積層することによって形成された素体と、素体の少なくとも一つの側面に設けられた端子電極と、素体内に設けられ、第１の方向に延びる直線状の導体部と、を備え、第１の方向と直交する第２の方向から見たときに、導体部は、端子電極と重なる領域に第１の部分を有すると共に、端子電極と重ならない領域に第２の部分を有し、第２の方向から見たときの第１の部分の幅は、第２の部分の幅に比して小さい。

本発明に係る積層インダクタにおいて、直線状の導体部は、第２の方向から見たときに、端子電極と重なる領域に第１の部分を有する。第１の部分は、側面の端子電極との間で浮遊容量を生じさせやすい部分である。ここで、第２の方向から見たときの第１の部分の幅は、端子電極と重ならない領域の第２の部分の幅に比して小さい。これにより、第１の部分と側面の端子電極との間の浮遊容量を低減することができる。以上より、積層インダクタの自己共振周波数を向上することができる。

第１の方向及び第２の方向と直交する第３の方向から見たときの第１の部分の幅は、第２の部分の幅に比して小さくてよい。この場合、第３の方向から見たときの第２の部分の幅を相対的に大きくすることができる。これにより、側面の端子電極と重ならない第２の部分の断面積を大きくすることができるため、導体部の直流抵抗（Ｒｄｃ）を下げることができる。

第１の方向から見て、導体部は、第１の方向及び第２の方向と直交する第３の方向に広がる形状を有しており、素体には、導体部の姿勢を識別するマークが形成されていてよい。この場合、積層インダクタを実装基板に実装するときに、マークを確認することにより、第３の方向への広がる導体部の姿勢を所望の状態とすることができる。

本発明に係る積層インダクタの実装構造は、上述の積層インダクタと、端子電極を介して積層インダクタが実装される実装基板と、を備え、積層インダクタは、第１の方向から見て、導体部が実装基板の実装面から立ち上がるように実装される。

本発明に係る積層インダクタの実装構造においては、導体部が実装基板の実装面から立ち上がるように積層インダクタが実装されるため、導体部と実装基板との間で発生する浮遊容量を低減することができる。これにより、積層インダクタの自己共振周波数を向上できる。

本発明によれば、自己共振周波数を向上できる積層インダクタ、及び積層インダクタの実装構造を提供することができる。

本発明の第１実施形態に係る積層インダクタを示す斜視図である。 図２（ａ）は、図１に示すＩＩａ－ＩＩａ線に沿った断面図であり、図２（ｂ）は、図１に示すＩＩｂ－ＩＩｂ線に沿った断面図である。 図３（ａ）は、図１に示すＩＩＩａ－ＩＩＩａ線に沿った断面図であり、図３（ｂ）は、図１に示すＩＩＩｂ－ＩＩＩｂ線に沿った断面図である。 図４（ａ）は第２実施形態に係る積層インダクタを示す図２（ａ）に対応する断面図であり、図４（ｂ）は第２実施形態に係る積層インダクタを示す図２（ｂ）に対応する断面図である。 図５（ａ）は第２実施形態に係る積層インダクタを示す図３（ａ）に対応する断面図であり、図５（ｂ）は第２実施形態に係る積層インダクタを示す図３（ｂ）に対応する断面図である。 図６（ａ）は第２実施形態に係る積層インダクタを実装基板に実装した実装構造を示す、図３（ａ）に対応する断面図であり、図６（ｂ）は第２実施形態に係る積層インダクタを実装基板に実装した実装構造を示す、図３（ｂ）に対応する断面図である。

〔第１実施形態〕
図１～図３を参照して、本発明の第１実施形態に係る積層インダクタを説明する。図１は、本発明の第１実施形態に係る積層インダクタ１を示す斜視図である。図２（ａ）は、図１に示すＩＩａ－ＩＩａ線に沿った断面図である。図２（ｂ）は、図１に示すＩＩｂ－ＩＩｂ線に沿った断面図である。図３（ａ）は、図１に示すＩＩＩａ－ＩＩＩａ線に沿った断面図である。図３（ｂ）は、図１に示すＩＩＩｂ－ＩＩＩｂ線に沿った断面図である。

図１に示されるように、積層インダクタ１は、素体２と、端子電極３，４と、を備える。素体２は、絶縁体からなる複数の層を積層方向へ積層することによって形成された部材である。素体２は、直方体形状を呈している。なお、以降の説明においては、積層インダクタ１に対してＸＹＺ座標を設定して説明を行う場合がある。ここでは、Ｚ軸方向を複数の層を積層する「積層方向Ｚ」とする。また、積層方向Ｚと直交する方向のうち、Ｙ軸方向を素体２の「長手方向Ｙ」とし、Ｘ軸方向を素体２の「短手方向Ｘ」とする。積層方向Ｚのうち、上側を正側として底側を負側とする。短手方向Ｘ及び長手方向Ｙの一方側を正側とする。なお、ＸＹＺ座標は、積層インダクタ１に対して設定された相対座標である。

素体２は、積層方向Ｚに対向する側面２ａ及び側面２ｂと、長手方向Ｙに対向する端面２ｃ，２ｄと、短手方向Ｘに対向する側面２ｅ，２ｆと、を有する。側面２ａは積層方向Ｚの負側に配置され、側面２ｂは積層方向Ｚの正側に配置される。端面２ｃは長手方向Ｙの負側に配置され、端面２ｄは長手方向Ｙの正側に配置される。側面２ｅは短手方向Ｘの負側に配置され、側面２ｆは短手方向Ｘの正側に配置される。なお、素体２の材料は特に限定されるものではなく、積層インダクタ１の用途に応じて最適な材料を採用してよいが、例えば、ガラスセラミックなどを採用してよい。特に限定されるものではないが、素体２の長手方向Ｙの寸法は０．３～１．６ｍｍに設定され、短手方向Ｘの寸法は０．３～１．６ｍｍに設定され、積層方向Ｚの寸法は０．３～１ｍｍに設定される。

端子電極３，４は、素体２の端面２ｃ，２ｄ付近に形成された電極である。端子電極３，４は、積層インダクタ１の実装時に実装基板の端子に接合される。端子電極３は、端面２ｃの全面を覆うとともに、側面２ａ，２ｂ，２ｅ，２ｆの端面２ｃ付近の領域を覆うように設けられる。端子電極３は、端面２ｃから側面２ａ，２ｂ，２ｅ，２ｆへ回り込むようにして形成される。端子電極４は、端面２ｄの全面を覆うとともに、側面２ａ，２ｂ，２ｅ，２ｆの端面２ｄ付近の領域を覆うように設けられる。端子電極４は、端面２ｄから側面２ａ，２ｂ，２ｅ，２ｆへ回り込むようにして形成される。端子電極３，４は、長手方向Ｙに互いに離間するように配置される。これにより、側面２ａ，２ｂ，２ｅ，２ｆの長手方向Ｙの中央付近の領域は、端子電極３，４から露出した状態となる。端子電極３，４の材料は特に限定されるものではなく、積層インダクタ１の用途に応じて最適な材料を採用してよいが、例えば、銀、銅などを採用してよい。端子電極３，４は、素体２の端部を電極のペーストに浸漬させるディップ法によって形成されてよい。ただし、端子電極３，４の形成方法は特に限定されず、素体２の端部に電極のペーストを印刷するなど、他の方法で形成されてもよい。

次に、図２及び図３を参照して、素体２の内部構造について説明する。図２及び図３に示すように、積層インダクタ１は、素体２内に設けられた導体部６を備える。図２（ａ）（ｂ）に示すように、導体部６は、素体２内に設けられ、長手方向Ｙに延びる直線状の導体パターンである。導体部６は、素体２の内部のうち、積層方向Ｚの中央位置であって、短手方向Ｘの中央位置に配置される。導体部６は、ＸＹ平面と平行に広がり、Ｙ軸方向に延在するような帯状の形状を有している。これにより、導体部６は、長手方向Ｙから見て、短手方向Ｘに広がる形状を有している（図３（ａ）（ｂ）参照）。

導体部６の長手方向Ｙの負側の端部は、素体２の端面２ｃに露出している。これにより、導体部６は、端面２ｃを覆う端子電極３の本体部３ａに電気的に接続される。導体部６の長手方向Ｙの正側の端部は、素体２の端面２ｄに露出している。これにより、導体部６は、端面２ｄを覆う端子電極４の本体部４ａに電気的に接続される。なお、本実施形態では、導体部６が長手方向Ｙに延びているため、長手方向Ｙが請求項における「第１の方向」に該当する。また、積層方向Ｚが請求項における「第２の方向」に該当する。また、短手方向Ｘが請求項における「第３の方向」に該当する。

ここで、素体２は、複数の層２０を積層方向Ｚに積層することによって形成される（図２（ｂ）参照）。この層２０は、焼結前は一枚のシート体として構成されており、焼結後は、層２０間の境界部が目視できない態様で一体化する。図２（ｂ）では、説明の便宜上、一部の層２０を仮想線で示している。複数の層２０のうち、一の層２０Ａの一方の主面２０ａには、導体部６の導体パターンが形成される。その他の層２０には導体パターンは形成されていない。これらの複数の層２０を積層して焼結させることで、積層方向Ｚの中央位置に導体部６が形成される。

次に、端子電極３，４との位置関係に基づく導体部６の形状について説明する。図２（ａ）（ｂ）に示すように、素体２は、長手方向Ｙにおいて、端子電極３に覆われる領域Ｅ１と、端子電極４に覆われる領域Ｅ２と、いずれの端子電極３，４にも覆われない領域Ｅ３と、を有する。図２（ｂ）に示すように、領域Ｅ１は、側面２ａ，２ｂを覆う端子電極３の回り込み部３ｂ，３ｃによって、積層方向Ｚに挟まれる領域となる。領域Ｅ２は、側面２ａ，２ｂを覆う端子電極４の回り込み部４ｂ，４ｃによって、積層方向Ｚに挟まれる領域となる。領域Ｅ３は、側面２ａ，２ｂが端子電極３の回り込み部３ｂ，３ｃ及び端子電極４の回り込み部４ｂ，４ｃから露出した領域となる。図２（ａ）に示すように、領域Ｅ１は、側面２ｅ，２ｆを覆う端子電極３の回り込み部３ｄ，３ｅによって、短手方向Ｘに挟まれる領域となる。領域Ｅ２は、側面２ｅ，２ｆを覆う端子電極４の回り込み部４ｄ，４ｅによって、短手方向Ｘに挟まれる領域となる。領域Ｅ３は、側面２ｅ，２ｆが端子電極３の回り込み部３ｄ，３ｅ及び端子電極４の回り込み部４ｄ，４ｅから露出した領域となる。なお、本実施形態では、回り込み部３ｂ，３ｃ，３ｄ，３ｅの回り込み量が同じであるため、領域Ｅ１と領域Ｅ３との境界Ｌ１は、回り込み部３ｂ，３ｃ，３ｄ，３ｅの長手方向Ｙの正側の端部の位置によって定義される。ただし、回り込み部３ｂ，３ｃ，３ｄ，３ｅの回り込み量が互いに異なる場合は、最も回り込み量が大きい回り込み部の端部によって境界Ｌ１が定義される。領域Ｅ２と領域Ｅ３との境界Ｌ２についても同様である。

積層方向Ｚから見たときに、導体部６は、領域Ｅ１，２において端子電極３，４と重なり、領域Ｅ３において端子電極３，４と重ならない。これに対し、積層方向Ｚから見たときに、導体部６は、領域Ｅ１，Ｅ２において端子電極３，４と重なる領域Ｅ１，Ｅ２に第１の部分１１，１２を有すると共に、端子電極３，４と重ならない領域Ｅ３に第２の部分１０を有する。本実施形態では、第１の部分１１と第２の部分１０との境界は、領域Ｅ１と領域Ｅ３との境界Ｌ１と一致する。また、第１の部分１２と第２の部分１０との境界は、領域Ｅ２と領域Ｅ３との境界Ｌ２と一致する。ただし、第１の部分１１，１２の一部が領域Ｅ３まで及んでもよく、第２の部分１０が領域Ｅ１，Ｅ２まで及んでもよい。

図２（ａ）に示すように、積層方向Ｚから見たときの第１の部分１１，１２の幅は、第２の部分１０の幅に比して小さい。図２（ａ）及び図３（ａ）に示すように、第２の部分１０の幅の寸法を「寸法Ｗ１」とする。また、図２（ａ）及び図３（ｂ）に示すように、第１の部分１１，１２の幅の寸法を「寸法Ｗ２」とする。この場合、「寸法Ｗ１＞寸法Ｗ２」の関係が成り立つ。なお、特に限定されるものではないが、第２の部分１０の寸法Ｗ１は、６０～１５０μｍに設定されてよい。これに対し、第１の部分１１，１２の寸法Ｗ２は、寸法Ｗ１の５０～９０％に設定されてよい。なお、本実施形態では、短手方向Ｘから見たときの第１の部分１１，１２及び第２の部分１０の幅（すなわち厚み）は、「寸法Ｔ１」で一定となる。特に限定されるものではないが、寸法Ｔ１は５～４０μｍに設定される。

なお、図３に示すように、長手方向Ｙから見て、導体部６は、短手方向Ｘに広がる形状を有しており、寸法Ｗ１，Ｗ２が寸法Ｔ１よりも大きい。このように、実装時には、側面２ａ，２ｂ，２ｅ，２ｆのどの側面を実装基板に実装するかによって、導体部６の姿勢が変化する。従って、図１に示すように、素体２には、導体部６の姿勢を識別するマーク３０が形成されている。本実施形態では、側面２ｂにマーク３０が形成されている。ただし、マーク３０を積層インダクタ１のどの位置に形成するかや、どのような形状とするかは特に限定されない。

次に、本実施形態に係る積層インダクタ１の作用・効果について説明する。

本実施形態に係る積層インダクタ１において、直線状の導体部６は、積層方向Ｚから見たときに、端子電極３，４と重なる領域Ｅ１，Ｅ２に第１の部分１１，１２を有する。第１の部分１１は、側面２ａ，２ｂの端子電極３の回り込み部３ｂ，３ｃとの間で浮遊容量を生じさせやすい部分である。第１の部分１２は、側面２ａ，２ｂの端子電極４の回り込み部４ｂ，４ｃとの間で浮遊容量を生じさせやすい部分である。ここで、積層方向Ｚから見たときの第１の部分１１，１２の幅は、端子電極３，４と重ならない領域Ｅ３の第２の部分１０の幅に比して小さい。これにより、第１の部分１１，１２と側面の端子電極３，４との間の浮遊容量を低減することができる。以上より、積層インダクタ１の自己共振周波数を向上することができる。

なお、導体部６の第１の部分１１，１２及び第２の部分１０の構造は、従来の導体部（長手方向Ｙの全域において幅が一定な導体パターン）に対して、第１の部分１１，１２に該当する箇所の幅を細くすることで実現されてよいし、第２の部分１０に該当する箇所の幅を太くすることで実現されてもよいし、その両方によって実現されてもよい。第１の部分１１，１２に該当する箇所の幅を細くした場合、従来の導体部に比して、端子電極３，４との間の浮遊容量を低減することができる。第２の部分１０に該当する箇所の幅を太くした場合、導体部６の直流抵抗を減らすことができる。従来の導体部で同等の直流抵抗を得ようとした場合、導体部全体の幅を大きくすることになるため、端子電極３，４との浮遊容量が結果的に増えることになる。第２の部分１０に該当する箇所の幅を太くした場合、このような浮遊容量の増加を抑制しながら、直流抵抗を減らすことができる。すなわち、得られる直流抵抗に対し、積層インダクタ１の自己共振周波数を従来のものより相対的に向上することができる。

長手方向Ｙから見て、導体部６は、長手方向Ｙ及び積層方向Ｚと直交する短手方向Ｘに広がる形状を有しており、素体２には、導体部６の姿勢を識別するマーク３０が形成されていてよい。この場合、積層インダクタ１を実装基板に実装するときに、マーク３０を確認することにより、短手方向Ｘへの広がる導体部６の姿勢を所望の状態とすることができる。

［第２実施形態］
次に、図４及び図５を参照して、第２実施形態に係る積層インダクタ１について説明する。図４（ａ）は第２実施形態に係る積層インダクタ１を示す図２（ａ）に対応する断面図である。図４（ｂ）は第２実施形態に係る積層インダクタ１を示す図２（ｂ）に対応する断面図である。図５（ａ）は第２実施形態に係る積層インダクタ１を示す図３（ａ）に対応する断面図である。図５（ｂ）は第２実施形態に係る積層インダクタ１を示す図３（ｂ）に対応する断面図である。

第２実施形態に係る積層インダクタ１では、図４（ｂ）に示すように、短手方向Ｘから見たときの第１の部分１１，１２の幅（すなわち厚み）は、第２の部分１０の幅（すなわち厚み）に比して小さい。図４（ｂ）及び図５（ｂ）に示すように、短手方向Ｘから見たときの第１の部分１１，１２の幅の寸法は、第１実施形態と同じく「寸法Ｔ１」に設定される。これに対し、図４（ｂ）及び図５（ａ）に示すように、短手方向Ｘから見たときの第２の部分１０の幅の寸法を「寸法Ｔ２」とする。この場合、「寸法Ｔ２＞寸法Ｔ１」の関係が成り立つ。なお、特に限定されるものではないが、第２の部分１０のＴ２は、寸法Ｔ１の５０～９０％に設定されてよい。第２実施形態の他の部分については、第１実施形態と同様である。

上述のような寸法関係は、第１実施形態に比して、第２の部分１０の導体パターンの厚みを増大させることによって実現可能である。例えば、層２０Ａの焼結前のシート体に導体ペーストを印刷する際に、第２の部分１０に対応する箇所だけ複数回印刷してよい。これにより、図４（ｂ）に示すように、第２の部分１０の厚みを積層方向Ｚの正側に増加させることができる。また、層２０Ａの主面２０ａのうち、第２の部分１０に対応する箇所に溝を設けて、当該溝に導電ペーストを充填することで、溝の深さ分だけ、第２の部分１０を厚くすることができる。これにより、図４（ｂ）に示すように、第２の部分１０の厚みを積層方向Ｚの負側に増加させることができる。なお、第２の部分１０の厚みをどのように増加させるかの方法は、特に限定されない。第２の部分１０の厚みは、積層方向Ｚの正側及び負側の何れか一方のみに増加させてもよい。

第２実施形態に係る積層インダクタ１では、短手方向Ｘから見たときの第２の部分１０の幅を相対的に大きくすることができる。これにより、側面の端子電極と重ならない第２の部分の断面積を大きくすることができるため、導体部の直流抵抗（Ｒｄｃ）を下げることができる。

各実施形態に係る積層インダクタ１を実装基板に実装する場合、短手方向Ｘ（すなわち導体部６が広がる方向）と実装基板の実装面とが平行な状態で実装しても、十分な効果を得ることができる。ただし、図６に示すような実装構造を採用することで、更に積層インダクタ１の自己共振周波数を低減することができる。図６（ａ）は第２実施形態に係る積層インダクタ１を実装基板１５０に実装した実装構造１００を示す、図３（ａ）に対応する断面図であり、図６（ｂ）は第２実施形態に係る積層インダクタ１を実装基板１５０に実装した実装構造１００を示す、図３（ｂ）に対応する断面図である。

具体的に、図６に示すように、積層インダクタ１の実装構造１００は、上述の積層インダクタ１と、端子電極３，４を介して積層インダクタ１が実装される実装基板１５０と、を備える。積層インダクタ１は、長手方向Ｙから見て、導体部６が実装基板１５０の実装面１５０ａから立ち上がるように実装される。

積層インダクタ１の実装構造１００においては、導体部６が実装基板１５０の実装面１５０ａから立ち上がるように積層インダクタ１が実装されるため、導体部６と実装基板１５０との間で発生する浮遊容量を低減することができる。これにより、積層インダクタ１の自己共振周波数を向上できる。

なお、このような位置関係となるように積層インダクタ１を実装する場合、マーク３０（図１参照）を参照することで、素体２の内部の導体部６の姿勢を把握することが有効である。

本発明は、上述の実施形態に限定されるものではない。

例えば、素体２の形状や端子電極３，４の形状は適宜変更してもよい。それに伴い、第１の部分１１，１２と第２の部分１０の形状や比率も適宜変更される。

上述の実施形態では、端子電極３，４は、本体部３ａ，４ａと、四つの回り込み部を有していた。しかし、端子電極３，４は、四つの側面２ａ，２ｂ，２ａ，２ｆの少なくとも一つの側面に設けられていればよく、他の側面及び端面に対応する部分を省略してもよい。なお、側面のみに端子電極３，４が設けられる場合、スルーホール導体などを介して、導体部６と端子電極３，４とを接続すればよい。

１…積層インダクタ、２…素体、２ａ，２ｂ，２ａ，２ｆ…側面、３，４…端子電極、６…導体部、１０…第２の部分、１１，１２…第１の部分、３０…マーク、１００…実装構造、１５０…実装基板。

Claims (4)

1. 絶縁体からなる複数の層を積層方向へ積層することによって形成された素体と、
   前記素体の少なくとも一つの側面に設けられた端子電極と、
   前記素体内に設けられ、第１の方向に延びる直線状の導体部と、を備え、
   前記第１の方向と直交する第２の方向から見たときに、前記導体部は、前記端子電極と重なる領域に第１の部分を有すると共に、前記端子電極と重ならない領域に第２の部分を有し、
   前記第２の方向から見たときの前記第１の部分の幅は、前記第２の部分の幅に比して小さい、積層インダクタ。
2. 前記第１の方向及び前記第２の方向と直交する第３の方向から見たときの前記第１の部分の幅は、前記第２の部分の幅に比して小さい、請求項１に記載の積層インダクタ。
3. 前記第１の方向から見て、前記導体部は、前記第１の方向及び前記第２の方向と直交する第３の方向に広がる形状を有しており、
   前記素体には、前記導体部の姿勢を識別するマークが形成されている、請求項１又は２に記載の積層インダクタ。
4. 請求項１～３の何れか一項に記載の積層インダクタと、
   前記端子電極を介して前記積層インダクタが実装される実装基板と、を備え、
   前記積層インダクタは、前記第１の方向から見て、前記導体部が前記実装基板の実装面から立ち上がるように実装される、積層インダクタの実装構造。
   
   

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