JP7486259B2 - 記録素子基板、記録ヘッド及び記録装置 - Google Patents

Description

本発明は、主に記録素子基板に関する。

記録装置のなかには、熱エネルギーを利用して複数の吐出口からインクを吐出するインクジェット記録方式が採用されたものがある。記録装置が備える記録素子基板には、例えば、複数の発熱抵抗体と、その複数の発熱抵抗体に対応する複数の駆動素子とが設けられる。駆動素子には電界効果トランジスタ等のスイッチ素子が用いられ、スイッチングによって発熱抵抗体を駆動する。これら複数の発熱抵抗体が同時に駆動された場合、電源線には、比較的大電流（例えば、約１マイクロ秒の間に数Ａ（アンペア）又はそれ以上の量の電流）が発生することがある。このことは、電源電圧の変動（電圧降下）、それに伴う記録精度の低下等の原因ともなりうる。

特開２００３－２９１３４４

特許文献１には、互いにタイミングの異なる第１イネーブル信号と第２イネーブル信号とを用いて、複数の記録素子を、第１イネーブル信号で駆動する第１の記録素子群と、第２イネーブル信号で駆動する第２の記録素子群とに分けて駆動することが記載されている。しかしながら、特許文献１によれば、記録データの内容（信号値）によっては駆動対象となる記録素子が第１の記録素子群および第２の記録素子群の一方に偏ってしまう可能性がある。

本発明は、電源電圧の変動、それに伴う記録精度の低下を適切に防止することを例示的目的とする。

本発明の一つの側面は記録素子基板に係り、前記記録素子基板は、
複数の機能素子と、
複数の駆動信号の１つに基づいて前記複数の機能素子を駆動する複数の駆動素子と、
前記機能素子を駆動するか否かを示す機能データを格納するシフトレジスタと、
前記シフトレジスタに入力される機能データを分析するデータ分析部と、
前記データ分析部による分析結果に応じて前記複数の駆動信号のうちの１つを選択する駆動信号選択部と、を備え、
前記データ分析部は、所定の論理レベルの機能データがシフトレジスタに入力された回数をカウントするカウンタであり、該カウントの回数を前記分析結果として出力し、
前記データ分析部は、１ビットのカウンタであり、所定の論理レベルの機能データがシフトレジスタに入力された回数が偶数か奇数かに基づいて前記分析結果として１ビットの分析結果を出力する
ことを特徴とする。

本発明によれば、電源電圧の変動、それに伴う記録精度の低下が適切に防止されうる。

記録素子基板の駆動ないし制御方法の一例を示すタイミングチャート。 画像パタンに基づく記録素子基板の駆動態様の幾つかの例を示す図。 記録素子基板の回路構成例を示す図。 記録素子基板の回路構成例を簡略化して示す図。 記録データ分析部の回路構成例を示す図。 記録素子基板の回路構成例を示す図。 記録素子基板の回路構成例を簡略化して示す図。 記録素子基板の駆動ないし制御方法の一例を示すタイミングチャート。 記録素子基板の回路構成例を示す図。 記録素子基板の駆動ないし制御方法の一例を示すタイミングチャート。 記録素子基板の回路構成例を示す図。 記録ヘッドの回路構成例を示す図。

以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

（第１の実施形態）
図３は、第１の実施形態に係る記録素子基板３の回路構成例を示す。記録素子基板３は、発熱抵抗体３０５と、それを駆動するための駆動回路とを含む。

発熱抵抗体３０５は、インクを加熱して吐出させるための記録素子として機能し、インクジェット記録方式の記録装置（プリンタ）が備える記録ヘッドのノズルに対応して設けられる（発熱抵抗体３０５は記録素子３０５と表現されてもよい。）。発熱抵抗体３０５は、第１から第ｍまでのｍ個（複数）のグループに分けられる（ｍは２以上の整数）。個々のグループは、ｎ個（複数）の発熱抵抗体３０５を有し（ｎは２以上の整数）、それらの駆動方式には、それらのうちの１つを順に選択する方式、いわゆる時分割駆動方式、が採用される。尚、時分割駆動方式で記録素子を駆動することを時分割駆動と表現してもよい。

時分割駆動方式においては、個々のグループにおける第１から第ｎまでの発熱抵抗体３０５のそれぞれは、ブロックとも称され、ブロック単位で略同時に駆動されることとなる。例えば、第１から第ｍまでのグループについて、第１の発熱抵抗体３０５が略同時に駆動され、その後、第２の発熱抵抗体３０５が略同時に駆動され、同様にして、第３以降の発熱抵抗体３０５が順に略同時に駆動されることとなる。尚、図中において、第ｋのグループにおけるｎ個の発熱抵抗体３０５は、まとめて「３０５‐ｋ」と示される（ｋは１～ｍの整数）。

尚、上記ブロックの駆動の順序は、グループ内の複数の発熱抵抗体３０５を並びの順に駆動する制御形態（順次駆動と表現される）やグループ内の複数の発熱抵抗体３０５をとびとび（離散的）に駆動する制御形態（分散駆動と表現される）などがある。本実施形態ではいずれの制御形態でも利用できる。

発熱抵抗体３０５を駆動するための駆動回路は、駆動素子３０４、シフトレジスタ３０１、ラッチ回路３０２、及び、制御ゲート３０３、を含む。また、該駆動回路は、ブロック選択用ロジック回路３０６、ヒートイネーブル（ＨＥ）生成回路３０７、記録データ分析部３０８、及び、イネーブル信号選択部３０９、を更に含む。

駆動素子３０４は、発熱抵抗体３０５を通電することにより駆動するスイッチ素子であり、その典型例としては電界効果トランジスタが用いられる。

シフトレジスタ３０１は、記録データ（ＤＡＴＡ）をクロック信号（ＣＬＫ）の立ち上がり（ＬレベルからＨレベルになるタイミング。ライズエッジ。）で取り込み、次段のシフトレジスタ３０１に出力する。記録データは、対応のグループに属する発熱抵抗体３０５を駆動するか否かを決定する信号（或いは信号群）である。尚、或る発熱抵抗体３０５を駆動することを示す記録データの論理レベルを“１”とし、該駆動を抑制することを示す記録データの論理レベルを“０”とする。換言すると、記録データは発熱抵抗体を駆動するか否かを示す論理データである。

ラッチ回路３０２は、ラッチ信号（ＬＴ）で記録データ（ＤＡＴＡ）を保持する。シフトレジスタ３０１及びラッチ回路３０２は各グループに１つずつ設けられる。

制御ゲート３０３は、本実施形態では論理積回路（ＡＮＤ回路）であり、記録データ（ＤＡＴＡ）、後述のブロック選択信号（ＢＬＥ１～ＢＬＥｎ）およびイネーブル信号（ＨＥ１又はＨＥ２）の論理積に基づいて、駆動素子３０４を制御する。発熱抵抗体３０５は、図３に示される信号線の接続により、複数（ｎ個）のブロックに割り当てられる。

ブロック選択用ロジック回路３０６は、ブロック選択信号（ＢＬＥ１～ＢＬＥｎ）を生成することにより、制御ゲート３０３を、ブロック単位にアクティブにする。

ＨＥ生成回路３０７は、発熱抵抗体３０５の駆動時間（発熱抵抗体３０５ないし駆動素子３０４の導通時間）を決定するための第１のイネーブル信号（ＨＥ１）と第２のイネーブル信号（ＨＥ２）とを生成する。詳細については後述とするが、第１のイネーブル信号（ＨＥ１）と第２のイネーブル信号（ＨＥ２）とは互いに異なるタイミングで生成される。

記録データ分析部３０８は、各シフトレジスタに入力される記録データを分析し、その分析結果ないし該結果を示す信号（ＡＮＺ＿Ｏ_１～ＡＮＺ＿Ｏ_ｍ（これらは特に区別しない場合にはＡＮＺ＿Ｏと示される。））を出力する。記録データ分析部３０８は、データ分析部、信号分析部、或いは、単に分析部等と表現されてもよい。

イネーブル信号選択部３０９は、記録データ分析部３０８からの分析結果（ＡＮＺ＿Ｏ）に基づいて、第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）の何れか一方を選択して制御ゲート３０３に出力する。詳細については後述とするが、イネーブル信号選択部３０９は、上記分析結果（ＡＮＺ＿Ｏ）に基づいて、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数（即ち、発熱抵抗体３０５の駆動数量。）と、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数とを等しくすることができる。換言すると、記録データ分析部３０８は、記録データの分析結果に基づいて、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数と、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数とが等しくなるように、イネーブル信号選択部３０９を制御する。

尚、イネーブル信号（ＨＥ１等）は、駆動素子３０４を制御するための駆動信号ないし制御信号の１つ（或いは、後述のブロック選択信号の一部）とも云える。よって、この観点で、イネーブル信号選択部３０９は、駆動信号選択部、制御信号選択部、或いは、単に選択部等と表現されてもよい。

図４は、記録素子基板３の回路構成をｍ＝８として簡略化したものである。ブロック選択用ロジック回路３０６で生成されたブロック選択信号（ＢＬＥｎ）によって、第１から第８までのグループにおけるｎ個の発熱抵抗体３０５のうちの１つ（ここでは、第ｎの発熱抵抗体３０５）が選択された状態を示す。図４は、説明の容易化のため、図３に示される発熱抵抗体３０５のうち同一ブロックの発熱抵抗体３０５と関連する回路を抜粋したものである。従って、図４においては、図３に示される他のブロックに割り当てられた発熱抵抗体３０５は不図示とする。記録データ分析部３０８は、シフトレジスタ３０１に入力される記録データの“１”の数をカウントする。

例えば、記録データ分析部３０８は、記録データ“１”がシフトレジスタ３０１に奇数回入力された場合には“１”を、偶数回入力された場合には“０”を、分析結果（ＡＮＺ＿Ｏ）として出力する。具体的には、イネーブル信号選択部３０９はＡＮＺ＿Ｏ_ｋが“１”の場合には第１のイネーブル信号（ＨＥ１）が選択され、ＡＮＺ＿Ｏ_ｋが“０”の場合には第２のイネーブル信号（ＨＥ２）が選択される。

上記駆動ないし制御方法によれば、同一ブロック内において駆動対象となる発熱抵抗体３０５のうち互いに隣り合う２つは、互いに異なるイネーブル信号（ＨＥ１又はＨＥ２）で駆動されることとなる。それにより、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数と、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数とは、実質的に均等となる。

図５（ａ）及び図５（ｂ）は、記録データ分析部３０８の回路構成例を示す。記録データ分析部３０８は、カウンタ（１ｂｉｔのカウンタ）５０１と、分析結果（ＡＮＺ＿Ｏ）をラッチ信号（ＬＴ）で保持するラッチ回路５０２と、を含む。図５（ａ）は、同期式カウンタの場合の構成例を示し、図５（ｂ）は、非同期式カウンタの場合の構成例を示す。

図１（ｂ）は、本実施形態に係る記録素子基板３の駆動ないし制御方法を示すタイミングチャートの一例を、ラッチ回路５０２による２回分のラッチに相当する期間（以下、「２ラッチ時間」という。）について示す。尚、１回分のラッチに相当する時間（以下、「１ラッチ時間」という。）は、１つのブロックを駆動するのに要する時間に対応する。記録素子基板３は、時分割駆動方式で発熱抵抗体３０５を駆動することにより、紙等の記録媒体に１列分ないし１行分の画像を記録する。第１のイネーブル信号（ＨＥ１）と第２のイネーブル信号（ＨＥ２）とは、１ラッチ時間内で互いに異なるタイミングで生成されることにより、同時にアクティブレベルとならないようになっている。

第１のラッチ時間（後述の図１において「１^ｓｔ」と示す。）において、シフトレジスタ３０１は、記録装置本体から送られる記録データ（ＤＡＴＡ）を受信し、次段のシフトレジスタ３０１に転送する。これと略同時に、記録データ分析部３０８は、対応のシフトレジスタ３０１に順に転送される記録データの“１”をカウントする。第１のラッチ時間内で記録データの送信が終了したことに応じて、各シフトレジスタ３０１に格納される記録データが確定する。これと略同時に、記録データ分析部３０８の分析結果（ＡＮＺ＿Ｏ）も確定する。その後、上記格納された記録データ及び分析結果（ＡＮＺ＿Ｏ）に従い、対応の発熱抵抗体３０５は、第１のイネーブル信号（ＨＥ１）または第２のイネーブル信号（ＨＥ２）に基づいて駆動される。

次のラッチ信号（ＬＴ）の立ち上がり（第２のラッチ時間（後述の図１において「２^ｎｄ」と示す。）の開始のタイミング）では、各シフトレジスタ３０１に格納されている記録データ（ＤＡＴＡ）が新たにラッチ回路３０２に格納される。これと略同時に、記録データ分析部３０８の分析結果（ＡＮＺ＿Ｏ）も記録データ分析部３０８内のラッチ回路５０２に格納される。その後、上記格納された記録データ及び分析結果（ＡＮＺ＿Ｏ）に従い、対応の発熱抵抗体３０５は、第１のイネーブル信号（ＨＥ１）または第２のイネーブル信号（ＨＥ２）に基づいて駆動される。

このような駆動ないし制御方法によれば、同一ブロック内において駆動対象となる発熱抵抗体３０５のうち互いに隣り合う２つは、互いに異なるイネーブル信号（ＨＥ１又はＨＥ２）で駆動されることとなる。それにより、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数と、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数とは、実質的に均等となる。

本実施形態によれば、記録データ分析部３０８によって第１のイネーブル信号（ＨＥ１）で駆動される記録素子数と、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数とは実質的に等しくなる。そのため、発熱抵抗体３０５を駆動する際に発生する駆動電流（ＶＨ電流）の電流値は、第１のイネーブル信号（ＨＥ１）と第２のイネーブル信号（ＨＥ２）との間で略等しくなる。

図１（ｂ）は、「２^ｎｄ」と図示される第２のラッチ時間において合計１８０個の記録素子が駆動される記録データについてのタイミングチャートの一例を示す。本例においては、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数は９０個となり、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数は９０個となる。この場合、発熱抵抗体３０５を駆動する際に発生する駆動電流（ＶＨ電流）の最大値は、第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）の何れのタイミングでも「９０Ｉ」となる。

図１（ａ）は、参考例として、記録データ分析部３０８を設けなかった場合のタイミングチャートの一例を示す。本参考例においては、第２のラッチ期間に駆動される１８０個の記録素子のうち、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数は１６０個であり、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数は２０個となっている。即ち、本参考例によれば、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数と、第２のイネーブル信号（ＨＥ１）で駆動される記録素子数とが、偏ってしまう場合がある。このような場合、発熱抵抗体３０５を駆動する際に発生する駆動電流（ＶＨ電流）の最大値は、第１のイネーブル信号（ＨＥ１）のタイミングで「１６０Ｉ」となる。即ち、本実施形態によれば、駆動電流（ＶＨ電流）の最大値は、第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）の何れのタイミングにおいても「９０Ｉ」となり、一方のタイミングに比較的大きい電流が発生することもない。

図２（ａ）は、従来例として、記録データ分析部３０８が設けられず且つ第１のイネーブル信号（ＨＥ１）と第２のイネーブル信号（ＨＥ２）とが１グループ毎に交互に割り当てられた場合における画像パタンの一例を示す。尚、理解の容易化のため、ｍ＝１６かつｎ＝４（記録素子の総数は６４個）とする。図中において黒い四角で示されたマスは、駆動対象となる発熱抵抗体３０５を示す。

図２（ａ）において、画像パタンＡは、第１のイネーブル信号（ＨＥ１）で駆動されるグループの発熱抵抗体３０５のみが駆動される記録データの一例を示す。図中において、ビット（ｂｉｔ）数は発熱抵抗体３０５の数に対応する。例えば、８ｂｉｔという表記は、８つの発熱抵抗体３０５に対応する。このような記録データの場合、第１のイネーブル信号（ＨＥ１）で駆動される発熱抵抗体３０５は８個となり、第２のイネーブル信号（ＨＥ２）で駆動される発熱抵抗体３０５は０個となってしまう。即ち、発熱抵抗体３０５は、第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）のうち第１のイネーブル信号（ＨＥ１）で駆動されるものに偏ってしまうこととなる。

また、画像パタンＢは、第２のイネーブル信号（ＨＥ２）で駆動されるグループの発熱抵抗体３０５のみが駆動される記録データの一例を示す。このような記録データの場合、第１のイネーブル信号（ＨＥ１）で駆動される発熱抵抗体３０５は０個となり、第２のイネーブル信号（ＨＥ２）で駆動される記録素子は８個となってしまう。即ち、発熱抵抗体３０５は、第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）のうち第１のイネーブル信号（ＨＥ１）で駆動されるものに偏ってしまうこととなる。

記録装置を実際に使用するのに際しては、このような画像パタンＡ及びＢを記録するための記録データが発生する可能性がある。しかしながら、このような画像パタンＡ及びＢを考慮した設計（許容電流の上限値が高くなるように電源回路やプリント基板を設計すること）は、記録装置、それを構成する電子部品等の高コスト化の原因ともなりうる。

これに対して、図２（ｂ）は、本実施形態に係る記録素子基板３の場合における画像パタンＡ及びＢの例を、図２（ａ）同様に示す。前述のとおり、記録素子基板３によれば、記録データ分析部３０８によって、同一ブロック内において駆動対象となる発熱抵抗体３０５のうち互いに隣り合う２つは、互いに異なるイネーブル信号（ＨＥ１又はＨＥ２）で駆動される。そのため、画像パタンＡ及び画像パタンＢの何れにおいても、駆動対象となる記録素子数は最大４個となる。即ち、本実施形態によれば、如何なる画像パタンを記録するための記録データが発生した場合においても、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数と、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数とは、均等に振り分けられる。これにより、駆動電流量が局所的に偏るような事態が適切に防止／抑制可能となり、付随的に、記録素子基板３の設計コストが低減可能となる。

以上、本実施形態によれば、記録素子としての発熱抵抗体３０５は、時分割駆動方式で駆動される。その際、１ラッチ時間内において、個々のグループに対応するシフトレジスタ３０１は、クロック信号（ＣＬＫ）に基づいて記録データ（ＤＡＴＡ）を次段のシフトレジスタ３０１に転送する。その間、各シフトレジスタ３０１に対応する記録データ分析部３０８は、記録データ（ＤＡＴＡ）を分析し、記録データ“１”の転送回数（ここでは、奇数回か偶数回か）に基づく信号を分析結果（ＡＮＺ＿Ｏ）として出力する。ここで、記録データ“１”は、発熱抵抗体３０５を駆動することを示す論理レベルに対応する。この分析結果（ＡＮＺ＿Ｏ）は、駆動対象となる発熱抵抗体３０５を、１ラッチ時間における第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）の何れにより駆動するかを決定する。

このような駆動ないし制御方法によれば、同一ブロック内において駆動対象となる発熱抵抗体３０５のうち互いに隣り合う２つは、互いに異なるイネーブル信号（ＨＥ１又はＨＥ２）で駆動されることとなる。これにより、第１のイネーブル信号（ＨＥ１）で駆動される記録素子数と、第２のイネーブル信号（ＨＥ２）で駆動される記録素子数とは、実質的に均等となる。よって、本実施形態によれば、駆動電流量が局所的に偏るような事態が適切に防止／抑制可能となり、その結果、電源電圧の変動、それに伴う記録精度の低下を適切に防止することが可能となる。また、本実施形態によれば、付随的に、記録素子基板３の設計コストを低減することも可能となる。

（第２の実施形態）
前述の第１の実施形態では、１ラッチ時間内に第１のイネーブル信号（ＨＥ１）と第２のイネーブル信号（ＨＥ２）とが用いられる態様を例示したが、イネーブル信号の数を３以上とした場合においても同様のことが云える。

図６は、第２の実施形態に係る記録素子基板３の回路構成例を示す。本実施形態は、主に、ＨＥ生成回路６０７、記録データ分析部６０８及びイネーブル信号選択部６０９の構成が第１の実施形態と異なる。

ＨＥ生成回路６０７は、第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）に加えて、第３のイネーブル信号（ＨＥ３）及び第４のイネーブル信号（ＨＥ４）を生成する。第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）は、１ラッチ時間内で互いに異なるタイミングで生成されることにより、同時にアクティブレベルとならないようになっている。

記録データ分析部６０８は、シフトレジスタ３０１に入力される記録データ（ＤＡＴＡ）を分析し、２ｂｉｔの分析結果（ＡＮＺ＿Ｏ）を出力する。イネーブル信号選択部６０９は、記録分析手段６０８が出力する２ｂｉｔの分析結果（ＡＮＺ＿Ｏ）に応じて第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）のうちの１つを選択して制御ゲート３０３に出力する。

本実施形態によれば、記録データ分析部６０８は、記録データ（ＤＡＴＡ）を分析し、第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）で駆動される記録素子数が互いに等しくなるようにイネーブル信号選択部６０９を制御する。よって、本実施形態によれば、各イネーブル信号（ＨＥ１～ＨＥ４のそれぞれ）において発生する駆動電流量は、第１の実施形態に比べて更に半分に低減されることとなる。

図７は、本実施形態に係る記録素子基板３の回路構成を簡略化したものであり、図４同様、同一ブロックに含まれる発熱抵抗体３０５の駆動態様を示す。記録データ分析部６０８は、シフトレジスタ３０１に入力される記録データの“１”の数をカウントする複数ビット（２ｂｉｔ）のカウンタである。

例えば、記録データ分析部３０８は、記録データ“１”がシフトレジスタに入力された回数を４で割った場合の剰余が１の場合には“１（２進数では０１）”を分析結果（ＡＮＺ＿Ｏ）に出力する。同様に、記録データ分析部３０８は、該剰余が２の場合には“２（２進数では１０）”を、該剰余が３の場合には“３（２進数では１１）”を、該剰余が０の場合には“０（２進数では００）”を、分析結果（ＡＮＺ＿Ｏ）に出力する。

イネーブル信号選択部６０９は、ＡＮＺ＿Ｏが“１”の場合にはＨＥ１を、ＡＮＺ＿Ｏが“２”の場合にはＨＥ２を、ＡＮＺ＿Ｏが“３”の場合にはＨＥ３を、ＡＮＺ＿Ｏが“０”の場合にはＨＥ４を選択する。このような動作によれば、同一ブロック内において駆動対象となる発熱抵抗体３０５のうち互いに隣り合う２つは、互いに異なるイネーブル信号（ＨＥ１、ＨＥ２、ＨＥ３又はＨＥ４）で駆動されることとなる。即ち、第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）で駆動される記録素子数は互いに均等となる。

図８は、本実施形態に係る記録素子基板３の駆動ないし制御方法を示すタイミングチャート（２ラッチ時間分）を、第１の実施形態の図１（ｂ）同様に示す。前述のとおり、第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）は１ラッチ時間内で互いに異なるタイミングで生成されることにより、同時にアクティブレベルとならないようになっている。

第１のラッチ時間において、シフトレジスタ３０１は、記録装置本体から送られる記録データ（ＤＡＴＡ）を受信し、次段のシフトレジスタ３０１に転送する。これと略同時に、記録データ分析部６０８は、対応のシフトレジスタ３０１に順に転送される記録データの“１”をカウントする。第１のラッチ時間内で記録データの送信が終了したことに応じて、各シフトレジスタ３０１に格納される記録データが確定する。これと略同時に、記録データ分析部６０８の分析結果（ＡＮＺ＿Ｏ）も確定する。

次のラッチ信号（ＬＴ）の立ち上がり（第２のラッチ時間の開始のタイミング）では、各シフトレジスタ３０１に格納されている記録データ（ＤＡＴＡ）が新たにラッチ回路３０２に格納される。これと略同時に、記録データ分析部６０８の分析結果（ＡＮＺ＿Ｏ）も記録データ分析部６０８内のラッチ回路に格納される。その後、上記格納された記録データ及び分析結果（ＡＮＺ＿Ｏ）に従い、対応の発熱抵抗体３０５は、第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）のうちの１つに基づいて駆動される。

このような駆動ないし制御方法によれば、同一ブロック内において駆動対象となる発熱抵抗体３０５のうち互いに隣り合う２つは、互いに異なるイネーブル信号（ＨＥ１、ＨＥ２、ＨＥ３又はＨＥ４）で駆動されることとなる。それにより、第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）で駆動される記録素子数は実質的に互いに均等となる。

本実施形態によれば、記録データ分析部６０８によって第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）で駆動される記録素子数は実質的に互いに等しくなる。そのため、発熱抵抗体３０５を駆動する際に発生する駆動電流（ＶＨ電流）の電流値は、第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）の間で略等しくなる。尚、イネーブル信号の数が５以上であれば、記録データ分析部６０８のカウンタのビット数を増やせばよい。例えば、イネーブル信号の数が８の場合には３ビットカウンタが用いられ、イネーブル信号の数が１６の場合には４ビットカウンタが用いられればよい。

尚、図８の例では、第１の実施形態の図１（ｂ）の例同様、第２のラッチ時間に合計１８０個の記録素子が駆動される記録データについてのタイミングチャートの一例を示す。本例においては、第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）で駆動される記録素子数はそれぞれ４５個となり、駆動電流（ＶＨ電流）の最大値は、第１から第４までのイネーブル信号（ＨＥ１～ＨＥ４）の何れのタイミングでも「４５Ｉ」となる。第１の実施形態では上記駆動電流の最大値は「９０Ｉ」であったので、本実施形態によれば、第１の実施形態に比べて、上記駆動電流の最大値は半分に低減されると云え、よって、電源電圧の変動、それに伴う記録精度の低下を更に適切に防止可能となる。

（第３の実施形態）
前述の第１及び第２の実施形態では、記録素子としての発熱抵抗体３０５を駆動する際に発生する駆動電流が低減されることを述べたが、第１及び第２の実施形態の内容は、他の用途の消費電流を低減するのにも適用可能である。

図９は、第３の実施形態に係る記録素子基板３の回路構成例を示す。本実施形態では、記録素子基板３の温度を制御するためのサブヒータ９１０が設けられており、本実施形態は、この点において第１及び第２の実施形態と異なる。

サブヒータ９１０は、記録素子基板３における特定の領域を加熱可能となるように、記録素子基板３内に複数設けられ、該特定の領域を任意に加熱することにより記録素子基板３内の温度を均一にすることを可能とする。本実施形態では、一例として、各グループに単一のサブヒータ９１０が設けられるものとする。

本実施形態においては、記録素子基板３は、上述の複数のサブヒータ９１０の他、それらを駆動ないし制御するための回路（この回路は温調制御回路等と称されてもよい。）を備える。この回路は、本実施形態では、複数の駆動素子９０４、複数のシフトレジスタ９０１、複数のラッチ回路９０２、複数の制御ゲート９０３、複数のサブヒートデータ分析部９０８及び、複数のサブヒートイネーブル信号選択部９０９を含む。駆動素子９０４、シフトレジスタ９０１、ラッチ回路９０２、制御ゲート９０３、サブヒートデータ分析部９０８、及び、サブヒートイネーブル信号選択部９０９は、単一のサブヒータ９１０に対応するように各グループに１つずつ設けられる。

駆動素子９０４には、典型的には電界効果トランジスタが用いられる。シフトレジスタ９０１は、サブヒートデータ（ＳＨ＿ＤＡＴＡ）をクロック信号（ＣＬＫ）の立ち上がりで取り込み、次段のシフトレジスタ９０１に出力する。サブヒートデータは、対応のグループに属するサブヒータ９１０を駆動するか否かを決定する信号（或いは信号群）である。尚、或るサブヒータ９１０を駆動することを示すサブヒートデータの論理レベルを“１”とし、該駆動を抑制することを示すサブヒートデータの論理レベルを“０”とする。

ラッチ回路９０２はラッチ信号（ＬＴ）でサブヒートデータ（ＳＨ＿ＤＡＴＡ）を保持する。

ここで、記録素子基板３は、サブヒートイネーブル（ＳＨＥ）生成回路９０７を更に備える。ＳＨＥ生成回路９０７は、サブヒータ９１０の駆動時間（サブヒータ９１０ないし駆動素子９０４の導通時間）を決定するための第１のサブヒートイネーブル信号（ＳＨＥ１）と第２のサブヒートイネーブル信号（ＳＨＥ２）とを生成する。前述の第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）同様、第１のサブヒートイネーブル信号（ＳＨＥ１）と第２のサブヒートイネーブル信号（ＳＨＥ２）とは、互いに異なるタイミングで生成される。

制御ゲート９０３は、本実施形態では論理積回路（ＡＮＤ回路）であり、サブヒートデータ（ＳＨ＿ＤＡＴＡ）とサブヒートイネーブル信号（ＳＨＥ１又はＳＨＥ２）との論理積に基づいて、駆動素子９０４を制御する。

サブヒートデータ分析部９０８は、各シフトレジスタに入力されるサブヒートデータを分析し、その分析結果ないし該結果を示す信号（ＡＮＺ＿Ｏ）を出力する。サブヒートデータ分析部９０８は、記録データ分析部３０８同様、データ分析部、信号分析部、或いは、単に分析部等と表現されてもよい。

サブヒートイネーブル信号選択部９０９は、サブヒートデータ分析部９０８から出力された分析結果（ＡＮＺ＿Ｏ）に基づいて、第１のサブヒートイネーブル信号（ＳＨＥ１）及び第２のイネーブル信号（ＳＨＥ２）の何れか一方を選択する。そして、該選択された一方（ＳＨＥ１又はＳＨＥ２）は、制御ゲート９０３に出力される。サブヒートイネーブル信号選択部９０９は、イネーブル信号選択部３０９同様、上記分析結果（ＡＮＺ＿Ｏ）に基づいて、第１のサブヒートイネーブル信号（ＳＨＥ１）で駆動されるサブヒータ数（即ち、サブヒータ９１０の駆動数量。）と、第２のサブヒートイネーブル信号（ＳＨＥ２）で駆動されるサブヒート数とを等しくすることができる。換言すると、サブヒートデータ分析部９０８は、サブヒートデータの分析結果に基づいて、第１及び第２のサブヒートイネーブル信号（ＳＨＥ１及びＳＨＥ２）で駆動される記録素子数が互いに等しくなるようにサブヒートイネーブル信号選択部９０９を制御する。

よって、本実施形態においては、第１～第２の実施形態との関係では、サブヒートデータ分析部９０８は、記録データ分析部３０８同様の機能を実現し、サブヒートイネーブル信号選択部９０９は、イネーブル信号選択部３０９同様の機能を実現する、と云える。

図１０は、本実施形態に係る記録素子基板３の駆動ないし制御方法を示すタイミングチャート（２ラッチ時間分）を、第１の実施形態の図１（ｂ）及び第２の実施形態の図８同様に示す。前述のとおり、第１のサブヒートイネーブル信号（ＳＨＥ１）と第２のサブヒートイネーブル信号（ＳＨＥ２）とは１ラッチ時間内で互いに異なるタイミングで生成されることにより、同時にアクティブレベルとならないようになっている。

第１のラッチ時間において、シフトレジスタ９０１は、記録装置のコントローラＩＣ（不図示）から送られるサブヒートデータ（ＳＨ＿ＤＡＴＡ）を受信し、次段のシフトレジスタ９０１に転送する。これと略同時に、サブヒートデータ分析部９０８は、対応のシフトレジスタ９０１に順に転送される記録データの“１”をカウントする。第１のラッチ時間内でサブヒートデータの送信が終了したことに応じて、各シフトレジスタ９０１に格納されるサブヒートデータが確定する。これと略同時に、サブヒートデータ分析部９０８の分析結果（ＡＮＺ＿Ｏ）も確定する。

次のラッチ信号（ＬＴ）の立ち上がり（第２のラッチ時間の開始のタイミング）では、各シフトレジスタ９０１に格納されているサブヒートデータ（ＳＨ＿ＤＡＴＡ）が新たにラッチ回路９０２に格納される。これと略同時に、サブヒートデータ分析部９０８の分析結果（ＡＮＺ＿Ｏ）もサブヒートデータ分析部９０８内のラッチ回路に格納される。その後、上記格納されたサブヒートデータ及び分析結果（ＡＮＺ＿Ｏ）に従い、対応のサブヒータ９１０は、第１のサブヒートイネーブル信号（ＳＨＥ１）または第２のサブヒートイネーブル信号（ＳＨＥ２）に基づいて駆動される。

このような駆動ないし制御方法によれば、駆動対象となるサブヒータ９１０のうち互いに隣り合う２つは、互いに異なるサブヒートイネーブル信号（ＳＨＥ１又はＳＨＥ２）で駆動されることとなる。それにより、第１のサブヒートイネーブル信号（ＳＨＥ１）で駆動される記録素子数と、第２のサブヒートイネーブル信号（ＳＨＥ２）で駆動される記録素子数とは、実質的に均等となる。

本実施形態によれば、サブヒートデータ分析部９０８によって第１のサブヒートイネーブル信号（ＳＨＥ１）で駆動されるサブヒータ数と、第２のサブヒートイネーブル信号（ＳＨＥ２）で駆動されるサブヒータ数とは実質的に等しくなる。そのため、サブヒータ９１０を駆動する際に発生するサブヒート駆動電流の電流値は、第１のサブヒートイネーブル信号（ＳＨＥ１）と第２のサブヒートイネーブル信号（ＳＨＥ２）との間で略等しくなる。

以上、本実施形態によれば、記録素子としての発熱抵抗体３０５を駆動する際に発生する駆動電流に付随して／代替して、サブヒータ９１０の駆動電流を低減可能となる。よって、本実施形態によっても、電源電圧の変動、それに伴う記録精度の低下を適切に防止可能と云える。

（第４の実施形態）
図１１は、本発明の第４の実施形態に係る記録素子基板３の回路構成例を示す。本実施形態では、記録素子基板３の温度を測定するための温度センサ１１１０が設けられており、本実施形態は、この点において前述の第１から第３の実施形態と異なる。

温度センサ１１１０は、記録素子基板３特定の領域の温度を検知する。温度センサ１１１０は、記録素子基板３内に複数設けられ、該特定の領域の温度を検知する。これにより、対応の領域に配置される記録素子（発熱抵抗体３０５）を駆動ないし制御するためのイネーブルパルス（ＨＥ）のパルス幅を該検知された温度に基づいて変更することができる。或いは、記録素子基板３の意図しない温度上昇が発生した場合には、電源の供給を停止することも可能である。本実施形態では、一例として、各グループに単一の温度センサ１１１０が設けられるものとする。温度センサ１１１０は、温度検知センサあるいは単にセンサ等と表現されてもよい。

尚、温度センサ１１１０による検出結果として、その両端ＳＮ_ｋ及びＳＰ_ｋ間の電位差が、演算部１１１２に出力されうる（ｋは１～ｍの整数）。

本実施形態においては、記録素子基板３は、上述の複数の温度センサ１１１０の他、それらを駆動ないし制御するための回路（この回路は検温用回路、センサ駆動回路、センサ制御回路等と称されてもよい。）を備える。この回路は、本実施形態では、複数の駆動素子１１０４、複数のシフトレジスタ１１０１、複数のラッチ回路１１０２、複数の制御ゲート１１０３、複数のセンサ選択データ分析部１１０８及び、複数のセンサイネーブル信号選択部１１０９を含む。駆動素子１１０４、シフトレジスタ１１０１、ラッチ回路１１０２、制御ゲート１１０３、センサ選択データ分析部１１０８及び、センサイネーブル信号選択部１１０９は、単一の温度センサ１１１０に対応するように各グループに１つずつ設けられる。

記録素子基板３は、温度センサ１１１０に対応するように設けられた定電流源１１１１を更に備える。駆動素子１１０４は、この定電流源１１１１の電流を温度センサ１１１０に流すか否かを制御し、その典型例として電界効果トランジスタが用いられる。シフトレジスタ１１０１は、センサ選択データ（Ｓ＿ＤＡＴＡ）をクロック信号（ＣＬＫ）の立ち上がりで取り込み、次段のシフトレジスタ１１０１に出力する。センサ選択データは、対応のグループに属する温度センサ１１１０に定電流源１１１１の電流を供給するか否かを決定する信号（或いは信号群）である。尚、或る温度センサ１１１０に電流を供給することを示すセンサ選択データの論理レベルを“１”とし、該供給を抑制することを示すセンサ選択データの論理レベルを“０”とする。換言すると、センサ選択データは温度センサを通電（駆動）するか否かを示す論理データである。

ラッチ回路１１０２はラッチ信号（ＬＴ）でセンサ選択データ（Ｓ＿ＤＡＴＡ）を保持する。

ここで、記録素子基板３は、センサイネーブル（ＳＥ）生成回路１１０７を更に備える。ＳＥ生成回路１１０７は、温度センサ１１１０に電流を供給する時間（温度センサ１１１０ないし駆動素子１１０４の導通時間）を決定するための第１のセンサイネーブル信号（ＳＥ１）と第２のセンサイネーブル信号（ＳＥ２）とを生成する。前述の第１のイネーブル信号（ＨＥ１）及び第２のイネーブル信号（ＨＥ２）同様、第１のセンサイネーブル信号（ＳＥ１）と第２のセンサイネーブル信号（ＳＥ２）とは、互いに異なるタイミングで生成される。

制御ゲート１１０３は、本実施形態では論理積回路（ＡＮＤ回路）であり、センサ選択データとセンサイネーブル信号（ＳＥ１又はＳＥ２）の論理積に基づいて、駆動素子１１０４を制御する。

センサ選択データ分析部１１０８は、各シフトレジスタに入力されるセンサ選択データを分析し、その分析結果（ＡＮＺ＿Ｏ）を出力する。センサ選択データ分析部１１０８は、記録データ分析部３０８同様、データ分析部、信号分析部、或いは、単に分析部等と表現されてもよい。

センサイネーブル信号選択部１１０９は、センサ選択データ分析部１１０８から出力された分析結果（ＡＮＺ＿Ｏ）に基づいて、第１のセンサイネーブル信号（ＳＥ１）及び第２のセンサイネーブル信号（ＳＥ２）の何れか一方を選択する。そして、該選択された一方（ＳＥ１又はＳＥ２）は、制御ゲート１１０３に出力される。センサイネーブル信号選択部１１０９は、イネーブル信号選択部３０９同様、上記分析結果（ＡＮＺ＿Ｏ）に基づいて、第１のセンサイネーブル信号（ＳＥ１）で駆動される温度センサ数（即ち、電流が供給される温度センサ１１１０の数量。）と、第２のセンサイネーブル信号（ＳＥ２）で駆動される温度センサ数とを等しくすることができる。換言すると、センサ選択データ分析部１１０８は、センサ選択データの分析結果に基づいて、第１及び第２のセンサイネーブル信号（ＳＥ１及びＳＥ２）で駆動される温度センサ数が互いに等しくなるようにセンサイネーブル信号選択部１１０９を制御する。

前述のとおり、第１のセンサイネーブル信号（ＳＥ１）と第２のセンサイネーブル信号（ＳＥ２）とは互いに異なるタイミングで生成される。そのため、温度センサ１１１０への供給電流（温度センサ１１１０の駆動電流）の量は、第１のセンサイネーブル信号（ＳＥ１）と第２のセンサイネーブル信号（ＳＥ２）とで実質的に互いに等しくなる。

以上、本実施形態によれば、記録素子としての発熱抵抗体３０５を駆動する際に発生する駆動電流に付随して／代替して、温度センサ１１１０の駆動電流を低減可能となる。よって、本実施形態によっても、電源電圧の変動、それに伴う記録精度の低下を適切に防止可能と云える。

（第５の実施形態）
図１２は、第５の実施形態に係る記録ヘッド１２の回路構成例を示す。本実施形態では、記録素子として容量負荷型のピエゾ素子１２０１が用いられるものとする。

本実施形態においては、記録ヘッド１２は、上述のピエゾ素子１２０１を複数備える他、それらを駆動するための駆動回路を備える。この駆動回路は、本実施形態では、シフトレジスタ・ラッチ回路１２０２、複数（ここでは２つ）のデジタルアナログ変換回路１２０６、複数（ここでは２つ）の駆動部１２０５、記録データ分析部１２０３、及び、複数の選択回路１２０４を含む。

シフトレジスタ・ラッチ回路１２０２は、記録データ（ＤＡＴＡ）を記録装置本体から受信して保持する。

デジタルアナログ変換回路１２０６は、デジタルデータをアナログの駆動信号に変換する。駆動部１２０５は、デジタルアナログ変換回路１２０６により変換されたアナログの駆動信号を増幅し、それを各ピエゾ素子１２０１に供給する。記録素子数（ピエゾ素子１２０１の数量）が大きい場合には、それらを適切に駆動するための駆動力が必要となるため、駆動部１２０５は複数（ここでは２つ）設けられる。

記録データ分析部１２０３は、シフトレジスタ１２０２に入力される記録データを分析し、その分析結果（ＡＮＺ＿Ｏ）を出力する。

選択回路１２０４は、シフトレジスタ・ラッチ回路１２０２に格納された記録データに基づいて、駆動部１２０５からの駆動信号をピエゾ素子１２０１に供給するか否かを選択する。また、この駆動信号をピエゾ素子１２０１に供給する場合には、記録データ分析部１２０３から出力された分析結果（ＡＮＺ＿Ｏ）に基づいて第１の駆動信号（ＣＯＭ１）または第２の駆動信号（ＣＯＭ２）の何れか一方を選択してピエゾ素子１２０１に供給する。記録データ分析部１２０３は、前述の記録データ分析部３０８同様、記録データを分析し、第１の駆動信号（ＣＯＭ１）で駆動される記録素子数と、第２の駆動信号（ＣＯＭ２）で駆動される記録素子数とが互いに等しくなるように選択回路１２０４を制御する。記録データ分析部１２０３は、記録データ分析部３０８同様、データ分析部、信号分析部、或いは、単に分析部等と表現されてもよい。

以上のような動作によれば、複数の駆動部１２０５の出力負荷は互いに略等しくなり、それら駆動部１２０５の出力信号である第１の駆動信号（ＣＯＭ１）と第２の駆動信号（ＣＯＭ２）とを略同一の波形にすること（波形崩れの抑制）が可能となる。また、駆動部１２０５により駆動される記録素子数がＣＯＭ１及びＣＯＭ２の何れかに偏ってしまうことも実質的にないため、容量負荷を充放電する際に発生する電流のピーク値を低減可能となり、それにより、駆動部１２０５での無用な発熱を抑制可能となる。

以上、本実施形態によれば、複数の駆動部１２０５の出力負荷が均一化され、その駆動信号の波形が略同一となり、駆動部１２０５での無用な発熱を抑制可能となる。よって、本実施形態によっても、電源電圧の変動、それに伴う記録精度の低下を適切に防止可能と云える。

（その他）
上述の説明においては、記録装置に関連する構成を例示したが、その記録方式は上述の態様に限られるものではない。また、記録装置は、記録機能のみを有するシングルファンクションプリンタであっても良いし、記録機能、ＦＡＸ機能、スキャナ機能等の複数の機能を有するマルチファンクションプリンタであっても良い。また、例えば、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造するための製造装置であっても良い。

また、本明細書でいう「記録」は広く解釈されるべきものである。従って、「記録」の態様は、記録媒体上に形成される対象が文字、図形等の有意の情報であるか否かを問わないし、また、人間が視覚で知覚し得るように顕在化したものであるか否かも問わない。

また、「記録媒体」は、上記「記録」同様広く解釈されるべきものである。従って、「記録媒体」の概念は、一般的に用いられる紙の他、布、プラスチックフィルム、金属板、ガラス、セラミックス、樹脂、木材、皮革等、インクを受容可能な如何なる部材をも含みうる。

更に、「インク」は、上記「記録」同様広く解釈されるべきものである。従って、「インク」の概念は、記録媒体上に付与されることによって画像、模様、パタン等を形成する液体の他、記録媒体の加工、インクの処理（例えば、記録媒体に付与されるインク中の色剤の凝固または不溶化）等に供され得る付随的な液体をも含みうる。

更に、以上の説明においては、理解の容易化のため、各要素をその機能面に関連する名称で示したが、各要素は、実施形態で説明された内容を主機能として備えるものに限られるものではなく、それを補助的に備えるものであってもよい。例えば、記録装置による記録は該記録装置が有する２以上の機能の一部とも云え、この観点で、記録素子は機能素子とも表現されてもよいし、同様に、記録データは機能データとも表現されてもよい。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

Claims (9)

1. 複数の機能素子と、
   複数の駆動信号の１つに基づいて前記複数の機能素子を駆動する複数の駆動素子と、
   前記機能素子を駆動するか否かを示す機能データを格納するシフトレジスタと、
   前記シフトレジスタに入力される機能データを分析するデータ分析部と、
   前記データ分析部による分析結果に応じて前記複数の駆動信号のうちの１つを選択する駆動信号選択部と、を備え、
   前記データ分析部は、所定の論理レベルの機能データがシフトレジスタに入力された回数をカウントするカウンタであり、該カウントの回数を前記分析結果として出力し、
   前記データ分析部は、１ビットのカウンタであり、所定の論理レベルの機能データがシフトレジスタに入力された回数が偶数か奇数かに基づいて前記分析結果として１ビットの分析結果を出力する
   ことを特徴とする記録素子基板。
2. 前記データ分析部は、複数ビットのカウンタであり、所定の論理レベルの機能データがシフトレジスタに入力された回数に基づいて前記分析結果として複数ビットの分析結果を出力する
   ことを特徴とする請求項１に記載の記録素子基板。
3. 前記機能素子は記録素子であり、前記機能データは記録データであり、
   前記データ分析部は前記記録データを分析する
   ことを特徴とする請求項１または請求項２に記載の記録素子基板。
4. 前記駆動信号は前記記録素子の導通時間を決めるイネーブル信号であり、
   前記駆動信号選択部は、複数のイネーブル信号のうちの１つを選択して前記駆動素子に供給する
   ことを特徴とする請求項３に記載の記録素子基板。
5. 前記複数の記録素子は、時分割駆動方式で駆動され、
   前記駆動信号はブロック選択信号であり、
   前記駆動信号選択部は、複数のブロック選択信号のうちの１つを選択し、前記駆動素子に供給する
   ことを特徴とする請求項３に記載の記録素子基板。
6. 複数の機能素子と、
   複数の駆動信号の１つに基づいて前記複数の機能素子を駆動する複数の駆動素子と、
   前記機能素子を駆動するか否かを示す機能データを格納するシフトレジスタと、
   前記シフトレジスタに入力される機能データを分析するデータ分析部と、
   前記データ分析部による分析結果に応じて前記複数の駆動信号のうちの１つを選択する駆動信号選択部と、を備え、
   前記機能素子はサブヒータであり、前記機能データはサブヒートデータであり、
   前記データ分析部はサブヒートデータを分析する
   ことを特徴とする記録素子基板。
7. 前記駆動信号は前記サブヒータの導通時間を決めるイネーブル信号であり、
   前記駆動信号選択部は、複数のイネーブル信号のうちの１つを選択して前記駆動素子に供給する
   ことを特徴とする請求項６に記載の記録素子基板。
8. 請求項１から請求項７の何れか１項に記載の記録素子基板を備える
   ことを特徴とする記録ヘッド。
9. 請求項８に記載の記録ヘッドを備える
   ことを特徴とする記録装置。
   

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