JP5383441B2 - 記録素子基板、記録素子基板を備えた記録ヘッド、記録装置 - Google Patents

Description

本発明は、記録素子基板と、該記録素子基板を備えた記録ヘッドおよび記録装置に関する。

プリンタ等の記録装置に用いられる記録ヘッドの記録素子基板には、記録素子を駆動するために、シフトレジスタやラッチ回路等を備えている。記録素子の数の増加、制御の複雑化のために、記録素子基板に備えられる回路の面積は増大している。記録素子基板には半導体ウエハが用いられており、記録素子基板のコストを下げるためには素子基板の面積を縮小することが必要である。

例えば、特許文献１には、図１０に示すように、シフトレジスタの両側に、複数のラッチ回路、駆動回路やデコーダが、順に配置されていることが開示されている。この回路は、シフトレジスタに入力されたデータを個別に用意されたラッチ信号に基づいて、複数のラッチ回路にラッチする。図９は、ラッチ信号のタイミングを説明する図である。図９に示すように、ラッチ回路に対応したラッチ信号ＬＴ１、ラッチ信号ＬＴ２、ラッチ信号ＬＴ３、ラッチ信号ＬＴ４が順に入力する。ラッチ信号に対応するラッチ回路がシフトレジスタのデータをラッチしている。このために、図１０に示すように、記録素子基板は、ラッチ信号ＬＴ１、ラッチ信号ＬＴ２、ラッチ信号ＬＴ３、ラッチ信号ＬＴ４を入力する端子を備えている。

特開２００８―０３０４４４号公報

特許文献１に開示されている記録ヘッドでは、シフトレジスタを共用することで、記録素子基板の回路規模は小さくなっているが、信号入力する端子の数は削減することはできない。

上記課題を解決し、目的を達成するために、本発明の記録素子基板は、複数の記録素子をそれぞれ含む第１記録素子群と第２記録素子群とを備える記録素子基板であって、データ信号を入力する第１端子と、ラッチ信号を入力する第２端子と、前記第１端子から前記データ信号を入力するシフトレジスタと、前記第２端子から入力した第１のパルス幅のラッチ信号に基づいて、前記シフトレジスタに格納されているデータをラッチする第１ラッチ回路と、前記第２端子から入力した前記第１のパルス幅より短い第２パルス幅のラッチ信号に基づいて、前記シフトレジスタに格納されているデータをラッチする第２ラッチ回路と、前記第１ラッチ回路から出力された信号に基づいて、前記第１記録素子群に含まれる記録素子の駆動を制御する第１駆動回路と、前記第２ラッチ回路から出力された信号に基づいて、前記第２記録素子群に含まれる記録素子の駆動を制御する第２駆動回路とを備える。

信号入力する端子の数は削減でき、記録素子基板（記録ヘッド）や、記録装置において、配線接続の信頼性の向上を実現できる。

実施形態における素子基板を示す図である。 第１の実施形態における回路の説明図である。 第１の実施形態における信号入力のタイミング図である。 Ａは実施形態におけるラッチ回路へのデータ入力を示す図である。Ｂはラッチ回路構成の一例で、データ保持状態を示す図である。 Ａは第２の実施形態におけるヒータの駆動回路を示す図である。Ｂは第２の実施形態におけるヒータの駆動回路の変形例である。 第２の実施形態における信号入力のタイミング図である。 第３の実施形態におけるヒータの駆動回路を示す図である。 第３の実施形態における信号入力のタイミング図である。 従来の形態における信号入力のタイミング図である。 従来の素子基板を示す図である。 実施形態における記録装置の制御構成である。 実施形態における記録装置から記録ヘッドへ転送される信号のタイミング図である。 実施形態における記録装置の斜視図である。

図１は、記録素子基板１００に設けられる回路の配置を示している。実施形態では、インクを吐出するための記録素子基板を例として説明する。

記録素子基板１００は、インク供給口１０１をはさんで記録素子列（ヒータアレイ、記録素子群）１０２が配置されている。記録素子列は複数の記録素子を備えている。記録素子列１０２の隣に記録素子を駆動する駆動回路１０３が配置されている。端子１０４は、後述する記録装置から信号やデータを入力する。記録素子列（ヒータアレイ、記録素子群）１０２は複数の記録素子を備えている。この記録素子は発熱抵抗体であるヒータである。記録素子基板１００は、インク供給口１０１を２つ備えている。

（第１の実施形態）
図２は、説明を簡単にするために、記録素子基板１００に設けられた回路のうち、２つのインク供給１０１に挟まれた領域を示している。この領域には、ヒータアレイ１０２と、ヒータアレイ１０２に対応する駆動回路１０３が配置されている。

駆動回路１０３は、シフトレジスタ２０１、ラッチ回路２０２、ラッチ回路２０３、デコーダ２０４、ブロック選択信号配線２０５、ヒータ選択回路２０６、スイッチング素子２０７を備えている。ラッチ回路２０２、２０３は、各グループのヒータ選択回路２０６に信号を送る。ヒータ選択回路２０６には、ヒートイネーブル信号（ＨＥ）が入力される。このヒートイネーブル信号（ＨＥ）はヒータの駆動を許可するための許可信号で、Ｌｏｗ状態の期間がヒータの駆動を許可している期間である。

本実施形態では、１つのシフトレジスタを共有する２つのラッチ回路をそれぞれ区別するために、ラッチ回路２０２、ラッチ回路２０３として説明する。

本実施形態のシフトレジスタ２０１は、プリンタから供給されるクロック信号ＣＬＫに同期して、データをシリアル形式で格納する１ビットのシフトレジスタである。ラッチ回路２０２とラッチ回路２０３は、それぞれラッチ信号ＬＴに従って、シフトレジスタが保持する１ビットのデータをラッチする。

このラッチ回路２０２、ラッチ回路２０３は、ラッチ信号ＬＴに基づく動作速度が異なる。具体的には、ラッチ信号ＬＴがアクティブ（ＬＯＷレベル）になってから、シフトレジスタ２０１のデータをラッチし、ラッチしたデータを出力可能状態となるまでに要する時間（ラッチロード時間）が、ラッチ回路２０２とラッチ回路２０３で異なる。

記録素子列１０２は、一列あたり、Ｎ個の記録素子で構成されるグループがＭ個（Ｇ１，Ｇ２，・・・，ＧＭ）備えている。各グループに含まれる記録素子は、時分割駆動で選択されて駆動する。例えば、各グループに含まれる記録素子１が駆動し、つぎのタイミングで記録素子２が駆動し、最後に記録素子Ｎが駆動する。この記録素子１から記録素子Ｎまで駆動することで、１列分の記録素子の駆動が完了する。スイッチング素子２０７、ヒータ選択回路２０６は上述した駆動を行うために制御信号線で接続されている。

各ヒータに対応しているシフトレジスタ２０１は、ラッチ回路２０２、ラッチ回路２０３に接続されており共用される。シフトレジスタ２０１は、各グループに１つ配置される。従って、記録素子基板１００は、Ｍ個のグループを備えているので、シフトレジスタ２０１をＭ個備えている。

また、デコーダ２０４は、１グループに設けられているＮ個のヒータのうち、一つのヒータを選択するためのブロック選択信号を出力する。このデコーダ２０４へ転送するデータを保持するｎ個のシフトレジスタ２０１’を備えている。このように、記録素子基板１００は、Ｍ＋ｎ個のシフトレジスタを備えている。

ここで、ｎ個ある１ビットのシフトレジスタ２０１’を１個所にまとめて配置し、このシフトレジスタ２０１’に対応してそれぞれｎ個対配置されているラッチ回路２０２’と２０３’を１個所にまとめて配置しても構わない。

データ信号（ＤＡＴＡ）は、最初に、入力端子（入力部）に最も近い第１のシフトレジスタに入力される。次に、このデータ信号（ＤＡＴＡ）は、第１のシフトレジスタにシリアル接続される第２のシフトレジスタに入力されるとともに、第１のシフトレジスタに接続されている一対のラッチ回路２０２’、２０３’へ入力される。第２のシフトレジスタに入力されたデータ信号は、更に、シリアル接続される第３のシフトレジスタへ入力されるとともに、第２のシフトレジスタに接続されている一対のラッチ回路２０２’、２０３’に入力される。以降同様に、シフトレジスタ２０１およびラッチ回路に順に入力される。

ここで、Ｍ＋ｎ個のシフトレジスタのうち、Ｍ個のシフトレジスタは、グループ（１〜Ｍ）に対応する１ビット分のデータを格納し、各シフトレジスタに接続されるラッチ回路２０２、ラッチ回路２０３にデータを転送する。

このように、図２に示した領域には、シフトレジスタ２０１のデータをラッチするＭ×２列のラッチ回路（２０２、２０３）と、ｎ×２列のラッチ回路（２０２’、２０３’）を備えている。

図３は、図１及び図２で示した回路の動作を説明するタイミングチャートである。図３では、シフトレジスタ２０１への２度の入力処理と、ラッチ回路２０２によるラッチ処理と、ラッチ回路２０３によるラッチ処理と、駆動処理を時系列で表している。これにより、２×Ｍ個のヒータが駆動する。この駆動によりインクが吐出する。この図３のシーケンスが繰り返し行われる。ここでは、図３のシーケンスがＮ回行われることで、１カラム分の記録が行われる。

記録素子基板１００の入力パッド（入力部）から、記録データＤＡＴＡ３０２が、１吐出周期で左右２列分のヒータを駆動するために入力される。先に入力されているＭ＋ｎビットのデータは左列ヒータを駆動するためのデータ群、続いて入力されるＭ＋ｎビットのデータは右列ヒータを駆動するためのデータ群である。それぞれのデータ群のうち、先のＭビットデータは時分割駆動のグループを選択するデータであり、後のｎビットデータはグループ内のヒータを選択するデータである。

次に、データのラッチについて説明する。クロック信号ＣＬＫ３０１に同期して、データ３０２１がシフトレジスタ２０１に入力される。ラッチ信号ＬＴ３０３がＬｏｗ状態となったタイミングでラッチ回路２０２はデータをロードし、Ｈｉｇｈ状態になったときにロードしたデータを保持する。ラッチ信号ＬＴ３０３がＬｏｗ状態の期間の長さはＣである。

次いで、データ３０２２がシフトレジスタ２０１に入力される。ラッチ信号ＬＴ３０３がＬｏｗ状態となったタイミングで、ラッチ回路２０３はデータをロードし、Ｈｉｇｈ状態になったときにロードしたデータを保持する。ラッチ信号ＬＴ３０３がＬｏｗ状態の期間の長さはＤである。ここでＣ＞Ｄである。

このように、ラッチ信号ＬＴ３０３は、１周期で２度Ｌｏｗ状態となるが、１度目にＬｏｗ状態の期間よりも２度目のＬｏｗ状態の期間は短い。このラッチ信号ＬＴのＬｏｗ状態の期間は、ラッチ回路のデータのラッチロード時間（ラッチしたデータを出力可能状態となるまでに要する時間）に対応する。従って、ラッチ回路２０２のラッチロード時間とラッチ回路２０３のラッチロード時間は異なるようにラッチ回路を構成する。

更に、ラッチ回路２０２’、２０３’でラッチされたデータは、デコーダ２０４へ転送され、デコーダ２０４はブロック選択信号を出力する。そして、ヒートイネーブル信号（ＨＥ）３０４がＬｏｗ状態になると、ヒータ選択回路２０６で選択すれたスイッチング素子２０７がオン状態となり、ヒータに電流を流す。このような処理を、ブロックの選択先を変更してシーケンスをＮ回行うことで、全て（Ｍ×Ｎ個）のヒータをＭ個ずつＮ回にわけて時分割駆動することができる。

本実施形態において、２つのラッチ回路を１つのシフトレジスタで共有する回路構成をとるのは、図１における２つの供給口１０１の間に設けられた回路である。記録素子基板上に設けられているインク供給口と、素子基板両端部の間に配置されている駆動回路が備えるシフトレジスタについては１つのラッチ回路としか接続されていない。

なお、データの転送順序については、上述した例に限定するものではなく、ラッチ回路の動作仕様に対応していれば、逆であっても問題はない。

次に、ラッチ回路の構成の一例を図４Ａ，４Ｂに示す。図４Ａはデータの保持状態（ラッチ信号の論理がＨｉｇｈレベル）、図４Ｂはデータロード中の状態（ラッチ信号の論理がＬｏｗレベル、アクティブ状態）をそれぞれ示している。ラッチ回路はインバータ４０１とスイッチ４０２から構成されており、ラッチ信号ＬＴ３０３の論理がＨｉｇｈレベルかＬｏｗレベルかに応じてスイッチ４０２が切り替わる。２つのスイッチ４０２の状態は常に逆の論理であり、一方がＯＮ状態であれば、他方はＯＦＦ状態である。

この実施形態では、ラッチロード時間の異なるラッチ回路を持つ構成となっている。このラッチロード時間は、図４Ｂのロード状態においてデータ入力４０３の論理状態がインバータ４０１を介してデータ出力４０４に反映されるまでの時間で定められる。

データ出力４０４の電圧が、インバータ４０１のスレッショルド電圧に達するまでの時間で定められる。スレッショルド電圧に達さずに保持状態（図４Ｂ）へ移ってしまうと、データ出力４０４はラッチ回路内でフィードバックされるため、結局入力データはロードされない。このようにラッチロード時間はラッチ回路を構成するのインバータの駆動能力とインバータの出力負荷によって決まる。

ラッチ回路のデータロード時間を調整する方法としては、インバータ４０１を構成するＭＯＳのゲート幅や長さを変えＯＮ抵抗を調整する方法や、ラッチ回路を構成するインバータ４０１の出力負荷（抵抗、容量など）を調整する等の方法が挙げられる。ラッチ回路を構成する各要素の特性を組み合わせることによって、ラッチ回路からの信号出力を調整することができる。

上述したように、ラッチ回路２０２のラッチロード時間をＡ、ラッチ回路２０３のラッチロード時間をＢとすると、その時間の長さの関係はＡ＞Ｂである。さらに、共通に入力されるラッチ信号ＬＴのパルス幅（時間）をＣ、２度目のラッチ信号のパルス幅をＤとすると、両者の関係はＣ＞Ｄである。そして、ラッチロード時間と各ラッチ信号のパルス幅の関係は、Ｃ＞Ａ＞ＤおよびＤ＞Ｂとなる。このような関係がなりたつように、図４のインバータの出力負荷やＭＯＳのサイズ、ＯＮ抵抗を定めれば良い。

まとめると、１つのシフトレジスタを共有する２つのラッチ回路において、一方のラッチロード時間＞他方のラッチロード時間である。この２つのラッチ回路に共通に入力される１度目のラッチ信号ＬＴのパルス幅（時間）＞２度目のパルス幅（時間）である。

さらに、１度目のラッチ信号ＬＴのパルス幅（時間）＞一方のラッチ回路のラッチロード時間＞２度目のラッチ信号のパルス幅（時間）であり、さらに他方のラッチ回路のラッチロード時間は、いずれのラッチ信号のパルス幅よりも短い時間となっている。

（第２の実施形態）
図５Ａは、第２の実施形態における一列分のヒータアレイを駆動する駆動回路を示している。第２の実施形態では大小のヒータが交互に並び、ヒータアレイ１０２を形成している。大ヒータは大液滴のインクを吐出するためのヒータ、小ヒータは小液滴のインクを吐出するためのヒータとなっている。

１つのシフトレジスタ５０１（１〜Ｍ）の出力がラッチ回路５０２、ラッチ回路５０３の２つのラッチ回路に接続されている。これらのラッチ回路５０２、ラッチ回路５０３は、ヒータ選択回路５０６に接続されている。また、第１の実施形態と同様に、シフトレジスタ５０１に入力されたデータをデコーダ５０４へ送るためにｎ個のラッチ回路５０８が備えられている。

Ｎ／２個の大ヒータとＮ／２個の小ヒータで一つのグループを構成している。従って、デコーダ５０４の出力は大小それぞれのヒータに対応できれば良いのでＮ／２本となっている。

図６は回路の動作を説明するタイミングチャートである。第１の実施形態で説明した図３と同様の内容については説明を省き、異なる点について説明する。入力するデータ信号のビット数や入力回数、ラッチ信号の入力回数は、第１の実施形態と同様である。異なるのは、ヒートイネーブル信号ＨＥ１、ＨＥ２が同時に入力している点である。

シフトレジスタに入力される最初のデータ６０２１は小ヒータ用のデータであり、次に入力されるデータ６０２２は、大ヒータ用のデータである。 ラッチ信号ＬＴ６０３がＬｏｗとなる回数や、Ｌｏｗとなるパルス幅とラッチロード時間の関係も第１の実施形態と同じである。ここでも、ラッチ信号ＬＴ６０３のパルス幅はそれぞれＣ、Ｄ（Ｃ＞Ｄ）としている。

以上のように、大液滴用のデータと、小液滴用のデータがそれぞれ対応するラッチ回路に保持され、それぞれのデータがヒータ選択回路５０６へ出力される。これにより、所望の大ヒータと小ヒータを駆動することができる。

また、小液滴用ヒータのデータを大液滴用ヒータのデータの転送順序は、ヒータの配置やラッチ回路の対応関係に矛盾がなければ、逆であっても構わない。

また、上述した第２の実施形態の構成と、第１の実施形態の構成を組み合わせ、図５Ｂに示すように、左右のインク供給口間のシフトレジスタを左右の大小ヒータ駆動回路で共用する回路構成であっても良い。

この場合、１つのＬＴ信号入力端子から４種類のパルス幅を持った共通のラッチ信号が入力され、１つのシフトレジスタに共通接続されている大小４つのラッチ回路自身のデータロード時間がそれぞれ異なっている構成になる。つまり、左右と各列内の大小ヒータでラッチロード時間の異なるラッチ回路を用いる。このように４種類のラッチロード時間の異なるラッチ回路を共通のラッチ信号で駆動する場合は、１吐出周期内でラッチロードタイミングを４回設けるように信号の転送制御を行う。そして、ラッチ信号のパルス期間を、入力順に短くする制御を行う。ここでは４種類の場合を示したが、３種類、もしくは５種類以上でも同様である。この場合、１つのＬＴ信号入力端子から入力される１吐出周期あたりのパルス幅の種類（４種類、４パルス）と、１つのシフトレジスタに共通接続されている大小のラッチ回路自身のデータロード時間の種類が同数になっている。

（第３の実施形態）
図７は、第３の実施形態における素子基板上のヒータアレイ１列分の回路ブロック図を示している。第３の実施形態では素子基板上には、機能回路（設定回路）７０８が設けられている。この機能回路７０８とは、電流設定回路（電流調整回路）である。ヒータに流す電流値を設定する回路であり、設定するデータ値を変えることで駆動条件である電流値を変えることができる。

この回路ブロックでは、シフトレジスタ７０１に入力したデータを、ラッチ回路７０２を介してヒータ選択回路７０６への出力と、ラッチ回路７０３を介して機能回路７０８への出力することができる。駆動するヒータの選択するためのデータとヒータに流す電流値を設定するためデータの入力を行うためにシフトレジスタ７０１やデータ信号ＤＡＴＡやラッチ信号ＬＴを共用する構成となっている。

図８は、第３の実施形態における１吐出周期分の入力信号タイミングチャートである。第１、第２の実施形態と同様に、データ信号ＤＡＴＡ８０２によりデータ８０２１と８０２２が１周期で２度入力される。先に入力されるデータ８０２１は、機能回路７０８に入力されるデータであり、後に入力されるデータ８０２２は選択回路７０６へ出力するためのデータである。

ラッチ信号ＬＴ８０３のＬｏｗレベルのパルス幅は、最初のパルス幅より２回目のパルス幅のほうが短い。つまり、機能回路用のラッチ回路７０３がラッチのために要する時間は、選択回路用のラッチ回路７０２がラッチのために要する時間より長い。

このように、ラッチ信号ＬＴ８０３のパルス幅を異ならせ、ラッチ先に対応したデータを転送することで、機能回路７０８と選択回路７０６に対して適切にデータを転送することができる。

（第３の実施形態の変形例）
第３の実施例で説明した機能回路７０８の一例としてヒータ電流調整回路を説明したが、この機能に限定しない。機能回路７０８の他の例として、パルス幅選択回路がある。この回路は、ヒータを駆動するパルス信号のパルス幅を定める機能を備えている。このパルス幅を定めるデータ信号を入力して、そのデータの値に対応したパルス幅のパルス信号をヒータに印加する。従って、設定するデータを変更することで、パルス幅を変更することができる。パルス幅選択回路は、例えば、ダブルパルスのプレパルスの幅を変更する回路構成となっている。

従って、第３の実施形態の変形例では、駆動するヒータの選択するためのデータとヒータに印加するパルス幅を設定するためデータの入力を行うためにシフトレジスタ７０１やデータ信号ＤＡＴＡやラッチ信号ＬＴを共用する構成となっている。

（実施形態に共通する説明）
次に、第１の実施形態から第３の実施形態に共通する説明を行う。

＜記録装置の制御回路の構成＞
図１１はインクジェット記録装置の制御回路を示すブロック図である。

図１１に示すように、コントローラ１０００は、ＭＰＵ１００１、ＲＯＭ１００２、特殊用途集積回路（ＡＳＩＣ）１００３、ＲＡＭ１００４、システムバス１００５、Ａ／Ｄ変換器１００６などで構成される。ここで、ＲＯＭ１００２は後述する制御シーケンスに対応したプログラム、テーブル、その他の固定データを格納する。ＡＳＩＣ１００３は、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する。ＲＡＭ１００４は、画像データの展開領域やプログラム実行のための作業用領域等として用いられる。システムバス１００５は、ＭＰＵ１００１、ＡＳＩＣ１００３、ＲＡＭ１００４を相互に利用接続してデータの授受を行う。Ａ／Ｄ変換器１００６は以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ１００１に供給する。

１０１０は画像データの供給源となるコンピュータ（或いは、画像読み取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置１０１０と記録装置との間ではインタフェース（Ｉ／Ｆ）１０１１を介して画像データ、コマンド、ステータス信号等を送受信する。この画像データは、例えば、ラスタ形式で入力される。１０２０はスイッチ群であり、電源スイッチ１０２１、プリントスイッチ１０２２、回復スイッチ１０２３などから構成される。１０３０は装置状態を検出するためのセンサ群であり、位置センサ１０３１、温度センサ１０３２等から構成される。１０３０は装置状態を検出するためのセンサ群であり、位置センサ１０３１、温度センサ１０３２等から構成される。さらに、１０４０はキャリッジを往復走査させるためのキャリッジモータドライバ１０４２は記録媒体を搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。

ＡＳＩＣ１００３は、記録ヘッド３による記録走査の際に、ＲＡＭ１００４の記憶領域にアクセスして、記録ヘッド３に対してデータ信号（ＤＡＴＡ）を転送する。また、ＡＳＩＣ１００３は、上述したラッチ信号（ＬＴ）やヒートイネーブル信号（ＨＥ）を生成する生成回路を備え、生成した信号を記録ヘッド３へ転送する。

＜記録装置から記録ヘッドへのデータ転送の説明＞
図１２に、記録装置に設けられているコントローラ１０００から記録ヘッド３へ転送されるラッチ信号（ＬＴ）１１０２とヒートイネーブル信号（ＨＥ）１１０１のタイミング図を示す。２種類のパルス幅のラッチ信号１１０２が入り、ヒート信号１１０１が入り１ブロック分の駆動が行われる。このシーケンスをＮ回行うことで、駆動対象のすべての記録素子を順に駆動する（時分割駆動を行う）ことができる。記録ヘッドが２種類のラッチ回路を備えているので、２種類のパルス幅のラッチ信号が転送される。以上のように、記録ヘッドにＮ（複数）種類のラッチ回路が設けられていれば、Ｎ種類のパルス幅のラッチ信号が転送するように構成すればよい。この場合、ラッチ信号のパルス幅の関係は、１回目のパルス幅（時間）が最も大きく、徐々にパルス幅が小さくなりＮ回目のパルス幅（時間）が最も小さくなるようにする。なお、このパルス幅は、各ラッチ回路のラッチに要する時間に対応するように定められる。

＜記録装置の構成の説明＞
図１３は、上述した実施形態に適用するインクジェット記録装置１の構成の概要を示す外観斜視図である。記録ヘッド３を搭載したキャリッジ２にキャリッジモータＭ１によって発生する駆動力を伝達機構４より伝え、キャリッジ２を矢印Ａ方向に往復移動させる。キャリッジ２と記録ヘッド３とは、両部材の接合面が適正に接触されて所要の電気的接続を達成維持できるようになっている。記録媒体Ｐを給紙モータＭ２によって駆動される給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行う。７は記録媒体Ｐを搬送する搬送ローラであり、搬送モータＭ２によって駆動される。

記録装置１のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ６を装着する。インクカートリッジ６はキャリッジ２に対して着脱自在になっている。

キャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。

本発明は、上述した形態に限定されるものではない。例えば、ブロックの割当て、ブロックの数、データのビット数等は、上述した数値に限定されるものではない。

また、上述した記録装置は、記録ヘッドを走査するシリアルタイプの記録装置であったが、記録媒体の幅に対応した記録ヘッドを備えた記録装置であっても構わない。
また、記録ヘッドは、記録を行うための液体収納容器であるインクタンクと記録素子基板とが一体となった記録ヘッドカートリッジの構成であっても構わない。

なお、本発明は一般的なプリント装置のほか、複写機、ファクシミリ、ワードプロセッサ等の装置さらには各種処理装置と複合的に組み合わされた産業用記録装置に適用することが可能である。

１００ 記録素子基板
１０２ 記録素子列
１０４ 端子（パッド）
２０１ シフトレジスタ
２０２、２０３ ラッチ回路
２０４ デコーダ（デコード回路）

Claims (9)

1. 複数の記録素子をそれぞれ含む第１の記録素子群と第２の記録素子群とを備える記録素子基板であって、
   データ信号を入力する第１の端子と、
   ラッチ信号を入力する第２の端子と、
   前記第１の端子から入力した前記データ信号が入力されるシフトレジスタと、
   前記第２の端子から入力した第１のパルス幅のラッチ信号に基づいて、前記シフトレジスタに格納されているデータをラッチする第１のラッチ回路と、
   前記第２の端子から入力した前記第１のパルス幅より短い第２のパルス幅のラッチ信号に基づいて、前記シフトレジスタに格納されているデータをラッチする第２のラッチ回路と、
   前記第１のラッチ回路から出力される信号に基づいて、前記第１の記録素子群に含まれる記録素子の駆動を制御する第１の駆動回路と、
   前記第２のラッチ回路から出力される信号に基づいて、前記第２の記録素子群に含まれる記録素子の駆動を制御する第２の駆動回路とを備えることを特徴とする記録素子基板。
2. 前記第１の端子及び前記第２の端子は、前記第１の記録素子群の記録素子を駆動するためのデータ信号に続いて、前記第１のパルス幅に対応したパルスのラッチ信号を入力し、前記第２の記録素子群の記録素子を駆動するためのデータ信号に続いて、前記第２のパルス幅に対応したパルスのラッチ信号を入力することを特徴とする請求項１に記載の記録素子基板。
3. 前記記録素子基板は、更に、前記第１のパルス幅に対応したパルスと前記第２のパルス幅に対応したパルスに続いて、前記記録素子の駆動を許可する許可信号を入力することを特徴とする請求項１に記載の記録素子基板。
4. 前記許可信号に基づいて、前記第１の駆動回路及び前記第２の駆動回路は記録素子を駆動することを特徴とする請求項１に記載の記録素子基板。
5. 第１の記録素子群は第１の記録素子列であり、前記第２の記録素子群は第２の記録素子列であり、前記第１の記録素子列と前記第２の記録素子列の間に、前記シフトレジスタを挟んで前記第１のラッチ回路と前記第２のラッチ回路が配置されていることを特徴とする請求項１に記載の記録素子基板。
6. 請求項１に記載の記録素子基板を備えることを特徴とする記録ヘッド。
7. 請求項６に記載の記録ヘッドに対して前記ラッチ信号と前記データ信号及び前記許可信号を生成する生成回路と、前記記録ヘッドを用いて記録媒体に記録を行なう手段とを備えることを特徴とする記録装置。
8. 複数の記録素子を含む記録素子群を備える記録素子基板であって、
   ラッチ信号とデータ信号を入力する入力部と、
   前記データ信号を入力するシフトレジスタと、
   第１のパルス幅のラッチ信号に基づいて、前記シフトレジスタに格納されているデータをラッチする第１のラッチ回路と、
   前記第１のパルス幅より短い第２パルス幅のラッチ信号に基づいて、前記シフトレジスタに格納されているデータをラッチする第２のラッチ回路と、
   前記第１のラッチ回路から出力された信号に基づいて、前記記録素子群に含まれる記録素子の駆動を行う駆動回路と、
   前記第２のラッチ回路から出力された信号に基づいて、前記記録素子群に含まれる記録素子の駆動条件の設定を行う設定回路とを備えることを特徴とする記録素子基板。
9. 前記駆動条件は、前記記録素子を駆動するための電流値、インクの吐出を行うための前記記録素子を駆動する時間、の少なくとも１つを含むことを特徴とする請求項８に記載の記録素子基板。

Images