JP7478756B2 - アレイ基板及び表示パネル - Google Patents
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Description
本発明は、表示の技術分野に関し、具体的にアレイ基板及び表示パネルに関する。
現在、薄膜トランジスタ液晶ディスプレイ（英語表記：Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ，ＴＦＴ ＬＣＤと略称する）のアレイ基板では、データ線（ｄａｔａ）の電界が周囲の液晶を反転させて光漏れを発生させる恐れがあり、そして、ｄａｔａが画素電極（ｐｉｘｅｌ）からの距離が近く、ｄａｔａがｐｉｘｅｌの容量性結合によってクロストークなどの悪影響を与えることがある。
現在、データ線の上方にブラックマトリクス（英語表記：Ｂｌａｃｋ ｍａｔｒｉｘ，ＢＭと略称する）を設けて遮光する以外に、ＤＢＳ（英語表記：Ｄａｔａ ｌｉｎｅ ＢＭ Ｌｅｓｓ）技術を用いて、データ線の上方のブラックマトリクスを除去し、データ線の上方にＤＢＳ電極を設けて、ＤＢＳ電極の電位をカラーフィルタ基板における共通電極電位と同一にすることで、データ線の上方に対応する液晶分子を常に非偏向状態に保持して遮光するという役割を果たしていた。
図１、図２に示すように、データ線１００’の側方に共通電極線２００’（Ａ ｃｏｍ）を用いて、ｄａｔａのｐｉｘｅｌに対する影響を軽減するように、データ線１００’の横電界を遮蔽することもできる。しかしながら、Ａ ｃｏｍを用いてデータ線１００’の横電界を遮蔽すると、画素セルの開口率が低下する。現在の共有薄膜トランジスタの共有電極線３００’（英語表記：ｓｈａｒｅ ｂａｒ）は、主画素領域及び副画素領域を縦断することで、画素セルの光透過面積を減少させ、画素セルの開口率及び透過率を低下させる。
本発明の目的は、従来技術においてＡ ｃｏｍを用いてデータ線の横電界を遮蔽することにより、表示パネルの開口率が低下するという問題点を解消することができるアレイ基板及び表示パネルを提供することにある。
上記問題点を解消するために、本発明は、基板と、前記基板上にアレイ状に配列される複数の画素セルと、を含み、各前記画素セルは、前記基板に設けられるデータ線と、前記データ線と互いに交差するように前記基板に設けられる走査線と、前記基板と前記データ線との間に設けられて、前記データ線と平行である第１共有線と、を含むアレイ基板を提供する。
さらに、前記第１共有線は、前記データ線と平行である第１中心軸を有し、前記データ線は、前記第１共有線と平行である第２中心軸を有し、前記第１中心軸と前記第２中心軸とが互いに重なり合っている。
さらに、前記第１共有線及び前記データ線の幅が均等に設けられて、前記第１共有線の幅が前記データ線の幅以上である。
さらに、各前記画素セルは、主画素領域及び副画素領域に分けられ、前記走査線が前記主画素領域と前記副画素領域との間に設けられ、前記走査線と平行であって、前記走査線と前記副画素領域との間に設けられる第２共有線と、前記走査線と平行であって、前記走査線と前記主画素領域との間に設けられる第１共通線とをさらに含み、各前記第１共有線は、一端が前記第２共有線に電気的に接続され、他端が前記画素セルの副画素領域から隣り合う前記画素セルの主画素領域まで前記第１軸線に沿って延在する。
さらに、前記走査線、前記第２共有線、前記第１共通線及び前記第１共有線が同層に設けられる。
さらに、各前記画素セルは、前記主画素領域内に設けられる主画素電極であって、前記データ線と平行である第１幹電極を含む主画素電極と、前記副画素領域内に設けられる副画素電極であって、前記データ線と平行である第２幹電極を含む副画素電極と、ゲートが前記走査線に電気的に接続され、ソースが前記データ線に電気的に接続され、ドレインが前記主画素電極に電気的に接続される主画素薄膜トランジスタと、ゲートが前記走査線に電気的に接続され、ソースが前記データ線に電気的に接続され、ドレインが前記副画素電極に電気的に接続される副画素薄膜トランジスタと、ゲートが前記走査線に電気的に接続され、ソースが前記副画素薄膜トランジスタのドレインに電気的に接続され、ドレインが前記第２共有線に電気的に接続される共有薄膜トランジスタと、をさらに含む。
さらに、各前記画素セルは、一端が前記第２共有線に電気的に接続され、他端が前記画素セルの副画素領域から隣り合う前記画素セルの主画素領域まで前記第１軸線に沿って延在する第３共有線をさらに含む。
さらに、各前記画素セルは、一端が前記第１共通線に電気的に接続され、他端が前記画素セルの主画素領域から隣り合う前記画素セルの副画素領域まで前記第１軸線に沿って延在する第２共通線をさらに含む。
さらに、前記主画素領域内の前記第３共有線が前記第１幹電極に対応して設けられ、前記副画素領域内の前記第３共有線が前記第２幹電極に対応して設けられる。
さらに、前記主画素領域内の前記第２共通線が前記第１幹電極に対応して設けられ、前記副画素領域内の前記第２共通線が前記第２幹電極に対応して設けられる。
上記の問題点を解消するために、本発明は、本発明に係るアレイ基板と、前記アレイ基板に対応して設けられるカラーフィルタ基板と、前記アレイ基板と前記カラーフィルタ基板との間に設けられる液晶層とを含む表示パネルを提供する。
本発明は、第１共有線を前記データ線の下方に対応して設けて、第１共有線により前記データ線の電界を遮蔽し、第１共有線により前記データ線と前記第１共通線との間の結合作用を軽減し、さらに第１共通線の変動によるデータ線へのクロストークを軽減し、従来技術においてＡ ｃｏｍを用いてデータ線の横電界を遮蔽することにより、表示パネルの開口率が低下することを防止する。本発明は、第１共通線の第１中心軸と前記データ線の第２中心軸とを重ね合わせることによって、従来技術における第１共有線が前記主画素領域及び副画素領域を縦断することを防止し、画素セルの開口率及び透過率を向上させる。
本発明の実施例の技術的手段をより明確に説明するために、以下の実施例の説明で必要となる添付図面を簡単に紹介し、以下の説明における図面は、本発明の幾つかの実施例に過ぎなく、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。
図１は従来技術のアレイ基板の画素セルを示す平面模式図である。
図２は図１のＡ－Ａ断面図である。
図３は本発明の実施例１のアレイ基板を示す平面模式図である。
図４は本発明の実施例１のアレイ基板の画素セルを示す平面模式図である。
図５は図４のＢ－Ｂ断面図である。
図６は本発明の実施例１のアレイ基板の駆動回路図である。
図７は本発明の実施例１のアレイ基板の２つの画素セルを示す部分平面模式図である。
図８は本発明の実施例２のアレイ基板の画素セルを示す平面模式図である。
図９は本発明の実施例２のアレイ基板の２つの画素セルを示す部分平面模式図である。
以下、添付図面を参照して本発明の好ましい実施例を詳細に説明することにより、当業者に本発明の技術内容を十分に紹介し、本発明が実施できることを例として示し、本発明が開示された技術内容をより明確にすることにより、当業者が本発明をどのように実施するかをより容易に理解することができるようにする。しかしながら、本発明は、多くの異なる形態の実施例によって具現化されてもよく、本発明の保護範囲は、本明細書に言及される実施例に限定されるものではない。以下の実施例の説明は、本発明の範囲を限定するためのものではない。
［上］、［下］、［前］、［後］、［左］、［右］、［内］、［外］、「側面］などの本発明で言及された方向の用語は、図面における方向に過ぎず、本明細書で使用された方向の用語は、本発明の保護範囲を限定するためのものではなく、本発明を解釈し説明するためのものである。
図面において、同一の構成要素は同一の符号で表され、各同様の構成又は機能を有する構成要素は同様の符号で表される。また、図面に示された各構成要素の寸法及び厚さは、説明の便宜のために任意に示されたものであり、本発明が各構成要素の寸法及び厚さを限定するものではない。
本実施例は、表示パネルを提供する。前記表示パネルは、アレイ基板１００、前記アレイ基板１００に対応して設けられるカラーフィルタ基板、及び前記アレイ基板１００と前記カラーフィルタ基板との間に設けられる液晶層を含む。
図３に示すように、前記アレイ基板１００は、基板１０１と、前記基板１０１上にアレイ状に配列される複数の画素セル１０２とを含む。
基板１０１の材質がガラス、ポリイミド、ポリカーボネート、ポリエチレンテレフタレート及びポリエチレンナフタレートの１種以上であるため、基板１０１は優れた耐衝撃性を有して、表示パネルを効果的に保護することができる。
基板１０１の材質がガラス、ポリイミド、ポリカーボネート、ポリエチレンテレフタレート及びポリエチレンナフタレートの１種以上であるため、基板１０１は優れた耐衝撃性を有して、表示パネルを効果的に保護することができる。
図４に示すように、各前記画素セル１０２は、主画素領域１０２１と副画素領域１０２２とに分けられる。各前記画素セル１０２は、データ線１、走査線２、第１共有線３、第２共有線４、第１共通線５、主画素電極６、副画素電極７、主画素薄膜トランジスタ８、副画素薄膜トランジスタ９、共有薄膜トランジスタ１０及び第３共有線１１を含む。
図３、図４及び図５に示すように、データ線１が前記基板１０１に設けられる。本実施例において、前記データ線１の材質が金属である。他の実施例において、前記データ線１の材質が他の導電性材料であってもよい。例えば、合金、金属材料の窒化物、金属材料の酸化物、金属材料の酸窒化物、又は金属材料と他の導電性材料との積層体、又は他の適切な材料である。
図３、図４に示すように、走査線２は、前記主画素領域１０２１と前記副画素領域１０２２との間に設けられて、前記データ線１と互いに交差して設けられる。即ち、前記データ線１の延在方向と走査線２の延在方向とは平行ではない。本実施例において、前記データ線１の延在方向と走査線２の延在方向とは互いに直交する。本実施例において、前記走査線２の材質が金属である。他の実施例において、前記走査線２の材質が他の導電性材料であってもよい。例えば、合金、金属材料の窒化物、金属材料の酸化物、金属材料の酸窒化物、又は金属材料と他の導電性材料との積層体、又は他の適切な材料である。
図３、図４及び図５に示すように、前記第１共有線３が前記基板１０１と前記データ線１との間に設けられて、前記データ線１と平行である。本実施例において、前記第１共有線３の材質が金属である。他の実施例において、前記第１共有線３の材質が他の導電性材料であってもよい。例えば、合金、金属材料の窒化物、金属材料の酸化物、金属材料の酸窒化物、又は金属材料と他の導電性材料との積層体、又は他の適切な材料である。
第１共有線３により前記データ線１の電界を遮蔽し、第１共有線３により前記データ線１と前記第１共通線５との間の結合作用を軽減し、さらに第１共通線５の変動によるデータ線１へのクロストークを軽減する。従来技術においてＡ ｃｏｍを用いてデータ線の横電界を遮蔽することにより、表示パネルの開口率が低下するという問題を防止する。
図３、図４及び図５に示すように、前記第１共有線３は前記データ線１と平行である第１中心軸１２を有し、前記第１中心軸１２が対称軸である。前記データ線１は前記第１共有線３と平行である第２中心軸１３を有し、前記第２中心軸１３が対称軸である。前記第１中心軸１２と前記第２中心軸１３とは互いに重なり合っている。第１共有線３の第１中心軸１２と前記データ線１の第２中心軸１３とを重ね合わせることによって、従来技術における第１共有線３が前記主画素領域１０２１及び副画素領域１０２２を縦断することを防止し、アレイ基板１００の開口率及び透過率を向上させる。
図７に示すように、各前記第１共有線３は、一端が前記第２共有線４に電気的に接続され、他端が前記画素セル１０２の副画素領域１０２２から隣り合う前記画素セル１０２の主画素領域１０２１まで前記第１軸線１０１１に沿って延在する。
図４、図５に示すように、前記第１共有線３の幅が均等に設けられ、前記データ線１の幅が均等に設けられ、前記第１共有線３の幅が前記データ線１の幅以上である。具体的には、前記第１共有線３の幅と前記データ線１の幅との差の範囲が０～１５μｍである。前記第１共有線３の幅と前記データ線１の幅との差が小さい場合には、第１共有線３がデータ線１の電界を遮蔽する効果が低くなり、前記第１共有線３の幅と前記データ線１の幅との差が１５μｍより大きい場合には、第１共有線３がアレイ基板１００の開口面積を占有し、アレイ基板１００の開口率及び透過率を低下させる。
図５に示すように、前記第１共有線３と前記データ線１との間に絶縁層１４がさらに設けられる。前記絶縁層１４は、主に第１共有線３とデータ線１との接触による短絡現象を防止するためのものである。絶縁層１４の材質がＳｉＯ２、ＳｉＮｘの１種又は複数種を用いてもよい。
図３、図４に示すように、前記第２共有線４は、前記走査線２と平行であって、前記走査線２と前記副画素領域１０２２との間に設けられて、前記走査線２と離間して設けられる。本実施例において、前記第２共有線４の材質が金属である。他の実施例において、前記第２共有線４の材質が他の導電性材料であってもよい。例えば、合金、金属材料の窒化物、金属材料の酸化物、金属材料の酸窒化物、又は金属材料と他の導電性材料との積層体、又は他の適切な材料である。
図３、図４に示すように、前記第１共通線５は、前記走査線２と平行であって、前記走査線２と前記主画素領域１０２１との間に設けられて、前記走査線２と離間して設けられる。本実施例において、前記第１共通線５の材質が金属である。他の実施例において、前記第１共通線５の材質が他の導電性材料であってもよい。例えば、合金、金属材料の窒化物、金属材料の酸化物、金属材料の酸窒化物、又は金属材料と他の導電性材料との積層体、又は他の適切な材料である。
前記走査線２、前記第２共有線４、前記第１共通線５及び前記第１共有線３が同層に設けられる。本実施例において、前記走査線２、前記第２共有線４、前記第１共通線５及び前記第１共有線３の材質が同じであるため、一工程で同時に製造形成することができ、工程を節約し、製造コストを節約することができる。
図４に示すように、主画素電極６は前記主画素領域１０２１内に設けられる。前記主画素電極６は前記データ線１と平行である第１幹電極６１を含む。
図４に示すように、副画素電極７は前記副画素領域１０２２内に設けられる。前記副画素電極７は前記データ線１と平行である第２幹電極７１を含む。
図４、図６に示すように、前記主画素薄膜トランジスタ８（即ち図４におけるＴ１）のゲートは前記走査線２（即ち図４におけるＧａｔｅ）に電気的に接続され、前記主画素薄膜トランジスタ８（即ち図４におけるＴ１）のソースは前記データ線１（即ち図４におけるＤａｔａ）に電気的に接続され、前記主画素薄膜トランジスタ８（即ち図４におけるＴ１）のドレインは前記主画素電極６に電気的に接続される。
図４、図６に示すように、前記副画素薄膜トランジスタ９（即ち図４におけるＴ２）のゲートが前記走査線２（即ち図４におけるＧａｔｅ）に電気的に接続され、前記副画素薄膜トランジスタ９（即ち図４におけるＴ２）のソースが前記データ線１（即ち図４におけるＤａｔａ）に電気的に接続され、前記副画素薄膜トランジスタ９（即ち図４におけるＴ２）のドレインが前記副画素電極７に電気的に接続される。
図４、図６に示すように、前記共有薄膜トランジスタ１０（即ち図４におけるＴ３）のゲートが前記走査線２（即ち図４におけるＧａｔｅ）に電気的に接続され、前記共有薄膜トランジスタ１０（即ち図４におけるＴ３）のソースが前記副画素薄膜トランジスタ９（即ち図４におけるＴ２）のドレインに電気的に接続され、前記共有薄膜トランジスタ１０（即ち図４におけるＴ３）のドレインが前記第２共有線４に電気的に接続される。
前記主画素薄膜トランジスタ８のゲート、前記副画素薄膜トランジスタ９のゲート及び前記共有薄膜トランジスタ１０のゲートが、同一の前記走査線２に電気的に接続され、前記主画素薄膜トランジスタ８のソース及び前記副画素薄膜トランジスタ９のソースが、同一の前記データ線１に電気的に接続される。
図７に示すように、第３共有線１１は、一端が前記第２共有線４に電気的に接続され、他端が前記画素セル１０２の副画素領域１０２２から隣り合う前記画素セル１０２の主画素領域１０２１まで前記第１軸線１０１１に沿って延在する。
図４に示すように、前記主画素領域１０２１内の前記第３共有線１１が前記第１幹電極６１に対応して設けられ、前記副画素領域１０２２内の前記第３共有線１１が前記第２幹電極７１に対応して設けられる。これにより、アレイ基板１００の光透過面積を余分に占有することを防止し、アレイ基板１００の開口率を向上させることができる。
図８、図９に示すように、実施例２は、実施例１の技術的特徴の大部分を含み、実施例１の第３共有線１１を除去し、実施例１の第３共有線１１の位置に第２共通線１５を設けた点で実施例１と異なる。
図８、図９に示すように、第２共通線１５は、一端が前記第１共通線５に電気的に接続され、他端が前記画素セル１０２の主画素領域１０２１から隣り合う前記画素セル１０２の副画素領域１０２２まで前記第１軸線１０１１に沿って延在する。
図８に示すように、前記主画素領域１０２１内の前記第２共通線１５が前記第１幹電極６１に対応して設けられ、前記副画素領域１０２２内の前記第２共通線１５が前記第２幹電極７１に対応して設けられる。これにより、アレイ基板１００の光透過面積を余分に占有することを防止し、アレイ基板１００の開口率を向上させることができる。
第１共有線３により前記データ線１の電界を遮蔽し、第１共有線３により前記データ線１と前記第１共通線５との間の結合作用を軽減し、さらに第１共通線５の変動によるデータ線１へのクロストークを軽減する。第１共有線３の第１中心軸１２と前記データ線１の第２中心軸１３とを重ね合わせることによって、従来技術における第１共有線３が前記主画素領域１０２１及び副画素領域１０２２を縦断することを防止し、アレイ基板１００の開口率及び透過率を向上させる。
以上、本発明に係るアレイ基板及び表示パネルについて詳細に説明したが、本明細書では具体的な実施例を用いて本発明の原理及び実施形態について説明したが、以上の実施例の説明は本発明の方法及びその核心的な思想を理解するためのものに過ぎず、一方、当業者であれば、本発明の構想に基づき、具体的な実施形態及び適用範囲に変更を加えることがあり、要約すると、本明細書の内容は本発明を限定するものとして理解されるべきではない。
１００ アレイ基板、１０１ 基板、１０２ 画素セル、１０２１ 主画素領域、１０２２ 副画素領域、１ データ線、２ 走査線、３ 第１共有線、４ 第２共有線、５ 第１共通線、６ 主画素電極、７ 副画素電極、８ 主画素薄膜トランジスタ、９ 副画素薄膜トランジスタ、１０ 共有薄膜トランジスタ、１１ 第３共有線、１２ 第１中心軸、１３ 第２中心軸、１４ 絶縁層、１５ 第２共通線、６１ 第１幹電極、７１ 第２幹電極。
Claims (9)
- 基板と、前記基板上にアレイ状に配列される複数の画素セルと、を含み、
各前記画素セルは、
前記基板に設けられるデータ線と、
前記データ線と互いに交差するように前記基板に設けられる走査線と、
前記基板と前記データ線との間に設けられて、前記データ線と平行である第１共有線と、
を含み、
各前記画素セルは、主画素領域及び副画素領域に分けられ、前記走査線が前記主画素領域と前記副画素領域との間に設けられ、
前記走査線と平行であって、前記走査線と前記副画素領域との間に設けられる第２共有線と、
前記走査線と平行であって、前記走査線と前記主画素領域との間に設けられる第１共通線とをさらに含み、
各前記第１共有線は、一端が前記第２共有線に電気的に接続され、他端が前記画素セルの副画素領域から隣り合う前記画素セルの主画素領域まで前記データ線の延在方向に沿って延在する、
アレイ基板。 - 前記第１共有線は、前記データ線と平行である第１中心軸を有し、前記データ線は、前記第１共有線と平行である第２中心軸を有し、前記第１中心軸と前記第２中心軸とが互いに重なり合っている請求項１に記載のアレイ基板。
- 前記第１共有線及び前記データ線の幅が均等に設けられて、前記第１共有線の幅が前記データ線の幅以上である請求項２に記載のアレイ基板。
- 前記走査線、前記第２共有線、前記第１共通線及び前記第１共有線が同層に設けられる請求項１に記載のアレイ基板。
- 各前記画素セルは、
前記主画素領域内に設けられる主画素電極であって、前記データ線と平行である第１幹電極を含む主画素電極と、
前記副画素領域内に設けられる副画素電極であって、前記データ線と平行である第２幹電極を含む副画素電極と、
ゲートが前記走査線に電気的に接続され、ソースが前記データ線に電気的に接続され、ドレインが前記主画素電極に電気的に接続される主画素薄膜トランジスタと、
ゲートが前記走査線に電気的に接続され、ソースが前記データ線に電気的に接続され、ドレインが前記副画素電極に電気的に接続される副画素薄膜トランジスタと、
ゲートが前記走査線に電気的に接続され、ソースが前記副画素薄膜トランジスタのドレインに電気的に接続され、ドレインが前記第２共有線に電気的に接続される共有薄膜トランジスタと、をさらに含む請求項１に記載のアレイ基板。 - 各前記画素セルは、
一端が前記第２共有線に電気的に接続され、他端が前記画素セルの副画素領域から隣り合う前記画素セルの主画素領域まで前記データ線の延在方向に沿って延在する第３共有線をさらに含む請求項５に記載のアレイ基板。 - 各前記画素セルは、
一端が前記第１共通線に電気的に接続され、他端が前記画素セルの主画素領域から隣り合う前記画素セルの副画素領域まで前記データ線の延在方向に沿って延在する第２共通線をさらに含む請求項５に記載のアレイ基板。 - 前記主画素領域内の前記第３共有線が前記第１幹電極に対応して設けられ、前記副画素領域内の前記第３共有線が前記第２幹電極に対応して設けられる請求項６に記載のアレイ基板。
- 請求項１～８のいずれか一項に記載のアレイ基板と、前記アレイ基板に対応して設けられるカラーフィルタ基板と、前記アレイ基板と前記カラーフィルタ基板との間に設けられる液晶層とを含む、
表示パネル。
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