JP7465287B2 - 自己形成バリア層を備えた低誘電率誘電体 - Google Patents

自己形成バリア層を備えた低誘電率誘電体 Download PDF

Info

Publication number
JP7465287B2
JP7465287B2 JP2021572887A JP2021572887A JP7465287B2 JP 7465287 B2 JP7465287 B2 JP 7465287B2 JP 2021572887 A JP2021572887 A JP 2021572887A JP 2021572887 A JP2021572887 A JP 2021572887A JP 7465287 B2 JP7465287 B2 JP 7465287B2
Authority
JP
Japan
Prior art keywords
dielectric layer
dopant gas
layer
barrier layer
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021572887A
Other languages
English (en)
Other versions
JP2022535146A (ja
Inventor
イー ティン,
シャウナック ムケルジー,
ボー シエ,
カン サブ イム,
ディーネッシュ パディ,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2022535146A publication Critical patent/JP2022535146A/ja
Application granted granted Critical
Publication of JP7465287B2 publication Critical patent/JP7465287B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0272Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/32Carbides
    • C23C16/325Silicon carbide
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3215Doping the layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

技術分野
本開示の実施形態は、概して、低誘電率でバリア層を形成する方法に関する。
背景
電子デバイス内のある材料から別の材料への元素の移動を防ぐことは、半導体技術において長い間認識されてきた問題であった。金属のような大きな原子の拡散を防ぐために、拡散バリアが開発された。
半導体の相互接続構造には、誘電体への金属の拡散を防ぐためのバリア層が含まれていることが多々ある。典型的な相互接続は、Cu/Ta/TaN/SiOのスタックを含み得、その中で、Ta/TaN層は、誘電体へのCuの拡散を機能的に防止するバリア層である。
ノードの寸法が小さくなると、バリア層の製造がますます困難になり、複雑になるため、相互接続の製造プロセスを簡素化するための新しい材料が必要となる。現在の最先端のプロセスには、金属バリア層(例えば、Ta/TaN)のPVDが含まれ、ノードの次元が小さくなるとますます困難になる。より小さな寸法の場合、金属と誘電体の拡散特性を変更する代わりに、中間バリア層の除去を可能にする新しい材料が必要である。介在するバリア層がなければ、より小さな相互接続を形成することが可能である。同様に、介在するバリア層を除去すると、生産スキームが簡素化される。
したがって、当技術分野では、バリア特性が向上した誘電体材料が必要とされている。
本開示の1つ又は複数の実施形態は、その上に金属表面を有する基板をドーパントガスに曝して金属表面上にドーパントの層を提供することを含む、誘電体バリア層を形成するための方法に関する。ドーパントガスは、第III族又は第V族の元素の原子を有する少なくとも1つの核種を含む。ドープされた誘電体層は、基板をケイ素前駆体、ドーパントガス、及びプラズマに曝してドープされた誘電体層を形成することによって堆積される。ドープされた誘電体層は、誘電体バリア層を形成するためにアニーリングされる。
本開示の追加の実施形態は、基板をケイ素前駆体、ドーパントガス及びプラズマに曝してドープされた誘電体層を形成することにより、その上に銅表面を有する基板上に誘電体層を堆積させることを含む誘電体バリア層を形成するための方法に関する。ドーパントガスは、ホウ素原子、リン原子、又は窒素原子のうちの1つ又は複数を含む。ドープされた誘電体層は、分子状窒素(N)雰囲気中で約500℃未満の温度で約60分~約120分の範囲の期間アニーリングされて、誘電体バリア層を形成する。
本開示のさらなる実施形態は、その上に銅表面を有する基板を、処理された表面を形成するためにジボランを含むドーパントガスに曝すことを含む、誘電体バリア層を形成するための方法に関する。約50sccm~約100sccmの範囲の流量を有するドーパントガス。基板をケイ素前駆体、ドーパントガス及びプラズマに曝してドープされた誘電体層を形成することにより、誘電体層が処理された表面上に堆積される。ドープされた誘電体層は、分子状窒素(N)雰囲気中で約500℃未満の温度で約90分~約120分の範囲の期間アニーリングされて、誘電体バリア層を形成する。誘電体バリア層は、アンモニアを含む処理プラズマに曝される。
図面の簡単な説明
本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、そのいくつかを添付の図面に示す。しかしながら、本開示は他の等しく有効な実施形態も許容しうることから、添付の図面は本開示の典型的な実施形態のみを示しており、従って、本開示の範囲を限定すると見なすべきではないことに、留意されたい。
本開示の一実施形態による誘電体層を形成する方法のフローチャートである。 本開示の1つ又は複数の実施形態による例示的な電子デバイスを示す。 本開示の1つ又は複数の実施形態によるクラスタツールを示している。
詳細な説明
本開示のいくつかの例示的な実施形態を説明する前に、本開示が、以下の明細書の記載において記載される構成又は処理ステップの詳細に限定されないと了解されたい。本開示は、他の実施形態も可能であり、様々なやり方で実践又は実行することが可能である。
この明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。これも当業者には当然のことであるが、基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部のみを指すこともあり得る。さらに、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、1つ又は複数の膜又はフィーチャが堆積又は形成された基板と、の両方を意味し得る。
ここでは、「基板(substrate)」は、製造プロセスの間に表面上に膜処理が実施される任意の基板、又は基板上に形成された任意の材料面のことである。例えば、その上で処理が実行可能である基板表面は、用途に応じて、ケイ素、酸化ケイ素、歪みシリコン、シリコンオンインシュレータ(silicon on insulator:SOI)、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電性材料といった他の任意の材料を含む。基板は、半導体ウエハを含むが、それに限定されない。基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム(eビーム)硬化、且つ/又はベークするために、基板を前処理プロセスに曝露してもよい。基板自体の表面上で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップは、以下でより詳細に開示される基板上に形成された下層にも実施されうる。「基板表面」という用語は、文脈が示すように、このような下層を含むことが意図されている。したがって、例えば、膜/層又は部分的な膜/層が基板表面上に堆積されている場合、新たに堆積された膜/層の曝露面が基板表面となる。
本開示のいくつかの実施形態は、バリア層として機能する低誘電率誘電体層を形成するための方法に関する。本開示のいくつかの方法は、PVDステップを排除することによってバリア層製造プロセスを単純化する方法を有利に提供する。本開示のいくつかの方法は、高い硬度及び剛性を有する層間誘電体として使用するための低誘電率誘電体バリア層を提供する方法を有利に提供する。
ここに記載の実施形態は、任意の好適な薄膜堆積システムを使用して実施され得るPECVDプロセスに関連して、後述される。適切なシステムの例には、DXZ(登録商標)処理チャンバを使用できるCENTURA(登録商標)システム、PRECISION 5000(登録商標)システム、PRODUCER(登録商標)システム、PRODUCER(登録商標) GT(商標)システム、PRODUCER(登録商標) XP Precision(商標)システム、PRODUCER(登録商標) SE(商標)システム、Sym3(登録商標)処理チャンバ、及びMesa(商標)処理チャンバが含まれ、これらはすべて、カリフォルニア州サンタクララのApplied Materials, Inc.から市販されている。PECVDプロセスを実行できる他のツールも、ここに記載の実施形態から利益を得るように適合させることができる。さらに、ここに記載されたPECVD処理を可能にするあらゆるシステムを有利に使用することができる。ここに記載の装置の説明は例示的なものであり、本開示の範囲を限定するものとして解釈又は解釈されるべきではない。
図1及び2を参照すると、いくつかの実施形態では、低誘電率誘電体バリア層240を形成する方法100は、基板210の金属表面220上にドープされた誘電体層230を堆積することによって操作104で始まる。金属表面220は、任意の適切な金属種を有することができる。いくつかの実施形態では、金属表面220の金属は銅を含む。
ドープされた誘電体層230は、基板210をケイ素前駆体、ドーパントガス、及びプラズマガスから形成されたプラズマに曝すことによって堆積される。ケイ素前駆体、ドーパントガス、プラズマはすべて同時に基板に曝される。別の言い方で、操作104は、プラズマ化学気相堆積(PECVD)プロセスと呼ぶことができる。いくつかの実施形態では、ケイ素前駆体、ドーパントガス、及びプラズマガスのうちの1つ又は複数を一緒に処理チャンバに並流させることができる。
本開示の実施形態は、金属表面220から誘電体バリア層240への金属の拡散を制限又は防止する低誘電率誘電体バリア層240を提供する。理論に拘束されることなく、誘電体バリア層240への金属拡散の防止は、電気的短絡及びデバイスの故障を排除又は最小化する。
ドーパントガスは、ドープされた誘電体層230内の第III族又は第V族の元素の原子源を提供する。この仕様で使用されているように、第III族の元素はホウ素(B)で始まる周期表の列から選択され、第V族元素は窒素(N)で始まる列から選択される。
いくつかの実施形態では、ドーパントガスは、ホウ素(B)、リン(P)、又は窒素(N)のうちの1つ又は複数を含む。いくつかの実施形態では、ドーパントガスはホウ素原子を含む。いくつかの実施形態では、ドーパントガスは、ジボラン(B)を含むか、又は本質的にそれからなる。いくつかの実施形態では、ドーパントガスはリン原子を含む。いくつかの実施形態では、ドーパントガスは、ホスフィン(PH)を含むか、又は本質的にそれからなる。いくつかの実施形態では、ドーパントガスは窒素原子を含む。いくつかの実施形態では、ドーパントガスは、分子状窒素(N)、アンモニア(NH)、二酸化窒素(NO)、一酸化窒素(NO)及び亜酸化窒素(NO)のうちの1つ又は複数を含む。いくつかの実施形態では、ドーパントガスは、本質的に、窒素(N)、アンモニア、NO、又はNOからなる。この点で使用される場合、「本質的になる」という用語は、モルベースでのキャリアガス又は希釈ガスを除き、ドーパントガスが、約95%以上、約98%以上、約99%以上、又は約99.5%以上のドーパントガスからなることを意味する。
ドーパントガスは、任意の適切な流量で処理チャンバに供給することができる。いくつかの実施形態では、ドーパントガスは、比較的低い流量で供給される。いくつかの実施形態では、ドーパントガスは、最大約500sccmの流量で流される。いくつかの実施形態では、ドーパントガスは、約10sccm~約500sccm、約20sccm~約200sccm、又は約50sccm~約100sccmの範囲の流量で流される。
シリコン前駆体は、任意の適切なケイ素前駆体であり得る。プラズマガスは、任意の適切なプラズマガスであり得、任意の適切なプラズマを生成するために使用される。いくつかの実施形態において、希釈剤又はキャリアガスにはまた、ケイ素前駆体、プラズマガス又はドーパントガスのうちの1つ又は複数が提供される。いくつかの実施形態では、ケイ素前駆体は炭素を含み、プラズマガスは酸素を含む。これらの実施形態では、ドープされた誘電体層230は、ドープされたシリコンオキシカーバイド(SiOC)層を含み得る。当業者は、薄膜材料を説明するためのSiOCなどの式の使用は、原子の特定の化学量論比を意味しないことを認識するであろう。この式は、膜の一次組成(つまり、90%、95%、98%、99%、又は99.5%を超える)を構成する原子の識別を提供するに過ぎない。
ドープされた誘電体層230の堆積速度は制御され得る。いくつかの実施形態では、ドープされた誘電体層の堆積速度は、約500Å/分~約3000Å/分の範囲に制御される。
ドープされた誘電体層230の堆積速度を制御する際に、ドープされた誘電体層230及び誘電体バリア層240の厚さも制御され得る。いくつかの実施形態では、ドープされた誘電体層及び/又は誘電体バリア層の厚さは、約150nm~300nmの範囲にある。いくつかの実施形態では、ドープされた誘電体層及び/又は誘電体バリア層の厚さは、約300nm以下、約250nm以下、約200nm以下、約150nm以下、又は約100nm以下。
いくつかの実施形態では、基板は、ケイ素前駆体及びプラズマの前にドーパントガスに曝される。再び図1及び図2を参照すると、方法100は、任意選択的に、金属表面220を含む基板210をドーパントガスに曝すことによって102から開始することができる。別の言い方をすれば、ドープされた誘電体層230を堆積する前に、基板210をドーパントガスに浸すことができる。
方法100は、ドープされた誘電体層230をアニーリングして誘電体バリア層240を形成することにより、106で継続する。いくつかの実施形態では、ドープされた誘電体層は、分子状窒素(N)を含む雰囲気中でアニーリングされる。
いくつかの実施形態では、106でのアニーリングプロセスは、低温アニーリングとして説明することができる。いくつかの実施形態では、ドープされた誘電体層230は、約500℃以下、約450℃以下、約400℃以下、又は約350℃以下の温度でアニーリングされる。
いくつかの実施形態では、106でのアニーリングプロセスは、長期アニーリングとして説明することができる。いくつかの実施形態では、ドープされた誘電体層230は、約1分~約120分、約60分~約120分、又は約90分~約120分の範囲の期間アニーリングされる。いくつかの実施形態では、ドープされた誘電体層は、約1分以上、約10分以上、約30分以上、約60分以上、又は約90分以上の期間アニーリングされる。
方法100は、106の後に終了することができる。いくつかの実施形態では、方法100は、任意選択のプロセス108を継続する。108で、誘電体バリア層240は、弾性又」は硬度のうちの少なくとも1つを改善するために、処理プラズマに曝され得る。いくつかの実施形態では、処理プラズマは、誘電体バリア層240の弾性を改善する。いくつかの実施形態では、処理プラズマは、誘電体バリア層240の硬度を改善する。
処理プラズマの組成及びパラメータは、誘電体バリア層240の組成に応じて変えることができる。いくつかの実施形態では、処理プラズマは窒素原子を含む。いくつかの実施形態では、処理プラズマは、アンモニアを含むか、又は本質的にアンモニアからなる。いくつかの実施形態では、アンモニアは、約1500sccm~約2000sccmの範囲の流量で処理チャンバに提供される。いくつかの実施形態では、アンモニアは、約1600sccmの流量で処理チャンバに提供される。
いくつかの実施形態では、処理プラズマは、約250W~約500Wの範囲、又は約350W~約450Wの範囲の電力を有する。いくつかの実施形態では、処理プラズマは、約400Wの電力を有する。
いくつかの実施形態では、誘電体バリア層は、約30秒以下、約20秒以下、約15秒以下、又は約10秒以下の期間、処理プラズマに曝される。
誘電体バリア層240は、金属表面220から誘電体バリア層への金属原子の拡散を制限又は防止することができる。同様に、追加の層が誘電体バリア層240上に堆積されると、誘電体バリア層は、これらの追加の層への金属原子の拡散を制限又は防止することができる。従来のバリア層(例えば、Ta/TaN)の排除は、製造プロセスのフローを有利に単純化し、そして薄い厚さの電子デバイスを提供する。
図2は、方法100による処理中の例示的な基板210を示している。図1及び図2を参照すると、方法100は、金属表面220を備えた基板210から始まる。104で、ドープされた誘電体層230が金属表面220上に堆積される。106で、ドープされた誘電体層230がアニーリングされて、誘電体バリア層240を形成する。
いくつかの実施形態では、操作104及び106(及び任意選択的に操作102及び108)は、クラスタ化されたツール内で一緒にクラスタ化される。いくつかの実施形態では、操作104及び106、並びに任意選択の操作102及び108は、連続する操作の間に真空を中断することなく実行される。いくつかの実施形態では、操作102、104、106、及び108は、単一の処理環境内で実行される。
本開示の追加の実施形態は、図3に示されるように、ここに記載される方法のための処理ツールに関する。クラスタツール900は、複数の側面を備えた少なくとも1つの中央転送ステーション921、931を含む。ロボット925、935は、中央転送ステーション921、931内に配置され、ロボットブレード及びウエハを複数の側面のそれぞれに移動させるように構成される。
クラスタツール900は、中央転送ステーション921、931に接続された、プロセスステーションとも呼ばれる複数の処理チャンバ902、904、906、908、910、912、914、916、及び918を備える。様々な処理チャンバは、隣接するプロセスチャンバから分離された個別の処理領域を提供する。処理チャンバは、プレクリーンチャンバ、バッファチャンバ、移送スペース、ウエハオリエンタ/脱ガスチャンバ、低温冷却チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、熱処理(RTP)チャンバ、プラズマ処理チャンバ、及び原子層堆積(ALD)チャンバを含むがこれらに限定されない任意の適切なチャンバであり得る。プロセスチャンバ及び構成要素の特定の配置は、クラスタツールに応じて変えることができ、本開示の範囲を制限するものと見なされるべきではない。
1つ又は複数の実施形態では、クラスタツール900は、ドープされた誘電体層230を堆積するための堆積チャンバを含む。いくつかの実施形態の堆積チャンバは、PE CVD堆積チャンバを含む。1つ又は複数の実施形態では、クラスタツール900は、中央転送ステーションに接続されたソークチャンバを含む。
図3に示される実施形態では、ファクトリインターフェース950は、クラスタツール900の前面に接続されている。ファクトリインターフェース950は、ファクトリインターフェース950の前面951上に、ローディングチャンバ954及びアンロードチャンバ956を含む。ローディングチャンバ954が左側に示され、アンロードチャンバ956が右側に示されているが、当業者は、これが1つの可能な構成の単なる代表であると理解するであろう。
ローディングチャンバ954及びアンロードチャンバ956のサイズ及び形状は、例えば、クラスタツール900で処理されている基板に応じて変化し得る。示される実施形態では、ローディングチャンバ954及びアンロードチャンバ956は、カセット内に配置された複数のウエハを備えたウエハカセットを保持するようにサイズ決定される。
ロボット952は、ファクトリインターフェース950内にあり、ローディングチャンバ954とアンロードチャンバ956との間を移動することができる。ロボット952は、ローディングチャンバ954内のカセットからファクトリインターフェース950を介してロードロックチャンバ960にウエハを移送することができる。ロボット952はまた、ウエハをロードロックチャンバ962からファクトリインターフェース950を介してアンロードチャンバ965内のカセットに移送することができる。当業者によって理解されるように、ファクトリインターフェース950は、複数のロボット952を有することができる。例えば、ファクトリインターフェース950は、ローディングチャンバ954とロードロックチャンバ960との間でウエハを移送する第1のロボットと、ロードロック962とアンロードチャンバ956との間でウエハを移送する第2のロボットとを有し得る。
示されているクラスタツール900は、第1のセクション920及び第2のセクション930を有する。第1のセクション920は、ロードロックチャンバ960、962を介してファクトリインターフェース950に接続されている。第1のセクション920は、その中に配置された少なくとも1つのロボット925を備えた第1の移送チャンバ921を含む。ロボット925は、ロボットウエハ輸送機構とも呼ばれる。第1の移送チャンバ921は、ロードロックチャンバ960、962、プロセスチャンバ902、904、916、918、及びバッファチャンバ922、924に対して中央に配置されている。いくつかの実施形態のロボット925は、一度に複数のウエハを独立して動かすことができるマルチアームロボットである。1つ又は複数の実施形態では、第1の移送チャンバ921は、2つ以上のロボットウウエハ移送機構を備える。第1の移送チャンバ921内のロボット925は、第1の移送チャンバ921の周りのチャンバ間でウエハを移動させるように構成される。個々のウエハは、第1のロボット機構の遠位端に配置されたウエハ輸送ブレード上で運ばれる。
第1のセクション920でウエハを処理した後、ウエハを、パススルーチャンバを通って第2のセクション930に移動させることができる。例えば、チャンバ922、924は、一方向又は双方向のパススルーチャンバであり得る。パススルーチャンバ922、924は、例えば、第2のセクション930で処理する前にウエハを低温冷却するために、又は第1のセクション920に戻される前に、ウエハの冷却又は後処理を可能にするために使用することができる。
システムコントローラ990は、第1のロボット925、第2のロボット935、第1の複数の処理チャンバ902、904、916、918、及び第2の複数の処理チャンバ906、908、910、912、914と通信している。システムコントローラ990は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であり得る。例えば、システムコントローラ990は、中央処理装置、メモリ、適切な回路及びストレージを含むコンピュータであり得る。
プロセスは、一般に、ソフトウェアルーチンとしてシステムコントローラ990のメモリに格納され得、プロセッサによって実行されると、プロセスチャンバに本開示のプロセスを実行させる。当該ソフトウェアルーチンは、プロセッサによって制御されるハードウェアから遠隔に位置する第2のプロセッサ(図示せず)によって記憶且つ/又は実行され得る。本開示の方法の一部又はすべてをハードウェアで実行することもできる。したがって、処理は、ソフトウェア内に実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路若しくは他の種類のハードウェア実装形態としての、又はソフトウェアとハードウェアとの組合せとしてのハードウェア内で実行され得る。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、処理が実行されるようにチャンバの動作を制御する特定用途コンピュータ(コントローラ)に変換する。
「真下に(beneath)」、「下に(below)」、「下方(lower)」、「上に(above)」、「上方(upper)」などのような空間的に相対的な用語は、説明を容易にするために、図面に示されているある要素又は特徴と、別の要素又は特徴との関係を説明するために、ここで使用され得る。空間的に相対的な用語は、図に示されている向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図していることが理解されよう。例えば、図のデバイスが裏返されている場合、他の要素又は特徴の「下に」又は「真下に」として記述されている要素は、それ故、他の要素又は特徴の「上に」配向されることになる。したがって、「下に」という例示的な用語は、上と下の両方の向きを包含し得る。デバイスは、他の方法で配向され(90度又は他の方向に回転され)、ここで使用される空間的に相対的な記述子がそれに応じて解釈され得る。
ここで論じられる材料及び方法を説明する文脈での(特に以下の特許請求の範囲の文脈で)「a」及び「an」及び「the」という用語並びに同様の指示対象の使用は、ここに別段の記載がない限り、又は文脈によって明確に矛盾しない限り、単数形及び複数形の両方をカバーすると解釈されるべきである。ここでの値の範囲の列挙は、ここに別段の記載がない限り、範囲内にある各個別の値を個別に参照する略記法として役立つことを単に意図し、各個別の値は、ここに個別に記載されているかのように仕様に組み込まれる。ここに記載されているすべての方法は、ここに別段の指示がない限り、又は文脈によって明らかに矛盾しない限り、任意の適切な順序で実行することができる。ここで提供されるありとあらゆる例、又は例示的な言語(例えば、「など」)の使用は、単に材料及び方法をより良好に明らかにすることを意図しており、別途、特許請求の範囲で規定しない限り、範囲に制限を課さない。明細書のいかなる文言も、開示された材料及び方法の実施に不可欠であると主張されていない要素を示すと解釈されるべきではない。
この明細書全体を通じての、「一実施形態(one embodiment)」、「あ特定の実施形態(certain embodiments)」、「1つ又は複数の実施形態(one or more embodiments)」、又は、「実施形態(an embodiment)」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特徴が、本開示の少なくとも1つの実施形態に含まれることを意味する。ゆえに、本明細書全体の様々な箇所での「1つ以上の実施形態で」、「或る特定の実施形態で」、「一実施形態で」、又は「実施形態において」などの表現の表出は、必ずしも、本開示の同一の実施形態に言及するものではない。1つ又は複数の実施形態では、特定の特徴、構造、材料、又は特性は、任意の適切な方法で組み合わされる。
ここでの開示は具体的な実施形態を参照して説明されているが、これらの実施形態が本開示の原理及び用途の単なる例示であることは理解されたい。本開示の思想及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改良及び変更を行いうることが、当業者には明らであろう。ゆえに、本開示は、添付の特許請求の範囲及びその均等物に含まれる改良例及び変形例を含むことが意図されている。

Claims (19)

  1. 誘電体バリア層を形成するための方法であって:
    その上に金属表面を有する基板を、ジボランを含むドーパントガスに曝して、前記金属表面上にドーパントの層を提供することと;
    前記基板をケイ素前駆体と、前記ドーパントガスと、プラズマとに曝してドープされた誘電体層を形成することにより、前記ドープされた誘電体層を堆積することと;
    前記ドープされた誘電体層をアニーリングして、誘電体バリア層を形成することと
    を含む方法。
  2. 前記金属表面が銅表面である、請求項1に記載の方法。
  3. 前記ドーパントガスが500sccmまでの流量で流される、請求項1に記載の方法。
  4. 前記ドーパントガスが本質的にジボランからなる、請求項に記載の方法。
  5. 前記ドーパントガスがリン原子を含む、請求項1に記載の方法。
  6. 前記ドーパントガスがホスフィンを含む、請求項に記載の方法。
  7. 前記ドーパントガスが窒素原子を含む、請求項1に記載の方法。
  8. 前記ドーパントガスが、窒素(N)、アンモニア、NO、及びNOのうちの1つ又は複数を含む、請求項に記載の方法。
  9. 前記ドープされた誘電体層を堆積することが、炭素を含むケイ素前駆体及び酸素を含むプラズマガスを利用するプラズマ化学気相堆積プロセスによって実行される、請求項1に記載の方法。
  10. 前記ドープされた誘電体層がドープされたSiOC層を含む、請求項に記載の方法。
  11. 前記ドープされた誘電体層をアニーリングすることが、Nを含む雰囲気中で実行される、請求項1に記載の方法。
  12. 前記ドープされた誘電体層が500℃未満の温度でアニーリングされる、請求項1に記載の方法。
  13. 前記ドープされた誘電体層が、1~120分の範囲の期間アニーリングされる、請求項1に記載の方法。
  14. 前記アニーリングの後、弾性及び硬度のうちの少なくとも1つを改善するために、前記誘電体バリア層を処理プラズマに曝すことをさらに含む、請求項1に記載の方法。
  15. 前記処理プラズマがアンモニアを含む、請求項14に記載の方法。
  16. 前記処理プラズマが、250W~500Wの範囲の電力を有し、前記誘電体バリア層が20秒以下の間曝される、請求項14に記載の方法。
  17. 誘電体バリア層を形成するための方法であって:
    その上に銅表面を有する基板をケイ素前駆体と、ホウ素原子、リン原子又は窒素原子のうちの1つ又は複数、及びジボランを含むドーパントガスと、プラズマとに曝してドープされた誘電体層を形成することにより、前記基板上に誘電体層を堆積することと;
    前記ドープされた誘電体層を、窒素(N)雰囲気中で500℃未満の温度で60分~120分の範囲の期間アニーリングして、誘電体バリア層を形成することと
    を含む方法。
  18. 弾性及び硬度のうちの少なくとも1つを改善するために、アンモニアを含む処理プラズマに前記誘電体バリア層を曝すことをさらに含む、請求項17に記載の方法。
  19. 誘電体バリア層を形成するための方法であって:
    その上に銅表面を有する基板を、ジボランを含み且つ50sccm~100sccmの範囲の流量を有するドーパントガスに曝して、処理された表面を形成することと;
    前記基板をケイ素前駆体と、前記ドーパントガスと、プラズマとに曝してドープされた誘電体層を形成することにより、前記処理された表面上に誘電体層を堆積することと;
    前記ドープされた誘電体層を、窒素(N)雰囲気中で500℃未満の温度で90分~120分の範囲の期間アニーリングして、誘電体バリア層を形成することと;
    前記誘電体バリア層をアンモニアを含む処理プラズマに曝すことと
    を含む方法。
JP2021572887A 2019-06-08 2020-06-08 自己形成バリア層を備えた低誘電率誘電体 Active JP7465287B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962859087P 2019-06-08 2019-06-08
US62/859,087 2019-06-08
PCT/US2020/036583 WO2020251880A1 (en) 2019-06-08 2020-06-08 Low-k dielectric with self-forming barrier layer

Publications (2)

Publication Number Publication Date
JP2022535146A JP2022535146A (ja) 2022-08-04
JP7465287B2 true JP7465287B2 (ja) 2024-04-10

Family

ID=73650842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021572887A Active JP7465287B2 (ja) 2019-06-08 2020-06-08 自己形成バリア層を備えた低誘電率誘電体

Country Status (6)

Country Link
US (1) US11289369B2 (ja)
JP (1) JP7465287B2 (ja)
KR (1) KR20220005657A (ja)
CN (1) CN113939896A (ja)
SG (1) SG11202112689WA (ja)
WO (1) WO2020251880A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830729B2 (en) * 2021-01-08 2023-11-28 Applied Materials, Inc. Low-k boron carbonitride films

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332108A (ja) 1999-05-20 2000-11-30 Nec Corp 半導体装置及びその製造方法
JP2005019980A (ja) 2003-05-29 2005-01-20 Air Products & Chemicals Inc 低誘電率有機ケイ酸塩ガラス膜の作製方法
JP2011054968A (ja) 2009-09-03 2011-03-17 Asm Japan Kk PECVDによってSi−N結合を有するコンフォーマルな誘電体膜を形成する方法
JP2012510726A (ja) 2008-12-01 2012-05-10 エア プロダクツ アンド ケミカルズ インコーポレイテッド 酸素含有前駆体を用いる誘電体バリアの堆積
JP2013502714A (ja) 2009-09-29 2013-01-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 段階化キャップ層を有するパターニング可能low−k誘電体配線構造、エアギャップ包含配線構造、および製作方法
JP2014532304A (ja) 2011-09-23 2014-12-04 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated プラズマ活性化されるコンフォーマル誘電体膜

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7008484B2 (en) 2002-05-06 2006-03-07 Applied Materials Inc. Method and apparatus for deposition of low dielectric constant materials
US20050048795A1 (en) * 2003-08-27 2005-03-03 Chung-Chi Ko Method for ultra low-K dielectric deposition
US7611996B2 (en) 2004-03-31 2009-11-03 Applied Materials, Inc. Multi-stage curing of low K nano-porous films
US7422776B2 (en) 2004-08-24 2008-09-09 Applied Materials, Inc. Low temperature process to produce low-K dielectrics with low stress by plasma-enhanced chemical vapor deposition (PECVD)
JP2008166374A (ja) * 2006-12-27 2008-07-17 Sharp Corp 絶縁膜形成方法
US8764961B2 (en) * 2008-01-15 2014-07-01 Applied Materials, Inc. Cu surface plasma treatment to improve gapfill window
US7871929B2 (en) * 2008-07-30 2011-01-18 Tel Epion Inc. Method of forming semiconductor devices containing metal cap layers
TWI563539B (en) * 2012-01-18 2016-12-21 Sino American Silicon Prod Inc Composite substrate, manufacturing method thereof and light emitting device having the same
US10170299B2 (en) * 2015-07-01 2019-01-01 Applied Materials, Inc. Method to reduce trap-induced capacitance in interconnect dielectric barrier stack
WO2017062614A1 (en) * 2015-10-06 2017-04-13 Versum Materials Us, Llc Methods for depositing a conformal metal or metalloid silicon nitride film
US9711400B1 (en) * 2016-06-07 2017-07-18 International Business Machines Corporation Interconnect structures with enhanced electromigration resistance

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332108A (ja) 1999-05-20 2000-11-30 Nec Corp 半導体装置及びその製造方法
JP2005019980A (ja) 2003-05-29 2005-01-20 Air Products & Chemicals Inc 低誘電率有機ケイ酸塩ガラス膜の作製方法
JP2012510726A (ja) 2008-12-01 2012-05-10 エア プロダクツ アンド ケミカルズ インコーポレイテッド 酸素含有前駆体を用いる誘電体バリアの堆積
JP2011054968A (ja) 2009-09-03 2011-03-17 Asm Japan Kk PECVDによってSi−N結合を有するコンフォーマルな誘電体膜を形成する方法
JP2013502714A (ja) 2009-09-29 2013-01-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 段階化キャップ層を有するパターニング可能low−k誘電体配線構造、エアギャップ包含配線構造、および製作方法
JP2014532304A (ja) 2011-09-23 2014-12-04 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated プラズマ活性化されるコンフォーマル誘電体膜

Also Published As

Publication number Publication date
TW202113921A (zh) 2021-04-01
US11289369B2 (en) 2022-03-29
KR20220005657A (ko) 2022-01-13
WO2020251880A1 (en) 2020-12-17
US20200388532A1 (en) 2020-12-10
JP2022535146A (ja) 2022-08-04
SG11202112689WA (en) 2021-12-30
CN113939896A (zh) 2022-01-14

Similar Documents

Publication Publication Date Title
US10395916B2 (en) In-situ pre-clean for selectivity improvement for selective deposition
US20180144973A1 (en) Electromigration Improvement Using Tungsten For Selective Cobalt Deposition On Copper Surfaces
TWI730990B (zh) 用於沉積介電質阻障層以及含鋁的蝕刻終止層之方法
JP7465287B2 (ja) 自己形成バリア層を備えた低誘電率誘電体
US8163343B2 (en) Method of forming an aluminum oxide layer
US11189479B2 (en) Diffusion barrier layer
US11270911B2 (en) Doping of metal barrier layers
TWI840569B (zh) 低k介電質之自形成阻障層
US10643889B2 (en) Pre-treatment method to improve selectivity in a selective deposition process
TW202231905A (zh) 共形氧化矽膜沉積
US11171047B2 (en) Fluorine-doped nitride films for improved high-k reliability
US20240006235A1 (en) Composite barrier layers
US20230070489A1 (en) Doped tantalum-containing barrier films
US11587873B2 (en) Binary metal liner layers
TW202105465A (zh) 基於金屬的氫氣阻障
KR20220113516A (ko) 선택적 갭 충전을 위한 저온 플라즈마 사전-세정
TW202333223A (zh) 用於氧化鎢移除之氟化鎢浸泡及處理
JP2024520404A (ja) アモルファスシリコンベース取り除きおよびシールeot

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231024

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240329

R150 Certificate of patent or registration of utility model

Ref document number: 7465287

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150