JP7450546B2 - インダクタ素子及び半導体装置、撮像装置 - Google Patents
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Description
本開示は、インダクタ素子及び半導体装置に関する。
特許文献１には、ウエファーレベルパッケージの技術を利用し、かつ差動型インダクタを再配線層に適用することによって、インダクタの高周波特性（Ｑファクター）の向上を図ることが開示されている。
インダクタのインダクタンスを大きくするには、インダクタの巻き数を増やしたり、インダクタのサイズを大きくしたりする必要がある。インダクタ素子や、インダクタを備える半導体装置において、インダクタの面積が増えると、小型化が妨げられる可能性がある。
本開示はこのような事情に鑑みてなされたもので、小型化が可能なインダクタ素子及び半導体装置を提供することにある。
本開示の一態様は、第１インダクタを有する第１半導体チップと、前記第１半導体チップと対向して配置され、第２インダクタを有する第２半導体チップと、前記第１半導体チップ又は前記第２半導体チップの少なくとも一方に設けられ、前記第１インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向は、互いに同一の方向である、インダクタ素子である。
これによれば、第１インダクタに電流が流れることによって生じる磁束の向きと、第２インダクタに電流が流れることによって生じる磁束の向きは、互いに同一の方向となる。これにより、第１半導体チップの第１インダクタと第２半導体チップの第２インダクタとが磁界結合された、スタック構造インダクタがインダクタ素子内に形成される。
スタック構造インダクタは、非スタック構造のインダクタと比べて、厚さ方向からの平面視による面積を低減することができる。また、第１インダクタと第２インダクタとが磁界結合されることによって、インダクタンスは増大する。これにより、インダクタ素子は、単位インダクタンス当たりの面積を低減することができるので、小型化が可能である。
なお、第１インダクタと第２インダクタとにおいて単位面積当たりの単層巻き比が同じ（例えば、第１インダクタと第２インダクタとが互いに同一の材料で構成され、互いに同一の形状で、かつ同一の大きさを有する）場合、第１インダクタと第２インダクタとが磁界結合されると、磁界結合されたインダクタのインダクタンスは、理想的には、スタック数ｎの２乗（ｎ２）倍となる。例えば、第１インダクタに第２インダクタがスタックされて、スタック構造インダクタが形成される場合、スタック数ｎは２である。この場合、第１インダクタと第２インダクタとが磁界結合されると、スタック構造インダクタのインダクタンスは、理想的には、第１インダクタのインダクタンスの４（＝２２）倍となる。これは、単位インダクタンス当たりの面積が、理想的には、第１インダクタの面積の１／４倍となることを意味する。
また、第１インダクタに第２インダクタと第３インダクタとがスタックされて、スタック構造インダクタが形成される場合、スタック数ｎは３である。この場合、第１インダクタと第２インダクタと第３インダクタとが磁界結合されると、スタック構造インダクタのインダクタンスは、理想的には、第１インダクタのインダクタンスの９（＝３２）倍となる。これは、単位インダクタンス当たりの面積が、理想的には、第１インダクタの面積の１／９倍となることを意味する。
本開示の別の態様は、第１インダクタ及び第１半導体素子を有する第１半導体チップと、前記第１半導体チップと対向して配置され、第２インダクタ及び第２半導体素子を有する第２半導体チップと、前記第１半導体チップ又は前記第２半導体チップの少なくとも一方に設けられ、前記第１インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、前記第１インダクタと前記第２インダクタとが互いに対向し、前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向は、互いに同一の方向である、半導体装置である。
これによれば、第１インダクタに電流が流れることによって生じる磁束の向きと、前記第２インダクタに電流が流れることによって生じる磁束の向きは、互いに同一の方向となる。これにより、第１半導体チップの第１インダクタと第２半導体チップの第２インダクタとが磁界結合された、スタック構造インダクタが半導体装置内に形成される。スタック構造インダクタは、非スタック構造のインダクタと比べて、厚さ方向からの平面視による面積を低減することができる。また、第１インダクタと第２インダクタとが磁界結合されることによって、インダクタのインダクタンスは増大する。これにより、半導体装置は、単位インダクタンス当たりの面積を低減することができる。したがって、半導体装置の小型化が可能である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、後述する第１半導体チップ１のおもて面１ａ（図１、図４参照）に平行な方向である。また、Ｘ軸方向及びＹ軸方向は、後述する第２半導体チップ２のおもて面２ａ（図１、図４参照）に平行な方向でもある。Ｚ軸方向は、おもて面１ａの法線方向であり、おもて面２ａの法線方向でもある。また、Ｚ軸方向は、インダクタ素子の厚さ方向でもある。Ｚ軸方向は、Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。また、以下の説明において、「平面視」とは、Ｚ軸方向から見ることを意味する。
（実施形態１）
図１は、本開示の実施形態１に係るインダクタ素子の構成例を模式的に示す斜視図である。図２は、本開示の実施形態１に係るスタック構造インダクタを模式的に示す斜視図である。図３Ａは、本開示の実施形態１に係る第２インダクタの構成例を示す平面図である。図３Ｂは、本開示の実施形態１に係る第１インダクタの構成例を示す平面図である。図４は、本開示の実施形態１に係るインダクタ素子の構成例を示す断面図である。図４は、図３Ａ及び図３Ｂに示す各図をＡ１－Ａ２線で切断した断面に対応している。
図１は、本開示の実施形態１に係るインダクタ素子の構成例を模式的に示す斜視図である。図２は、本開示の実施形態１に係るスタック構造インダクタを模式的に示す斜視図である。図３Ａは、本開示の実施形態１に係る第２インダクタの構成例を示す平面図である。図３Ｂは、本開示の実施形態１に係る第１インダクタの構成例を示す平面図である。図４は、本開示の実施形態１に係るインダクタ素子の構成例を示す断面図である。図４は、図３Ａ及び図３Ｂに示す各図をＡ１－Ａ２線で切断した断面に対応している。
図１に示すように、実施形態１に係るインダクタ素子１００は、第１インダクタ１０を有する第１半導体チップ１と、第２インダクタ２０を有する第２半導体チップ２と、を備える。第１インダクタ１０及び第２インダクタ２０は、例えば銅（Ｃｕ）等の金属で構成されている。インダクタ素子１００は、第１半導体チップ１のおもて面（図１では、上面）１ａと第２半導体チップ２のおもて面（図１では、下面）２ａとが互いに接合されることによって形成されている。
なお、本開示の実施形態で説明する各図では、第１半導体チップ１が下側に位置し、第２半導体チップ２が上側に位置する。このため、第１半導体チップ１を下側半導体チップ、第２半導体チップ２を上側半導体チップと呼称してもよい。また、同じ理由から、第１インダクタ１０を下側インダクタ、第２インダクタ２０を上側インダクタと呼称してもよい。
図２に示すように、インダクタ素子１００は、第１インダクタ１０と第２インダクタ２０とを電気的かつ物理的に接続する接続部ＣＴを備える。「電気的かつ物理的に接続する」とは、対象物同士が導通し、且つ互いに固定された状態で接続することを意味する。接続部ＣＴは、接続部１４（図４参照）と、接続部１４と電気的かつ物理的に接続する接続部２４（図４参照）と、を含む。接続部ＣＴは、例えば銅（Ｃｕ）等の金属で構成されている。接続部１４、２４の接合は、例えばＣｕ－Ｃｕ接合である。実施形態１に係るインダクタ素子１００では、第１半導体チップ１の第１インダクタ１０と第２半導体チップ２の第２インダクタ２０とが接続部ＣＴを介して直列に接続されることによって、第１インダクタ１０と第２インダクタ２０とがスタックされた、２層巻きのスタック構造インダクタ５０が形成されている。
図２及び図３Ｂに示すように、第１インダクタ１０の平面視による形状（以下、平面形状）は、正方形のスパイラル状である。第１インダクタ１０は、導線部Ｐ１０と、導線部Ｐ１０の一端に位置する端部Ｐ１１と、導線部Ｐ１０の他端に位置する端部Ｐ１２と、を有する。平面視で、第１インダクタ１０の外周側に端部Ｐ１１が位置し、第１インダクタ１０の中心部近傍に端部Ｐ１２が位置する。接続部１４は、端部Ｐ１２からＺ軸の正方向（すなわち、矢印方向）に延設されている。
図２及び図３Ａに示すように、第２インダクタ２０の平面形状は、正方形のスパイラル状である。第２インダクタ２０は、導線部Ｐ２０と、導線部Ｐ２０の一端に位置する端部Ｐ２１と、導線部Ｐ２０の他端に位置する端部Ｐ２２と、を有する。平面視で、第２インダクタ２０の中心部近傍に端部Ｐ２１が位置し、第２インダクタ２０の外周側に端部Ｐ２２が位置する。接続部２４は、端部Ｐ２１からＺ軸の負方向（すなわち、矢印の反対方向）に延設されている。
インダクタ素子１００では、例えば、第１インダクタ１０の端部Ｐ１１に正のバイアスが印加され、第２インダクタ２０の端部Ｐ２２に接地電位又は負のバイアスが印加される。これにより、第１インダクタ１０の端部Ｐ１１から接続部ＣＴを経由して第２インダクタ２０の端部Ｐ２２へ電流Ｉが流れる。第１インダクタ１０及び第２インダクタ２０において、電流Ｉは互いに同一方向に流れる。これにより、第１インダクタ１０に電流Ｉが流れることで生じる磁束Ｂ１の向きと、第２インダクタ２０に電流Ｉが流れることで生じる磁束Ｂ２の向きは、互いに同一の方向となる。
例えば、図２では、第１インダクタ１０及び第２インダクタ２０において、電流Ｉがそれぞれ時計周りに流れる場合を示している。この場合、第１インダクタ１０のスパイラルの中心部に生じる磁束Ｂ１の向きと、第２インダクタ２０のスパイラルの中心部に生じる磁束Ｂ２の向きは、それぞれＺ軸の負方向となる。
また、図３Ａ及び図３Ｂでは、第１インダクタ１０及び第２インダクタ２０において、電流Ｉがそれぞれ反時計周りに流れる場合を示している。この場合、第１インダクタ１０のスパイラルの中心部に生じる磁束Ｂ１の向きと、第２インダクタ２０のスパイラルの中心部に生じる磁束Ｂ２の向きは、それぞれＺ軸の正方向となる。
図４に示すように、インダクタ素子１００において、第１半導体チップ１は、半導体基板１１と、半導体基板１１のおもて面１１ａ（図４では、上面）側に設けられた絶縁膜１２と、絶縁膜１２上に設けられた第１インダクタ１０と、絶縁膜１２上に設けられて第１インダクタ１０を覆う絶縁膜１３と、第１インダクタ１０と電気的かつ物理的に接続し、第１半導体チップ１のおもて面１ａに露出する接続部１４とを有する。接続部１４の側面は絶縁膜１３で覆われている。半導体基板１１は、単結晶のシリコン基板である。絶縁膜１２、１３は、シリコン酸化膜である。第１インダクタ１０及び接続部１４は、シングルダマシン法又はデュアルダマシン法で形成されてもよい。
第２半導体チップ２は、半導体基板２１と、半導体基板２１のおもて面２１ａ（図４では、下面）側に設けられた絶縁膜２２と、絶縁膜２２上に設けられた第２インダクタ２０と、絶縁膜２２上に設けられて第２インダクタ２０を覆う絶縁膜２３と、第２インダクタ２０と電気的かつ物理的に接続し、第２半導体チップ２のおもて面２ａ（図４では、下面）に露出する接続部２４とを有する。接続部２４の側面は絶縁膜２３で覆われている。半導体基板２１は、単結晶のシリコン基板である。絶縁膜２２、２３は、シリコン酸化膜である。第２インダクタ２０及び接続部２４は、シングルダマシン法又はデュアルダマシン法で形成されてもよい。
図３Ａから図４に示したように、第１インダクタ１０及び第２インダクタ２０は、Ｚ軸方向で互いに対向している。また、第１インダクタ１０及び第２インダクタ２０は接続部ＣＴを介して電気的に接続されている。また、第１インダクタ１０及び第２インダクタ２０において、電流Ｉが流れる方向は互いに同一方向となっている。これにより、電磁誘導で生じる磁束Ｂ１、Ｂ２の向きは互いに同一方向となり、第１インダクタ１０及び第２インダクタ２０は磁界結合される。
図４に示すように、第１インダクタ１０の導線部Ｐ１０の線幅Ｗ１と、第２インダクタ２０の導線部Ｐ２０の線幅Ｗ２は、互いに同じ長さとなっている（Ｗ１＝Ｗ２）。また、隣り合う一方の導線部Ｐ１０と他方の導線部Ｐ１０との間の距離Ｓ１と、隣り合う一方の導線部Ｐ２０と他方の導線部Ｐ２０との間の距離Ｓ２も、互いに同じ長さとなっている（Ｓ１＝Ｓ２）。導線部Ｐ１０と導線部Ｐ２０は、Ｌ／Ｓ（Ｌｉｎｅ＆Ｓｐａｃｅ）が揃っているため、互いに対向させることが容易である。導線部Ｐ１０と導線部Ｐ２０とが互いに対向するようにインダクタ素子１００を設計することが容易となっている。
図５及び図６は、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。図５は、第１半導体チップ１と第２半導体チップ２とが接合される前の状態を示している。図６、第１半導体チップ１と第２半導体チップ２とが接合された後の状態を示している。
図５及び図６に示すように、実施形態１に係る半導体装置２００は、第１半導体チップ１と、第２半導体チップ２とを備える。半導体装置２００において、第１半導体チップ１は、トランジスタＴｒ１、配線層１５、ダミー電極１６を有する。例えば、トランジスタＴｒ１は、半導体基板１１のおもて面１１ａ（図５及び図６では、上面）側に設けられている。絶縁膜１２は複数の層で構成されており、各層の間に配線層１５が配置されている。
絶縁膜１３は複数の層で構成されている。接続部１４も、複数の導電層１４１、１４２、１４３、１４４で構成されている。導電層１４１、１４２、１４３、１４４は、互いに電気的かつ物理的に接続されている。絶縁膜１３を構成する各層の間に導電層１４１、１４２、１４３が配置されている。接続部１４の最上層である導電層１４４は、第１半導体チップ１のおもて面１ａから露出している。
ダミー電極１６は、第１半導体チップ１のおもて面１ａから露出している。ダミー電極１６は、電気的にどことも接続していない浮遊電極である。または、ダミー電極１６は、図示しない配線を介して接地電位に固定されていてもよい。導電層１４４とダミー電極１６は、同一の材料で構成されており、同一の層に設けられている。導電層１４４とダミー電極１６は、同一の工程で同時に形成されてもよい。
同様に、半導体装置２００において、第２半導体チップ２は、トランジスタＴｒ２、配線層２５、ダミー電極２６を有する。例えば、トランジスタＴｒ２は、半導体基板２１のおもて面（図５及び図６では、下面）２１ａ側に設けられている。絶縁膜２２は複数の層で構成されており、各層の間に配線層２５が配置されている。
絶縁膜２３は複数の層で構成されている。接続部２４も、複数の導電層２４１、２４２、２４３、２４４で構成されている。導電層２４１、２４２、２４３、２４４は、互いに電気的かつ機械的に接続されている。絶縁膜１３を構成する各層の間に導電層２４１、２４２、２４３が配置されている。接続部２４の最上層である導電層２４４は、第１半導体チップ１のおもて面１ａから露出している。
ダミー電極２６は、第１半導体チップ１のおもて面１ａから露出している。ダミー電極２６は、電気的にどことも接続していない浮遊電極である。または、ダミー電極２６は、図示しない配線を介して接地電位に固定されていてもよい。導電層２４４とダミー電極２６は、同一の材料で構成されており、同一の層に設けられている。導電層２４４とダミー電極２６は、同一の工程で同時に形成される。
図６に示すように、半導体装置２００においても、第１半導体チップ１のおもて面１ａと第２半導体チップ２のおもて面２ａとが互いに接合されて、第１半導体チップ１と第２半導体チップ２とが一体化される。
例えば、貼り合わせ装置が、第１半導体チップ１のおもて面１ａと第２半導体チップ２のおもて面２ａとを互いに対向させる。そして、製造装置は、第１半導体チップ１と、第２半導体チップ２とを互いに密着させて、熱処理を施す。これにより、絶縁膜１３、２３は互いに密着した状態で接合され、接続部１４、２４も互いに密着した状態で接合される。接続部１４、２４は、互いに電気的かつ機械的に接合されて、接続部ＣＴを構成する。また、ダミー電極１６、２６も互いに密着した状態で接合される。接続部１４、２４の接合はＣｕ－Ｃｕ接合である。ダミー電極１６、２６の接合もＣｕ－Ｃｕ接合である。接続部１４、２４だけでなく、ダミー電極１６、２６もＣｕ－Ｃｕ接合されるため、ダミー電極１６、２６がない場合と比べて、第１半導体チップ１と第２半導体チップ２との接合強度の向上を図ることができる。
半導体装置２００は、例えば裏面照射型のＣＭＯＳ固体撮像装置である。この場合、第２半導体チップ２が画素チップであり、第１半導体チップ１がロジックチップであってもよい。第２半導体チップ２が有するトランジスタＴｒ２は、画素に含まれる画素トランジスタであってもよい。第１半導体チップ１が有するトランジスタＴｒ１は、制御回路に含まれるトランジスタであってもよい。第２半導体チップ２の裏面２ｂ側に、カラーフィルタやオンチップレンズが配置されていてもよい。
また、半導体装置２００は、固体撮像装置に限定されない。半導体装置２００は、例えば表示装置など、固体撮像装置以外の他の装置であってもよい。
図７は、本開示の実施形態１に係る接続部の構成例１を示す平面図である。図８は、本開示の実施形態１に係る接続部の構成例２を示す平面図である。図７及び図８は、図５に示した接続部１４を含む領域ＡＲ１を示している。図７及び図８に示すように、第１インダクタ１０と電気的に接続する接続部１４は複数あってもよい。同様に、第２インダクタ２０と電気的に接続する接続部２４も複数あってもよい。接続部１４、２４（すなわち、接続部ＣＴ）の数を増やしたり、その径を大きくしたりすることによって、第１インダクタ１０と第２インダクタ２０との接続抵抗を小さくすることができる。第１インダクタ１０と第２インダクタ２０との接続抵抗を小さくすることによって、インダクタ素子１００のＱ値（Ｑｕａｌｉｔｙ Ｆａｃｔｏｒ：品質係数）を高めることができる。
以上説明したように、本開示の実施形態１に係るインダクタ素子１００は、第１インダクタ１０を有する第１半導体チップ１と、第１半導体チップ１と対向して配置され、第２インダクタ２０を有する第２半導体チップ２と、第１半導体チップ１又は第２半導体チップ２の少なくとも一方に設けられ、第１インダクタと第２インダクタ２０とを電気的に接続する接続部ＣＴと、を備える。第１インダクタ１０と第２インダクタ２０とが互いに対向している。第１インダクタ１０において電流Ｉが流れる方向と、第２インダクタ２０において電流Ｉが流れる方向は、互いに同一の方向である。
これによれば、第１インダクタ１０に電流が流れることによって生じる磁束Ｂ１の向きと、第２インダクタ２０に電流Ｉが流れることによって生じる磁束Ｂ２の向きは、互いに同一の方向となる。これにより、第１半導体チップ１の第１インダクタ１０と第２半導体チップ２の第２インダクタ２０とが磁界結合された、スタック構造インダクタ５０がインダクタ素子１００内に形成される。スタック構造インダクタ５０は、非スタック構造のインダクタと比べて、Ｚ軸方向からの平面視による面積を低減することができる。また、第１インダクタ１０と第２インダクタ２０とが磁界結合されることによって、インダクタンスは増大する。これにより、インダクタ素子１００は、単位インダクタンス当たりの面積を低減することができるので、小型化が可能である。
例えば、第１インダクタ１０のインダクタンスＬ１と、第２インダクタ２０のインダクタンスＬ２と、スタック構造インダクタ５０のインダクタンスＬｔｏｔａｌとの間には、（ｉ）式が成り立つ。
Ｌｔｏｔａｌ＝Ｌ１＋Ｌ２＋２Ｍ…（ｉ）
２Ｍ：相互インダクタンス
２Ｍ：相互インダクタンス
スタック構造インダクタ５０において、第１インダクタ１０と第２インダクタ２０とが磁界結合されると、（ｉ）式の相互インダクタンスをＬ１＋Ｌ２の値に近づけることができる（２Ｍ≒Ｌ１＋Ｌ２）。これにより、インダクタ素子１００は、インダクタの占有面積を増やすことなく、インダクタンスを４倍に近づけることができる。これは、インダクタンスを減らすことなく、インダクタの占有面積を１／４倍近くまで小さくできることを意味する。したがって、インダクタ素子５０の小型化や、半導体装置２００の小型化が可能である。
また、接続部ＣＴは、第１半導体チップ１に設けられ、第１インダクタ１０に電気的に接続する第１接続部（例えば、接続部１４）と、第２半導体チップ２に設けられ、第２インダクタ２０に電気的に接続する第２接続部（例えば、接続部２４）と、を有する。接続部２４は第１半導体チップ１のおもて面１ａから露出している。接続部２４は第２半導体チップ２のおもて面２ａから露出している。おもて面１ａ、２ａが互いに対向している。接続部１４、２４が互いに接合されている。これによれば、ウェハプロセスの配線技術、又は、ウェハーレベルパッケージの再配線技術を用いて、接続部ＣＴを形成することができる。
また、接続部１４、２４は、互いに同一の金属元素（例えば、Ｃｕ）で構成される。
これによれば、接続部１４、２４間の接合をＣｕ－Ｃｕ接合とすることができるため、接続部１４、２４間の接合強度の向上を図ることができる。
これによれば、接続部１４、２４間の接合をＣｕ－Ｃｕ接合とすることができるため、接続部１４、２４間の接合強度の向上を図ることができる。
（変形例）
上記の実施形態１では、第１インダクタ１０及び第２インダクタ２０の平面形状が、正方形のスパイラル状であることを説明した。しかしながら、本開示の実施形態において、第１インダクタ１０及び第２インダクタ２０の平面形状はこれに限定されない。
上記の実施形態１では、第１インダクタ１０及び第２インダクタ２０の平面形状が、正方形のスパイラル状であることを説明した。しかしながら、本開示の実施形態において、第１インダクタ１０及び第２インダクタ２０の平面形状はこれに限定されない。
図９Ａは、本開示の実施形態１に係る第２インダクタの変形例１を示す平面図である。図９Ｂは、本開示の実施形態１に係る第１インダクタの変形例１を示す平面図である。図９Ａに示すように、第２インダクタ２０の平面形状は、八角形のスパイラル状であってもよい。図９Ｂに示すように、第１インダクタ１０の平面形状も、八角形のスパイラル状であってもよい。平面形状が互いに同一又はほぼ同一である第１インダクタ１０と第２インダクタ２０は、互いに対向することができ、電磁誘導で生じる磁束Ｂ１、Ｂ２の向きを互いに同一方向とすることができる。
図１０Ａは、本開示の実施形態１に係る第２インダクタの変形例２を示す平面図である。図１０Ｂは、本開示の実施形態１に係る第１インダクタの変形例２を示す平面図である。図１０Ａに示すように、第２インダクタ２０の平面形状は、六角形のスパイラル状であってもよい。図１０Ｂに示すように、第１インダクタ１０の平面形状も、六角形のスパイラル状であってもよい。平面形状が互いに同一又はほぼ同一である第１インダクタ１０と第２インダクタ２０は、互いに対向することができ、電磁誘導で生じる磁束Ｂ１、Ｂ２の向きを互いに同一方向とすることができる。
図１１Ａは、本開示の実施形態１に係る第２インダクタの変形例３を示す平面図である。図１１Ｂは、本開示の実施形態１に係る第１インダクタの変形例３を示す平面図である。図１１Ａに示すように、第２インダクタ２０の平面形状は、円形のスパイラル状であってもよい。図１１Ｂに示すように、第１インダクタ１０の平面形状も、円形のスパイラル状であってもよい。平面形状が互いに同一又はほぼ同一である第１インダクタ１０と第２インダクタ２０は、互いに対向することができ、電磁誘導で生じる磁束Ｂ１、Ｂ２の向きを互いに同一方向とすることができる。
また、本開示の実施形態において、第１インダクタ１０及び第２インダクタ２０の平面形状は、スパイラル状ではなく、ループ状であってもよい。
図１２Ａは、本開示の実施形態１に係る第２インダクタの変形例４を示す平面図である。図１２Ｂは、本開示の実施形態１に係る第１インダクタの変形例４を示す平面図である。図１２Ａに示すように、第２インダクタ２０の平面形状はアラビア数字の８の字状であり、第１ループＲ２１と第２ループＲ２２とが隣り合って配置された形状であってもよい。第２インダクタ２０は、第２金属層２０２のみで構成される導線部Ｐ２０Ａと、第１金属層２０１及び第２金属層２０２で構成される導線部Ｐ２０Ｂとを有する。導線部Ｐ２０Ａの一端に端部Ｐ２１が位置し、導線部Ｐ２０Ａの他端に端部Ｐ２３が位置する。導線部Ｐ２０Ｂの一端に端部Ｐ２２が位置し、導線部Ｐ２０Ｂの他端に端部Ｐ２４が位置する。導線部Ｐ２０Ａと導線部Ｐ２０Ｂは、２か所で交差している。導線部Ｐ２０Ｂにおいて、導線部Ｐ２０Ａと交差する部分が第１金属層２０１で構成されており、それ以外の部分は第２金属層２０２で構成されている。
図１２Ｂに示すように、第１インダクタ１０の平面形状もアラビア数字の８の字状であり、第１ループＲ１１と第２ループＲ１２とが隣り合って配置された形状であってもよい。第１インダクタ１０は、第１金属層１０１及び第２金属層１０２で構成される導線部Ｐ１０を有する。導線部Ｐ１０の一端に端部Ｐ１１が位置し、導線部Ｐ１０の他端に端部Ｐ１２が位置する。第１インダクタ１０の端部Ｐ１１は、接続部ＣＴを介して、第２インダクタの端部Ｐ２１に電気的に接続している。第１インダクタ１０の端部Ｐ１２が、接続部ＣＴを介して、第２インダクタの端部Ｐ２２に電気的に接続している。
図１３は、本開示の実施形態１に係るインダクタ素子の変形例４を示す断面図である。図１３は、図１２Ａ及び図１２Ｂに示す各図をＢ１－Ｂ２線で切断した断面に対応している。図１３に示すように、第１半導体チップ１の絶縁膜１３は、絶縁膜１２上に設けられて第１金属層１０１を覆う第１絶縁膜１３１と、第１絶縁膜１３１上に設けられて第２金属層１０２を覆う第２絶縁膜１３２とを有する。第１絶縁膜１３１には貫通孔Ｈ１３１が設けられている。第２金属層１０２は、貫通孔Ｈ１３１を通って第１金属層１０１と電気的に接続されている。図１３に示すように、導線部Ｐ１０が交差する領域において、第１金属層１０１と第２金属層１０２との間には、第１絶縁膜１３１が配置されている。これにより、導線部Ｐ１０が交差する領域において、上下の導線部Ｐ１０が短絡することが防止されている。
図１３に示すように、絶縁膜２３は、絶縁膜２２上（図１３では、下）に設けられて第１金属層２０１を覆う第１絶縁膜２３１と、第１絶縁膜２３１上（図１３では、下）に設けられて第２金属層２０２を覆う第２絶縁膜２３２とを有する。第１絶縁膜２３１には貫通孔Ｈ２３１が設けられている。第２金属層２０２は、貫通孔Ｈ２３１を通って第１金属層２０１と電気的に接続されている。図２３に示すように、導線部Ｐ２０Ａと導線部Ｐ２０Ｂとが交差する領域において、導線部Ｐ２０Ａを構成する第２金属層２０２と、導線部Ｐ２０Ｂを構成する第１金属層２０１との間には、第１絶縁膜２３１が配置されている。これにより、導線部Ｐ２０Ａと導線部Ｐ２０Ｂとが交差する領域において、導線部Ｐ２０Ａと導線部Ｐ２０Ｂとが短絡することが防止されている。
図１２Ａから図１３に示す態様では、例えば、第２インダクタ２０の端部Ｐ２３に正のバイアスが印加され、端部Ｐ２４に接地電位又は負のバイアスが印加される。これにより、第２インダクタ２０の端部Ｐ２３から導線部Ｐ２０Ａ、端部Ｐ２１、接続部ＣＴ を経由して、第１インダクタ１０の端部Ｐ１１へ電流Ｉが流れる。また、第１インダクタの端部Ｐ１１から導線部Ｐ１０、端部Ｐ１２、接続部ＣＴを経由して、第２インダクタの端部Ｐ２２に電流が流れる。第２インダクタ２０の端部Ｐ２２から導線部Ｐ２０Ｂを経由して、端部Ｐ２４へ電流が流れる。
図１２Ａから図１３に示す態様では、第１インダクタ１０の第１ループＲ１１と、第２インダクタ２０の第１ループＲ２１とが、Ｚ軸方向で互いに対向する。第１ループＲ１１及び第２ループＲ１２において、電流が流れる方向は互いに同一であり、時計周りの方向である。このため、電磁誘導によって第１ループＲ１１の中心部に生じる磁束Ｂ１１の向きと、電磁誘導によって第１ループＲ２１の中心部に生じる磁束Ｂ２１の向きは、互いに同一方向（Ｚ軸の負方向）となる。
同様に、図１２Ａから図１３に示す態様では、第１インダクタ１０の第２ループＲ１２と、第２インダクタ２０の第２ループＲ２２とが、Ｚ軸方向で互いに対向する。第２ループＲ１２、Ｒ２２において、電流が流れる方向は互いに同一であり、反時計周りの方向である。このため、電磁誘導によって第２ループＲ１２の中心部に生じる磁束Ｂ１２の向きと、電磁誘導によって第２ループＲ２２の中心部に生じる磁束Ｂ２２の向きは、互いに同一方向（Ｚ軸の正方向）となる。
図１４Ａは、本開示の実施形態１に係る第２インダクタの変形例５を示す平面図である。図１４Ｂは、本開示の実施形態１に係る第１インダクタの変形例５を示す平面図である。図１４Ａに示すように、第２インダクタ２０は差動インダクタであってもよい。図１４Ｂに示すように、第１インダクタ１０も差動インダクタであってもよい。差動インダクタは、導線部が左右対称の構造を有し、電気特性も対称性をもつ。第１インダクタ１０及び第２インダクタ２０が差動インダクタの場合であっても、第１インダクタ１０及び第２インダクタ２０の平面形状が互いに同一又はほぼ同一であれば、Ｚ軸方向で互いに対向することができる。これにより、電磁誘導で生じる磁束Ｂ１、Ｂ２の向きは互いに同一方向となる。
図１５は、本開示の実施形態１に係る第１インダクタの変形例６を示す平面図である。図１５に示すように、第１インダクタ１０にセンタータップ１０３が電気的に接続していてもよい。センタータップ１０３は引き出し用の配線である。センタータップ１０３の一端が、導線部Ｐ１０の電流経路における中間位置（中性点）Ｐ１０Ｃに電気的に接続している。これによれば、第１インダクタ１０は、端部Ｐ１１と中間位置Ｐ１０Ｃとの間と、中間位置Ｐ１０Ｃと端部Ｐ１２との間に、同じ特性のインダクタを２つ内蔵した形となる。このため、第１半導体チップ１に同じ特性のインダクタを２つ別々に配置する場合と比べて、第１半導体チップ１におけるインダクタの占有面積を小さくすることができる。
なお、第２インダクタ２０（図１参照）にもセンタータップが電気的に接続していてもよい。また、第１インダクタ１０に接続するセンタータップ１０３や、第２インダクタ２０に接続するセンタータップに、第１インダクタ１０及び第２インダクタ２０とは別に用意される第３インダクタの一端が接続してもよい。
図１６は、本開示の実施形態１に係る第１インダクタの変形例７を示す平面図である。図１６に示すように、第１インダクタ１０の平面形状は、４つのループ（第１ループＲ１１、第２ループＲ１２、第３ループＲ１３及び第４ループＲ１４）がクローバの葉状に隣り合って配置された形状であってもよい。第１インダクタ１０は、第１金属層１０１及び第２金属層１０２で構成される導線部Ｐ１０を有する。導線部Ｐ１０の一端に端部Ｐ１１が位置し、導線部Ｐ１０の他端に端部Ｐ１２が位置する。
また、第２インダクタ２０（図２参照）の平面形状も、第１インダクタ１０と同様に、４つのループがクローバの葉状に隣り合って配置された形状であってもよい。この場合、第１インダクタ１０の端部Ｐ１２は、接続部ＣＴ（図２参照）を介して、第２インダクタ２０の端部Ｐ２１（図２参照）に電気的に接続している。
図１６に示す態様では、第１インダクタ１０の第１ループＲ１１と、第２インダクタ２０の第１ループとが、Ｚ軸方向で互いに対向する。第１インダクタ１０の第１ループＲ１１と、第２インダクタ２０の第１ループとにおいて、電流が流れる方向は互いに同一であり、時計周りの方向である。このため、電磁誘導によって第１ループＲ１１の中心部に生じる磁束Ｂ１１の向きと、電磁誘導によって第２インダクタの第１ループの中心部に生じる磁束の向きは互いに同一方向（Ｚ軸の負方向）となる。
同様に、第１インダクタ１０の第２ループＲ１２と、第２インダクタ２０の第２ループとが、Ｚ軸方向で互いに対向する。第１インダクタ１０の第２ループＲ１２と、第２インダクタ２０の第２ループとにおいて、電流が流れる方向は互いに同一であり、反時計周りの方向である。このため、電磁誘導によって第２ループＲ１２の中心部に生じる磁束Ｂ１２の向きと、電磁誘導によって第２インダクタの第２ループの中心部に生じる磁束の向きは互いに同一方向（Ｚ軸の正方向）となる。
第１インダクタ１０の第３ループＲ１３と、第２インダクタ２０の第３ループとが、Ｚ軸方向で互いに対向する。第１インダクタ１０の第３ループＲ１３と、第２インダクタ２０の第３ループとにおいて、電流が流れる方向は互いに同一であり、時計周りの方向である。このため、電磁誘導によって第３ループＲ１３の中心部に生じる磁束Ｂ１３の向きと、電磁誘導によって第２インダクタの第３ループの中心部に生じる磁束の向きは互いに同一方向（Ｚ軸の負方向）となる。
第１インダクタ１０の第４ループＲ１４と、第２インダクタ２０の第４ループとが、Ｚ軸方向で互いに対向する。第１インダクタ１０の第４ループＲ１４と、第２インダクタ２０の第４ループとにおいて、電流が流れる方向は互いに同一であり、反時計周りの方向である。このため、電磁誘導によって第４ループＲ１４の中心部に生じる磁束Ｂ１４の向きと、電磁誘導によって第２インダクタの第４ループの中心部に生じる磁束の向きは互いに同一方向（Ｚ軸の正方向）となる。
（実施形態２）
上記の実施形態１では、第１半導体チップ１の第１インダクタ１０と第２半導体チップ２の第２インダクタ２０とが接続部ＣＴを介して直列に接続されることによって、２層巻きのスタック構造インダクタ５０が形成されることを説明した。しかしながら、本開示の実施形態において、スタック構造インダクタの巻数は２層に限定されず、３層以上であってもよい。
上記の実施形態１では、第１半導体チップ１の第１インダクタ１０と第２半導体チップ２の第２インダクタ２０とが接続部ＣＴを介して直列に接続されることによって、２層巻きのスタック構造インダクタ５０が形成されることを説明した。しかしながら、本開示の実施形態において、スタック構造インダクタの巻数は２層に限定されず、３層以上であってもよい。
図１７は、本開示の実施形態２に係るインダクタ素子の構成例を模式的に示す斜視図である。図１８及び図１９は、本開示の実施形態２に係るインダクタ素子の構成例を示す断面図である。図１８は、第１半導体チップ１Ａと第２半導体チップ２とが接合される前の状態を示している。図１９は、第１半導体チップ１Ａと第２半導体チップ２とが接合された後の状態を示している。
図１７に示すように、実施形態２に係るインダクタ素子１００Ａは、第１インダクタ１０と再配線層インダクタ１８とを有する第１半導体チップ１Ａと、第２インダクタ２０を有する第２半導体チップ２と、を備える。再配線層インダクタ１８は、第１半導体チップ１Ａの再配線層を利用して形成されており、例えば銅（Ｃｕ）等の金属で構成されている。再配線層インダクタ１８の平面形状は、第１インダクタ１０の平面形状と同一又はほぼ同一である。例えば、第１インダクタ１０の平面形状が正方形のスパイラル状である場合、再配線層インダクタ１８の平面形状も正方形のスパイラル状である。Ｚ軸方向において、第１インダクタ１０及び再配線層インダクタ１８と、第２インダクタ２０は互いに対向している。
図１８及び図１９に示すように、再配線層インダクタ１８は、第１インダクタ１０を覆う絶縁膜１３上に設けられている。また、第１半導体チップ１Ａは、絶縁膜１３上に設けられて再配線層インダクタ１８の側面を覆う絶縁層１７を備える。絶縁層１７は、例えばポリイミド等の樹脂で構成されている。再配線層インダクタ１８の上面は絶縁層１７から露出している。
インダクタ素子１００Ａは、第１半導体チップ１Ａのおもて面（図１８では、上面）１Ａａと第２半導体チップ２のおもて面（図１８では、下面）２ａとが互いに接合されることによって形成される。インダクタ素子１００Ａでは、第１半導体チップ１Ａの接続部１４が、再配線層インダクタ１８に接合されている。接続部１４と再配線層インダクタ１８との接合は、例えばＣｕ－Ｃｕ接合である。また、第２半導体チップ２の接続部２４が、再配線層インダクタ１８に接合されている。接続部２４と再配線層インダクタ１８との接合は、例えばＣｕ－Ｃｕ接合である。
インダクタ素子１００Ａでは、第１半導体チップ１の第１インダクタ１０及び再配線層インダクタ１８が接続部１４を介して直列に接続されている。また、第１半導体チップ１の再配線層インダクタ１８と第２半導体チップ２の第２インダクタ２０とが接続部２４を介して直列に接続されている。これにより、第１半導体チップ１内で積層された第１インダクタ１０及び再配線層インダクタ１８と、第２半導体チップの第２インダクタ２０とがスタックされた、３層巻きのスタック構造インダクタ５０Ａが構成されている。
３層巻きのスタック構造インダクタ５０Ａにおいて、第１インダクタ１０において電流Ｉが流れる方向と、再配線層インダクタ１８において電流Ｉが流れる方向と、第２インダクタ２０において電流Ｉが流れる方向は、互いに同一の方向となっている。
以上説明したように、実施形態２に係るインダクタ素子１００Ａによれば、第１半導体チップ１は、第１インダクタ１０と第２インダクタ２０との間に配置され、第１インダクタ１０及び第２インダクタ２０とそれぞれ対向する第４インダクタ（例えば、再配線層インダクタ１８）を有する。これにより、インダクタ素子１００Ａにおけるインダクタのスタック数ｎは３となる。また、電磁誘導によって再配線層インダクタ１８で生じる磁束の向きは、第１インダクタ１０の磁束の向き、及び、第２インダクタ２０の磁束の向きとそれぞれ同一の方向となる。このため、スタック構造インダクタ５０Ａのインダクタンスを、第１インダクタ１０のインダクタンスの９（＝３２）倍の値に近づけることができる。インダクタンスを減らすことなく、インダクタの占有面積を１／９倍近くまで小さくできるので、インダクタ素子１００Ａのさらなる小型化が可能である。
なお、実施形態２において、再配線層インダクタは、第１半導体チップ１０ではなく、第２半導体チップ２０に設けられていてもよい。また、再配線層インダクタは、第１半導体チップ１０と第２半導体チップ２０の両方に設けられていてもよい。このような態様でも、磁界結合するインダクタの数を増やすことができる。磁界結合するインダクタの数に応じてインダクタの占有面積を小さくでき、インダクタ素子のさらなる小型化が可能である。
（実施形態３）
上記の実施形態１では、第１インダクタを有する第１半導体チップと第２インダクタを有する第２半導体チップとが接合されてスタック構造インダクタが形成されることを説明した。しかしながら、本開示の実施形態において、スタックされる半導体チップの数は２つに限定されない。本開示の実施形態では、インダクタを有する３つ以上の半導体チップがスタックされて、３層巻き以上のスタック構造インダクタが形成されてもよい。また、インダクタ同士の接続は、Ｃｕ－Ｃｕ接合に限定されず、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ：Ｓｉ貫通電極）、バンプ電極、マイクロバンプ電極を介して行われてもよい。
上記の実施形態１では、第１インダクタを有する第１半導体チップと第２インダクタを有する第２半導体チップとが接合されてスタック構造インダクタが形成されることを説明した。しかしながら、本開示の実施形態において、スタックされる半導体チップの数は２つに限定されない。本開示の実施形態では、インダクタを有する３つ以上の半導体チップがスタックされて、３層巻き以上のスタック構造インダクタが形成されてもよい。また、インダクタ同士の接続は、Ｃｕ－Ｃｕ接合に限定されず、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ：Ｓｉ貫通電極）、バンプ電極、マイクロバンプ電極を介して行われてもよい。
図２０は、本開示の実施形態３に係るインダクタ素子の構成例を模式的に示す斜視図である。図２１及び図２２は、本開示の実施形態３に係るインダクタ素子の構成例を示す断面図である。図２１は、第１半導体チップ１、第２半導体チップ２及び第３半導体チップ３が接合される前の状態を示している。図２２は、第１半導体チップ１、第２半導体チップ２及び第３半導体チップ３が接合された後の状態を示している。
図２０に示すように、実施形態３に係るインダクタ素子１００Ｂは、第１インダクタ１０、を有する第１半導体チップ１と、第２インダクタ２０を有する第２半導体チップ２と、第３インダクタ３０を有する第３半導体チップ３と、を備える。
図２１及び図２２に示すように、第３半導体チップ３は、半導体基板３１と、半導体基板３１のおもて面３１ａ（図２１では、上面）側に設けられた絶縁膜３２と、絶縁膜３２上に設けられた第３インダクタ３０と、絶縁膜３２上に設けられて第３インダクタ３０の側面を覆う絶縁膜３３と、半導体基板３１と絶縁膜３２とを貫通して第３インダクタ３０に接続する貫通電極３４と、を有する。貫通電極３４は、第３インダクタ３０と電気的かつ物理的に接続している。第３インダクタ３０は、第３半導体チップ３のおもて面３ａに露出している。貫通電極３４は、第３半導体チップ３の裏面３ｂに露出している。半導体基板３１は、単結晶のシリコン基板である。絶縁膜３２、３３は、シリコン酸化膜である。
第３インダクタ３０は、例えば銅（Ｃｕ）等の金属で構成されている。第３インダクタ３０は、シングルダマシン法で形成されてもよい。第３インダクタ３０の平面形状は、第１インダクタ１０の平面形状と同一又はほぼ同一である。例えば、第１インダクタ１０の平面形状が正方形のスパイラル状である場合、第３インダクタ３０の平面形状も正方形のスパイラル状である。Ｚ軸方向において、第１インダクタ１０、第２インダクタ２０及び第３インダクタ３０は互いに対向している。
インダクタ素子１００Ｂは、第１半導体チップ１のおもて面（図２１では、上面）１ａと第３半導体チップ３の裏面３ｂ（図２１では、下面）とが互いに接続され、かつ、第３半導体チップのおもて面３ａ（図２１では、上面）と第２半導体チップ２のおもて面（図２１では、下面）とが互いに接続されることによって形成される。
インダクタ素子１００Ｂでは、第１半導体チップ１の接続部１４と第３半導体チップ３の貫通電極３４とが接合されて、接続部ＣＴを構成している。接続部１４と貫通電極３４との接合は、例えばＣｕ－Ｃｕ接合である。また、第２半導体チップ２の接続部２４が第３半導体チップ３の第３インダクタ３０に接合されている。接続部２４と第３インダクタ３０との接合は、例えばＣｕ－Ｃｕ接合である。
インダクタ素子１００Ｂでは、第１半導体チップ１の第１インダクタ１０と第３半導体チップ３の第３インダクタ３０とが接続部ＣＴを介して直列に接続されている。また、第３半導体チップ３の第３インダクタ３０と第２半導体チップ２の第２インダクタ２０とが接続部２４を介して直列に接続されている。これにより、第１インダクタ１０、第２インダクタ２０及び第３インダクタ３０がスタックされた、３層巻きのスタック構造インダクタ５０Ｂが構成されている。
３層巻きのスタック構造インダクタ５０Ｂにおいて、第１インダクタ１０において電流Ｉが流れる方向と、第３インダクタ３０において電流Ｉが流れる方向と、第２インダクタ２０において電流Ｉが流れる方向は、互いに同一の方向となっている。
実施形態３に係るインダクタ素子１００Ｂによれば、インダクタのスタック数ｎは３となる。また、電磁誘導によって第３インダクタ３０で生じる磁束の向きは、第１インダクタ１０の磁束の向き、及び、第２インダクタ２０の磁束の向きとそれぞれ同一の方向となる。このため、スタック構造インダクタ５０Ｂのインダクタンスを、第１インダクタ１０のインダクタンスの９（＝３２）倍に近づけることができる。インダクタンスを減らすことなく、インダクタの占有面積を１／９倍近くまで小さくできるので、インダクタ素子１００Ｂのさらなる小型化が可能である。
（実施形態４）
本開示の実施形態では、平面視で、インダクタを外側から囲む電極が配置されていてもよい。電極は、固定電位（例えば、接地電位）に接続されていてもよい。図２３Ａは、本開示の実施形態４に係る第２インダクタの構成例を示す平面図である。図２３Ｂは、本開示の実施形態４に係る第１インダクタの構成例を示す平面図である。図２３Ａに示すように、第２半導体チップ２は、平面視で、第２インダクタ２０を外側から囲む環状の第２電極２９を有する。第２電極２９は、第２インダクタ２０と同一の材料で構成されており、第２インダクタ２０と同一の層に設けられている。第２電極２９は、第２インダクタ２０と同一の工程で同時に形成される。第２電極２９は、第２インダクタ２０の周囲において、電磁的ノイズを遮断することができる。
本開示の実施形態では、平面視で、インダクタを外側から囲む電極が配置されていてもよい。電極は、固定電位（例えば、接地電位）に接続されていてもよい。図２３Ａは、本開示の実施形態４に係る第２インダクタの構成例を示す平面図である。図２３Ｂは、本開示の実施形態４に係る第１インダクタの構成例を示す平面図である。図２３Ａに示すように、第２半導体チップ２は、平面視で、第２インダクタ２０を外側から囲む環状の第２電極２９を有する。第２電極２９は、第２インダクタ２０と同一の材料で構成されており、第２インダクタ２０と同一の層に設けられている。第２電極２９は、第２インダクタ２０と同一の工程で同時に形成される。第２電極２９は、第２インダクタ２０の周囲において、電磁的ノイズを遮断することができる。
また、図２３Ｂに示すように、第１半導体チップ１は、平面視で、第１インダクタ１０を外側から囲む環状の第１電極１９を有する。第１電極１９は、第１インダクタ１０と同一の材料で構成されており、第１インダクタ１０と同一の層に設けられている。第１電極１９は、第１インダクタ１０と同一の工程で同時に形成される。
実施形態４によれば、環状の第２電極２９は、第２インダクタ２０と、第２インダクタ２０の外側との間で、電磁的なノイズを遮断することができる。環状の第１電極１９は、第１インダクタ１０と、第１インダクタ１０の外側との間で、電磁的ノイズを遮断することができる。
（その他の実施形態）
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、上記の実施形態１から３では、第１インダクタ１０、再配線層インダクタ１８、第２インダクタ２０及び第３インダクタ３０がそれぞれＣｕで構成されていることを説明した。しかしながら、本開示の実施形態において、第１インダクタ１０、再配線層インダクタ１８、第２インダクタ２０及び第３インダクタ３０を構成する材料は、Ｃｕに限定されない。第１インダクタ１０、再配線層インダクタ１８、第２インダクタ２０及び第３インダクタ３０を構成する材料は、Ｃｕと他の元素とを含むＣｕ合金でもよいし、アルミニウム（Ａｌ）又はＡｌ合金であってもよい。
また、実施形態２では、第１インダクタ１０、再配線層インダクタ１８、第２インダクタ２０が直列に接続されることを説明した。また、実施形態３では、第１インダクタ１０、第２インダクタ２０及び第３インダクタ３０が直列に接続されることを説明した。しかしながら、本開示の実施形態において、３つ以上のインダクタの接続は直列に限定されない。
図２４は、本開示のその他の実施形態に係る第１インダクタ１０、第２インダクタ２０及び第３インダクタ３０の接続例を示す図である。図２４に示すように、３つの第１インダクタ１０、第２インダクタ２０及び第３インダクタ３０（または、第１インダクタ１０、再配線層インダクタ１８、第２インダクタ２０）は、スター結線されていてもよい。このような場合でも、３つの第１インダクタ１０、第２インダクタ２０及び第３インダクタ３０を互いに対向するように配置することで、３つの第１インダクタ１０、第２インダクタ２０及び第３インダクタ３０を電気的に結合し、かつ磁界結合することが可能である。
このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
なお、本開示は以下のような構成も取ることができる。
（１）第１インダクタを有する第１半導体チップと、
前記第１半導体チップと対向して配置され、第２インダクタを有する第２半導体チップと、
前記第１半導体チップ又は前記第２半導体チップの少なくとも一方に設けられ、前記第１インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、
前記第１インダクタと前記第２インダクタとが互いに対向し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向は、互いに同一の方向である、インダクタ素子。
（２）前記第１インダクタに電流が流れることによって生じる磁束の向きと、前記第２インダクタに電流が流れることによって生じる磁束の向きは、互いに同一の方向である、前記（１）に記載のインダクタ素子。
（３）前記第１インダクタの線幅と前記第２インダクタの線幅は、互いに同一の長さである、前記（１）又は（２）に記載のインダクタ素子。
（４）前記接続部は、前記第１半導体チップに設けられ、前記第１インダクタに電気的に接続する第１接続部と、
前記第２半導体チップに設けられ、前記第２インダクタに電気的に接続する第２接続部と、を有し、
前記第１接続部は前記第１半導体チップの第１面から露出し、
前記第２接続部は前記第２半導体チップの第２面から露出し、 前記第１面と前記第２面とが互いに対向し、
前記第１接続部と前記第２接続部とが互いに接合される、前記（１）から（３）のいずれか１項に記載のインダクタ素子。
（５）前記第１接続部と前記第２接続部は、互いに同一の金属元素で構成される、前記（４）に記載のインダクタ素子。
（６）前記第１半導体チップと前記第２半導体チップとの間に配置される第３半導体チップ、をさらに備え、
前記第３半導体チップは、
前記第１インダクタ及び前記第２インダクタとそれぞれ対向する第３インダクタを有し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向と、前記第３インダクタにおいて電流が流れる方向は、互いに同一の方向である、前記（１）から（５）のいずれか１項に記載のインダクタ素子。
（７）前記第３インダクタに電流が流れることによって生じる磁束の向きは、
前記第１インダクタに電流が流れることによって生じる磁束の向き、及び、前記第２インダクタに電流が流れることによって生じる磁束の向きとそれぞれ同一の方向である、前記（６）に記載のインダクタ素子。
（８）前記第１半導体チップ及び前記第２半導体チップの少なくとも一方は、
前記第１インダクタと前記第２インダクタとの間に配置され、前記第１インダクタ及び前記第２インダクタとそれぞれ対向する第４インダクタ、をさらに有し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向と、前記第４インダクタにおいて電流が流れる方向は、互いに同一の方向である、請求項１から７のいずれか１項に記載のインダクタ素子。
（９）前記第１半導体チップは、
前記第１インダクタと同じ層に設けられ、前記第１インダクタを外側から囲む第１電極を有し、
前記第２半導体チップは、
前記第２インダクタと同じ層に設けられ、前記第２インダクタを外側から囲む第２電極を有し、
前記第１電極及び前記第２電極はそれぞれ固定電位に接続される、（１）から（８）のいずれか１項に記載のインダクタ素子。
（１０）第１インダクタ及び第１半導体素子を有する第１半導体チップと、
前記第１半導体チップと対向して配置され、第２インダクタ及び第２半導体素子を有する第２半導体チップと、
前記第１半導体チップ又は前記第２半導体チップの少なくとも一方に設けられ、前記第１インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、
前記第１インダクタと前記第２インダクタとが互いに対向し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向は、互いに同一の方向である、半導体装置。
（１）第１インダクタを有する第１半導体チップと、
前記第１半導体チップと対向して配置され、第２インダクタを有する第２半導体チップと、
前記第１半導体チップ又は前記第２半導体チップの少なくとも一方に設けられ、前記第１インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、
前記第１インダクタと前記第２インダクタとが互いに対向し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向は、互いに同一の方向である、インダクタ素子。
（２）前記第１インダクタに電流が流れることによって生じる磁束の向きと、前記第２インダクタに電流が流れることによって生じる磁束の向きは、互いに同一の方向である、前記（１）に記載のインダクタ素子。
（３）前記第１インダクタの線幅と前記第２インダクタの線幅は、互いに同一の長さである、前記（１）又は（２）に記載のインダクタ素子。
（４）前記接続部は、前記第１半導体チップに設けられ、前記第１インダクタに電気的に接続する第１接続部と、
前記第２半導体チップに設けられ、前記第２インダクタに電気的に接続する第２接続部と、を有し、
前記第１接続部は前記第１半導体チップの第１面から露出し、
前記第２接続部は前記第２半導体チップの第２面から露出し、 前記第１面と前記第２面とが互いに対向し、
前記第１接続部と前記第２接続部とが互いに接合される、前記（１）から（３）のいずれか１項に記載のインダクタ素子。
（５）前記第１接続部と前記第２接続部は、互いに同一の金属元素で構成される、前記（４）に記載のインダクタ素子。
（６）前記第１半導体チップと前記第２半導体チップとの間に配置される第３半導体チップ、をさらに備え、
前記第３半導体チップは、
前記第１インダクタ及び前記第２インダクタとそれぞれ対向する第３インダクタを有し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向と、前記第３インダクタにおいて電流が流れる方向は、互いに同一の方向である、前記（１）から（５）のいずれか１項に記載のインダクタ素子。
（７）前記第３インダクタに電流が流れることによって生じる磁束の向きは、
前記第１インダクタに電流が流れることによって生じる磁束の向き、及び、前記第２インダクタに電流が流れることによって生じる磁束の向きとそれぞれ同一の方向である、前記（６）に記載のインダクタ素子。
（８）前記第１半導体チップ及び前記第２半導体チップの少なくとも一方は、
前記第１インダクタと前記第２インダクタとの間に配置され、前記第１インダクタ及び前記第２インダクタとそれぞれ対向する第４インダクタ、をさらに有し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向と、前記第４インダクタにおいて電流が流れる方向は、互いに同一の方向である、請求項１から７のいずれか１項に記載のインダクタ素子。
（９）前記第１半導体チップは、
前記第１インダクタと同じ層に設けられ、前記第１インダクタを外側から囲む第１電極を有し、
前記第２半導体チップは、
前記第２インダクタと同じ層に設けられ、前記第２インダクタを外側から囲む第２電極を有し、
前記第１電極及び前記第２電極はそれぞれ固定電位に接続される、（１）から（８）のいずれか１項に記載のインダクタ素子。
（１０）第１インダクタ及び第１半導体素子を有する第１半導体チップと、
前記第１半導体チップと対向して配置され、第２インダクタ及び第２半導体素子を有する第２半導体チップと、
前記第１半導体チップ又は前記第２半導体チップの少なくとも一方に設けられ、前記第１インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、
前記第１インダクタと前記第２インダクタとが互いに対向し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向は、互いに同一の方向である、半導体装置。
１ 第１半導体チップ
２ 第２半導体チップ
３ 第３半導体チップ
１０ 第１インダクタ
１１、２１ 半導体基板
１２、１３、２２、２３、３２、３３ 絶縁膜
１４、２４ 接続部
１５、２５ 配線層
１６、２６ ダミー電極１７ 絶縁層
１８ 再配線層インダクタ
１９ 第１電極
２０ 第２インダクタ
２９ 第２電極
３０ 第３インダクタ
３１ 半導体基板
３４ 貫通電極
５０、５０Ａ、５０Ｂ スタック構造インダクタ
１００、１００Ａ、１００Ｂ インダクタ素子
１０１、２０１ 第１金属層
１０２、２０２ 第２金属層
１０３ センタータップ
１３１、２３１ 第１絶縁膜
１３２、２３２ 第２絶縁膜
１４１、１４２、１４３、１４４、２４１、２４２、２４３、］２４４ 導電層
２００ 半導体装置
ＡＲ１ 領域
Ｂ１、Ｂ２、Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４、Ｂ２１、Ｂ２２ 磁束
ＣＴ 接続部
Ｈ１３１、Ｈ２３１ 貫通孔
Ｐ１０ 導線部
Ｐ１０Ｃ 中間位置（中性点）
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４ 端部
Ｐ２０、Ｐ２０Ａ、Ｐ２０Ｂ 導線部
Ｒ１１、Ｒ２１ 第１ループ
Ｒ１２、Ｒ２２ 第２ループ
Ｒ１３ 第３ループ
Ｒ１４ 第４ループ
Ｓ１、Ｓ２ 距離
Ｔｒ１、Ｔｒ２ トランジスタ
Ｗ１、Ｗ２ 線幅
２ 第２半導体チップ
３ 第３半導体チップ
１０ 第１インダクタ
１１、２１ 半導体基板
１２、１３、２２、２３、３２、３３ 絶縁膜
１４、２４ 接続部
１５、２５ 配線層
１６、２６ ダミー電極１７ 絶縁層
１８ 再配線層インダクタ
１９ 第１電極
２０ 第２インダクタ
２９ 第２電極
３０ 第３インダクタ
３１ 半導体基板
３４ 貫通電極
５０、５０Ａ、５０Ｂ スタック構造インダクタ
１００、１００Ａ、１００Ｂ インダクタ素子
１０１、２０１ 第１金属層
１０２、２０２ 第２金属層
１０３ センタータップ
１３１、２３１ 第１絶縁膜
１３２、２３２ 第２絶縁膜
１４１、１４２、１４３、１４４、２４１、２４２、２４３、］２４４ 導電層
２００ 半導体装置
ＡＲ１ 領域
Ｂ１、Ｂ２、Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４、Ｂ２１、Ｂ２２ 磁束
ＣＴ 接続部
Ｈ１３１、Ｈ２３１ 貫通孔
Ｐ１０ 導線部
Ｐ１０Ｃ 中間位置（中性点）
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４ 端部
Ｐ２０、Ｐ２０Ａ、Ｐ２０Ｂ 導線部
Ｒ１１、Ｒ２１ 第１ループ
Ｒ１２、Ｒ２２ 第２ループ
Ｒ１３ 第３ループ
Ｒ１４ 第４ループ
Ｓ１、Ｓ２ 距離
Ｔｒ１、Ｔｒ２ トランジスタ
Ｗ１、Ｗ２ 線幅
Claims (8)
- 第１インダクタと、前記第１インダクタを覆う第１絶縁膜とを有する第１半導体チップと、
前記第１半導体チップと対向して配置され、第２インダクタと、前記第２インダクタを覆う第２絶縁膜とを有する第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に配置され、前記第１インダクタ及び前記第２インダクタとそれぞれ対向する第３インダクタと、前記第３インダクタの側面を覆う第３絶縁膜とを有する第３半導体チップと、
前記第１インダクタと前記第３インダクタとを電気的に接続するとともに、前記第３インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、
前記第１インダクタ、前記第２インダクタ及び前記第３インダクタは互いに対向し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向と、前記第３インダクタにおいて電流が流れる方向は、互いに同一の方向であり、
前記第１インダクタに電流が流れることによって生じる磁束の向きと、前記第２インダクタに電流が流れることによって生じる磁束の向きと、前記第３インダクタに電流が流れることによって生じる磁束の向きは、互いに同一の方向であり、
前記第３半導体チップは、前記第１半導体チップと前記第３インダクタとの間に位置する半導体基板をさらに有し、
前記接続部は、
前記第１半導体チップに設けられ、前記第１インダクタに電気的に接続する第１接続部と、
前記第２半導体チップに設けられ、前記第２インダクタに電気的に接続する第２接続部と、
前記半導体基板を貫通して前記第３インダクタに接続する貫通電極と、を有し、
前記第１接続部は前記第１絶縁膜の第１面から露出し、前記第１接続部の側面は前記第１絶縁膜で覆われており、
前記第２接続部は前記第２絶縁膜の第２面から露出し、前記第２接続部の側面は前記第２絶縁膜で覆われており、
前記貫通電極は、前記半導体基板のうち前記第１半導体チップと対向する面から露出しており、
前記第１絶縁膜の前記第１面と前記半導体基板とが互いに対向して接合され、前記第１接続部と前記貫通電極とが互いに対向して接合され、
前記第２絶縁膜の前記第２面と前記第３絶縁膜とが互いに対向して接合され、前記第２接続部と前記第３インダクタとが互いに対向して接合される、
インダクタ素子。 - 前記第１インダクタの線幅と前記第２インダクタの線幅は、互いに同一の長さである、請求項１に記載のインダクタ素子。
- 前記第１接続部と前記第２接続部は、互いに同一の金属元素で構成される、
請求項１又は２に記載のインダクタ素子。 - 前記第１半導体チップは、
前記第１インダクタと同じ層に設けられ、前記第１インダクタを外側から囲む第１電極を有し、
前記第２半導体チップは、
前記第２インダクタと同じ層に設けられ、前記第２インダクタを外側から囲む第２電極を有し、
前記第１電極及び前記第２電極はそれぞれ固定電位に接続される、
請求項１から３のいずれか１項に記載のインダクタ素子。 - 前記第１インダクタは、前記第１インダクタの電流経路における中間位置に接続する第１引き出し用配線を有する、請求項１から４のいずれか１項に記載のインダクタ素子。
- 前記第２インダクタは、前記第２インダクタの電流経路における中間位置に接続する第２引き出し用配線を有する、請求項１から５のいずれか１項に記載のインダクタ素子。
- 第１インダクタ及び第１半導体素子と、前記第１インダクタ及び前記第１半導体素子を覆う第１絶縁膜とを有する第１半導体チップと、
前記第１半導体チップと対向して配置され、第２インダクタ及び第２半導体素子と、前記第２インダクタ及び前記第２半導体素子を覆う第２絶縁膜とを有する第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に配置され、前記第１インダクタ及び前記第２インダクタとそれぞれ対向する第３インダクタと、前記第３インダクタの側面を覆う第３絶縁膜とを有する第３半導体チップと、
前記第１インダクタと前記第３インダクタとを電気的に接続するとともに、前記第３インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、
前記第１インダクタ、前記第２インダクタ及び前記第３インダクタは互いに対向し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向と、前記第３インダクタにおいて電流が流れる方向は、互いに同一の方向であり、
前記第１インダクタに電流が流れることによって生じる磁束の向きと、前記第２インダクタに電流が流れることによって生じる磁束の向きと、前記第３インダクタに電流が流れることによって生じる磁束の向きは、互いに同一の方向であり、
前記第３半導体チップは、前記第１半導体チップと前記第３インダクタとの間に位置する半導体基板をさらに有し、
前記接続部は、
前記第１半導体チップに設けられ、前記第１インダクタに電気的に接続する第１接続部と、
前記第２半導体チップに設けられ、前記第２インダクタに電気的に接続する第２接続部と、
前記半導体基板を貫通して前記第３インダクタに接続する貫通電極と、を有し、
前記第１接続部は前記第１絶縁膜の第１面から露出し、前記第１接続部の側面は前記第１絶縁膜で覆われており、
前記第２接続部は前記第２絶縁膜の第２面から露出し、前記第２接続部の側面は前記第２絶縁膜で覆われており、
前記貫通電極は、前記半導体基板のうち前記第１半導体チップと対向する面から露出しており、
前記第１絶縁膜の前記第１面と前記半導体基板とが互いに対向して接合され、前記第１接続部と前記貫通電極とが互いに対向して接合され、
前記第２絶縁膜の前記第２面と前記第３絶縁膜とが互いに対向して接合され、前記第２接続部と前記第３インダクタとが互いに対向して接合される、
半導体装置。 - 第１インダクタ及び第１半導体素子と、前記第１インダクタ及び前記第１半導体素子を覆う第１絶縁膜とを有するロジックチップと、
前記ロジックチップと対向して配置され、第２インダクタ及び第２半導体素子と、前記第２インダクタ及び前記第２半導体素子を覆う第２絶縁膜とを有する画素チップと、
前記ロジックチップと前記画素チップとの間に配置され、前記第１インダクタ及び前記第２インダクタとそれぞれ対向する第３インダクタと、前記第３インダクタの側面を覆う第３絶縁膜とを有する第３半導体チップと、
前記第１インダクタと前記第３インダクタとを電気的に接続するとともに、前記第３インダクタと前記第２インダクタとを電気的に接続する接続部と、を備え、
前記第１インダクタ、前記第２インダクタ及び前記第３インダクタは互いに対向し、
前記第１インダクタにおいて電流が流れる方向と、前記第２インダクタにおいて電流が流れる方向と、前記第３インダクタにおいて電流が流れる方向は、互いに同一の方向であり、
前記第１インダクタに電流が流れることによって生じる磁束の向きと、前記第２インダクタに電流が流れることによって生じる磁束の向きと、前記第３インダクタに電流が流れることによって生じる磁束の向きは、互いに同一の方向であり、
前記第３半導体チップは、前記ロジックチップと前記第３インダクタとの間に位置する半導体基板をさらに有し、
前記接続部は、
前記ロジックチップに設けられ、前記第１インダクタに電気的に接続する第１接続部と、
前記画素チップに設けられ、前記第２インダクタに電気的に接続する第２接続部と、
前記半導体基板を貫通して前記第３インダクタに接続する貫通電極と、を有し、
前記第１接続部は前記第１絶縁膜の第１面から露出し、前記第１接続部の側面は前記第１絶縁膜で覆われており、
前記第２接続部は前記第２絶縁膜の第２面から露出し、前記第２接続部の側面は前記第２絶縁膜で覆われており、
前記貫通電極は、前記半導体基板のうち前記ロジックチップと対向する面から露出しており、
前記第１絶縁膜の前記第１面と前記半導体基板とが互いに対向して接合され、前記第１接続部と前記貫通電極とが互いに対向して接合され、
前記第２絶縁膜の前記第２面と前記第３絶縁膜とが互いに対向して接合され、前記第２接続部と前記第３インダクタとが互いに対向して接合される、
撮像装置。
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