TW201826488A - 電子封裝件及其基板結構 - Google Patents

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Abstract

一種基板結構，係包括有第一絕緣層、埋設於該第一絕緣層中且包含有第一電感線路之第一線路層、以及埋設於該第一絕緣層中且包含有第二電感線路之第二線路層，以令該第一電感線路與第二電感線路相互堆疊接觸以提升電感之Q值。

Description

電子封裝件及其基板結構
本發明係有關一種基板結構，尤指一種具有被動線路之基板結構。
因應電子產品持續朝輕、薄、短、小的趨勢發展，為此所搭配之晶片的尺寸勢必隨之縮小，同時亦需利用封裝技術將被動元件(如電感、電容、電阻)之位置從晶片中移至封裝基板中，其中，該被動元件中係以電感所占的面積較大，因此，在封裝基板上實現製作電感元件將成為主要發展之趨勢。
電感在電路的應用上相當廣泛，尤其是在射頻(RF)應用中，其被廣泛的用來作為電路阻抗的匹配器與偏壓的電源的濾波器與高頻訊號截止器。當交流電通過電感時，電流的變化會感應生成磁場，暫時存在於電感中，而磁場的變化則依據法拉第定律生成電動勢，在電路中影響電流的變化，也就是電流的相位因此改變。
電感的品質指標(簡稱為Q值)係指該電感儲存磁能與本身損耗能量的比率，Q值愈高的電感，其電特性愈佳， 其中，Q值與電感本身之電損耗有關，故若能有效降低電能損耗，則電感的品質特性愈好。然而，電感的電損耗與其寄生電阻值有關，即電阻值愈小，則損耗愈少，Q值則愈高。詳細地，電阻值之關係式係為R=ρ d/A，其中，R為電阻值、ρ為電阻常數、d為線圈長度、A為線圈截面積，故電感的繞線圈係為電能損耗之主要因素。
傳統晶片尺寸構裝(Chip Scale Package，簡稱CSP)是利用多層重佈線路層(RDL)的基礎達成線路扇內(Fan-in)或扇出(Fan-out)的設計，電感即是利用重佈線路層之繞線所構成。如第1A圖所示，一封裝基板1之線路結構10係包含複數介電層11,12與一設於該介電層12中之線路層13，其中，該線路層13具有複數導電跡線130與一圈電感131。
若產品需較大的電感Q值，在另一介電層11不形成另一圈電感的狀況下，將只能於該介電層12中增加該電感131之圈數，以達到增加電感Q值之目的。
惟，增加該電感131之圈數將使該電感131的佔用該介電層12之面積變大，如第1B圖所示之兩圈電感132，因而造成同一線路層13之佈線空間變小(即該介電層12中可供設置導電跡線130之面積變小)。
再者，由於是利用線路層13之製程製作該電感131,132之線圈，故該線圈之厚度t約為5至18μm，並於該線圈之端點形成連接上、下層線路之導電柱，但此種線路形式之電感131,132之電能損耗較高，致使Q值較低。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種基板結構，係包括：第一絕緣層；第一線路層，係埋設於該第一絕緣層中且包含有第一電感線路；以及第二線路層，係埋設於該第一絕緣層中且包含有第二電感線路，其中，該第二電感線路係堆疊於該第一電感線路上，以令該第一與第二電感線路構成電感。
前述之基板結構中，該第一絕緣層係具有相對之第一表面與第二表面，且該第一線路層自該第一表面嵌埋於該第一絕緣層中，而該第二線路層自該第二表面嵌埋於該第一絕緣層中。例如，該第一線路層之端部表面係齊平該第一絕緣層之第一表面，且該第二線路層之端部表面係齊平該第一絕緣層之第二表面；或者，該第一線路層之端部係外露於該第一絕緣層之第一表面，且該第二線路層之端部係外露於該第一絕緣層之第二表面。
前述之基板結構中，該第一與第二電感線路係為螺旋線圈狀。
前述之基板結構中，該第一線路層復包含有電性連接該第一電感線路之第一導電跡線。
前述之基板結構中，該第二線路層復包含有電性連接該第二電感線路之第二導電跡線。
前述之基板結構中，該基板結構復包括至少一增層線 路部，係設於該第一絕緣層上且電性連接該第一線路層及/或第二線路層。
前述之基板結構中，復包括絕緣保護層，係形成於該第一絕緣層之第一表面，以外露出該第一線路層之部分表面。
前述之基板結構中，復包括絕緣保護層，係形成於該第一絕緣層之第二表面上，以外露出該第二線路層之部分表面。
前述之基板結構中，該第一電感線路之寬度與第二電感線路之寬度係相同或不相同。
本發明復提供一種電子封裝件，係包括：如前述之基板結構之其中一者；至少一電子元件，係設於該第一絕緣層上且電性連接該第一線路層及/或第二線路層；以及一封裝層，係包覆該電子元件。
由上可知，本發明之電子封裝件及其基板結構，主要藉由堆疊接觸該第一與第二電感線路，以增加該電感之厚度，進而提高該電感之Q值，故相較於習知封裝基板，本發明之基板結構於該第一絕緣層中無需增加電感之線圈數，即可提升電感之Q值，且不會影響該第一絕緣層中之導電跡線之佈線空間。
1‧‧‧封裝基板
10‧‧‧線路結構
11,12‧‧‧介電層
13‧‧‧線路層
130‧‧‧導電跡線
131,132‧‧‧電感
2,3‧‧‧電子封裝件
2a,3a‧‧‧基板結構
2b‧‧‧電感
20‧‧‧承載件
21‧‧‧第一線路層
210‧‧‧第一電感線路
211‧‧‧第一導電跡線
22‧‧‧第二線路層
220‧‧‧第二電感線路
221‧‧‧第二導電跡線
23‧‧‧第一絕緣層
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧絕緣保護層
240‧‧‧置晶孔
241‧‧‧植球孔
25,35‧‧‧電子元件
250‧‧‧黏著層
26‧‧‧銲線
27‧‧‧封裝層
28‧‧‧導電元件
3b‧‧‧增層線路部
31‧‧‧第三線路層
32‧‧‧第四線路層
320‧‧‧導電柱
33‧‧‧第二絕緣層
350‧‧‧導電凸塊
A‧‧‧佈設區域
P‧‧‧投影區域
t,h‧‧‧厚度
w1,w2‧‧‧寬度
第1A及1B圖係為習知封裝基板之局部剖面示意圖；第2A至2D圖係為本發明之基板結構之第一實施例之製法的剖面示意圖； 第2E圖係為本發明之電子封裝件之第一實施例的剖面示意圖；第2F圖係為本發明之電子封裝件之第一實施例的局部上視示意圖；第3A至3D圖係為本發明之基板結構之第二實施例之製法的剖面示意圖；第3E圖係為本發明之電子封裝件之第二實施例的剖面示意圖；第3F圖係為本發明之電子封裝件之第二實施例的局部上視示意圖；以及第4圖係為本發明之基板結構之電感之立體示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對 關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2D圖係為本發明之基板結構2a之第一實施例之製法的剖面示意圖。
如第2A圖所示，形成一第一線路層21於一承載件20上，再形成一第二線路層22於該第一線路層21上。
於本實施例中，該第一線路層21係為銅材並具有至少一第一電感線路210與電性連接該第一電感線路210之第一導電跡線211，且該第二線路層22係為銅材並具有至少一堆疊接觸該第一電感線路210之第二電感線路220與電性連接該第二電感線路220之第二導電跡線221，該第二導電跡線221包含如銅柱之導電柱。
再者，該第一電感線路210與第二電感線路220係構成一所需之電感2b，且其形狀可依需求設計，如第4圖所示之螺旋線圈狀。
又，該第一電感線路210之寬度w1與第二電感線路220之寬度w2係相同，如第4圖所示，但於其它實施例中，該第一電感線路210之寬度與第二電感線路220之寬度可不相同。
應可理解地，該第一電感線路210與該第一導電跡線211係可使用相同材質，但該第一線路層21於圖式中係以不同剖面線繪示該第一電感線路210與該第一導電跡線211，以區隔兩者。同理地，該第二電感線路220與該第二導電跡線221係可使用相同材質，但以不同剖面線繪示以 區隔兩者。
如第2B圖所示，形成一具有第一表面23a與第二表面23b之第一絕緣層23於該承載件20上，以令該第一絕緣層23包覆該第一線路層21與該第二線路層22，且令該第一絕緣層23之第一表面23a結合該承載件20。
於本實施例中，形成該第一絕緣層23之材質係為環氧樹脂(epoxy)、封裝化合物(molding compound)或如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)等之介電材。
如第2C圖所示，移除該第一絕緣層23之第二表面23b之部分材質，以令該第二線路層22之端部外露於該第一絕緣層23之第二表面23b。
於本實施例中，係藉由整平製程，以例如研磨、切除、蝕刻或其他方式移除該第一絕緣層23之第二表面23b之部分材質，使該第二線路層22之端部表面齊平該第一絕緣層23之第二表面23b。另外，亦可選擇於該第一絕緣層23之第二表面23b形成開口以外露出該第二線路層22之端部。
如第2D圖所示，移除該承載件20，以外露該第一線路層21與該第一絕緣層23之第一表面23a，且該第一線路層21之端部表面齊平該第一絕緣層23之第一表面23a。
於本實施例中，該第一絕緣層23之第一表面23a與第二表面23b上可再分別形成一如防銲層(solder mask)之絕緣保護層24，且於該絕緣保護層24上分別定義出置晶孔240及植球孔241，以外露出該第一線路層21及第二線路層22之部分表面。
因此，本發明之電感2b係藉由堆疊接觸該第一電感線路210與第二電感線路220以增加該電感2b之厚度而增加線圈截面積A，亦即，該電感2b係於該第一電感線路210(其厚度t約等於習知線圈之厚度t)上增加該第二電感線路220(其厚度h約等於該第二導電跡線221(如導電柱)之厚度)，且該第二電感線路220之厚度h約為50至160μm(較佳為60至100μm)，故本發明之基板結構2a可有效降低電阻值，以減少損耗而提升該電感2b之Q值。
簡言之，本發明之基板結構2a係藉由增加該電感2b之厚度(t+h)，以提高該電感2b之Q值，亦即相同圈數下，本發明之電感2b之Q值大於習知電感131之Q值，且不會影響該第一絕緣層23中之第一導電跡線211與第二導電跡線221之佈線空間。
第2E及2F圖係為本發明之電子封裝件2之第一實施例的示意圖。於本實施例中，係接續第2D圖之製程進行封裝製程。
如第2E及2F圖所示，將至少一電子元件25藉由黏著層250設於該第一絕緣層23之第一表面23a上，且藉由複數銲線26電性連接該電子元件25與該第一線路層21(或該置晶孔240中)之第一電感線路210及第一導電跡線211。接著，形成一封裝層27於該第一絕緣層23之第一表面23a上，以包覆該電子元件25與該些銲線26，且形成複數如銲球之導電元件28於該第二線路層22(或該植球孔241中)之第二導電跡線221上。
於本實施例中，該電子元件25係為封裝件、主動元件、被動元件或其三者組合等，其中，該封裝件係例如晶片級封裝(Chip Scale Package，簡稱CSP)，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。
再者，於其它實施例中，該電子元件25亦可利用覆晶(flip chip)方式設置於該第一線路層21上並電性連接於該第一線路層21；或者，該電子元件25可直接接觸該第一線路層21。因此，有關該電子元件25電性連接該第一線路層21之方式並無特別限制。
又，該電感2b係位於該電子元件25之投影區域P之外。
第3A至3D圖係為本發明之基板結構3a之第二實施例之製法的剖面示意圖。本實施例與第一實施例之差異在於增加增層線路部3b的佈設，其它結構大致相同，故以下僅詳細說明相異處，而不再贅述相同處，特此述明。
如第3A圖所示，形成一第三線路層31於一承載件20上，再形成一第四線路層32於該第三線路層31上。
於本實施例中，該第四線路層32係包含複數電性連接該第三線路層31之導電柱320。
如第3B圖所示，形成一第二絕緣層33於該承載件20上，且令該第四線路層32之端部外露於該第二絕緣層33。
於本實施例中，該第三線路層31、第四線路層32與第二絕緣層33係構成增層線路部3b，且有關該第三線路層31、第四線路層32與第二絕緣層33之製程可參考第2A 至2C圖所示之製程(但不包含電感線路之製作)。應可理解地，該增層線路部3b之線路層數量可依需求設計，並不限於上述之兩層線路層(即第三線路層31與第四線路層32)。
再者，形成該第二絕緣層33之材質係為係為環氧樹脂(epoxy)、封裝化合物(molding compound)或如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)等之介電材。
如第3C圖所示，形成該第一線路層21於該第二絕緣層33上，再形成該第二線路層22於該第一線路層21上。接著，形成該第一絕緣層23於該第二絕緣層33上，令該第一絕緣層23之第一表面23a結合該第二絕緣層33，且令該第二線路層22之端部外露於該第一絕緣層23之第二表面23b。
於本實施例中，該第一線路層21之第一電感線路210與第一導電跡線211復電性連接該第四線路層32。
再者，該第一絕緣層23之材質與該第二絕緣層33之材質可相同或不相同。
如第3D圖所示，移除該承載件20，以外露該第三線路層31與該第二絕緣層33，而獲得本發明之基板結構3a。
應可理解地，該增層線路部3b亦可依需求形成於該第一絕緣層23之第二表面23b上，例如，接續第2C圖之製程製作該增層線路部3b。
第3E及3F圖係為本發明之電子封裝件3之第二實施例的示意圖。於本實施例中，係接續第3D圖之製程進行封裝製程。
如第3E及3F圖所示，將至少一電子元件35利用覆晶(flip chip)方式藉由複數導電凸塊350設於該第三線路層31上並電性連接該第三線路層31，再形成一封裝層27於該第三絕緣層33上，以包覆該電子元件35與該些導電凸塊350，且形成複數如銲球之導電元件28於該第二線路層22之第二導電跡線221上。
於本實施例中，該電子元件35係為封裝件、主動元件、被動元件或其三者組合等，其中，該封裝件係例如晶片級封裝(Chip Scale Package，簡稱CSP)，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。
再者，應可理解地，於其它實施例中，該電子元件35亦可藉由複數銲線(圖略)以打線方式電性連接該第三線路層31；或者，該電子元件35可直接接觸該第三線路層31。因此，有關該電子元件35電性連接該第三線路層31之方式並無特別限制。
又，該電感2b之佈設區域A係位於該電子元件35之投影區域P之外，故該電感2b與該電子元件35之間可藉由該第三線路層31與該導電柱320電性連接。
本發明提供一種基板結構2a,3a係包括：一第一絕緣層23、一第一線路層21以及一第二線路層22。
所述之第一絕緣層23係具有相對之第一表面23a與第二表面23b。
所述之第一線路層21係自該第一表面23a埋設於該第一絕緣層23中且具有第一電感線路210。
所述之第二線路層22係自該第二表面23b埋設於該第一絕緣層23中且具有堆疊接觸該第一電感線路210之第二電感線路220，以令該第一與第二電感線路210,220構成電感2b。
於一實施例中，該第一線路層21之端部表面係齊平該第一絕緣層23之第一表面23a，且該第二線路層22之端部表面係齊平該第一絕緣層23之第二表面23b。
於一實施例中，該第一線路層21之端部係外露於該第一絕緣層23之第一表面23a，且該第二線路層22之端部係外露於該第一絕緣層23之第二表面23b。
於一實施例中，該電感2b係為螺旋線圈狀。
於一實施例中，該第一線路層21復包含有電性連接該第一電感線路210之第一導電跡線211。
於一實施例中，該第二線路層22復包含有電性連接該第二電感線路220之第二導電跡線221。
於一實施例中，該基板結構3a復包括至少一增層線路部3b，係設於該第一絕緣層23上且電性連接該第一線路層21及/或第二線路層22。
本發明復提供一種電子封裝件2,3，係包括：如前述之基板結構2a,3a之其中一者、至少一設於該第一絕緣層23上且電性連接該第一線路層21及/或第二線路層22之電子元件25,35、以及一包覆該電子元件25,35之封裝層27。
綜上所述，本發明之電子封裝件及其基板結構，係藉由堆疊接觸該第一與第二電感線路以增加該電感之厚度， 進而提高該電感之Q值，使本發明之基板結構於單一絕緣層(第一絕緣層)中無需增加該電感之線圈數，即可提升電感之Q值，且不會影響該第一絕緣層中之導電跡線之佈線空間。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (14)

  1. 一種基板結構，係包括：第一絕緣層；第一線路層，係埋設於該第一絕緣層中並包含有第一電感線路；以及第二線路層，係埋設於該第一絕緣層中並包含有堆疊於該第一電感線路上之第二電感線路。
  2. 如申請專利範圍第1項所述之基板結構，其中，該第一絕緣層係具有相對之第一表面與第二表面，且該第一線路層自該第一表面嵌埋於該第一絕緣層中，該第二線路層自該第二表面嵌埋於該第一絕緣層中。
  3. 如申請專利範圍第2項所述之基板結構，其中，該第一線路層之端部表面係齊平該第一絕緣層之第一表面。
  4. 如申請專利範圍第2項所述之基板結構，其中，該第二線路層之端部表面係齊平該第一絕緣層之第二表面。
  5. 如申請專利範圍第2項所述之基板結構，其中，該第一線路層之端部係外露於該第一絕緣層之第一表面。
  6. 如申請專利範圍第2項所述之基板結構，其中，該第二線路層之端部係外露於該第一絕緣層之第二表面。
  7. 如申請專利範圍第1項所述之基板結構，其中，該第一電感線路及第二電感線路係為螺旋線圈狀。
  8. 如申請專利範圍第1項所述之基板結構，其中，該第一線路層復包含有電性連接該第一電感線路之第一導電跡線。
  9. 如申請專利範圍第1項所述之基板結構，其中，該第二線路層復包含有電性連接該第二電感線路之第二導電跡線。
  10. 如申請專利範圍第1項所述之基板結構，復包括至少一增層線路部，係設於該第一絕緣層上且電性連接該第一線路層及/或第二線路層。
  11. 如申請專利範圍第1項所述之基板結構，復包括絕緣保護層，係形成於該第一絕緣層上，以外露出該第一線路層之部分表面。
  12. 如申請專利範圍第1項所述之基板結構，復包括絕緣保護層，係形成於該第一絕緣層上，以外露出該第二線路層之部分表面。
  13. 如申請專利範圍第1項所述之基板結構，其中，該第一電感線路之寬度與第二電感線路之寬度係相同或不相同。
  14. 一種電子封裝件，係包括：如申請專利範圍第1至13項之其中一者所述之基板結構；至少一電子元件，係設於該第一絕緣層上且電性連接該第一線路層及/或第二線路層；以及一封裝層，係包覆該電子元件。
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