TWI843566B - 電感模組及其製法 - Google Patents
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Abstract
一種電感模組，係於承載結構上形成第一線圈與環繞於該第一線圈外周之第二線圈，以產生磁通量，其中該第一線圈係包含一結合該承載結構之第一導電層、及複數設於該承載結構上且連接該第一導電層之第一導線，該第二線圈係包含一結合該承載結構之第二導電層、複數嵌埋於該承載結構中且連接該第二導電層之導電柱、及複數設於該承載結構上且連接該導電柱之第二導線，且該第一導電層與該第二導電層係間隔配置於該承戴結構中之不同層間。
Description
本發明係有關一種被動模組，尤指一種可提高電感值之電感模組及其製法。
一般半導體應用裝置，例如通訊或高頻半導體裝置中，常需要將電阻器、電感器、電容器及振盪器(oscillator)等多數射頻(radio frequency)被動元件電性連接至所封裝之半導體晶片，俾使該半導體晶片具有特定之電流特性或發出訊號。
以球柵陣列(Ball Grid Array，簡稱BGA)半導體裝置為例，多數被動元件雖安置於基板表面，然為了避免該等被動元件阻礙半導體晶片與多數銲墊間之電性連結及配置，傳統上多將該等被動元件安置於基板角端位置或半導體晶片接置區域以外之基板額外佈局面積上。
然而，限定被動元件之位置將限制基板線路佈局(Routability)之靈活性；同時此舉需考量銲墊位置會導致該等被動元件佈設數量受到侷限，不利半導體裝置高度集積化之發展趨勢；甚者，被動元件佈設數量隨著半導體封裝件高性能之要求而相對地遽增，如採習知方法該基板表面必須同時容納多數半導體
晶片以及較多被動元件而造成封裝基板面積加大，迫使封裝件體積增大，不符合半導體封裝件輕薄短小之發展潮流。
基於上述問題，業界遂將多數被動元件製作成集總元件(如晶片型電感)整合至半導體晶片與銲墊區域間之基板區域上。如圖1所示之半導體封裝件1，其於一具有線路層100之封裝基板10上設置一半導體晶片11及線圈型電感12，且該半導體晶片11藉由複數銲線110電性連接該線路層100之銲墊101。
惟，習知半導體封裝件1中，該線圈型電感12僅設在該封裝基板10上，因而該線圈型電感12所產生之電感模擬值有限，致使該線圈型電感12之電感值過小而難以符合需求。
再者，該線圈型電感12佔用該封裝基板10之表面積過多，致使該半導體封裝件1難以縮減體積，不符合微小化之需求。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電感模組，係包括：承載結構；第一線圈，係包含一結合該承載結構之第一導電層、及複數設於該承載結構上且連接該第一導電層之第一導線；第二線圈，係環繞於該第一線圈外周並包含一結合該承載結構之第二導電層、複數嵌埋於該承載結構中且連接該第二導電層之導電柱、及複數設於該承載結構上且連接該導電柱之第二導線，其中，該第一導電層與該第二導電層係間隔配置於不同層間；以及包覆層，係形成於該承載結構上以包覆該第一與第二導線。
本發明復提供一種電感模組之製法，係包括：提供一承載結構，其具有第一導電層、第二導電層及複數連接該第二導電層之導電柱，其中，該第一導電層與該第二導電層係間隔配置於不同層間；形成複數第一導線於該承載結構上，使該第一導線連接該第一導電層，以形成第一線圈；形成複數第二導線於該承載結構上，使該第二導線連接該導電柱，以形成環繞於該第一線圈外周之第二線圈；以及形成包覆層於該承載結構上，以令該包覆層包覆該第一與第二導線。
前述之電感模組及其製法中，該第一導電層係包含複數間隔排列之第一線體，使該第一導線之相對兩線端係分別連接該複數第一線體之相鄰兩者之不同端部。進一步，該承載結構中於對應該第一導電層之相對兩邊緣之處係分別配置一間隔該第一線體之轉接線與接點。例如，該第一導電層之其中一邊緣處，該第一導線之相對兩線端係分別連接該接點與該第一線體，並於該第一導電層之另一邊緣處，該第一導線之相對兩線端係分別連接該第一線體與該轉接線。或者，該第二導電層之其中一邊緣處，該第二導線之相對兩線端係分別連接該轉接線與該第二導電層上之導電柱，並於該第二導電層之另一邊緣處，該第二導線之相對兩線端係分別連接該第二導電層上之導電柱與該接點。
前述之電感模組及其製法中，該第二導電層係包含複數間隔排列之第二線體，使該第二導線之相對兩線端係分別連接該複數第二線體之相鄰兩者之不同端部。
前述之電感模組及其製法中，該第一導線係為打線製程用之銲線。
前述之電感模組及其製法中，該第二導線係為打線製程用之銲線。
前述之電感模組及其製法中，該包覆層係包含磁性材質。
前述之電感模組及其製法中，該承載結構復具有第三導電層及複數連接該第三導電層之另一導電柱，且該第三導電層與該第二導電層係間隔配置於不同層間，使該第二導電層位於該第一與第三導電層之間，並形成第三導線於該承載結構上，使該第三導線連接該另一導電柱，以形成環繞於該第二線圈外周之第三線圈。
由上可知，本發明之電感模組及其製法中，主要藉由該第二線圈環繞於該第一線圈外周，以形成立體式線圈型電感，使該第一線圈與第二線圈之間產生磁通量，故相較於習知技術，本發明之電感模組可有效增加磁通量，進而增加電感量，使本發明之電感模組之電感值可大幅提高。
再者，該第一導線與第二導線僅以其銲線端點接觸該承載結構之表面，使該第一線圈與第二線圈佔用該承載結構之表面積不多，故相較於習知技術，本發明之電感模組或相關應用之電子封裝件可依需求縮減體積，因而有利於符合微小化之需求。
1:半導體封裝件
10:封裝基板
100:線路層
101:銲墊
11:半導體晶片
110:銲線
12:線圈型電感
2,3:電感模組
2a:第一線圈
2b:第二線圈
20,30:承載結構
20a,30a:第一側
20b,30b:第二側
200:介電體
201,202,203,304,305:介電層
21:第一導電層
211:第一線體
211a,211b:端部
22:第二導電層
221:第二線體
221a,221b:端部
23,33:導電柱
230:轉接線
230a,230b:端部
231:第一接點
232:第二接點
24:第一導線
24a,24b:線端
25:第二導線
25a,25b:線端
26:包覆層
3a:第三線圈
31:第三導電層
311:第三線體
311a,311b:端部
32:第三導線
32a,32b:線端
333:第三接點
圖1係為習知半導體封裝件之剖面示意圖。
圖2A至圖2D係為本發明之電感模組之製法之剖視示意圖。
圖2A-1係為圖2A之立體示意圖。
圖2B-1至圖2B-3係為圖2B之製作過程之立體示意圖。
圖2C-1至圖2C-2係為圖2C之製作過程之立體示意圖。
圖2C-3係為圖2C-2之另一視角之立體示意圖。
圖2D-1及圖2D-2係為圖2D之不同視角之立體示意圖。
圖3A係為本發明之電感模組之另一實施例之剖視示意圖。
圖3B係為圖3A之立體示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「第三」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2D係為本發明之電感模組2之製法的剖面示意圖。
如圖2A所示，提供一承載結構20，其具有第一導電層21、第二導電層22及複數電性連接該第二導電層22之導電柱23。
於本實施例中，該承載結構20係為封裝基板，如無核心層(coreless)形式或具有核心層形式，其包含一具有複數介電層201,202,203之介電體200及至少一形成於該些介電層201,202,203上之線路層(圖略)，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)，且該介電層201,202,203係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它介電材。例如，該第一導電層21、第二導電層22及導電柱23可配合該線路層一同製作於各該介電層201,202,203上，使該第一
導電層21與該第二導電層22係分別間隔配置於不同之介電層201,203上，且該導電柱23係連通多層介電層201,202。
再者，該承載結構20係具有相對之第一側20a與第二側20b，其中，該第一導電層21係嵌埋於該第一側20a之介電層201中並外露於該承載結構20之第一側20a，且使該第二導電層22嵌埋於遠離該第一側20a之介電層203中，而該導電柱23則連通至該第一側20a之介電層201並外露於該承載結構20之第一側20a。例如，該第二導電層22嵌埋於該第二側20b之介電層203中並外露於該承載結構20之第二側20b。應可理解地，該第二導電層22只需位於遠離該第一側20a之介電層203中且未接觸該第一導電層21即可，而不限於上述。
又，該第一導電層21係包含複數間隔排列之第一線體211，如圖2A-1所示之四條，且該第二導電層22係包含複數間隔排列之第二線體221，如圖2A-1所示之四條，並於該第一側20a之介電層201中之第一導電層21之相對兩邊緣分別配置一平行間隔該第一線體211之轉接線230與複數接點(如第一接點231及第二接點232)，以令該複數接點(如第一接點231及第二接點232)分別位於該第一線體211之相對兩端部211a,211b，且該轉接線230與該複數接點(如第一接點231及第二接點232)均外露於該承載結構20之第一側20a。
另外，該導電柱23係接觸該第二導電層22而未接觸連接該第一導電層21，如圖2A-1所示。例如，該第二線體221之相對兩端部221a,221b均配置有該導電柱23，如圖2A-1所示之八根導電柱23。
如圖2B所示，形成複數第一導線24於該承載結構20之第一側20a上，並令該複數第一導線24電性連接該第一導電層21，使該第一導電層21與該第一導線24形成第一線圈2a。
於本實施例中，各該複數第一導線24係為打線製程用之弧狀銲線，如金線或銅線，以對應連接各該第一線體211，如圖2B-3所示之五條第一導
線24或第一線圈2a具有五圈環體。例如，該第一導線24之相對兩線端24a,24b係分別連接相鄰兩第一線體211之不同端部211a,211b(如圖2B-2所示)，且於該第一導電層21之其中一邊緣處，如圖2B-1所示，該第一導線24之相對兩線端24a,24b係分別連接該第一接點231與該第一線體211之端部211b，並於該第一導電層21之另一邊緣處，如圖2B-3所示，該第一導線24之相對兩線端24a,24b係分別連接該第一線體211之端部211a與該轉接線230之其中一端部230b。
應可理解地，該第一導線24係以斜向方式進行打線作業，使該第一導線24之垂直投影不會平行該第一線體211。
如圖2C所示，形成複數第二導線25於該承載結構20之第一側20a上，以令該複數第二導線25電性連接該導電柱23，使該第二導電層22、導電柱23與該第二導線25形成一環繞於該第一線圈2a外周之第二線圈2b。
於本實施例中，該複數第二導線25係為打線製程用之弧狀銲線，如金線或銅線，以對應連接各該第二線體221上之導電柱23，如圖2C-2及圖2C-3所示之五條第二導線25或第二線圈2b具有五圈環體。例如，該第二導線25之相對兩線端25a,25b係分別連接相鄰兩第二線體221之不同端部221a,221b上之導電柱23(如圖2C-2所示)，且於該第二導電層22之其中一邊緣處，如圖2C-1所示，該第二導線25之相對兩線端25a,25b係分別連接該轉接線230之另一端部230a與該第二線體221之端部221b上之導電柱23，並於該第二導電層22之另一邊緣處，如圖2C-2及圖2C-3所示，該第二導線25之相對兩線端25a,25b係分別連接該第二線體221之端部221a上之導電柱23與該第二接點232。
應可理解地，該第二導線25係以斜向方式進行打線作業，使該第二導線25之垂直投影不會平行該第二線體221，且該第二導線25之傾斜方向與該第一導線24之傾斜方向不同。
再者，該第二線圈2b係環繞該第一線圈2a，故該第一線圈2a可視為內線圈，且該第二線圈2b可視為外線圈。
如圖2D所示，形成一包覆層26於該承載結構20之第一側20a上，以包覆該第一導線24與第二導線25。
於本實施例中，形成該包覆層26之材質係如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或鑄模化合物(molding compound)。例如，該包覆層26之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該承載結構20之第一側20a上。
再者，該包覆層26係包含磁性材質，如磁粉，以提高導磁率(permeability)。例如，將鐵素體(ferrite)研磨成粉狀，再混合至環氧樹脂中並進行攪拌，以製成該包覆層26。
又，該承載結構20之第一側20a上可依需求配置至少一電性連接該線路層與第一導電層21(及/或第二導電層22)之電子元件(圖略)，以形成一電子封裝件，並可於該承載結構20之第二側20b上設置複數電性連接該線路層之導電元件(圖略)，如銲球，以供該電子封裝件藉由該些導電元件接置一如電路板之電子裝置(圖略)。例如，該電子元件可為半導體晶片，其可依需求以覆晶方式、打線方式或嵌埋方式電性連接該承載結構20之線路層。
因此，本發明之製法中，主要藉由於該承載結構20上形成複數相互環繞之線圈結構(第二線圈2b環繞於該第一線圈2a外周)以形成立體式線圈型電感，使該第一線圈2a作為中空核心狀(或空芯)之導磁件，令該導磁件與第二線圈2b產生磁通量，故相較於習知技術，本發明之電感模組2能有效增加磁通量，進而增加電感量，使本發明之電感模組2之電感值可大幅提高。
再者，本發明藉由該包覆層26添加高導磁率之材料，以提升該第一導線24與第二導線25所產生之磁通量，故有利於提高電感值。
又，本發明之第一導線24與第二導線25僅以其導線端點接觸該承載結構20之第一側20a之表面，使該第一線圈2a與第二線圈2b佔用該承載結構20之第一側20a之表面積不多，故相較於習知技術，本發明之電感模組2或相關應用之電子封裝件能依需求縮減體積，因而有利於符合微小化之需求。
另外，可依需求增設外部線圈之數量以增加磁通量，如圖3A及圖3B所示之第三線圈3a，其環繞於該第二線圈2b之外周，使該第二線圈2b視為中間線圈，而該第三線圈3a視為外線圈。
所述之第三線圈3a係包含一第三導電層31、複數第三導線32、及複數接觸該第三導電層31之導電柱33，其中，承載結構30係於其第二側30b處增設複數介電層304,305，使該第三導電層31嵌埋於最靠近該第二側30b之介電層305中，且導電柱33係連通多層介電層201,202,203,304，以令該第三導線32設於該承載結構30之第一側30a上而接觸該導電柱33。
於本實施例中，該第三導電層31係包含複數間隔排列之第三線體311，且各該第三線體311之相對兩端部31la,311b均配置有該導電柱33，並於該承載結構30之第一側30a之介電層201中形成一第三接點333，以令該第三接點333位於該第三導電層31之其中一邊緣處(如圖3B所示之右邊)對應該轉接線230之其中一端部230b之外。
再者，基於該第三導電層31之另一邊緣處(如圖3B所示之左邊)之第三線體311，其中一端部311b上之導電柱33係接觸連接該第二接點232，而另一端部311a上之導電柱33係接觸連接該第三導線32。
又，該複數第三導線32係為打線製程用之類弧線，如金線或銅線，以對應連接各該第三線體311上之導電柱33，如圖3B所示之五條第三導線32或第
三線圈3a具有五圈環體。例如，該第三導線32之相對兩線端32a,32b係分別連接相鄰兩第三線體311之不同端部311a,311b上之導電柱33(如圖3B所示)，且於該第三導電層31之其中一邊緣處(如圖3B所示之右邊)，該第三導線32之相對兩線端32a,32b係分別連接該該第三線體311之端部311a上之導電柱33與該第三接點333，並於該第三導電層31之另一邊緣處(如圖3B所示之左邊)，該第三導線32之相對兩線端32a,32b係分別連接相鄰兩第三線體311之不同端部311a,311b上之導電柱33。
應可理解地，該第三導線32係以斜向方式進行打線作業，使該第三導線32之垂直投影不會平行該第三線體311，且該第三導線32之傾斜方向與該第二導線25之傾斜方向不同。
因此，該第三線圈3a之繞線路徑係由該第二接點232依序經過導電柱33、第三線體311、導電柱33、第三導線32、導電柱33、第三線體311、導電柱33、第三導線32、導電柱33......、第三線體311、導電柱33、第三導線32至第三接點333。
本發明復提供一種電感模組2,3，係包括：一承載結構20,30、一第一線圈2a、一第二線圈2b、以及一包覆層26。
所述之第一線圈2a係包含一結合該承載結構20,30之第一導電層21、及複數設於該承載結構20,30上且連接該第一導電層21之第一導線24。
所述之第二線圈2b係環繞於該第一線圈2a外周並包含一結合該承載結構20,30之第二導電層22、複數嵌埋於該承載結構20,30中且連接該第二導電層22之導電柱23、及複數設於該承載結構20,30上且連接該導電柱23之第二導線25，其中，該第一導電層21與該第二導電層22係間隔配置於不同層間。
所述之包覆層26係形成於該承載結構20,30上以包覆該第一與第二導線24,25。
於一實施例中，該第一導電層21係包含複數間隔排列之第一線體211，使該第一導線24之相對兩線端24a,24b係分別連接該複數第一線體211之相鄰兩者之不同端部211a,211b。進一步，該承載結構20,30中於對應該第一導電層21之相對兩邊緣之處係分別配置一間隔該第一線體211之轉接線230與第一及第二接點231,232。
例如，該第一導電層21之其中一邊緣處，該第一導線24之相對兩線端24a,24b係分別連接該第一接點231與該第一線體211，並於該第一導電層21之另一邊緣處，該第一導線24之相對兩線端24a,24b係分別連接該第一線體211與該轉接線230。
或者，該第二導電層22之其中一邊緣處，該第二導線25之相對兩線端25a,25b係分別連接該轉接線230與該第二導電層22上之導電柱23，並於該第二導電層22之另一邊緣處，該第二導線25之相對兩線端25a,25b係分別連接該第二導電層22上之導電柱23與該第二接點232。
於一實施例中，該第二導電層22係包含複數間隔排列之第二線體221，使該第二導線25之相對兩線端25a,25b係分別連接該複數第二線體221之相鄰兩者之不同端部221a,221b。
於一實施例中，該第一導線24係為打線製程用之銲線。
於一實施例中，該第二導線25係為打線製程用之銲線。
於一實施例中，該包覆層26係包含磁性材質。
於一實施例中，所述之電感模組3復包括環繞於該第二線圈2b外周之第三線圈3a，其包含一結合該承載結構30之第三導電層31、複數嵌埋於該承載結構30中且連接該第三導電層31之另一導電柱33、及複數設於該承載結構30上且連接該另一導電柱33之第三導線32，其中，該第三導電層31與該第二導電層
22係間隔配置於不同層間，使該第二導電層22位於該第一與第三導電層21,31之間。
綜上所述，本發明之電子封裝件及其製法，係藉由該第二線圈環繞於該第一線圈外周，以形成立體式線圈型電感，使該第一線圈與第二線圈之間產生磁通量，故本發明之電感模組能有效增加磁通量，進而增加電感量，使本發明之電感模組之電感值可大幅提高。
再者，該第一導線與第二導線僅以其銲線端點接觸該承載結構之表面，使該第一線圈與第二線圈佔用該承載結構之表面積不多，故本發明之電感模組或相關應用之電子封裝件可依需求縮減體積，因而有利於符合微小化之需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電感模組
2a:第一線圈
2b:第二線圈
20:承載結構
20a:第一側
20b:第二側
200:介電體
201,202,203:介電層
21:第一導電層
22:第二導電層
23:導電柱
24:第一導線
25:第二導線
26:包覆層
Claims (20)
- 一種電感模組，係包括：承載結構；第一線圈，係包含一結合該承載結構之第一導電層、及複數設於該承載結構上且連接該第一導電層之第一導線；第二線圈，係環繞於該第一線圈外周並包含一結合該承載結構之第二導電層、複數嵌埋於該承載結構中且連接該第二導電層之導電柱、及複數設於該承載結構上且連接該導電柱之第二導線，其中，該第一導電層與該第二導電層係間隔配置於該承戴結構中之不同層間；以及包覆層，係形成於該承載結構上以包覆該第一導線與該第二導線。
- 如請求項1所述之電感模組，其中，該第一導電層係包含複數間隔排列之第一線體，且該第一導線之相對兩線端係分別連接該複數第一線體之相鄰兩者之不同端部。
- 如請求項2所述之電感模組，其中，該承載結構中於對應該第一導電層之相對兩邊緣之處係分別配置一間隔該第一線體之轉接線與接點。
- 如請求項3所述之電感模組，其中，於該第一導電層之其中一邊緣處，該第一導線之相對兩線端係分別連接該接點與該第一線體，並於該第一導電層之另一邊緣處，該第一導線之相對兩線端係分別連接該第一線體與該轉接線。
- 如請求項3所述之電感模組，其中，於該第二導電層之其中一邊緣處，該第二導線之相對兩線端係分別連接該轉接線與該第二導電層上之導 電柱，並於該第二導電層之另一邊緣處，該第二導線之相對兩線端係分別連接該第二導電層上之導電柱與該接點。
- 如請求項1所述之電感模組，其中，該第二導電層係包含複數間隔排列之第二線體，且該第二導線之相對兩線端係分別連接該複數第二線體之相鄰兩者之不同端部。
- 如請求項1所述之電感模組，其中，該第一導線係為打線製程用之銲線。
- 如請求項1所述之電感模組，其中，該第二導線係為打線製程用之銲線。
- 如請求項1所述之電感模組，其中，該包覆層係包含磁性材質。
- 如請求項1所述之電感模組，復包括環繞於該第二線圈外周之第三線圈，其包含一結合該承載結構之第三導電層、複數嵌埋於該承載結構中且連接該第三導電層之另一導電柱、及複數設於該承載結構上且連接該另一導電柱之第三導線，其中，該第三導電層與該第二導電層係間隔配置於該承載結構中不同層間，使該第二導電層位於該第一導電層與該第三導電層之間。
- 一種電感模組之製法，係包括：提供一承載結構，其具有第一導電層、第二導電層及複數連接該第二導電層之導電柱，其中，該第一導電層與該第二導電層係間隔配置於不同層間；形成複數第一導線於該承載結構上，使該第一導線連接該第一導電層，以形成第一線圈；形成複數第二導線於該承載結構上，使該第二導線連接該導電柱，以形成環繞於該第一線圈外周之第二線圈；以及形成包覆層於該承載結構上，以令該包覆層包覆該第一導線與該第二導線。
- 如請求項11所述之電感模組之製法，其中，該第一導電層係包含複數間隔排列之第一線體，且該第一導線之相對兩線端係分別連接該複數第一線體之相鄰兩者之不同端部。
- 如請求項12所述之電感模組之製法，其中，該承載結構中於對應該第一導電層之相對兩邊緣之處係分別配置一間隔該第一線體之轉接線與接點。
- 如請求項13所述之電感模組之製法，其中，於該第一導電層之其中一邊緣處，該第一導線之相對兩線端係分別連接該接點與該第一線體，並於該第一導電層之另一邊緣處，該第一導線之相對兩線端係分別連接該第一線體與該轉接線。
- 如請求項13所述之電感模組之製法，其中，於該第二導電層之其中一邊緣處，該第二導線之相對兩線端係分別連接該轉接線與該第二導電層上之導電柱，並於該第二導電層之另一邊緣處，該第二導線之相對兩線端係分別連接該第二導電層上之導電柱與該接點。
- 如請求項11所述之電感模組之製法，其中，該第二導電層係包含複數間隔排列之第二線體，且該第二導線之相對兩線端係分別連接該複數第二線體之相鄰兩者之不同端部。
- 如請求項11所述之電感模組之製法，其中，該第一導線係為打線製程用之銲線。
- 如請求項11所述之電感模組之製法，其中，該第二導線係為打線製程用之銲線。
- 如請求項11所述之電感模組之製法，其中，該包覆層係包含磁性材質。
- 如請求項11所述之電感模組之製法，其中，該承載結構復具有第三導電層及複數連接該第三導電層之另一導電柱，且該第三導電層與該第二導電層係間隔配置於不同層間，使該第二導電層位於該第一導電層與該第三導電層之間，並形成第三導線於該承載結構上，使該第三導線連接該另一導電柱，以形成環繞於該第二線圈外周之第三線圈。
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TWI843566B true TWI843566B (zh) | 2024-05-21 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202213652A (zh) | 2020-09-21 | 2022-04-01 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202213652A (zh) | 2020-09-21 | 2022-04-01 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
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