JP7442446B2 - ラミネート積層基板における埋め込み垂直インダクタ - Google Patents

ラミネート積層基板における埋め込み垂直インダクタ Download PDF

Info

Publication number
JP7442446B2
JP7442446B2 JP2020531599A JP2020531599A JP7442446B2 JP 7442446 B2 JP7442446 B2 JP 7442446B2 JP 2020531599 A JP2020531599 A JP 2020531599A JP 2020531599 A JP2020531599 A JP 2020531599A JP 7442446 B2 JP7442446 B2 JP 7442446B2
Authority
JP
Japan
Prior art keywords
laminate substrate
vertical
traces
vertical columns
inductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020531599A
Other languages
English (en)
Other versions
JP2021507508A5 (ja
JP2021507508A (ja
Inventor
ダニエル・デイク・キム
ボンフン・クー
ババク・ネジャティ
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2021507508A publication Critical patent/JP2021507508A/ja
Publication of JP2021507508A5 publication Critical patent/JP2021507508A5/ja
Application granted granted Critical
Publication of JP7442446B2 publication Critical patent/JP7442446B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H01F27/36—Electric or magnetic shields or screens
    • H01F27/363—Electric or magnetic shields or screens made of electrically conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H01F2017/002—Details of via holes for interconnecting the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/008—Electric or magnetic shielding of printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H01F27/36—Electric or magnetic shields or screens
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Manufacturing Cores, Coils, And Magnets (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

関連出願の相互参照
本出願は、その開示全体が参照により本明細書に明確に組み込まれる、２０１８年１２月５日に出願された「Ｅｍｂｅｄｄｅｄ Ｖｅｒｔｉｃａｌ Ｉｎｄｕｃｔｏｒ ｉｎ Ｌａｍｉｎａｔｅ Ｓｔａｃｋｅｄ Ｓｕｂｓｔｒａｔｅｓ」と題する米国出願第１６／２１０５９４号、および２０１７年１２月１５日に出願された「Ｅｍｂｅｄｄｅｄ Ｖｅｒｔｉｃａｌ Ｉｎｄｕｃｔｏｒ ｉｎ Ｌａｍｉｎａｔｅ Ｓｔａｃｋｅｄ Ｓｕｂｓｔｒａｔｅｓ」と題する米国仮出願第６２／５９９３９７号の利益を主張する。
本開示は、一般に、インダクタに関し、より詳細には、高品質（Ｑ）値無線周波数（ＲＦ）用途のためのラミネート積層基板における埋め込み垂直インダクタに関する。
モバイル無線周波数（ＲＦ）チップ構成（たとえば、モバイルＲＦトランシーバ）は、コストおよび電力消費量の問題に起因してディープサブミクロンプロセスノードに移行している。モバイルＲＦトランシーバの設計については、キャリアアグリゲーションなどの通信拡張機能をサポートするための追加の回路機能によってさらに複雑さが増している。モバイルＲＦトランシーバに関する設計上のさらなる問題には、不適合、ノイズ、および性能面のその他の問題を含むアナログ／ＲＦ性能面の問題が含まれる。モバイルＲＦトランシーバの設計は、たとえば共振を抑制し、かつ／またはフィルタ処理、バイパスおよび結合を実行するために、インダクタおよびキャパシタなどの受動デバイスを使用することを含む。モバイルＲＦトランシーバがより高度にかつ複雑になるにつれて、モバイルＲＦトランシーバの様々な構成要素は、性能を維持または向上させながらサイズ／フットプリントを縮小するなど、サイズと性能の制約の増大に直面する。
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図され、本明細書で説明する概念が実践され得る唯一の構成を表すものではない。詳細な説明は、様々な概念の完全な理解をもたらすための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることは、当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。本明細書において説明されるときに、「および／または」という用語の使用は、「包含的論理和」を表すことが意図されており、「または」という用語の使用は、「排他的論理和」を表すことが意図されている。
モバイルＲＦトランシーバは、コストおよび電力消費量の問題に起因してディープサブミクロンプロセスノードに移行している。モバイルＲＦトランシーバの設計は、キャリアアグリゲーションなどの通信拡張機能をサポートするための追加の回路機能によってさらに複雑さが増している。モバイルＲＦトランシーバに関する設計上のさらなる問題には、不適合、ノイズ、および性能面のその他の問題を含むアナログ／ＲＦ性能面の問題が含まれる。モバイルＲＦトランシーバの設計には、インダクタおよびキャパシタなどの受動デバイスを使用して、たとえば、共振を抑制すること、および／またはフィルタ処理、バイパス、および結合を実行することが含まれる。モバイルＲＦトランシーバがより高度化しより複雑になるにつれて、モバイルＲＦトランシーバの様々な構成要素は、サイズの増大、および性能を維持するかまたは向上させつつサイズ／フットプリントを縮小することなどの性能上の制約に直面する。
インダクタは、インダクタンス値に従ってワイヤコイル内の磁場にエネルギーを一時的に蓄積するために使用される電気デバイスの例である。このインダクタンス値は、インダクタを通過する電流の変化率に対する電圧の比率の測度である。インダクタ内を流れる電流が変化する間、コイル内の磁場にエネルギーが一時的に蓄積される。インダクタは、その磁場蓄積機能に加えて、無線機器などの交流（ＡＣ）電子機器において使用されることが多い。たとえば、モバイルＲＦトランシーバの設計には、高周波数（たとえば、５００メガヘルツ（ＭＨｚ）～５ギガヘルツ（ＧＨｚ）ＲＦ範囲）における磁気損失を低減させつつ、インダクタンス密度を向上させたインダクタを使用することが含まれる。
本開示の態様によれば、デュプレクサが、電力増幅器（ＰＡ）集積デュプレクサ（ＰＡＭＩＤ）モジュールまたは集積デュプレクサ（ＦＥＭＩＤ）モジュールを有するフロントエンドモジュール内に配置されてもよく、デュプレクサは、ラミネート集積インダクタなどのラミネート基板インダクタと一体化される。間隔の制約に起因してＲＦフロントエンドモジュール内に表面実装デバイスを使用する代わりに、単一基板ラミネート集積インダクタを使用してもよい。残念なことに、基板（たとえば、パッケージ基板）内でラミネート集積インダクタによって占有される面積も、顧客仕様に起因して制約を受けることがある。たとえば、基板は一般に、ラミネート集積インダクタとデュプレクサとの間の干渉を回避するために絶縁仕様を満たすための接地面を含む。さらに、インダクタの垂直高さは、顧客仕様に起因して制限されることがある。残念なことに、基板の接地面は、単一基板ラミネート集積インダクタの磁場を圧縮することがあり、それによって、ラミネート集積インダクタが単一ラミネート基板内に配置されるときにＱ値が低下する。
本開示の態様では、高Ｑ値ＲＦ用途向けのラミネート積層基板に埋め込まれた垂直インダクタ構造について説明する。一構成では、垂直インダクタ構造は、垂直インダクタ構造の第１の部分を形成する第１のラミネート基板と、垂直インダクタ構造の第２の部分を形成する第２のラミネート基板とを含む。第２のラミネート基板は、第１のラミネート基板上に取り付けられる。第１および第２のラミネート基板の各々は、ラミネート基板の層に埋め込まれた複数のトレースと、複数の第１の垂直カラムと、複数の第２の垂直カラムとを含む。トレースの各々は、第１の端部の所で第１の垂直カラムのうちの１つに結合され、第２の端部の所で第２の垂直カラムのうちの１つに結合される。第２のラミネート基板は第１のラミネート基板上に取り付けられ、それによって、第１のラミネート基板の第１の垂直カラムの各々が第２のラミネート基板のそれぞれの第１の垂直カラムに結合され、第１のラミネート基板の第２の垂直カラムの各々が第２のラミネート基板のそれぞれの第２の垂直カラムに結合される。
従来の単一基板ラミネートインダクタとは異なり、改良されたインダクタ設計は、複数のラミネート積層基板に埋め込まれた垂直インダクタである。２枚のラミネート基板に垂直インダクタを埋め込むと、インダクタのフットプリントを縮小しながら目標インダクタ性能を実現するうえで融通性がもたらされる。各ラミネート基板は、任意の数の層、たとえば、２層から１０層の間の数の層を有してもよく、インダクタ構造の垂直高さは、５０μｍから６００μｍの間の範囲であり、特定のＱ値を実現するように最適化されてもよい。さらに、第１のラミネート基板内の層は、インダクタと基板の接地面との間に所望の分離を実現することがあり、したがって、インダクタの磁場が圧縮されなくなり、それによってインダクタのＱ値が向上する。同様に、インダクタの磁場を上端の所で圧縮しないように、インダクタをモジュールシールドグラウンドから離すようにインダクタの上面の上に追加の層またはモールディングが設けられもよい。面積が０．６ｍｍ２未満の改良された垂直インダクタ構造は、８００ＭＨｚおよび８５℃において２．５ｎＨが得られるようにＱ値が最大４０であってもよい。
ワイヤレス通信業界を推進する１つの目標は、増加した帯域幅を顧客に提供することである。現世代の通信におけるキャリアアグリゲーションの使用は、この目標を達成するための１つの可能な解決策をもたらす。ワイヤレス通信では、受動デバイスが、キャリアアグリゲーションシステムにおいて信号を処理するために使用される。これらのキャリアアグリゲーションシステムでは、信号は、高帯域周波数と低帯域周波数の両方によって通信される。ＲＦフロントエンド（ＲＦＦＥ）モジュールにおいて、電力増幅器（ＰＡ）が受動デバイス（たとえば、デュプレクサ）と一体化されてＰＡＭＩＤモジュールを形成する。さらに、フロントエンドモジュールがデュプレクサと一体化されてＦＥＭＩＤモジュールを形成してもよい。デュプレクサ（たとえば、音響フィルタ）は、キャリアアグリゲーションをサポートするように同じ帯域（たとえば、低帯域）内で送信と受信を同時に行うように構成されてもよい。
開示の一態様による無線周波数（ＲＦ）通信システムの図である。 本開示の態様によるラミネート積層基板における垂直インダクタ構造の斜視図である。 ラミネート積層基板に埋め込まれるように示された、図２Ａの垂直インダクタ構造の端面図である。 ラミネート積層基板に埋め込まれた垂直インダクタ構造を示す、概ね図２Ａの線Ａ－Ａに沿った断面図である。 ラミネート積層基板に埋め込まれた垂直インダクタ構造を示す、概ね図２Ａの線Ａ－Ａに沿った断面図である。 別の垂直インダクタ構造の斜視図である。 本開示の態様によるラミネート積層基板に埋め込まれた垂直インダクタ構造を示す、概ね図３Ａの線Ａ－Ａに沿った断面図である。 別の垂直インダクタ構造の斜視図である。 本開示のさらなる態様によるラミネート積層基板に埋め込まれた垂直インダクタ構造を示す、概ね図４Ａの線Ａ－Ａに沿った断面図である。 別の垂直インダクタ構造の斜視図である。 本開示のさらなる態様によるラミネート積層基板に埋め込まれた垂直インダクタ構造を示す、概ね図５Ａの線Ａ－Ａに沿った断面図である。 本開示の態様によるラミネート積層基板における埋め込み垂直インダクタ構造を製造する方法を示す流れ図である。 本開示の構成が有利に利用される場合がある例示的なワイヤレス通信システムを示すブロック図である。 一構成による半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される設計用ワークステーションを示すブロック図である。
図１は、本開示の一態様に従ってデュプレクサ１８０と一体化された垂直インダクタ構造を含むＲＦ通信システム１００の概略図である。典型的には、ＲＦ通信システム１００は、本開示の一態様による、キャリアアグリゲーションを実現するためのチップセット１６０用の、第１のデュプレクサ１９０－１を含むＷｉＦｉモジュール１７０と、第２のデュプレクサ１９０－２を含むＲＦフロントエンドモジュール１５０とを含む。ＷｉＦｉモジュール１７０は、アンテナ１９２をワイヤレスローカルエリアネットワークモジュール（たとえば、ＷＬＡＮモジュール１７２）に通信可能に結合する第１のダイプレクサ１９０－１を含む。ＲＦフロントエンドモジュール１５０は、アンテナ１９４をデュプレクサ１８０を介してワイヤレストランシーバ（ＷＴＲ）１２０に通信可能に結合する第２のダイプレクサ１９０－２を含む。ワイヤレストランシーバ１２０およびＷｉＦｉモジュール１７０のＷＬＡＮモジュール１７２は、電力管理集積回路（ＰＭＩＣ）１５６を介して電源１５２によって電力を供給されるモデム（移動局モデム（ＭＳＭ）、たとえばベースバンドモデム）１３０に結合される。
チップセット１６０は、信号完全性を実現するためにキャパシタ１６２および１６４ならびにインダクタ１６６も含む。ＰＭＩＣ１５６、モデム１３０、ワイヤレストランシーバ１２０、およびＷＬＡＮモジュール１７２の各々は、キャパシタ（たとえば、１５８、１３２、１２２、および１７４）を含み、クロック１５４に従って動作する。チップセット１６０における様々なインダクタ構成要素およびキャパシタ構成要素の形状および配置によって、各構成要素間の電磁結合が低減し得る。ＲＦ通信システム１００は、デュプレクサ１８０（たとえば、ＰＡＭＩＤモジュール）と一体化された電力増幅器（ＰＡ）を含んでもよい。デュプレクサ１８０は、周波数、挿入損失、拒絶、または他の同様のパラメータを含む様々な異なるパラメータに応じて入出力信号をフィルタ処理する。本開示の態様によれば、デュプレクサ１８０は、たとえば、図２Ａ～図５Ｂに示すように、ラミネート積層基板において埋め込み垂直インダクタと一体化されてもよい。
図２Ａは、本開示の態様による垂直インダクタ構造２１０の斜視図を示す。図２Ｂ～図２Ｄは、ラミネート積層基板に埋め込まれた垂直インダクタ構造２１０の端面図および断面図を示す。垂直インダクタ構造２１０は、第１の部分２１２と第２の部分２１４とを含んでもよい。垂直インダクタ構造２１０の第１の部分２１２は、第１のラミネート基板２１６内に形成されてもよく、第２の部分２１４は、第２のラミネート基板２１８内に形成されてもよい。第１のラミネート基板２１６および第２のラミネート基板２１８の各々は、任意の数の複数の層、たとえば、２層から１０層の間の数の層を有してもよい。たとえば、第１のラミネート基板２１６は、８つの層を含んでもよく、一方、第２のラミネート基板２１８は、同じ数の層、この例では８つの層を含んでもよく、または第２のラミネート基板２１８は、第１のラミネート基板２１６よりも多いかもしくは少ない数の層を含んでもよい。
第１のラミネート基板２１６および第２のラミネート基板２１８はそれぞれ、垂直インダクタ構造２１０の一部を形成する複数のトレース２２０（１）および２２０（２）を含んでもよい。トレース２２０（１）、２２０（２）の各々はそれぞれ、それぞれの第１のラミネート基板２１６および第２のラミネート基板２１８の単一の層２２２（１）、２２２（２）に設けられてもよい。図２Ａ～図２Ｄに示すように、第１のラミネート基板２１６のトレース２２０（１）は、垂直インダクタ構造２１０の底部トレースを形成してもよく、一方、第２のラミネート基板２１８のトレース２２０（２）は、垂直インダクタ構造２１０の頂部トレースを形成してもよい。トレース２２０（１）、２２０（２）は、銅または任意の他の導電材料で構成されてもよい。
第１のラミネート基板２１６は、それぞれの第１の端部２２６および第２の端部２２８の所でトレース２２０（１）に結合された垂直カラム２２４（１）、２２４（２）をさらに含んでもよい。同様に、第２のラミネート基板２１８は、それぞれの第１の端部２２６および第２の端部２２８の所でトレース２２０（２）に結合された垂直カラム２２４（３）、２２４（４）を含んでもよい。垂直カラム２２４（１）～２２４（４）は、積層された、金属充填ビア２３０とキャプチャパッド２３２で構成されてもよい。銅は、垂直カラム２２４（１）～２２４（４）の金属充填ビア２３０およびキャプチャパッド２３２を形成するために使用されることがある１つの導電性金属であるが、他の導電材料が使用されてもよい。
垂直インダクタ構造２１０を完成させるために、第２のラミネート基板２１８が第１のラミネート基板２１６上に取り付けられてもよい。第１の端部２２６の所で、第１のラミネート基板２１６の垂直カラム２２４（１）の各々は、バンプ２３４によって、第２のラミネート基板２１８のそれぞれの垂直カラム２２４（３）に電気的かつ機械的に結合されてもよい。同様に、第２の端部２２８の所で、第１のラミネート基板２１６の垂直カラム２２４（２）の各々は、バンプ２３４によって、第２のラミネート基板２１８のそれぞれの垂直カラム２２４（４）に電気的かつ機械的に結合されてもよい。バンプ２３４は、はんだボールであってもよく、導電材料で構成されてもよい。代替として、バンプ２３４は、フリップチップバンプ、ボールグリッドアレイバンプ、ソルダーオンパッド（ＳＯＰ）、または銅ピラーなどの電気的および機械的接続部を形成する他の種類のバンプであってもよい。
引き続き図２Ｂ～図２Ｄを参照すると、垂直インダクタ構造２１０は、任意のモジュールグラウンド２３６を含んでもよい。モジュールグラウンド２３６は、第１のラミネート基板２１６の最下部Ｍ８層内に形成されてもよい。垂直インダクタ構造２１０は、第２のラミネート基板２１８の上方および／または周りに設けられたモールディング２３８、ならびにモジュールシールド層２４０をさらに含んでもよい。モールディング２３８は、ポリマー材料で構成されてもよい。
上述のように、第１のラミネート基板２１６および第２のラミネート基板２１８の各々は、任意の複数の層を備えてもよい。たとえば、図２Ｂおよび図２Ｃにおいて、第１のラミネート基板２１６は、垂直インダクタ構造２１０の底部トレース２２０（１）をモジュールグラウンド２３６から分離する４つの層を含む。垂直インダクタ構造２１０の底部トレース２２０（１）とモジュールグラウンド２３６との間に設けられる層の数を増減させることによって底部トレース２２０（１）とモジュールグラウンド２３６との間の距離を調整して、モジュールグラウンド２３６からの磁場の圧縮および結合を防止してもよい。図２Ｂおよび図２Ｃにおける第２のラミネート基板２１８は、垂直インダクタ構造２１０の頂部トレース２２０（２）をモールディング２３８から分離する４つの層を有するようにも示されている。第２のラミネート基板２１８のこれらの層は、モールディング２３８とともに、垂直インダクタ構造２１０の頂部トレース２２０（２）とモジュールシールド層２４０との間の分離部を形成し、同じくモジュールシールドからの磁場の圧縮および結合を防止してもよい。第２のラミネート基板２１８が、垂直インダクタ構造２１０の頂部トレース２２０（２）の上方により少ないかまたはより多い数の層を備えてもよく、その代わりに、モールディング２３８の厚さを増減させてモジュールシールド層２４０からの所望の分離を実現してもよいことに留意されたい。
本開示の態様は、同等の性能を有する単一基板インダクタ、またはガラス貫通ビア（ＴＧＶ）もしくは基板貫通ビア（ＴＳＶ）モジュール内に形成された単一基板インダクタよりもフットプリントが小さいフレキシブルな設計を有する多重基板垂直インダクタ構造２１０を提供する。たとえば、垂直カラム２２４（１）～２２４（４）の高さは、目標インダクタ性能を実現するために５０μｍ～６００μｍの範囲内の任意の高さであってもよい。さらに、追加の層またはモールディング２３８を使用して垂直インダクタ構造２１０のトレース２２０（１）、２２０（２）をモジュールグラウンド２３６およびモジュールシールド層２４０から離してもよい。
図３Ａは、本開示の他の態様による垂直インダクタ構造３１０の斜視図を示し、図３Ｂは、ラミネート積層基板に埋め込まれた垂直インダクタ構造３１０の断面図を示す。垂直インダクタ構造３１０は、垂直インダクタ構造３１０が各ラミネート基板内にトレースの２つの層を含むことを除いて、図２Ａ～図２Ｄの垂直インダクタ構造２１０と同様である。
垂直インダクタ構造３１０は、第１のラミネート基板３１６内に形成された第１の部分３１２と、第２のラミネート基板３１８内に形成された第２の部分３１４とを含んでもよい。第１のラミネート基板３１６および第２のラミネート基板３１８の各々は、任意の数の複数の層、たとえば、２層から１０層の間の数の層を有してもよく、他のラミネート基板と同じ数の層を有する必要はない。
第１のラミネート基板３１６および第２のラミネート基板３１８はそれぞれ、垂直インダクタ構造３１０の一部を形成する、複数の第１のトレース３２０（１）および３２０（２）と複数の第２のトレース３２０（３）および３２０（４）とを含んでもよい。トレース３２０（１）、３２０（２）の各々はそれぞれ、それぞれの第１のラミネート基板３１６および第２のラミネート基板３１８の単一の層３２２（１）、３２２（２）に設けられてもよい。同様に、第２のトレース３２０（３）、３２０（４）の各々はそれぞれ、それぞれの第１のラミネート基板３１６および第２のラミネート基板３１８の別の単一の層３２２（３）、３２２（４）に設けられてもよい。トレース３２０（１）～３２０（４）は、銅または任意の他の導電材料で構成されてもよい。
第１のラミネート基板３１６は、第１の端部３２６の所で第１のトレース３２０（１）および第２のトレース３２０（３）に結合された垂直カラム３２４（１）と、第２の端部３２８の所で第１のトレース３２０（１）および第２のトレース３２０（３）に結合された垂直カラム３２４（２）とをさらに含んでもよい。同様に、第２のラミネート基板３１８は、第１の端部３２６の所で第１のトレース３２０（２）および第２のトレース３２０（４）に結合された垂直カラム３２４（３）と、第２の端部３２８の所で第１のトレース３２０（２）および第２のトレース３２０（４）に結合された垂直カラム３２４（４）とを含んでもよい。垂直カラム３２４（１）～３２４（４）は、銅または任意の他の導電材料で作られてもよく、積層された金属充填ビアとキャプチャパッドとで構成されてもよい。
垂直インダクタ構造３１０を完成させるために、第２のラミネート基板３１８が第１のラミネート基板３１６上に取り付けられてもよい。第１の端部３２６の所で、第１のラミネート基板３１６の垂直カラム３２４（１）の各々は、バンプ３３４によって、第２のラミネート基板３１８のそれぞれの垂直カラム３２４（３）に電気的かつ機械的に結合されてもよい。同様に、第２の端部３２８の所で、第１のラミネート基板３１６の垂直カラム３２４（２）の各々は、バンプ３３４によって、第２のラミネート基板３１８のそれぞれの垂直カラム３２４（４）に電気的かつ機械的に結合されてもよい。バンプ３３４は、はんだボールであってもよく、導電材料で構成されてもよい。代替として、バンプ３３４は、フリップチップバンプ、ボールグリッドアレイバンプ、ソルダーオンパッド（ＳＯＰ）、または銅ピラーなどの電気的および機械的接続部を形成する他の種類のバンプであってもよい。
図２Ａ～図２Ｄの垂直インダクタ構造２１０と同様に、垂直インダクタ構造３１０は、第１のラミネート基板３１６の底部層からの任意のモジュールグラウンド３３６と、モールディング３３８と、モジュールシールド層３４０とを備えてもよい。上述のように、第１のラミネート基板３１６は、第１のトレース３２０（１）の下方に追加の層を備えてモジュールグラウンド３３６と垂直インダクタ構造３１０との間に所望の距離を与えてもよい。同様に、第２のラミネート基板３１８は、第１のトレース３２０（２）の上方に追加の層を備えてもよく、ならびに／またはモールディング３３８の厚さを増減させて垂直インダクタ構造３１０とモジュールシールド層３４０との間の距離を調整してもよい。
図４Ａは、引き続き本開示の他の態様による垂直インダクタ構造４１０の斜視図を示し、図４Ｂは、ラミネート積層基板に埋め込まれた垂直インダクタ構造４１０の断面図を示す。垂直インダクタ構造４１０は、多くの点で図３Ａおよび図３Ｂの垂直インダクタ構造３１０と同様であり、簡単のために、同じ部分には同じ参照符号を使用する。２つの垂直インダクタ構造間の違いは、垂直インダクタ構造４１０が、各ラミネート基板においてトレースの２つの層を結合する金属充填ビア４４２をさらに含んでもよいことである。第１のラミネート基板３１６は、第１のラミネート基板３１６の第１のトレース３２０（１）を第２のトレース３２０（３）に結合する金属充填ビア４４２（１）を含んでもよい。同様に、第２のラミネート基板３１８は、第２のラミネート基板３１８の第１のトレース３２０（２）を第２のトレース３２０（４）に結合する金属充填ビア４４２（２）を含んでもよい。金属充填ビア４４２（１）、４４２（２）は、第１の端部３２６と第２の端部３２８との間でそれぞれの第１のトレース３２０（１）、３２０（２）およびそれぞれの第２のトレース３２０（３）、３２０（４）に結合される。金属充填ビア４４２（１）、４４２（２）はトレース３２０（１）～３２０（４）のインダクタンスを向上させる。任意の数の金属充填ビア４４２（１）、４４２（２）がトレース３２０（１）～３２０（４）に沿って設けられてもよい。たとえば、図４Ｂには、第１のトレース３２０（１）、３２０（２）と第２のトレース３２０（３）、３２０（４）との間に２つの金属充填ビア４４２（１）、４４２（２）を有する垂直インダクタ構造４１０が示されているが、トレース３２０（１）～３２０（４）間には３つ以上の金属充填ビア４４２（１）、４４２（２）が設けられてもよい。代替として、垂直インダクタ構造４１０は、第１のトレース３２０（１）、３２０（２）と第２のトレース３２０（３）、３２０（４）との間に単一の金属充填ビア４４２（１）、４４２（２）を含んでもよい。金属充填ビア４４２（１）、４４２（２）は、銅または任意の他の導電材料で構成されてもよい。
図５Ａは、引き続き本開示の他の態様による垂直インダクタ構造５１０の斜視図を示し、図５Ｂは、ラミネート積層基板に埋め込まれた垂直インダクタ構造５１０の断面図を示す。垂直インダクタ構造５１０は、図４Ａおよび図４Ｂの垂直インダクタ構造４１０に非常に類似しており、簡単のために、ここでも同じ部分には同じ参照符号を使用する。２つの垂直インダクタ構造間の違いは、垂直インダクタ構造５１０が、第１のラミネート基板３１６の第１のトレース３２０（１）および第２のトレース３２０（３）を第２のラミネート基板３１８の第１のトレース３２０（２）および第２のトレース３２０（４）に結合するために追加の垂直カラムをさらに含んでもよいことである。
第１のラミネート基板３１６は、垂直カラム３２４（１）、３２４（２）に加えて、垂直カラム５４４（１）、５４４（２）をさらに含んでもよい。垂直カラム５４４（１）は、第１の端部３２６に近接したトレース３２０（１）、３２０（３）に結合され、一方、垂直カラム５４４（２）は、第２の端部３２８に近接したトレース３２０（１）、３２０（３）に結合される。同様に、第２のラミネート基板３１８は、それぞれ、第１の端部３２６および第２の端部３２８に近接したトレース３２０（２）、３２０（４）に結合された垂直カラム５４４（３）、５４４（４）を含んでもよい。垂直カラム５４４（１）～５４４（４）は、積層された、金属充填ビア３３０とキャプチャパッド３３２で構成されてもよい。銅は、垂直カラム５４４（１）～５４４（４）の金属充填ビア３３０およびキャプチャパッド３３２を形成するために使用されることがある１つの導電性金属であるが、他の導電材料が使用されてもよい。垂直カラム５４４（１）～５４４（４）は、垂直インダクタ構造５１０の垂直部分における抵抗を低下させる。
垂直インダクタ構造５１０を完成させるために、第２のラミネート基板３１８が第１のラミネート基板３１６上に取り付けられてもよい。第１の端部３２６の所で、バンプ３３４が、第１のラミネート基板３１６の垂直カラム３２４（１）、５４４（１）の各々を第２のラミネート基板３１８のそれぞれの垂直カラム３２４（３）、５４４（３）に電気的および機械的に結合してもよい。同様に、第２の端部３２８の所で、バンプ３３４が、第１のラミネート基板３１６の垂直カラム３２４（２）、５４４（２）の各々を第２のラミネート基板３１８のそれぞれの垂直カラム３２４（４）、５４４（４）に電気的および機械的に結合してもよい。バンプ３３４は、はんだボールであってもよく、導電材料で構成されてもよい。代替として、バンプ３３４は、フリップチップバンプ、ボールグリッドアレイバンプ、ソルダーオンパッド（ＳＯＰ）、または銅ピラーなどの電気的および機械的接続部を形成する他の種類のバンプであってもよい。
図６は、本開示の態様によるラミネート積層基板における埋め込み垂直インダクタ構造を製造する方法６００を示す流れ図である。ブロック６０２において、垂直インダクタ構造の第１の部分を形成する第１のラミネート基板２１６、３１６を設ける。第１のラミネート基板は、トレース２２０（１）の単一の層を有する図２Ａ～図２Ｄの垂直インダクタ構造２１０の第１のラミネート基板２１６であってもよい。代替として、第１のラミネート基板３１６は、以下のうちのいずれか、すなわち、図３Ａおよび図３Ｂの垂直インダクタ構造３１０のようにトレース３２０（１）、３２０（３）の２つの層、図４Ａおよび図４Ｂの垂直インダクタ構造４１０のようにトレース３２０（１）、３２０（３）の２つの層、ならびにそれぞれ、第１および第２のトレース３２０（１）および３２０（３）を結合する金属充填ビア４４２（１）、ならびに図５Ａおよび図５Ｂの垂直インダクタ構造５１０のように、トレース３２０（１）、３２０（３）の２つの層、金属充填ビア４４２（１）、および追加の垂直カラム５４４（１）、５４４（２）を備えてもよい。第１のラミネート構造はまた、任意のモジュールグラウンド２３６、３３６を備えてもよい。
ブロック６０４において、第１のラミネート基板２１６、３１６上に第２のラミネート基板２１８、３１８を設けてもよい。第２のラミネート基板２１８、３１８は、垂直インダクタ構造の第２の部分を形成する。第２のラミネート基板は、トレース２２０（２）の単一の層を有する図２Ａ～図２Ｄの垂直インダクタ構造２１０の第２のラミネート基板２１８であってもよい。代替として、第２のラミネート基板３１８は、以下のうちのいずれか、すなわち、図３Ａおよび図３Ｂの垂直インダクタ構造３１０のようにトレース３２０（２）、３２０（４）の２つの層、図４Ａおよび図４Ｂの垂直インダクタ構造４１０のようにトレース３２０（２）、３２０（４）の２つの層、ならびにそれぞれ、第１および第２のトレース３２０（２）および３２０（４）を結合する金属充填ビア４４２（２）、ならびに図５Ａおよび図５Ｂの垂直インダクタ構造５１０のように、トレース３２０（２）、３２０（４）の２つの層、金属充填ビア４４２（２）、および追加の垂直カラム５４４（３）、５４４（４）を備えてもよい。
第２のラミネート基板２１８、３１８は、バンプ２３４、３３４を使用して第１のラミネート基板２１６、３１６に電気的および機械的に結合される。バンプ２３４、３３４は、はんだボールであってもよく、導電材料で構成されてもよい。代替として、バンプ２３４、３３４は、フリップチップバンプ、ボールグリッドアレイバンプ、ソルダーオンパッド（ＳＯＰ）、または銅ピラーなどの電気的および機械的接続部を形成する他の種類のバンプであってもよい。
ブロック６０６において、モールディング２３８、３３８は、第１のラミネート基板２１６、３１６の上方および第２のラミネート基板２１８、３１８の周りに設けられる。モールディングはまた、第１のラミネート基板２１６、３１６と第２のラミネート基板２１８、３１８との間の隙間を充填する。モールディング２３８、３３８は、ポリマー材料で構成される。
ブロック６０８において、モールディング２３８、３３８の上にモジュールシールド層２４０、３４０を設けてもよい。ステップ６０６において、垂直インダクタ構造の磁場を圧縮しないように、モールディング３３８の厚さを制御して垂直インダクタ構造２１０、３１０、４１０、５１０の頂部トレース２２０（２）、３２０（３）とモジュールシールド層２４０、３４０との間に所望の分離を設けてもよい。
図７は、本開示の一態様が有利に利用されることがある例示的ワイヤレス通信システム７００を示すブロック図である。説明の目的で、図７は、３つのリモートユニット７２０、７３０、および７５０と、２つの基地局７４０とを示す。ワイヤレス通信システムがこれよりも多くのリモートユニットおよび基地局を有してもよいことが認識されよう。リモートユニット７２０、７３０、７５０の各々は、開示されたインダクタを含むＲＦフロントエンドモジュールを有するＩＣデバイス７２５Ａ、７２５Ｃ、および７２５Ｂを含む。基地局、スイッチングデバイス、ＲＦフロントエンドモジュールを含むネットワーク機器などの他のデバイスも、開示されたインダクタを含んでもよいことが認識されよう。図７は、基地局７４０からリモートユニット７２０、７３０、および７５０への順方向リンク信号７８０と、リモートユニット７２０、７３０、および７５０から基地局７４０への逆方向リンク信号７９０とを示す。
図７では、リモートユニット７２０は、モバイル電話として示され、リモートユニット７３０は、ポータブルコンピュータとして示され、リモートユニット７５０は、ワイヤレスローカルループシステム内の固定位置リモートユニットとして示される。たとえば、リモートユニット７２０、７３０、および７５０は、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末（ＰＤＡ）などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メーター読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶するかもしくは取り出す、ＲＦフロントエンドモジュールを含む通信デバイス、あるいはそれらの組合せであってもよい。図７は本開示の態様によるリモートユニットを示すが、本開示はこれらの例示的に示されるユニットに限定されない。本開示の態様は、開示されたデバイスを含む、多くのデバイスにおいて適切に利用することができる。
図８は、上記で開示したインダクタなど、半導体構成要素の回路設計、レイアウト設計、および論理設計のために用いられる、設計用ワークステーションを示すブロック図である。設計用ワークステーション８００は、オペレーティングシステムソフトウェアと、サポートファイルと、ＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計ソフトウェアが入っているハードディスク８０２を含む。設計用ワークステーション８００はまた、回路８０６の設計または、インダクタなどの半導体構成要素８０８の設計を容易にするために、ディスプレイ８０４を含む。記憶媒体８１０が、回路８０６または半導体構成要素８０８の設計を有形に記憶するために設けられる。回路８０６または半導体構成要素８０８の設計は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットにおいて記憶媒体８１０上に記憶することができる。記憶媒体８１０は、ＣＤ－ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション８００は、記憶媒体８１０から入力を受け取るか、または記憶媒体８１０に出力を書き込むための、ドライブ装置８１２を含む。
記憶媒体８１０上に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続描画ツール用のマスクパターンデータを明示してもよい。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含んでもよい。記憶媒体８１０上にデータを備えると、半導体ウエハを設計するためのプロセス数が減ることによって、回路８０６または半導体構成要素８０８の設計が容易になる。
ファームウェア実施態様および／またはソフトウェア実装形態の場合、方法は、本明細書で説明した機能を実行するモジュール（たとえば、手順、関数など）を用いて実装されてもよい。本明細書で説明される方法を実装する際に、命令を有形に具現する機械可読媒体を使用することができる。たとえば、ソフトウェアコードがメモリに記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内またはプロセッサユニットの外部に実装されてよい。本明細書において使用される「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定すべきではない。
機能は、ファームウェアおよび／またはソフトウェアにおいて実装される場合、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして記憶されてもよい。例には、データ構造を用いて符号化されたコンピュータ可読媒体、およびコンピュータプログラムを用いて符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスすることができる利用可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ－ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、あるいは所望のプログラムコードを命令またはデータ構造の形式で記憶するために使用することができる、コンピュータによってアクセス可能な任意の他の媒体を含むことができ、本明細書で使用する場合、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、およびＢｌｕ－ｒａｙ（登録商標）ディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）はデータをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
コンピュータ可読媒体上のストレージに加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として備えられてもよい。たとえば、通信装置は、命令およびデータを表す信号を有するトランシーバを含んでもよい。命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲において概説する機能を実装させるように構成される。
本開示およびその利点が詳細に説明されたが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、本明細書において様々な変更、置換、および改変が可能であることを理解されたい。たとえば、「上」および「下」などの関係語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転される場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指すことがある。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、ならびに組成物、手段、方法、およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明する対応する構成と実質的に同じ機能を実行するかまたは実質的にそれと同じ結果を達成する、現存するかまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用されてもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むことを意図する。
さらに、本明細書で本開示に関連して説明された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてもよいことを当業者は理解されよう。ハードウェアとソフトウェアとのこの互換性について明確に例示するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、上で全般にそれらの機能性に関して説明された。そのような機能性が、ハードウェアとして実装されるのか、それともソフトウェアとして実装されるのかは、具体的な適用例および全体的なシステムに課される設計制約によって決まる。当業者は、説明された機能性を具体的な適用例ごとに様々な方法で実現することができるが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書の開示に関して説明される様々な例示的な論理ブロック、モジュール、および回路は、本明細書で説明される機能を実行するように設計された、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、またはそれらの任意の組合せを用いて、実装または実行されてもよい。汎用プロセッサはマイクロプロセッサであってもよいが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装されてもよい。
本開示に関して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接具現化されてもよく、プロセッサによって実行されるソフトウェアモジュールにおいて具現化されてもよく、またはその２つの組合せにおいて具現化されてもよい。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体内に存在してもよい。プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、例示的な記憶媒体がプロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在してもよい。ＡＳＩＣは、ユーザ端末の中に存在してもよい。代替として、プロセッサおよび記憶媒体は、個別の構成要素としてユーザ端末の中に存在してよい。
上記の説明は、いかなる当業者も、本明細書で説明した様々な態様を実践することを可能にするように提供されている。これらの態様への様々な変更は、当業者に容易に明らかとなり、本明細書で定義される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形に適用される場合がある。したがって、本開示は、本明細書で説明された例および設計に限定されるものでなく、本明細書で開示された原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
１００ ＲＦ通信システム
１２０ ワイヤレストランシーバ
１３０ モデム
１５０ ＲＦフロントエンドモジュール
１５２ 電源
１５４ クロック
１５６ 電力管理集積回路
１６０ チップセット
１６２、１６４ キャパシタ
１６６ インダクタ
１７０ ＷｉＦｉモジュール
１７２ ＷＬＡＮモジュール
１８０ デュプレクサ
１９０－１ 第１のデュプレクサ、第１のダイプレクサ
１９０－２ 第２のデュプレクサ、第２のダイプレクサ
１９２ アンテナ
１９４ アンテナ
２１０ 垂直インダクタ構造
２１２ 第１の部分
２１４ 第２の部分
２１６ 第１のラミネート基板
２１８ 第２のラミネート基板
２２０（１）、２２０（２） トレース
２２２（１）、２２２（２） 単一の層
２２４（１）、２２４（２）、２２４（３）、２２４（４） 垂直カラム
２２６ 第１の端部
２２８ 第２の端部
２３０ 金属充填ビア
２３２ キャプチャパッド
２３４ バンプ
２３６ モジュールグラウンド
２３８ モールディング
２４０ モジュールシールド層
３１０ 垂直インダクタ構造
３１２ 第１の部分
３１４ 第２の部分
３１６ 第１のラミネート基板
３１８ 第２のラミネート基板
３２０（１）、３２０（２） 第１のトレース
３２０（３）、３２０（４） 第２のトレース
３２２（１）～３２２（４） 単一の層
３２４（１）～３２４（４） 垂直カラム
３２６ 第１の端部
３２８ 第２の端部
３３４ バンプ
３３６ モジュールグラウンド
３３８ モールディング
３４０ モジュールシールド層
４１０ 垂直インダクタ構造
４４２（１）、４４２（２） 金属充填ビア
５１０ 垂直インダクタ構造
５４４（１）～５４４（４） 垂直カラム
６００ 方法
７００ ワイヤレス通信システム
７２０、７３０、７５０ リモートユニット
７２５Ａ～７２５Ｃ ＩＣデバイス
７４０ 基地局
７８０ 順方向リンク信号
７９０ 逆方向リンク信号
８００ 設計用ワークステーション
８０２ ハードディスク
８０４ ディスプレイ
８０６ 回路
８０８ 半導体構成要素
８１０ 記憶媒体
８１２ ドライブ装置

Claims (14)

  1. 垂直インダクタ構造であって、
    前記垂直インダクタ構造の第１の部分を形成する第１のラミネート基板と、
    前記第１のラミネート基板上に取り付けられ、前記垂直インダクタ構造の第２の部分を形成する第２のラミネート基板とを備え、
    前記第１のラミネート基板および前記第２のラミネート基板の各々は、
    前記第１のラミネート基板の層に埋め込まれ、且つ前記第１のラミネート基板の表面に平行な方向に配列された複数の第１のトレースおよび前記第２のラミネート基板の層に埋め込まれ、且つ前記第１のラミネート基板の表面に平行な方向に配列された複数の第１のトレースであって、銅または任意の他の導電材料で構成された複数の第１のトレースと、
    複数の第１の垂直カラムであって、その各々が前記複数の第１のトレースのうちのそれぞれの第１のトレースの第１の端部に電気的かつ機械的に結合された、複数の第１の垂直カラムと、
    複数の第２の垂直カラムであって、その各々が前記複数の第１のトレースのうちのそれぞれの第１のトレースの第２の端部に電気的かつ機械的に結合された、複数の第２の垂直カラムとを含み、
    前記複数の第１および第２の垂直カラムの各々が複数の積層された金属充填ビアを含み、
    前記第１のラミネート基板の前記第１の垂直カラムの各々は、前記第１の端部の所でバンプにより前記第２のラミネート基板のそれぞれの第１の垂直カラムに電気的かつ機械的に結合され、前記第１のラミネート基板の前記第２の垂直カラムの各々は、前記第２の端部の所で別のバンプにより前記第２のラミネート基板のそれぞれの第２の垂直カラムに電気的かつ機械的に結合され、それによって、前記第１のラミネート基板の前記複数の第１の垂直カラムの各々が前記第２のラミネート基板の前記複数の第１の垂直カラムのそれぞれに電気的かつ機械的に結合され、前記第１のラミネート基板の前記複数の第２の垂直カラムの各々が前記第２のラミネート基板の前記複数の第２の垂直カラムのそれぞれに電気的かつ機械的に結合されるようになっており、
    前記第１のラミネート基板内の前記複数の第１のトレースのうちの一つは、前記第２のラミネート基板内の前記第１のトレース、前記第１の垂直カラムおよび前記第２の垂直カラムを介して、前記第１のラミネート基板内の前記複数の第１のトレースの他の一つに電気的に結合されており、
    前記第２のラミネート基板内の前記複数の第１のトレースのうちの一つは、前記第１のラミネート基板内の前記第１のトレース、前記第１の垂直カラムおよび前記第２の垂直カラムを介して、前記第２のラミネート基板内の前記複数の第１のトレースの他の一つに電気的に結合されている、垂直インダクタ構造。
  2. 前記第１のラミネート基板および前記第２のラミネート基板の各々は、複数の第２のトレースを含み、前記複数の第２のトレースは、前記複数の第１のトレースに平行であり、前記第１のラミネート基板および前記第２のラミネート基板の各々の第２の層に埋め込まれており、
    前記第１のラミネート基板および前記第２のラミネート基板の各々は、前記第１および第２の垂直カラムに配設された複数の金属充填ビアをさらに含み、前記複数の金属充填ビアは、前記複数の第１のトレースの各々を前記複数の第２のトレースのそれぞれに電気的かつ機械的に結合する、請求項１に記載の垂直インダクタ構造。
  3. 前記第１のラミネート基板および前記第２のラミネート基板の各々は、
    複数の第３の垂直カラムであって、その各々が前記複数の第１のトレースのそれぞれの前記第１の端部に近接した位置に結合された、複数の第３の垂直カラムと、
    複数の第４の垂直カラムであって、その各々が前記複数の第１のトレースのそれぞれの前記第２の端部に近接した位置に結合された、複数の第４の垂直カラムとをさらに含み、
    前記複数の第３および第４の垂直カラムの各々は、複数の積層された金属充填ビアを含み、
    前記第１のラミネート基板の前記複数の第３の垂直カラムの各々は、前記第２のラミネート基板の前記複数の第３の垂直カラムのそれぞれに結合され、前記第１のラミネート基板の前記複数の第４の垂直カラムの各々は、前記第２のラミネート基板の前記複数の第４の垂直カラムのそれぞれに結合される、請求項２に記載の垂直インダクタ構造。
  4. 前記複数の第１および第２の垂直カラムの各々は、複数のキャプチャパッドをさらに含み、前記複数のキャプチャパッドの各々は、前記複数の積層された金属充填ビアの各々の間に配設される、請求項１に記載の垂直インダクタ構造。
  5. 前記バンプは、フリップチップバンプ、ボールグリッドアレイ、ソルダーオンパッド（ＳＯＰ）、および銅ピラーからなる群から選択される接続部を含む、請求項１に記載の垂直インダクタ構造。
  6. シールド層とモールディングとをさらに備え、前記モールディングは、前記第２のラミネート基板を前記シールド層から分離する、請求項１に記載の垂直インダクタ構造。
  7. 前記モールディングは、ポリマー材料で構成される、請求項６に記載の垂直インダクタ構造。
  8. 前記第１のラミネート基板は、第１の層数を含み、前記第２のラミネート基板は、第２の層数を含む、請求項１に記載の垂直インダクタ構造。
  9. 前記第１の層数および前記第２の層数の各々は、２層から１０層の範囲である、請求項８に記載の垂直インダクタ構造。
  10. 前記第１の層数は、前記第２の層数に等しい、請求項８に記載の垂直インダクタ構造。
  11. 垂直インダクタ構造を製造する方法であって、
    前記垂直インダクタ構造の第１の部分を形成する第１のラミネート基板を設けるステップと、
    前記第１のラミネート基板上に第２のラミネート基板を取り付けるステップであって、前記第２のラミネート基板が、前記垂直インダクタ構造の第２の部分を形成する、ステップとを含み、
    前記第１のラミネート基板および前記第２のラミネート基板の各々は、
    前記第１のラミネート基板の層に埋め込まれ、且つ前記第１のラミネート基板の表面に平行な方向に配列された複数の第１のトレースおよび前記第２のラミネート基板の層に埋め込まれ、且つ前記第１のラミネート基板の表面に平行な方向に配列された複数の第１のトレースであって、銅または任意の他の導電材料で構成された複数の第１のトレースと、
    複数の第１の垂直カラムであって、その各々が前記複数の第１のトレースのうちのそれぞれの第１のトレースの第１の端部に電気的かつ機械的に結合された、複数の第１の垂直カラムと、
    複数の第２の垂直カラムであって、その各々が前記複数の第１のトレースのうちのそれぞれの第１のトレースの第２の端部に電気的かつ機械的に結合された、複数の第２の垂直カラムとを含み、
    前記複数の第１および第２の垂直カラムの各々が複数の積層された金属充填ビアを含み、
    前記第１のラミネート基板上に前記第２のラミネート基板を取り付ける前記ステップは、バンプを使用することにより前記第１のラミネート基板の前記複数の第１の垂直カラムの各々を前記第２のラミネート基板の前記複数の第１の垂直カラムのそれぞれに電気的かつ機械的に結合するステップと、別のバンプを使用することにより前記第１のラミネート基板の前記複数の第２の垂直カラムの各々を前記第２のラミネート基板の前記複数の第２の垂直カラムのそれぞれに電気的かつ機械的に結合するステップとを含み、
    前記第１のラミネート基板内の前記複数の第１のトレースのうちの一つは、前記第２のラミネート基板内の前記第１のトレース、前記第１の垂直カラムおよび前記第２の垂直カラムを介して、前記第１のラミネート基板内の前記複数の第１のトレースの他の一つに電気的に結合されており、
    前記第２のラミネート基板内の前記複数の第１のトレースのうちの一つは、前記第１のラミネート基板内の前記第１のトレース、前記第１の垂直カラムおよび前記第２の垂直カラムを介して、前記第２のラミネート基板内の前記複数の第１のトレースの他の一つに電気的に結合されている、方法。
  12. 前記第１のラミネート基板および前記第２のラミネート基板の各々は、複数の第２のトレースを含み、前記複数の第２のトレースは、前記複数の第１のトレースに平行であり、前記第１のラミネート基板および前記第２のラミネート基板の各々の第２の層に埋め込まれ、
    前記第１のラミネート基板および前記第２のラミネート基板の各々は、前記第１および第２の垂直カラムに配設された複数の金属充填ビアをさらに含み、前記複数の金属充填ビアは、前記複数の第１のトレースの各々を前記複数の第２のトレースのそれぞれに結合し、
    前記第１のラミネート基板および前記第２のラミネート基板の各々は、
    複数の第３の垂直カラムであって、その各々が前記複数の第１のトレースのそれぞれの前記第１の端部に近接した位置に結合された、複数の第３の垂直カラムと、
    複数の第４の垂直カラムであって、その各々が前記複数の第１のトレースのそれぞれの前記第２の端部に近接した位置に結合された、複数の第４の垂直カラムとをさらに含み、
    前記複数の第３および第４の垂直カラムの各々は、複数の積層された金属充填ビアを含み、
    前記第１のラミネート基板上に前記第２のラミネート基板を取り付ける前記ステップは、前記第１のラミネート基板の前記複数の第３の垂直カラムの各々を前記第２のラミネート基板の前記複数の第３の垂直カラムのそれぞれに電気的かつ機械的に結合するステップと、前記第１のラミネート基板の前記複数の第４の垂直カラムの各々を前記第２のラミネート基板の前記複数の第４の垂直カラムのそれぞれに電気的かつ機械的に結合するステップとを含む、請求項１１に記載の方法。
  13. 前記第２のラミネート基板の上にモールディングを設けるステップと、
    前記モールディングの上にモジュールシールド層を設けるステップとをさらに含む、請求項１１に記載の方法。
  14. 請求項１に記載の垂直インダクタ構造を含む、無線周波数（ＲＦ）フロントエンドモジュール。
JP2020531599A 2017-12-15 2018-12-10 ラミネート積層基板における埋め込み垂直インダクタ Active JP7442446B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762599397P 2017-12-15 2017-12-15
US62/599,397 2017-12-15
US16/210,594 US11817239B2 (en) 2017-12-15 2018-12-05 Embedded vertical inductor in laminate stacked substrates
US16/210,594 2018-12-05
PCT/US2018/064782 WO2019118366A1 (en) 2017-12-15 2018-12-10 Embedded vertical inductor in laminate stacked substrates

Publications (3)

Publication Number Publication Date
JP2021507508A JP2021507508A (ja) 2021-02-22
JP2021507508A5 JP2021507508A5 (ja) 2022-01-06
JP7442446B2 true JP7442446B2 (ja) 2024-03-04

Family

ID=66814602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020531599A Active JP7442446B2 (ja) 2017-12-15 2018-12-10 ラミネート積層基板における埋め込み垂直インダクタ

Country Status (7)

Country Link
US (1) US11817239B2 (ja)
EP (1) EP3724900A1 (ja)
JP (1) JP7442446B2 (ja)
CN (1) CN111448626A (ja)
SG (1) SG11202004020TA (ja)
TW (1) TWI837106B (ja)
WO (1) WO2019118366A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11546019B2 (en) * 2018-12-10 2023-01-03 Skyworks Solutions, Inc. Apparatus for minimizing electromagnetic coupling between surface mount device inductors
US20200286660A1 (en) * 2019-03-04 2020-09-10 Intel Corporation On-package vertical inductors and transformers for compact 5g modules
JP2023089544A (ja) * 2021-12-16 2023-06-28 キオクシア株式会社 半導体装置
WO2023206156A1 (zh) * 2022-04-27 2023-11-02 京东方科技集团股份有限公司 滤波器及其制作方法、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014024762A1 (ja) 2012-08-09 2014-02-13 株式会社村田製作所 アンテナ装置および無線通信装置
JP2014160751A (ja) 2013-02-20 2014-09-04 Ibiden Co Ltd プリント配線板
US20140353022A1 (en) 2013-05-30 2014-12-04 Ibiden Co., Ltd. Wiring board
JP2015026762A (ja) 2013-07-29 2015-02-05 イビデン株式会社 プリント配線板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2750401A (en) * 1999-11-03 2001-05-30 R. Jennifer Hwu Vertical transformer
JP4341321B2 (ja) * 2003-07-18 2009-10-07 パナソニック株式会社 電子部品内蔵モジュール
US6931712B2 (en) 2004-01-14 2005-08-23 International Business Machines Corporation Method of forming a dielectric substrate having a multiturn inductor
US7733207B2 (en) 2007-05-31 2010-06-08 Electronics And Telecommunications Research Institute Vertically formed inductor and electronic device having the same
JP5407404B2 (ja) 2009-02-19 2014-02-05 ソニー株式会社 配線基板とその製造方法、チューナモジュール、及び電子機器
US8471358B2 (en) 2010-06-01 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. 3D inductor and transformer
US9406738B2 (en) * 2011-07-20 2016-08-02 Xilinx, Inc. Inductive structure formed using through silicon vias
US8952504B2 (en) 2013-02-08 2015-02-10 Qualcomm Incorporated Small form factor magnetic shield for magnetorestrictive random access memory (MRAM)
US9196406B2 (en) 2013-03-15 2015-11-24 Rf Micro Devices, Inc. High Q factor inductor structure
JP5585740B1 (ja) 2013-03-18 2014-09-10 株式会社村田製作所 積層型インダクタ素子および通信装置
US9806144B2 (en) 2013-11-13 2017-10-31 Qualcomm Incorporated Solenoid inductor in a substrate
US20150371764A1 (en) 2014-06-20 2015-12-24 International Business Machines Corporation Nested helical inductor
US9478348B2 (en) 2014-06-24 2016-10-25 Qualcomm Incorporated Vertical spiral inductor
US10796835B2 (en) 2015-08-24 2020-10-06 Qorvo Us, Inc. Stacked laminate inductors for high module volume utilization and performance-cost-size-processing-time tradeoff
CN106531410B (zh) 2015-09-15 2019-08-27 臻绚电子科技(上海)有限公司 线圈，电感元件及制备应用于电感元件的线圈的方法
US10483035B2 (en) 2015-09-21 2019-11-19 Qorvo Us, Inc. Substrates with integrated three dimensional solenoid inductors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014024762A1 (ja) 2012-08-09 2014-02-13 株式会社村田製作所 アンテナ装置および無線通信装置
JP2014160751A (ja) 2013-02-20 2014-09-04 Ibiden Co Ltd プリント配線板
US20140353022A1 (en) 2013-05-30 2014-12-04 Ibiden Co., Ltd. Wiring board
JP2014232837A (ja) 2013-05-30 2014-12-11 イビデン株式会社 配線板
JP2015026762A (ja) 2013-07-29 2015-02-05 イビデン株式会社 プリント配線板

Also Published As

Publication number Publication date
TWI837106B (zh) 2024-04-01
CN111448626A (zh) 2020-07-24
SG11202004020TA (en) 2020-07-29
KR20200097717A (ko) 2020-08-19
WO2019118366A1 (en) 2019-06-20
US20190189327A1 (en) 2019-06-20
US11817239B2 (en) 2023-11-14
EP3724900A1 (en) 2020-10-21
JP2021507508A (ja) 2021-02-22
TW201931394A (zh) 2019-08-01

Similar Documents

Publication Publication Date Title
JP7442446B2 (ja) ラミネート積層基板における埋め込み垂直インダクタ
US10256863B2 (en) Monolithic integration of antenna switch and diplexer
JP5982585B2 (ja) ガラス貫通ビア技術を使用するダイプレクサ構成
JP6266765B2 (ja) ガラス貫通ビア技術を使用するハイパスフィルタおよびローパスフィルタのための設計
TWI639316B (zh) 使用整合2ｄ被動玻璃上濾波器及3ｄ貫通玻璃通孔濾波器之多工器設計
CN109155299A (zh) 具有集成在基底内的3d线绕电感器的装置
US20160172344A1 (en) Low profile reinforced package-on-package semiconductor device
TW201826704A (zh) 混合式玻璃上被動（ｐｏｇ）聲學濾波器
US10292269B1 (en) Inductor with metal-insulator-metal (MIM) capacitor
CN112514060A (zh) 使用导电柱技术的三维高质量无源结构
CN117378299A (zh) 使用束基板通孔的3d电感器设计
KR102722208B1 (ko) 라미네이트 적층 기판들에 임베딩된 수직 인덕터
US10978240B2 (en) Inductor with embraced corner capture pad

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211126

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240220

R150 Certificate of patent or registration of utility model

Ref document number: 7442446

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150