JP7426103B2 - 高ピーク帯域幅ｉ／ｏチャネルを備えたモジュール - Google Patents

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Description

［関連出願の相互参照］
本出願は、それらの内容が参照によりそれらの全体がすべての目的のために本明細書に組み込まれる、２０１８年６月５日に出願され、「ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＣＯＮＳＴＲＵＣＴＩＯＮ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」と題する、米国仮出願第６２／６８０，７６２号、および２０１８年６月２８日に出願され、「ＭＯＤＵＬＥ ＷＩＴＨ ＨＩＧＨ ＳＰＥＥＤ／ＨＩＧＨ ＤＥＮＳＩＴＹ Ｉ／Ｏ ＣＨＡＮＮＥＬＳ」と題する、米国仮出願第６２／６９１，２０４号の優先権および利益を主張する。
本発明は、一般に、メモリプロセッサの帯域幅を改善するために、１ＧＨｚを超える、好ましくは１０ＧＨｚを超えるシグナリング周波数で信号品位を維持する組込み型受動回路網を備える、高相互接続密度、最小損失のＩ／Ｏチャネルの設計および構築に関する。
一般に「リンク」と呼ばれる入出力（「Ｉ／Ｏ」）サブシステムを介して、プロセッサユニット（「ＰＵ」）とメモリチップとの間のデータ帯域幅を改善する必要性が高まっている。Ｉ／Ｏサブシステムの性能は、信号の減衰、信号の歪み、および隣接する信号線間のクロストークを低減することによって最適化される。メモリ帯域幅は、Ｉ／Ｏチャネルの数およびそれらのデータ転送速度を最大化することによって最適化される。回路が小さくなると、Ｉ／Ｏチャネルの数、およびチャネルを半導体チップと結び付けるＩ／Ｏピン間のピッチ密度により、信号歪みのクロストークが増加する。
信号品位が高いＩ／Ｏチャネルは、チャネル内の導体および誘電体の電力損失メカニズム、ならびに周波数分散およびクロストークなどのジッタまたはシンボル間干渉（「ＩＳＩ」）の一因となる、チャネル内を移動するパルスを歪めるメカニズムを最小化する。現在、これらの歪みを補正するために、有機受動相互接続に取り付けられた等化回路が使用されている。リンク内の等化回路は、歪んだパルスを再形成して必要な立ち上がり時間を維持するために、有機相互接続／プリント回路基板に取り付けられた受動素子を備える。等化回路はまた、減衰信号を増幅するために能動部品を備えてよい。電力消費が最小の理想的な等化回路は、最小の損失を有し、最小の電力を消費する能動部品を使用する材料構造のおかげで、能動部品に対する依存度を最小化する。
残念なことに、有機相互接続を形成するために使用される商品材料および有機相互接続は、プロセッサユニットのクロック速度を制限する高速デジタルパルスを形成するために必要な高周波信号成分を歪める。したがって、等化回路がより高いシステムクロック速度を実行することを可能にする手段が望ましい。
入出力リンクのピーク帯域幅は、データレートとデータレーンの数の積である。リンク内の挿入損失により、現在、多数のデータレーン（１０２４）を備えるワイドＩ／Ｏチャネルを使用して、ピーク帯域幅の値が数百ＧＢｐｓ（ギガバイト／秒）に制限されている。ワイドＩ／Ｏチャネルは、約２Ｇｂｐｓ（ギガビット／秒）の低速データレートで駆動される。図１に描写されたように、より少ないデータレーン（２５６以下）を備える狭いＩ／Ｏチャネルは、より高いデータレート（７Ｇｂｐｓ）で駆動することができる。したがって、高密度相互接続構造でチャネル挿入損失を劇的に低減することにより、非常に高いデータレートでワイドチャネルが駆動されることを可能にする手段を開発することにより、ピーク帯域幅をテラバイト／秒（ＴＢｐｓ）まで十分に増大させることが望ましい。ピコジュール／ビット（ｐＪ／ビット）の単位で表されるシステム全体の効率を改善するために、電力効率が高い手段を導入してデータレーン内の減衰信号を増幅することも望ましい。
［関連技術の概要］
Ｄｉａｓらの、２０１４年３月２８日に出願され、「ＭＥＴＨＯＤ ＡＮＤ ＰＲＯＣＥＳＳ ＦＯＲ ＥＭＩＢ ＣＨＩＰ ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮＳ」と題する、Ｄｉａｓらの特許文献１（Ｄｉａｓらの´２９５）は、成形可能な化合物内に組み込まれ、ＥＭＩＢに取り付けられた複数の高密度半導体ダイを電気接続するために使用されるＢＥＯＬ技法を使用して、半導体ダイ上に組み立てられた高密度Ｉ／Ｏリンクを備える、組込み型マルチダイ相互接続ブリッジ（ＥＭＩＢ）を教示する。半導体ダイは、高密度Ｉ／Ｏチャネルを形成する２．５μｍ未満のハーフラインピッチを有する高密度相互接続を備える。ＥＭＩＢは、ＥＭＩＢ誘電体媒質を形成する成形可能な化合物内のはるかに広いハーフラインピッチでの追加の相互接続を備える。Ｄｉａｓらの´２９５は、受動等化回路または増幅回路をＥＭＩＢまたはそれに取り付けられた組込み型半導体ダイ内に統合することに関して沈黙している。また、能動回路を備える半導体キャリア内にＩ／Ｏチャネルを統合する技術、キャリア内に組み込まれた、もしくはキャリア表面に形成された受動回路網、またはシステム内のすべてのデバイスもしくは部品に電力を均等に分配する新しい電力管理システムに関しても沈黙している。
Ａｍｋｏｒ ＣｏｒｐｏｒａｔｉｏｎのＳＬＩＭ（登録商標）およびＳＷＩＦＴ（登録商標）の技術は、成形可能な化合物および銅メッキを用いるＢＥＯＬプロセスを使用して高密度Ｉ／Ｏチャネルを形成し、犠牲基板に相互接続構造を作成する別の手段を提供する。基板は一度取り外され、半導体ダイが取り付けられ、相互接続パッケージ内に組み込まれる。受動部品または等化および増幅回路がこれらの構造に統合されているという証拠は報告されていない。
ＣｏＷｏＳは、シリコン貫通バイアすなわちＴＳＶを含むインターポーザ回路を備える３Ｄチップスタック内に半導体ダイを組み立てるＢＥＯＬプロセスである。３Ｄチップスタック内に受動回路網を組み込む手段は報告されていない。
従来技術は図２に描写され、３Ｄチップスタック１および不均一に取り付けられた半導体ダイ２は、相互接続構造３に配置されている。相互接続構造３は、成形可能な化合物から形成され、有機パッケージ５に取り付けられた受動部品４と電気通信する３Ｄチップスタック１および半導体ダイ２を配置するために使用される。受動部品４は、相互接続構造３内のＩ／Ｏチャネルを終端または等化するために使用される。相互接続構造３は、ＥＭＩＢ、ＳＬＩＭ（登録商標）、またはＳＷＩＦＴ（登録商標）の技術を備えることができる。成形可能な化合物は、高い誘電分散、およびより高いシグナリング周波数で指数関数的に成長する損失を有する有機材料を備える。
２００６年６月３０日に出願され、「ＥＬＥＣＴＲＩＣＡＬ ＣＯＭＰＯＮＥＮＴ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」と題する、ｄｅ Ｒｏｃｈｅｍｏｎｔの特許文献２（´８３９出願）は、統合された相互接続を形成するために半導体または誘電体表面上の温度で安定したままである特性を備えた容量性部品の統合を開示する。それは、高い信号品位および高い電力効率を有する低損失Ｉ／Ｏチャネルを形成するために、半導体基板内に等化回路および増幅段を組み込むことは開示していない。
「ＣＥＲＡＭＩＣ ＡＮＴＥＮＮＡ ＭＯＤＵＬＥ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ ＴＨＥＲＥＯＦ」と題する、ｄｅ Ｒｏｃｈｅｍｏｎｔの特許文献３（´６９８出願）は、半導体チップの入力／出力インピーダンスと一致する特性インピーダンスを有する伝送線路を形成するための高透磁率電気セラミックの使用、および半導体ダイまたは電気的相互接続（インターポーザ回路）の表面へのそれらの伝送線路の統合を開示するが、所与の周波数または所望のクロック速度を伝送線路に共振させる、伝送線路の経路に沿って構成された高透磁率誘電体を備える伝送線路に関連する技術を開示していない。
優先日２０１７年５月２日に出願され、「ＨＩＧＨ ＳＰＥＥＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＨＩＰ ＳＴＡＣＫ」と題する、ｄｅ Ｒｏｃｈｅｍｏｎｔの特許文献４（´１４５出願）は、均一なナノスケールの粒子サイズおよび微細構造を有するために温度および（フェムト秒を超える時間スケールの）時間で安定したままである誘電特性を有する高透磁率電気セラミックを開示し特許請求している。それは、高速半導体チップスタック内に組み込まれたインターポーザ回路または半導体ダイ上に形成された表面層内にこれらの高透磁率電気セラミックを組み込むことも開示している。それは、バイアパッドの一体化部分としてのバイアパッドの周囲の、または信号反射を最小化するためのバイアパッドに隣接するバイアでのこれらの材料の使用を特許請求しているが、バイアを形成するいくつかのバイアパッド間に、またはＩ／Ｏチャネル内に垂直に分散された、バイアパッドの周りの等化回路に対する部品としてのこれらの電気セラミックの使用は開示していない。
優先日２０１８年５月３日に出願され、「ＨＩＧＨ ＳＰＥＥＤ／ＬＯＷ ＰＯＷＥＲ ＳＥＲＶＥＲ ＦＡＲＭＳ ＡＮＤ ＳＥＲＶＥＲ ＮＥＴＷＯＲＫＳ」と題する、ｄｅ Ｒｏｃｈｅｍｏｎｔの特許文献５（´４１１出願）は、ハイブリッドコンピューティングモジュールを備えるサーバファームならびにそのようなサーバファームの地域およびグローバルネットワーク内で消費される電力の最小化に関連する技術を特許請求している。
［用語の定義］
「第１世代スタックマシン」または「第１世代スタックマシン情報アーキテクチャ」という用語は、スタックプロセッサ情報アーキテクチャを指すと本明細書では理解され、データがメモリ内に常駐し、そこで、一連の演算子およびオペランドが選択されたメモリアドレスを通過して、所望のアルゴリズムの結果を取得する。
「第２世代スタックマシンアーキテクチャ」または「第２世代スタックマシンアーキテクチャ」という用語は、スタックプロセッサ情報アーキテクチャを指すと本明細書では理解され、一連の演算子およびオペランドは、最小命令セット（ＭＩＳＣ）アーキテクチャを利用して、所望のアルゴリズム結果を取得し、それをメモリ内の指定された場所に戻す構造化プログラミング言語を使用して、アルゴリズムを処理するように設計されたスタックマシンプロセッサにメモリから呼び出される。
「第３世代スタックマシンアーキテクチャ」または「第３世代スタックマシン情報アーキテクチャ」という用語は、キャッシュメモリユーティリティへの依存が最小である情報アーキテクチャを指すと本明細書では理解され、コントローラは、正当な場合、第１世代スタックマシンと整合性がある方法を使用して、メモリにデータ処理を動的に割り当てることにより、または第２世代スタックマシンおよび最小命令セットコンピューティング（ＭＩＳＣ）アーキテクチャと整合性がある方法を使用して、再帰的もしくは深くネストされたループアルゴリズムによって最も効率的に解決されるデータ処理をスタックマシンプロセッサダイに割り当てることにより、または縮小命令セットコンピューティング（ＲＩＳＣ）アーキテクチャを使用して、反復アルゴリズムによって最も効率的に解決されるデータ処理を中央処理装置もしくはグラフィカル処理に割り当てることにより、アルゴリズム効率を最大化する。
「平均ａｍｕ」という用語は、結晶格子を形成する素子によって寄与される部分原子質量単位を合計することによって導出される結晶化合物用の単位セルの中央原子質量を意味すると本明細書では理解される。
「ＢＥＯＬ」という用語は、半導体表面内に組み込まれた切替え素子などの能動回路と、半導体が電気接続されている任意のデバイスまたはシステムとの間の電気相互接続を形成する半導体プロセスを指す、「ラインのバックエンド」のその従来の意味を有すると本明細書では理解される。
「ビットコイン」という用語は、コンピュータアルゴリズムを使用してブロックチェーン上でマイニングされ、限られた供給で存在するデジタル暗号通貨を意味すると本明細書では理解される。
「ブロックチェーン」という用語は、コンピュータネットワーク全体に分散されたデジタル台帳内の信頼できる監査可能な記録を形成するために使用されるプロセスを意味すると本明細書では理解される。
「化学的複雑さ」、「組成的複雑さ」、「化学的に複雑」、または「組成的に複雑」という用語は、周期表からの３つ以上の元素からなる金属もしくは超合金、化合物半導体、またはセラミックなどの材料を指すと本明細書では理解される。
「チップスタック」という用語は、３Ｄアセンブリ内の様々な部品間に受動電気相互接続を提供するセンサ、微小電気機械システム（「ＭＥＭＳ」）、および／またはインターポーザ回路などの半導体ダイおよび非半導体チップ素子を備えてよいチップの結合３次元（３Ｄ）アセンブリを意味すると本明細書では理解される。
「臨界性能公差」という用語は、電気回路内のすべての受動部品が、回路が機能するように設計されたすべての動作温度で所望の値の±１％以内に性能値を保持するための能力を指すと本明細書では理解される。
「分散型台帳技術」という用語は、コンピュータネットワーク全体に分散された信頼できるデータベースを生成する計算プラットフォームを指すと本明細書では理解され、ネットワークの当事者であるコンピュータの大多数がエントリまたはトランザクションを確認するときに、エントリまたはトランザクションに関連する信頼が保証され、エントリまたはトランザクションは、オープンに検査することができ、変更することができないコンピュータネットワークの永続的な記録を残す。
「電気セラミック」という用語は、加えられた電気的または磁気的な刺激の場密度を増大させる堅牢な誘電特性を有する複合セラミック材料であるという、その従来の意味を指すと本明細書では理解される。
「高相互接続密度」または「高Ｉ／Ｏ密度」という用語は、２００ＩＯ／ｍｍ／層を超える線形脱出密度を意味すると本明細書では理解され、線形脱出密度は、パッケージングデバイスの層ごとの半導体ダイエッジの１ミリメートル当たりを脱出する物理的相互接続の数である。
「集積回路」（または「ＩＣ」）という用語は、多数、非常に多数、または超多数の能動切替素子が組み込まれている半導体チップを意味すると本明細書では理解される。
「Ｉ／Ｏチャネル」という用語は、第１の半導体チップの出力ポートと第２の半導体チップの入力ポートとの間の導電性リンク、および２つのポートの間で送信される信号の完全性を最適化するために必要な介在回路素子を意味すると本明細書では理解される。
「液体化学堆積」（または「ＬＣＤ」）という用語は、液体前駆体溶液を使用して、任意の組成的または化学的な複雑さの材料を、原子スケールの化学的均一性およびナノスケールの寸法まで制御可能な微細構造を有するアモルファスラミネートもしくは自立体として、または結晶ラミネートもしくは自立体として製造する方法を意味すると本明細書では理解される。
「ＭＡＸ相材料」という用語は、一般化学式Ｍ（ｎ＋１）ＡＸｎを有する化学的に複雑な金属間セラミック材料を定義すると本明細書では理解され、ここで、Ｍは第１列遷移金属元素であり、Ａは周期表のＩＩＩ－ＶＩ列にある「Ａ基」元素であり、Ｘは炭素（Ｃ）または窒素（Ｎ）のいずれかである。
「微細構造」という用語は、多結晶セラミック材料の粒子サイズ、粒子化学、および粒界化学に関連するその従来の意味を保持すると本明細書では理解される。
「受動部品」という用語は、電力利得を生成することなく電気信号の位相または振幅を変調する電気回路の素子としてのその従来の定義を指すと本明細書では理解される。
「物理層」という用語は、マイクロエレクトロニクス回路内に組み込まれたパターン化または非パターン化された材料層を意味すると本明細書では理解され、材料は、回路または回路素子の適切な機能を強化するいくつかの固有の物理特性を有する。
「プロセッサユニット」という用語は、ＧＰＵ、ＣＰＵ、ＡＲＭ、スタック、組込み、ビデオ、オーディオ、またはアプリケーション固有を含む、任意の形態のマイクロプロセッサを意味すると本明細書では理解される。
「共振ゲートトランジスタ」という用語は、ｄｅ Ｒｏｃｈｅｍｏｎｔの特許文献６、「ＰＯＷＥＲ ＦＥＴ ＷＩＴＨ Ａ ＲＥＳＯＮＡＮＴ ＴＲＡＮＳＩＳＴＯＲ ＧＡＴＥ」に開示されたトランジスタアーキテクチャのいずれかを指すと本明細書では理解され、トランジスタの切替え速度は、トランジスタゲートの静電容量によって制限されるが、ゲート静電容量をゲート構造内に組み込まれた誘導性素子と共振させる周波数で動作する。
「標準動作温度」という用語は、－４０℃～＋１２５℃との間の温度範囲を意味すると本明細書では理解される。
「表面特徴」という用語は、基板の表面に統合された１つまたは複数のパターン化された物理層を意味すると本明細書では理解され、物理層のパターンおよび物理的特性は、マイクロエレクトロニクス回路内で何らかの機能目的を果たすように設計される。
「熱電効果」という用語は、物理現象としてのその従来の定義を指すと本明細書では理解され、材料全体に印加された温度差がその材料内に電圧差を誘発し、かつ／または材料全体に印加された電圧差がその材料内に温度差を誘発する。
「熱電材料」という用語は、「熱電効果」を表す固体材料としてのその従来の定義を指すと本明細書では理解される。
「熱機械的」という用語は、高温および機械的な力もしくは圧力の同時印加によって誘発または生成される特性に関するものとしてのその従来の定義を指すと本明細書では理解される。
「薄型」という用語は、その元の厚さをより薄い厚さ、好ましくは２５μｍ以下のオーダの厚さに減らすために研削および化学機械的に研磨されたインターポーザ回路、センサチップ、または半導体ダイを指すと本明細書では理解される。
「スルーバイア」または「バイア」という用語は、スルーホールを導電性物質で満たすことによって行われる垂直電気接続に関するその従来の定義を指すと本明細書では理解される。
「タイトトレランス」または「クリティカルトレランス」という用語は、標準動作温度に対して±１％未満しか変化しない静電容量、インダクタンス、または抵抗などの性能値を意味すると本明細書では理解される。
「伝送線路」という用語は、本出願の特定の目的のために、以下の：マイクロストリップ、ストリップライン、接地被覆ストリップライン、接地被覆誘電体導波路、および誘電体スラブ導波路のうちのいずれかを指すと本明細書では理解される。
「バイア」という用語は、電気回路の水平面間の電気通信、電気光学通信、または電気放射通信を確立する任意の垂直相互接続を意味すると本明細書では理解される。
本発明は、一般に、メモリプロセッサの帯域幅を改善するために、１ＧＨｚを超える、好ましくは１０ＧＨｚを超えるシグナリング周波数で信号品位を維持する組込み型受動回路網を備える、高相互接続密度、最小損失のＩ／Ｏチャネルの設計および構築に関する。
本発明はさらに、半導体チップキャリア、インターポーザ回路、または半導体ダイ上に形成された表面層内に組み込まれた低挿入損失伝送線路および超低損失受動回路素子を、プリエンファシスモード、ポストエンファシスモード、または両方のモードで動作する等化回路として構成することに関する。
本発明はさらに、半導体チップキャリア、インターポーザ回路、半導体ダイ、または半導体モジュールの表面層内に組み込まれた、相互接続密度が高く、最小損失のＩ／Ｏチャネル内の減衰信号を増幅する共振ゲートトランジスタの使用に関する。
本発明はさらに、増幅等化回路またはクロックデータ復元回路として機能する共振ゲートトランジスタのゲート構造内に組み込まれた広帯域フィルタリングステージをさらに備える共振ゲートトランジスタを備える。
本発明は、具体的には、場合によってはＩ／Ｏチャネル内に組み込まれた共振ゲートトランジスタを含むマイクロプロセッサメモリ帯域幅を最適化するために等化システムとして機能する、組み込まれた受動回路および能動回路に電気接続された超低挿入損失伝送線路を有する表面層をさらに備える、半導体キャリア上に取り付けられた１つもしくは複数の個別半導体ダイまたは少なくとも１つの半導体チップスタックを備える半導体キャリアに関する。
本発明はさらに、その上で半導体ダイまたはチップスタックがキャリア表面に取り付けられ、第１世代スタックマシンプロセッサと一致する方法を使用してデータがメモリチップ内で処理される、高い相互接続密度、最小損失Ｉ／Ｏチャネルを有する半導体キャリアを備えるハイブリッドコンピューティングモジュールを特許請求する。
本発明はさらに、その上で半導体ダイまたはチップスタックがキャリア表面に取り付けられ、第２世代スタックマシンと一致する方法を使用してデータがスタックマシンプロセッサダイ内で処理される、高い相互接続密度、最小損失Ｉ／Ｏチャネルを有する半導体キャリアを備えるハイブリッドコンピューティングモジュールを特許請求する。
本発明はまた、その上で半導体ダイまたはチップスタックがキャリア表面に取り付けられ、キャッシュメモリに対する最初の依存性を有する第３世代スタックマシンと一致する方法を使用してデータが処理される、高い相互接続密度、最小損失Ｉ／Ｏチャネル、および１００ＭＢｐｓを超える、好ましくは１ＴＢｐｓを超えるメモリプロセッサ帯域幅を有する半導体キャリアを備えるハイブリッドコンピューティングモジュールを特許請求し、データ処理は、第１世代スタックマシンと一致する方法を使用してメモリに動的に割り当てられるか、または第２世代スタックマシンおよび最小命令セットコンピューティング（ＭＩＳＣ）アーキテクチャと一致する方法を使用してスタックマシンプロセッサで処理されるか、または再帰的もしくは深くネストされたループアルゴリズムによって最も効率的に解決される機能をＭＩＳＣスタックマシンプロセッサに最適に割り当て、反復アルゴリズムによって最も効率的に解決される機能を縮小命令セットコンピューティング（ＲＩＳＣ）アーキテクチャを使用する中央処理装置に割り当てる、コントローラによって管理される。
本発明は、ローカルに配置されたハイブリッドコンピューティングモジュールのアセンブリを備えるネットワーク化コンピューティングシステムを特許請求し、ハイブリッドコンピューティングモジュールは、高い相互接続密度、最小損失Ｉ／Ｏチャネル、および１００ＭＢｐｓを超える、好ましくは１ＴＢｐｓを超えるメモリプロセッサ帯域幅を有する半導体キャリア、ならびにローカルにネットワーク化されたコンピューティングシステム内の他のハイブリッドコンピューティングモジュールへの光インターフェースとして半導体キャリア上に取り付けられるかまたは形成された電気光学デバイスを備える。
本発明は、光電気通信ネットワーク、ワイヤレス電気通信ネットワーク、または衛星電気通信ネットワークを介するハイブリッドコンピューティングモジュールの地域ネットワークまたはグローバルネットワーク内の他のハイブリッドコンピューティングモジュールへの光インターフェースとして半導体キャリア上に取り付けられるかまたは形成された電気光学デバイスを特許請求する。
本発明の一実施形態は、多層表面界面内に組み込まれた少なくとも１つの高ピーク帯域幅Ｉ／Ｏチャネルをさらに備える１つまたは複数のハイブリッドコンピューティングモジュールを備えるコンピューティングシステムを提供し、多層表面界面は、半導体ダイ、半導体キャリア、半導体チップスタック内に組み込まれたインターポーザ回路、または基板もしくは半導体キャリアに取り付けられた半導体ウェハの結合アセンブリを形成するために誘電体または半導体基板に形成され、高ピーク帯域幅Ｉ／Ｏリンクは、半導体ダイ、半導体キャリア、または半導体チップのスタックアセンブリ内に組み込まれたインターポーザ回路上の入力ポートおよび出力ポートとの電気的インターフェースを形成するバイアをさらに備え、多層表面界面は、バイア間の信号伝送を電気的に結び付けるデータ信号プレーン内にチャネルリンクを形成する導電性手段、低透磁率／超低損失誘電体、電力プレーンおよび接地プレーンを形成する追加の導電性手段を備え、場合によって信号を送ることができ、能動半導体層および１つまたは複数の制御プレーンを備え、多層表面界面は、高ピーク帯域幅Ｉ／Ｏチャネル内に組み込まれた容量性、誘導性、および抵抗性の素子を備える受動回路網フィルタリング回路をさらに備え、受動回路網フィルタリング回路は、フェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体部品をさらに備える。
受動回路網フィルタリング回路は、終端回路として機能するように適合されてよい。受動回路網フィルタリング回路は、等化回路として機能するように適合されてよい。等化回路は、プリエンファシスモード、ポストエンファシスモード、またはプリエンファシスモードとポストエンファシスモードの両方で機能するように適合されてよい。受動回路網フィルタリング回路は、周波数共振回路として機能するように適合されてよい。
ハイブリッドコンピューティングモジュールは、半導体チップキャリアの能動半導体表面内に組み込まれた能動切替え素子、半導体チップキャリアに取り付けられた半導体ダイ、または半導体チップのスタックアセンブリ内に組み込まれた半導体をさらに備え、多層表面界面内の信号制御プレーンとの電気的インターフェースを形成することができ、受動回路網フィルタリング回路は、クロックまたはデータ復元回路として機能する。
データ信号プレーン内にチャネルリンクを形成する導電性手段は、差動ペアとして構成されてよい。
ハイブリッドコンピューティングモジュールは、多層表面界面の信号制御プレーンと電気通信する、半導体チップキャリア、半導体ダイ、または能動半導体インターポーザ回路上に形成された多層界面の能動半導体表面内に組み込まれ、減衰信号を増幅するために高ピーク帯域幅Ｉ／Ｏチャネル内の入力バイアと出力バイアの間に挿入された共振ゲートトランジスタを有してよい。共振ゲートトランジスタは、共振周波数で、または所望のスペクトル周波数帯域にわたって減衰信号の最大増幅を調整するために帯域調整素子として機能するように、共振ゲートトランジスタのゲート電極内に組み込まれたインダクタ、コンデンサ、および抵抗器を有してよい。
共振ゲートトランジスタは、所望の共振周波数または選択された共振周波数で最大増幅を提供するように調整された増幅を有してよい。増幅は、等化帯域にわたって最大増幅を提供するように調整されてよく、増幅等化回路として機能する。高ピーク帯域幅Ｉ／Ｏチャネルは、差動対として構成された導電性手段、および双方向増幅段として動作するように共振ゲートトランジスタを構成する能動切替え素子を備えてよい。
低透磁率、超低損失の誘電体は、アモルファスシリカを備えてよい。ハイブリッドコンピューティングモジュールは、コンピューティングシステム全体に電力を均等に分配するために、ハイブリッドコンピューティングモジュールの半導体キャリア上に形成または取り付けられた少なくとも１つの電力管理モジュールをさらに備えてよい。電力管理モジュールは共振ゲートトランジスタを備えてよい。
ハイブリッドコンピューティングモジュールは、コンピューティングシステム内のハイブリッドコンピューティングモジュール間に光通信手段を提供する高ピーク帯域幅Ｉ／Ｏチャネルと電気通信する電気光学トランシーバをさらに備えてよい。ハイブリッドコンピューティングモジュールは、冗長またはフォールトトレラントな回路を備えてよい。
容量性回路素子の高エネルギー密度電気セラミック誘電体は結晶格子を備えてよく、そのユニットセルは原子質量の中央値が２５ａｍｕを超える、好ましくは７０ａｍｕを超える。容量性回路素子の高エネルギー密度電気セラミック誘電体は、７０を超える、好ましくは２００≦εＲ≦８００の範囲の比透磁率εＲを有してよい。高エネルギー密度電気セラミック誘電体は、Ｍ（Ｉ） （１－ｘ－ｙ－ｚ）Ｍ（ＩＩ） （ｘ）Ｍ（ＩＩＩ） （ｙ）Ｍ（ＩＶ） （ｚ）Ｚｒ（１－ａ－ｂ）Ｈｆ（ｂ）Ｔｉ（ａ）Ｏ３によって与えられる化学量論比を有し、ここで、Ｚｒはジルコニウムであり、Ｈｆはハフニウムであり、Ｔｉはチタンであり、Ｏは酸素であり、Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）は、熱力学的に安定したペロブスカイト結晶を形成する追加の金属酸化物成分であり、ｘ、ｙ、およびｚは、すべてのＭ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）元素成分の合計が制約：（１－ｘ－ｙ－ｚ）＋（ｘ＋ｙ＋ｚ）＝１、および、（１－ａ－ｂ）＋（ａ＋ｂ）＝１を満たすような比率を形成する分数モル分率である。
追加の金属酸化物成分（Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ））は、スカンジウム（Ｓｃ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、イテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を備えてよい。容量性回路素子は、３ＧＨｚを超える、好ましくは３００ＧＨｚを超える、最も好ましくはＴＨｚを超える動作周波数のガイド波長の１／２０未満の物理的寸法を有してよい。容量性回路素子は、数十ミクロン以下、好ましくは１ミクロン以下、より好ましくは１ミクロン未満の最大物理的寸法を有する。
誘導性素子の高エネルギー密度電気セラミック誘電体は、ＧＨｚ周波数で比透磁率μＲ≧１０および損失正接ｔａｎδ≦１０－３を有するガーネットを備えてよい。ガーネットは、菱形十二面体もしくは偏四角多面体のいずれかの結晶構造、またはその２つの組合せを採用することができ、以下の化学式Ａ３Ｂ２（ＳｉＯ４）３を有し、基Ａの金属酸化物は酸化シリコンと等しいモル濃度を有し、基Ｂの金属酸化物は酸化シリコンのモル濃度の２／３のモル濃度を有し、好ましい基Ａの金属酸化物には、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）が含まれ、好ましい基Ｂの金属酸化物には、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）が含まれる。高エネルギー密度電気セラミック誘電体は、１０ｎｍ～２５μｍ、好ましくは２５０ｎｍ～５μｍの範囲の均一な粒子サイズを有する制御された微細構造を制御している可能性がある。
組込み型受動フィルタリング回路網は、単純な並列終端：単純な並列フライバイ終端、能動並列終端、テブナン終端、直列ＲＣ並列終端、または差動対フライバイ終端を備える終端回路を有してよい。終端回路は、０．５ｃｍ未満のスタブ長でチャネルリンクに統合された平面容量性、誘導性、および抵抗性の回路素子を備えてよい。終端回路は、統合バイア内に組み込まれた容量性、誘導性、および抵抗性の回路素子を備えてよく、スタブ長はゼロであってよい。等化回路が、０．５ｃｍ未満のスタブ長でチャネルリンクに統合された平面容量性、誘導性、および抵抗性の回路素子を備える、請求項３に記載の組込み型受動フィルタリング回路網。
組込み型受動フィルタリング回路網は、統合バイア内に組み込まれ、スタブ長がゼロである容量性、誘導性、および抵抗性の回路素子を備える等化回路を有してよい。組込み型受動フィルタリング回路網は、０．５ｃｍ未満のスタブ長でチャネルリンク内に統合された平面容量性、誘導性、および抵抗性の回路素子を備えるクロックまたはデータ復元回路を有してよい。受動フィルタリング回路網は、統合バイア内に組み込まれ、スタブ長がゼロである容量性、誘導性、および抵抗性の回路素子を備えるクロックまたはデータ復元回路を有してよい。
ハイブリッドコンピューティングモジュールは、多層表面界面のいくつかのデータ信号プレーン全体に分散された高ピーク帯域幅Ｉ／Ｏチャネルを有し、接地壁および接地プレーンを備え、２００ＩＯ／ｍｍ／層を超える相互接続密度を有してよい。ハイブリッドコンピューティングモジュールは、高ピーク帯域幅Ｉ／Ｏチャネルを介して、プロセッサユニットとして機能する第２の半導体ダイに結び付けられるメモリ機能を提供する第１の半導体ダイを有してよい。ハイブリッドコンピューティングモジュールは、第１世代スタックマシンプロセッサと一致する方法および情報アーキテクチャを使用して、第１の半導体ダイによって提供されるメモリ機能内で処理されるデータを有してよい。ハイブリッドコンピューティングモジュールは、スタックプロセッサとしての第２の半導体ダイの機能、第２世代スタックマシンプロセッサと一致する方法および情報アーキテクチャを使用してスタックプロセッサ内で処理される、メモリに格納されたデータを有してよい。ハイブリッドコンピューティングモジュールは、キャッシュメモリへの依存が最小であるかまたは全くないスタックプロセッサとしてのプロセッサユニット機能を有してよく、第３世代スタックマシンプロセッサと一致する方法および情報アーキテクチャを使用し、データ処理は、第１世代スタックマシンと一致する方法および情報アーキテクチャを使用してメモリに動的に割り当てられるか、またはデータは、第２世代スタックマシンおよび最小命令セットコンピューティング（ＭＩＳＣ）アーキテクチャと一致する方法および情報アーキテクチャを使用してスタックプロセッサ内で処理される。ハイブリッドコンピューティングモジュールは、再帰的または深くネストされたループアルゴリズムによって最も効率的に解決されるプロセッサ機能を、ＭＩＳＣスタックマシンプロセッサに最適に割り当て、反復アルゴリズムによって最も効率的に解決されるプロセッサ機能を、縮小命令セットコンピューティング（ＲＩＳＣ）アーキテクチャを使用する標準処理ユニットまたはグラフィカル処理ユニットに最適に割り当てるコントローラ回路を備えてよい。
本発明の別の実施形態は、第１の半導体ダイ上の出力ポートまたは入力ポートを第２の半導体ダイ上の入力ポートまたは出力ポートと電気的に結び付けるバス回路を形成する多層表面界面内に組み込まれた高ピーク帯域幅Ｉ／Ｏチャネルを提供し、高ピーク帯域幅Ｉ／Ｏチャネルは、第１および第２の半導体ダイ上の入力ポートおよび出力ポートと電気通信するバイアと、バイアを電気的に相互接続する低透磁率／超低損失誘電体内に組み込まれた導電性手段を備えるチャネルリンクと、高ピーク帯域幅Ｉ／Ｏチャネル内に組み込まれた容量性、誘導性、および抵抗性の素子を備える受動回路網フィルタリング回路と、データ信号プレーン内に組み込まれたチャネルリンクを備える多層表面界面と、電力プレーンおよび接地プレーン、またはオプションの信号制御プレーンを形成するための追加の導電性手段とを備え、受動回路網フィルタリング回路は、フェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体を含む部品を備える。
多層表面界面は、誘電体基板もしくは半導体ダイ、半導体キャリア、または半導体チップのスタックアセンブリ内に組み込まれたインターポーザ回路上に形成されてよい。半導体チップのスタックアセンブリは、基板または半導体キャリア、好ましくは、高ピーク帯域幅Ｉ／Ｏチャネルを備える基板または半導体キャリアに取り付けられてよい。受動回路網フィルタリング回路は、終端回路として機能することができる。受動回路網フィルタリング回路は、等化回路として機能することができる。等化回路は、プリエンファシスモード、ポストエンファシスモード、またはプリエンファシスモードとポストエンファシスモードの両方で機能することができる。受動回路網フィルタリング回路は、周波数共振回路として機能することができる。高ピーク帯域幅Ｉ／Ｏチャネルは、半導体チップキャリアの能動半導体表面内に組み込まれた能動切替え素子、半導体チップキャリアに取り付けられた半導体ダイ、または半導体チップのスタックアセンブリ内に組み込まれた半導体を有し、多層表面界面内の信号制御プレーンとの電気的インターフェースを形成することができ、受動回路網フィルタリング回路は、クロックまたはデータ復元回路として機能する。データ信号プレーン内にチャネルリンクを形成する導電性手段は、差動ペアとして構成されてよい。
高ピーク帯域幅Ｉ／Ｏチャネルは、多層表面界面の信号制御プレーンと電気通信する、半導体チップキャリア、半導体ダイ、または能動半導体インターポーザ回路上に形成された多層表面界面の能動半導体表面内に組み込まれ、減衰信号を増幅するために高ピーク帯域幅Ｉ／Ｏチャネル内の入力バイアと出力バイアの間に挿入された共振ゲートトランジスタを有してよい。共振ゲートトランジスタは、減衰信号の増幅を調整するために帯域調整素子として機能するトランジスタのゲート電極内に組み込まれたインダクタ、コンデンサ、および抵抗器を有してよい。共振ゲートトランジスタは、所望の共振周波数または選択された共振周波数で最大増幅を提供するように調整された増幅を有してよい。共振ゲートトランジスタは、等化帯域にわたって最大増幅を提供するように調整された増幅を有してよく、増幅等化回路として機能する。高ピーク帯域幅Ｉ／Ｏチャネルは、差動対として構成された導電性手段、および双方向増幅段として動作するように共振ゲートトランジスタを構成するスイッチをさらに備えてよい。
多層表面界面は、アモルファスシリカを備える低透磁率超低損失誘電体を有してよい。容量性回路素子の高エネルギー密度電気セラミック誘電体は結晶格子を備えてよく、そのユニットセルは原子質量の中央値が２５ａｍｕを超える、好ましくは７０ａｍｕを超える。容量性回路素子の高エネルギー密度電気セラミック誘電体は、７０を超える、好ましくは２００≦εＲ≦８００の範囲の比透磁率εＲを有してよい。高エネルギー密度電気セラミック誘電体は、Ｍ（Ｉ） （１－ｘ－ｙ－ｚ）Ｍ（ＩＩ） （ｘ）Ｍ（ＩＩＩ） （ｙ）Ｍ（ＩＶ） （ｚ）Ｚｒ（１－ａ－ｂ）Ｈｆ（ｂ）Ｔｉ（ａ）Ｏ３によって与えられる化学量論比を有してよく、ここで、Ｚｒはジルコニウムであり、Ｈｆはハフニウムであり、Ｔｉはチタンであり、Ｏは酸素であり、Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）は、熱力学的に安定したペロブスカイト結晶を形成する追加の金属酸化物成分であり、ｘ、ｙ、およびｚは、すべてのＭ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）元素成分の合計が制約：（１－ｘ－ｙ－ｚ）＋（ｘ＋ｙ＋ｚ）＝１、および、（１－ａ－ｂ）＋（ａ＋ｂ）＝１を満たすような比率を形成する分数モル分率である。追加の金属酸化物成分（Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ））は、スカンジウム（Ｓｃ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、イテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を備えてよい。高ピーク帯域幅Ｉ／Ｏチャネルは、３ＧＨｚを超える動作周波数のガイド波長の１／２０未満の物理的寸法を有する容量性回路素子を含んでよい。容量性回路素子は、数十ミクロン以下、好ましくは１ミクロン以下、より好ましくは１ミクロン未満の最大物理的寸法を有してよい。
高ピーク帯域幅Ｉ／Ｏチャネルは、ＧＨｚ周波数で比透磁率μＲ≧１０および損失正接ｔａｎδ≦１０－３を有するガーネットを備える誘導性素子の高エネルギー密度電気セラミック誘電体を有してよい。ガーネットは、菱形の十二面体もしくは台形面体の結晶構造のいずれか、またはその２つの組合せを採用することができ、以下の化学式Ａ３Ｂ２（ＳｉＯ４）３を有し、基Ａの金属酸化物は酸化シリコンと等しいモル濃度を有し、基Ｂの金属酸化物は酸化シリコンのモル濃度の２／３であるモル濃度を有し、好ましい基Ａの金属酸化物には、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）が含まれ、好ましい基Ｂの金属酸化物には、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）が含まれる。高エネルギー密度電気セラミック誘電体は、１０ｎｍ～２５μｍ、好ましくは２５０ｎｍ～５μｍの範囲の均一な粒子サイズを有する制御された微細構造を制御している可能性がある。
組込み型受動フィルタリング回路網は、単純な並列終端：単純な並列フライバイ終端、能動並列終端、テブナン終端、直列ＲＣ並列終端、または差動対フライバイ終端を備える終端回路を有してよい。終端回路は、０．５ｃｍ未満のスタブ長を有するＩ／Ｏリンク内の平面容量性、誘導性、および抵抗性の回路素子を備えてよい。終端回路は、統合バイア内に組み込まれ、ゼロのスタブ長を有する、容量性、誘導性、および抵抗性の回路素子を備えてよい。等化回路は、０．５ｃｍ未満のスタブ長を有するＩ／Ｏリンク内の平面容量性、誘導性、および抵抗性の回路素子を備えてよい。等化回路は、統合バイア内に組み込まれ、ゼロのスタブ長を有する、容量性、誘導性、および抵抗性の回路素子を備えてよい。組込み型受動フィルタリング回路網は、Ｉ／Ｏリンク内の平面容量性、誘導性、および抵抗性の回路素子、ならびに０．５ｃｍ未満のスタブ長を備えるクロックまたはデータ復元回路を有してよい。受動フィルタリング回路網は、統合バイア内に組み込まれ、スタブ長がゼロである容量性、誘導性、および抵抗性の回路素子を備えるクロックまたはデータ復元回路を有してよい。
高ピーク帯域幅Ｉ／Ｏチャネルは、能動半導体層内に組み込まれた能動切替え素子を変調する信号制御プレーンを有してよい。高ピーク帯域幅Ｉ／Ｏチャネルは、多層表面界面内に組み込まれた複数のデータ信号プレーン全体に分散された複数のチャネルリンクを有してよい。複数のチャネルリンクは、接地プレーンおよび接地壁によって互いに電気的に絶縁されてよい。高ピーク帯域幅Ｉ／Ｏチャネルは、高い相互接続密度のＩ／Ｏチャネルを有し、２００ＩＯ／ｍｍ／層を超える、好ましくは１，０００ＩＯ／ｍｍ／層を超える線形脱出密度を有してよい。高ピーク帯域幅Ｉ／Ｏチャネルは、第１の半導体ダイをプロセッサユニットにし、第２の半導体ダイをメモリチップにすることができる。メモリチップは、垂直チップスタックアセンブリ内に組み込まれてよく、コントローラ回路と電気通信する。
本発明のさらに別の実施形態は、半導体ダイが取り付けられた基板に形成された高ピーク帯域幅Ｉ／Ｏチャネルを備える回路を提供し、高ピーク帯域幅Ｉ／Ｏチャネルは、基板に取り付けられた半導体ダイの入力／出力ポートとの電気接続を形成するバイア間の信号送信を電気的に結び付けるデータ信号プレーン内のチャネルリンクを形成する導電性手段と、チャネルリンクを包む低透磁率／超低損失誘電体と、分離する電力プレーンおよび接地プレーンを形成するための追加の導電性手段と、高ピーク帯域幅Ｉ／Ｏチャネル内に組み込まれた容量性、誘導性、および抵抗性の素子を備える受動回路網フィルタリング回路とをさらに備える多層表面界面を備え、受動回路網フィルタリング回路は、フェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体をさらに備える。
基板は半導体であってよい。半導体基板は半導体キャリアであってよい。多層表面界面は、半導体基板の能動プレーン内に組み込まれた能動回路と電気的に結び付く信号制御プレーンを備えてよい。能動プレーン内に組み込まれた能動回路はオペアンプを備えてよい。オペアンプは、多層表面界面内に組み込まれた受動回路素子と電気通信することができる。オペアンプおよび組込み型受動回路素子は、完全集積ジャイレータ回路を形成することができる。完全集積ジャイレータ回路は、誘導性素子として機能することができる。完全集積ジャイレータは、回路網フィルタとして機能することができる。完全集積ジャイレータは、無損失変圧器として機能することができる。能動プレーン内に組み込まれた能動回路は、共振ゲートトランジスタを備えてよい。能動プレーン内に組み込まれた能動回路は、共振ゲートトランジスタおよび能動切替え素子を備えてよい。回路モジュールは、基板表面に不均一に取り付けられた半導体ダイを有してよい。回路モジュールは、チップスタックアセンブリ内に組み込まれた複数の半導体を有してよい。チップスタックアセンブリは、高ピーク帯域幅Ｉ／Ｏチャネルを備えてよい
回路モジュールは、以下の回路機能：メモリ、メモリコントローラ、デバイスコントローラ、中央プロセッサユニット、グラフィカルプロセッサ、スタックプロセッサ、量子プロセッサ、アレイゲートフィールドプログラマビリティ、無線接続、光場撮像、放射線場撮像、電気光学撮像、および特定用途向け集積（ＡＳＩＣ）回路のうちのいくつかまたはすべてを半導体ダイに管理させることができる。回路モジュールは、３ＧＨｚを超える、好ましくは１００ＧＨｚを超える、最も好ましくは１ＴＨｚのクロック速度で電磁場をデジタルでキャプチャする撮像デバイスとして機能するために使用される半導体ダイを有してよい。回路モジュールは、読取り専用メモリ、ランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、スタティックダイナミックランダムアクセスメモリ、不揮発性メモリ、強誘電体ランダムアクセスメモリ、光メモリ、抵抗性素子ランダムアクセスメモリを備えるメモリ機能を有してよい。回路モジュールは、回路モジュールと電気通信する半導体チップキャリアへの入力ポートおよび出力ポートとの電気的インターフェースを形成するバイアをさらに備える高ピーク帯域幅Ｉ／Ｏリンクを有してよい。回路モジュールは、終端回路として機能する受動回路網フィルタリング回路を有してよい。受動回路網フィルタリング回路は、等化回路として機能することができる。等化回路は、プリエンファシスモード、ポストエンファシスモード、またはプリエンファシスモードとポストエンファシスモードの両方で機能することができる。受動回路網フィルタリング回路は、周波数共振回路として機能することができる。回路モジュールは、多層表面界面内の信号制御プレーンとの電気的インターフェースを形成する回路モジュール内の半導体の多層表面界面の能動半導体表面内に組み込まれた能動回路、およびクロックまたはデータ復元回路として機能する受動回路網フィルタリング回路を有してよい。回路モジュールは、データ信号プレーン内にチャネルリンクを形成する導電性手段を差動ペアとして構成されるようにすることができる。
回路モジュールは、共振ゲートトランジスタを備える能動回路を有してよい。共振ゲートトランジスタは、多層表面界面の信号制御プレーンと電気通信する、半導体チップキャリア、半導体ダイ、または能動半導体インターポーザ回路上に形成された多層表面界面の能動半導体表面内に組み込まれ、減衰信号を増幅するために高ピーク帯域幅Ｉ／Ｏチャネル内の入力バイアと出力バイアの間に挿入されてよい。共振ゲートトランジスタは、減衰信号の増幅を調整するために帯域調整素子として機能するトランジスタのゲート電極内に組み込まれたインダクタ、コンデンサ、および抵抗器を有してよい。共振ゲートトランジスタは、所望の共振周波数または選択された共振周波数で最大増幅を提供するように調整された増幅を有してよい。共振ゲートトランジスタは、等化帯域にわたって最大増幅を提供するように調整された増幅を有してよく、増幅等化回路として機能する。
回路モジュールは、差動対として構成された導電性手段、および双方向増幅段として動作するように共振ゲートトランジスタを構成する能動切替え素子をさらに備える高ピーク帯域幅Ｉ／Ｏチャネルを有してよい。多層表面界面は、アモルファスシリカを備える低透磁率超低損失誘電体を有してよい。回路モジュールは、結晶格子を備える容量性回路素子の高エネルギー密度電気セラミック誘電体を有してよく、そのユニットセルは原子質量の中央値が２５ａｍｕより大きく、好ましくは７０ａｍｕより大きい。回路モジュールは、７０を超える、好ましくは２００≦εＲ≦８００の範囲の比透磁率εＲを有する容量性回路素子の高エネルギー密度電気セラミック誘電体を有してよい回路モジュールは、Ｍ（Ｉ） （１－ｘ－ｙ－ｚ）Ｍ（ＩＩ） （ｘ）Ｍ（ＩＩＩ） （ｙ）Ｍ（ＩＶ） （ｚ）Ｚｒ（１－ａ－ｂ）Ｈｆ（ｂ）Ｔｉ（ａ）Ｏ３によって与えられる化学量論比を備える高エネルギー密度電気セラミック誘電体を有してよく、ここで、Ｚｒはジルコニウムであり、Ｈｆはハフニウムであり、Ｔｉはチタンであり、Ｏは酸素であり、Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）は、熱力学的に安定したペロブスカイト結晶を形成する追加の金属酸化物成分であり、ｘ、ｙ、およびｚは、すべてのＭ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）元素成分の合計が制約：（１－ｘ－ｙ－ｚ）＋（ｘ＋ｙ＋ｚ）＝１、および、（１－ａ－ｂ）＋（ａ＋ｂ）＝１を満たすような比率を形成する分数モル分率である。高エネルギー密度電気セラミック誘電体は、スカンジウム（Ｓｃ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、イテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を備える追加の金属酸化物成分（Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ））を有してよい。回路モジュールは、３ＧＨｚを超える、好ましくは３００ＧＨｚを超える、最も好ましくは１ＴＨｚを超える動作周波数のガイド波長の１／２０未満の物理的寸法を有する容量性回路素子を有してよい。回路モジュールは、数十ミクロン以下、好ましくは１ミクロン以下、より好ましくは１ミクロン未満の最大物理的寸法を有する容量性回路素子を有してよい。
モジュールは、ＧＨｚ周波数で比透磁率μＲ≧１０および損失正接ｔａｎδ≦１０－３を有するガーネットを備える誘導性素子の高エネルギー密度電気セラミック誘電体を有してよい。誘導性素子は、菱形の十二面体もしくは台形面体の結晶構造のいずれか、またはその２つの組合せを採用するガーネットを有してよく、以下の化学式Ａ３Ｂ２（ＳｉＯ４）３を有し、基Ａの金属酸化物は酸化シリコンと等しいモル濃度を有し、基Ｂの金属酸化物は酸化シリコンのモル濃度の２／３であるモル濃度を有し、好ましい基Ａの金属酸化物には、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）が含まれ、好ましい基Ｂの金属酸化物には、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）が含まれる。ガーネットは、１０ｎｍ～２５μｍ、好ましくは２５０ｎｍ～５μｍの範囲の均一な粒子サイズを有する制御された微細構造を含む高エネルギー密度電気セラミック誘電体を有してよい。
組込み型受動フィルタリング回路網は、単純な並列終端：単純な並列フライバイ終端、能動並列終端、テブナン終端、直列ＲＣ並列終端、または差動対フライバイ終端を備える終端回路を有してよい。組込み型受動フィルタリング回路網は、Ｉ／Ｏリンク内の平面容量性、誘導性、および抵抗性の回路素子、ならびに０．５ｃｍ未満のスタブ長を備える終端回路を有してよい。組込み型受動フィルタリング回路網は、統合バイア内に組み込まれ、スタブ長がゼロである容量性、誘導性、および抵抗性の回路素子を備える終端回路を有してよい。
組込み型受動フィルタリング回路網は、Ｉ／Ｏリンク内の平面容量性、誘導性、および抵抗性の回路素子、ならびに０．５ｃｍ未満のスタブ長を備える等化回路を有してよい。組込み型受動フィルタリング回路網は、統合バイア内に組み込まれ、スタブ長がゼロである容量性、誘導性、および抵抗性の回路素子を備える等化回路を有してよい。組込み型受動フィルタリング回路網は、Ｉ／Ｏリンク内の平面容量性、誘導性、および抵抗性の回路素子、ならびに０．５ｃｍ未満のスタブ長を備えるクロックまたはデータ復元回路を有してよい。組込み型受動フィルタリング回路網は、統合バイア内に組み込まれ、スタブ長がゼロである容量性、誘導性、および抵抗性の回路素子を備えるクロックまたはデータ復元回路を有してよい。
回路モジュールは、能動半導体層内に組み込まれた能動切替え素子を変調する信号制御プレーンを有してよい。回路モジュールは、多層表面界面内に組み込まれた複数のデータ信号プレーン全体に分散された複数のチャネルリンクを有してよい。回路モジュールは、接地プレーンおよび接地壁によって互いに電気的に絶縁される複数のチャネルリンクを有してよい。回路モジュールは、高ピーク帯域幅Ｉ／Ｏチャネルを、２００ＩＯ／ｍｍ／層を超える、好ましくは１，０００ＩＯ／ｍｍ／層を超える線形脱出密度を有する高い相互接続密度のＩ／Ｏチャネルにすることができる。回路モジュールは、ＭＡＸＩＭトポロジーを有するように構成された等化回路を有してよい。回路モジュールは、ＡＧＩＬＥＮＴトポロジーを有するように構成された等化回路を有してよい。回路モジュールは、誘電体導波路をさらに備え、好ましくは本質的に低透磁率／超低損失アモルファスシリカ誘電体からなる高ピーク帯域幅Ｉ／Ｏチャネルを有してよく、導電性手段は送信／受信放射素子として構成される。
本発明のさらなる実施形態は、高ピーク帯域幅Ｉ／Ｏチャネルを備える多層表面界面と電気通信している半導体基板上の能動半導体表面の第１の領域の第１の領域内に組み込まれた共振ゲートトランジスタを提供し、１つまたは複数の誘導性素子はトランジスタのゲート電極内に電気的に挿入され、ゲート電極は、ゲート長を５０倍超える、好ましくは１，０００倍超える、最も好ましくはゲート長を５００，０００倍超える物理的寸法を有する細長いゲート幅を有し、その結果、大きいゲート静電容量および細長いゲート幅は、トランジスタのオン抵抗を無視できる値まで低減し、誘導性素子のインダクタンスにより、大きい静電容量が所定の周波数で共振し、それにより、ゲートが所定の共振周波数で高い電力効率で大きい電流を切り替えるかまたは増幅することが可能になり、高ピーク帯域幅Ｉ／Ｏチャネルは、低透磁率超低損失誘電体、ならびにフェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体をさらに備える。
共振ゲートトランジスタは、トランジスタのゲート電極内に電気的に挿入されて、共振ゲートトランジスタに共振させ、所定の周波数の帯域にわたって信号を増幅または切り替えさせる受動フィルタリング回路網を形成する、１つまたは複数の誘導性素子および他の受動回路素子を有してよい。１つまたは複数の誘導性素子は、ゲート電極内に組み込まれ、能動半導体表面の第１の領域内に配置されてよい。誘導性素子および他の受動回路素子は、ゲート電極内に組み込まれ、能動半導体表面の第１の領域内に配置されてよい。１つまたは複数の誘導性素子は、高ピーク帯域幅Ｉ／Ｏチャネルの多層表面界面内に組み込まれ、バイアによってゲート電極に電気的に挿入されてよい。誘導性素子および他の受動回路素子は、高ピーク帯域幅Ｉ／Ｏチャネルの多層表面界面内に組み込まれ、バイアによってゲート電極に電気的に挿入されてよい。
共振ゲートトランジスタは、回路モジュール内に組み込まれてよい。回路モジュールは、高ピーク帯域幅Ｉ／Ｏチャネル内の信号データプレーンまたはバイア内に統合された複数の受動フィルタリング回路網を有してよく、能動半導体表面内に組み込まれた能動切替え素子は、どのフィルタリング機能が共振ゲートトランジスタの共振応答に挿入されるかを選択するために使用される。共振ゲートトランジスタは、能動半導体表面の第１の領域内に組み込まれ、高ピーク帯域幅Ｉ／Ｏチャネルを介して、能動半導体表面の第２の領域内の別の共振ゲートトランジスタと電気的インターフェースを形成することができる。
オペアンプの能動回路および反転受動回路をさらに備える完全集積ジャイレータを備えてよい。完全集積ジャイレータは、共振ゲートトランジスタのゲート電極内に電気的に挿入されてよい。完全集積ジャイレータは、ジャイレータの反転受動回路をコンデンサにすることができる。完全集積ジャイレータの反転受動回路は、複合受動フィルタリング回路網を備えてよい。完全集積ジャイレータは、増幅等化回路として機能することができる。
回路モジュールは、完全集積ジャイレータ用の能動オペアンプ回路を、能動半導体表面の第１の領域内の能動回路共振ゲートトランジスタと同じ場所に配置することができ、完全集積ジャイレータ用の反転受動回路は、高ピーク帯域幅Ｉ／Ｏチャネルの多層表面界面内に配置されてよい。反転受動回路は、平面受動回路部品を備えてよい。反転受動回路は、完全集積バイアを備えてよい。
共振ゲートトランジスタ用の能動が能動半導体表面の第１の領域内に配置され、完全集積ジャイレータ用の能動オペアンプ回路が能動半導体表面の第２の領域内に配置され、反転受動回路が、高ピーク帯域幅Ｉ／Ｏチャネルを介して、共振ゲートトランジスタと完全集積ジャイレータとの間に電気的インターフェースを形成する多層表面界面内に配置される、請求項１４１に記載の回路モジュール。
回路モジュールは、能動半導体表面の第１の領域を備える半導体基板に形成された多層表面界面に結合された第２の半導体デバイス上に統合された能動半導体表面の第２の領域を有してよく、その結果、半導体基板上の能動半導体表面の第１の領域は、高ピーク帯域幅Ｉ／Ｏチャネルを介して、第２の半導体デバイス上に統合される能動半導体表面の第２の領域への電気的インターフェースを形成する。
回路モジュールは、半導体基板上の能動半導体表面の第１の領域と垂直に整列する第２の半導体デバイス上に統合された能動半導体表面の第２の領域を有してよい。回路モジュールは、アモルファスシリカを備える低透磁率超低損失誘電体を有してよい。回路モジュールは、結晶格子を備える容量性回路素子の高エネルギー密度電気セラミック誘電体を有してよく、そのユニットセルは原子質量の中央値が２５ａｍｕより大きく、好ましくは７０ａｍｕより大きい。容量性回路素子の高エネルギー密度電気セラミック誘電体は、７０を超える、好ましくは２００≦εＲ≦８００の範囲の比透磁率εＲを有してよい。高エネルギー密度電気セラミック誘電体は、Ｍ（Ｉ） （１－ｘ－ｙ－ｚ）Ｍ（ＩＩ） （ｘ）Ｍ（ＩＩＩ） （ｙ）Ｍ（ＩＶ） （ｚ）Ｚｒ（１－ａ－ｂ）Ｈｆ（ｂ）Ｔｉ（ａ）Ｏ３によって与えられる化学量論比を有してよく、ここで、Ｚｒはジルコニウムであり、Ｈｆはハフニウムであり、Ｔｉはチタンであり、Ｏは酸素であり、Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）は、熱力学的に安定したペロブスカイト結晶を形成する追加の金属酸化物成分であり、ｘ、ｙ、およびｚは、すべてのＭ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）元素成分の合計が制約：（１－ｘ－ｙ－ｚ）＋（ｘ＋ｙ＋ｚ）＝１、および、（１－ａ－ｂ）＋（ａ＋ｂ）＝１を満たすような比率を形成する分数モル分率である。高エネルギー密度電気セラミック誘電体は、スカンジウム（Ｓｃ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、イテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を備える追加の金属酸化物成分（Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ））を有してよい。回路モジュールは、３ＧＨｚを超える、好ましくは３００ＧＨｚを超える、最も好ましくは１ＴＨｚを超える動作周波数のガイド波長の１／２０未満の物理的寸法を有する容量性回路素子を有してよい。容量性回路素子は、数十ミクロン以下、好ましくは１ミクロン以下、より好ましくは１ミクロン未満の最大物理的寸法を有してよい。
回路モジュールは、ＧＨｚ周波数で比透磁率μＲ≧１０および損失正接ｔａｎδ≦１０－３を有するガーネットを備える誘導性素子の高エネルギー密度電気セラミック誘電体を有してよい。ガーネットは、菱形十二面体もしくは偏四角多面体のいずれかの結晶構造、またはその２つの組合せを採用することができ、以下の化学式Ａ３Ｂ２（ＳｉＯ４）３を有し、基Ａの金属酸化物は酸化シリコンと等しいモル濃度を有し、基Ｂの金属酸化物は酸化シリコンのモル濃度の２／３のモル濃度を有し、好ましい基Ａの金属酸化物には、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）が含まれ、好ましい基Ｂの金属酸化物には、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）が含まれる。高エネルギー密度電気セラミック誘電体は、１０ｎｍ～２５μｍ、好ましくは２５０ｎｍ～５μｍの範囲の均一な粒子サイズを有する制御された微細構造を制御している可能性がある。
半導体回路モジュールの結合対は、各々、高ピーク帯域幅Ｉ／Ｏチャネルを備える多層表面界面と電気通信している各半導体モジュール上の能動半導体表面内に組み込まれた共振ゲートトランジスタを備えてよく、１つまたは複数の誘導性素子はトランジスタのゲート電極内に電気的に挿入され、ゲート電極は、ゲート長を５０倍超える、好ましくは１，０００倍超える、最も好ましくはゲート長を５００，０００倍超える物理的寸法を有する細長いゲート幅を有し、その結果、大きいゲート静電容量および細長いゲート幅は、トランジスタのオン抵抗を無視できる値まで低減し、誘導性素子のインダクタンスにより、大きい静電容量が所定の周波数で共振し、それにより、ゲートが所定の共振周波数で高い電力効率で大きい電流を切り替えるかまたは増幅することが可能になり、高ピーク帯域幅Ｉ／Ｏチャネルは、低透磁率超低損失誘電体、およびフェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体をさらに備え、高ピーク帯域幅Ｉ／Ｏチャネルは、信号データプレーン上に組み込まれるか、または結合対を形成する各半導体回路モジュールの多層表面界面内の完全集積バイア内に組み込まれる受動フィルタリング回路網をさらに備え、能動界面回路層は結合界面に配置され、結合界面は能動オペアンプ回路を備え、各半導体回路モジュールの高ピーク帯域幅Ｉ／Ｏチャネル内に組み込まれた反転受動回路を有する完全集積回路を形成し、結合ペアを形成する半導体回路モジュールの各々の中の共振ゲートトランジスタおよび他の機能を変調するために電気通信および電力インターフェースが作成される。
共振ゲートトランジスタは、トランジスタのゲート電極内に電気的に挿入されて、共振ゲートトランジスタに共振させ、所定の周波数の帯域にわたって信号を増幅または切り替えさせる受動フィルタリング回路網を形成する、１つまたは複数の誘導性素子および他の受動回路素子を有してよい。半導体回路モジュールの結合対は、増幅等化回路として機能する完全集積ジャイレータを有してよい。高ピーク帯域幅Ｉ／Ｏチャネルは、クロックまたはデータ復元回路をさらに備えてよい。半導体回路モジュールの結合対は、３ＧＨｚを超える、好ましくは３００ＧＨｚを超える、最も好ましくは１ＴＨｚを超える動作周波数のガイド波長の１／２０未満の物理的寸法を有する受動回路素子を形成する高エネルギー密度電気セラミック誘電体を有してよい。
半導体回路の結合対は、衛星または地上の電気通信ネットワーク内のワイヤレストランシーバとして機能する半導体回路モジュールのうちの１つを有してよい。半導体回路モジュールのうちの１つは、宇宙ベースの衛星システムまたは地上の光ファイバ電気通信ネットワーク内の光トランシーバまたは電気光学トランシーバとして機能することができる。半導体回路モジュールのうちの１つは、サーバファームまたはサーバファームネットワーク内のプロセッサユニットとして機能することができる。半導体回路モジュールの結合対は、プロセッサユニットをハイブリッドコンピューティングモジュールにすることができる。半導体回路モジュールのうちの１つは、地域またはグローバルのサーバファームネットワークと結び付くモバイルデバイス内のワイヤレストランシーバとして機能することができる。
高ピーク帯域幅Ｉ／Ｏチャネルを製造するための方法は、液体化学堆積法およびバックエンドオブライン技法を利用して、基板に形成されたサブミクロンの特徴サイズを有する多層表面界面内の高エネルギー密度電気セラミック誘電体、導電性手段、および低透磁率／超低損失誘電体、好ましくはアモルファスシリカ誘電体を統合し、多層表面界面は、接地プレーン、電力プレーン、および信号データプレーンを備える。
基板は半導体であってよい。
半導体基板は、半導体基板表面の能動層内に統合された能動回路を備えてよい。
能動回路は、低透磁率／超低損失誘電体の第１の層、導電性手段層、および低透磁率／超低損失誘電体の第２の層をさらに備える信号制御プレーンを備えてよい高ピーク帯域幅Ｉ／Ｏチャネルを含んでよく、低透磁率／超低損失誘電体の第１層内にエッチングされた開口部は、半導体基板表面の能動層へのバイアパスおよびオプションの接地壁接続を提供し、導電性手段層が適用され、低透磁率／超低損失誘電体の第１層内にエッチングされた開口部を介して、半導体基板表面の能動層内の能動回路との電気的インターフェースを形成するようにフォトリソグラフィでパターン化され、適用された導電性手段層は場合によっては研磨され、低透磁率／超低損失誘電体の第２の層が形成され、開口部は低透磁率／超低損失誘電体の第２の層内にエッチングされて、半導体基板の能動層内の能動回路との電気的インターフェースを形成する、適用された導電性手段へのバイア開口部およびオプションの接地壁接続を提供し、バイア開口部は、その後、導電性手段によってファイリングされて、多層表面界面内の後続の層への電気的インターフェースを完成させる。
方法は、導電性手段を基板または以前に形成された低透磁率／超低損失誘電体の層に適用することにより、１つまたは複数の接地プレーンを形成することができる。
接地プレーン層を形成する導電性手段は、高ピーク帯域幅Ｉ／Ｏチャネルのための特定の設計目標を満たすため、または多層表面界面内の他の層上の導電性手段を有するバイアを介して電気的インターフェースを形成するために必要な開口部を作成するために、フォトリソグラフィでパターン化されてよい。
信号データプレーンは、低透磁率／超低損失誘電体の第１および第２の層と、低透磁率／超低損失誘電体の第１および第２の層内に組み込まれた高エネルギー密度電気セラミックと、信号トレース、ならびに多層表面界面内に含まれる接地プレーン、他の信号データプレーン、および電力プレーンとの電気的インターフェースを形成する第１および第２の導電性手段層と、基板に形成された接地プレーン層上、または多層表面界面内の以前に形成された接地プレーン層上に低透磁率／超低損失誘電体の第１層を形成し、低透磁率／超低損失誘電体の第１の層内のフォトリソグラフィでパターン化された開口部をエッチングすること、場合によっては、低透磁率／超低損失誘電体の第１層内の開口部をエッチングして接地プレーン層を露出させ、追加の開口部内に高エネルギー密度電気セラミック誘電体を形成して、信号データプレーン内の低透磁率／超低損失誘電体の第１層内に受動回路素子を統合し、場合によっては、低透磁率／超低損失誘電体の第１層および高エネルギー密度電気セラミック誘電体を研磨し、低透磁率／超低損失誘電体の第１層内の追加の開口部をエッチングし、第１の導電性手段を形成およびリソグラフィでパターン化して、受動回路素子間またはその中の導電性トレース間に信号トレースを形成し、接地プレーン層および他の信号デープレーンまたは接地プレーンの下に配置された多層界面内に以前に形成された電力プレーンとの電気的インターフェースを確立するバイアまたは接地壁を形成し、場合によっては、第１の導電性手段層を研磨し、低透磁率／超低損失誘電体の第２の層を形成し、低透磁率／超低損失誘電体の第２の層内にフォトリソグラフィでパターン化された開口部をエッチングすること、追加の開口部内に高エネルギー密度電気セラミック誘電体を形成して、信号データプレーン内の低透磁率／超低損失誘電体の第２の層内に受動回路素子を統合し、場合によっては、低透磁率／超低損失誘電体の第２の層および高エネルギー密度電気セラミック誘電体を研磨し、低透磁率／超低損失誘電体の第２の層内に追加の開口部をエッチングし、第２の導電性手段層を形成およびフォトリソグラフィでパターン化して、信号データプレーンと、信号データプレーンの上の多層界面内に以前に形成された、または形成される予定の他の信号デープレーン、接地プレーン、電力プレーンとの間の電気的インターフェースを確立する接地プレーンおよびバイアまたは接地壁を形成することによって製造される第２の接地プレーンとを備えてよい。
方法は、低透磁率／超低損失誘電体の第３の層を挿入することによって信号データプレーン内に形成された差動対導体と、高エネルギー密度電気セラミック誘電体をさらに備える第１と第２の低透磁率／超低損失層の間にフォトリソグラフィでパターン化された第３の導電性手段層内に形成された追加の信号トレースとを含んでよい。
方法は、バイアパッドを形成する位置の第１および第２の導電性手段層内にフォトリソグラフィでパターン化されたボイド、およびボイドを満たし統合バイアを形成するために適用および場合によっては研磨された高エネルギー密度電気セラミック誘電体を含んでよい。方法は、平面受動回路素子として形成された受動回路素子を含んでよい。受動回路素子はバイア内に統合されてよい。方法は、フィルタリング回路網として受動的に機能するように構成された受動回路素子を提供することができる。受動フィルタリング回路網は等化回路であってよい。方法は、半導体基板表面の能動層内に統合された能動回路を備える半導体基板に形成された多層表面界面を有してよい。方法は、信号制御プレーンを備える多層界面を有してよく、受動フィルタリング回路網は増幅等化回路である。能動回路はオペアンプを備えてよい。多層表面界面は完全集積ジャイレータを備えてよい。能動回路は共振ゲートトランジスタを備えてよい。
方法は、結晶格子を備える高エネルギー密度電気セラミック誘電体を有してよく、そのユニットセルは原子質量の中央値が２５ａｍｕより大きく、好ましくは７０ａｍｕより大きい。方法は、７０を超える、好ましくは２００≦εＲ≦８００の範囲の比透磁率εＲを有する容量性回路素子の高エネルギー密度電気セラミック誘電体を含んでよい。方法は、Ｍ（Ｉ） （１－ｘ－ｙ－ｚ）Ｍ（ＩＩ） （ｘ）Ｍ（ＩＩＩ） （ｙ）Ｍ（ＩＶ） （ｚ）Ｚｒ（１－ａ－ｂ）Ｈｆ（ｂ）Ｔｉ（ａ）Ｏ３によって与えられる化学量論比を有する高エネルギー密度電気セラミック誘電体を有してよく、ここで、Ｚｒはジルコニウムであり、Ｈｆはハフニウムであり、Ｔｉはチタンであり、Ｏは酸素であり、Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）は、熱力学的に安定したペロブスカイト結晶を形成する追加の金属酸化物成分であり、ｘ、ｙ、およびｚは、すべてのＭ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）元素成分の合計が制約：（１－ｘ－ｙ－ｚ）＋（ｘ＋ｙ＋ｚ）＝１、および、（１－ａ－ｂ）＋（ａ＋ｂ）＝１を満たすような比率を形成する分数モル分率である。追加の金属酸化物成分（Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ））は、スカンジウム（Ｓｃ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、イテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を備えてよい。方法は、３ＧＨｚを超える、好ましくは３００ＧＨｚを超える、最も好ましくは１ＴＨｚを超える動作周波数のガイド波長の１／２０未満の物理的寸法を有する高エネルギー密度電気セラミック誘電体を含んでよい。方法は、最大物理的寸法が数十ミクロン以下、好ましくは１ミクロン以下、より好ましくは１ミクロン未満の低透磁率／超低損失誘電体の第１の層および第２の層内のフォトリソグラフィでパターン化された開口部を含んでよい。方法は、ＧＨｚ周波数で比透磁率μＲ≧１０および損失正接ｔａｎδ≦１０－３を有するガーネットを備える高エネルギー密度電気セラミック誘電体を含んでよい。ガーネットは、菱形の十二面体もしくは台形面体の結晶構造のいずれか、またはその２つの組合せを採用することができ、以下の化学式Ａ３Ｂ２（ＳｉＯ４）３を有し、基Ａの金属酸化物は酸化シリコンと等しいモル濃度を有し、基Ｂの金属酸化物は酸化シリコンのモル濃度の２／３であるモル濃度を有し、好ましい基Ａの金属酸化物には、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）が含まれ、好ましい基Ｂの金属酸化物には、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）が含まれる。高エネルギー密度電気セラミック誘電体は、１０ｎｍ～２５μｍ、好ましくは２５０ｎｍ～５μｍの範囲の均一な粒子サイズを有する制御された微細構造を有してよい。
本発明のさらに別の実施形態は、ネットワークノードを含み、サーバファーム間およびサーバファーム内のデータの流れを管理する通信システムを含むネットワーク化コンピューティングシステムを提供し、電気通信システムを形成するハードウェア、ネットワークノード内のトランシーバ回路、およびサーバファームは、ネットワーク化コンピューティングをサポートするために必要なすべての機能を提供する半導体ダイを備えるハイブリッドコンピューティングモジュールを備え、半導体ダイは、ハイブリッドコンピューティングモジュール内の半導体ダイ間の電気的インターフェースを形成する基板に取り付けられ、基板は、低透磁率／超低損失誘電体、接地プレーン、電力プレーン、および信号データプレーンを形成するために使用される導電性手段、ならびに接地プレーン、電力プレーン、および信号データプレーンの間の電気的インターフェースを備える高ピーク帯域幅Ｉ／Ｏチャネルをさらに備える多層表面界面を備え、信号データプレーンは、低透磁率／超低損失誘電体の層内に組み込まれ、受動フィルタリング回路網として機能するように構成された受動回路素子を形成するようにフォトリソグラフィでパターン化された高エネルギー密度電気セラミック誘電体をさらに備え、容量性受動回路素子を形成する高エネルギー密度電気セラミック誘電体は、フェムト秒の時間スケールで分極および脱分極し、３ＧＨｚを超える、好ましくは３００ＧＨｚを超える、最も好ましくは１ＴＨｚを超えるシステム動作周波数のガイド波長の１／２０未満の物理的寸法を維持する誘電応答を有する。
基板は半導体キャリアであってよく、多層層界面は、能動半導体層内に組み込まれた制御信号層および能動回路を備える。ネットワーク化コンピューティングシステムは、インターポーザ回路を備えるチップスタック内に結合された複数の半導体ダイを有してよい。ネットワーク化コンピューティングシステムは、高ピーク帯域幅Ｉ／Ｏチャネルを備えるインターポーザ回路を有してよい。インターポーザ回路は半導体基板を備えてよく、多層層界面は、制御信号層、および能動半導体層内に組み込まれた能動回路を備える。ネットワーク化コンピューティングシステムは、制御信号層、および能動半導体層内に組み込まれた能動回路を有する多層層界面を備えるハイブリッドコンピューティングモジュールを有してよい。ネットワーク化コンピューティングシステムは、共振ゲートトランジスタを備える能動回路を有してよい。能動回路は演算増幅器を備えてよい。ハイブリッドコンピューティングモジュールは、完全集積ジャイレータを備えてよい。
ネットワーク化コンピューティングシステムは、半導体ダイと、ハイブリッドコンピューティングモジュールによって処理された電子信号データをローカル光通信バスを介してハイブリッドコンピューティングモジュールから送信される光信号データに符号化し、ハイブリッドコンピューティングモジュールによってローカル光通信バスから受信された光信号データをハイブリッドコンピューティングモジュールによって処理される電子信号データに復号するその内部回路内に高ピーク帯域幅Ｉ／Ｏチャネルをさらに備えてよい電気光学トランシーバとの間の電気的インターフェースを形成する高ピーク帯域幅Ｉ／Ｏチャネルを有してよい。電気光学トランシーバは、３Ｄ量子ガスを形成する材料層を備えてよい。ネットワーク化コンピューティングシステムは、ワイヤレス、光、および衛星の電気通信システムを備える地域ネットワークを形成する電気通信システムを含んでよい。電気通信システムは、ワイヤレス、光、および衛星の電気通信システムを備えるグローバルネットワークを形成することができる。受動フィルタリング回路網は、等化回路として機能するように構成されてよい。ネットワーク化コンピューティングシステムは、クロックおよびデータ復元を可能にする等化回路を含んでよい。受動フィルタリング回路網は、平面受動回路素子によって形成されてよい。受動フィルタリング回路網は、統合バイア内に組み込まれてよい。受動フィルタリング回路網は、増幅等化回路であってよい。電気通信システムは、高ピーク帯域幅Ｉ／Ｏチャネルを有する回路モジュールを備えるモバイルコンピューティングデバイスと対話することができる。
本発明のさらに別の実施形態は、入力電極または出力電極と電気通信するバイアコンタクトパッド、および基板に形成された多層表面界面内に組み込まれたＩ／Ｏリンクを備える統合バイアを提供し、高エネルギー密度電気セラミック誘電体を備える少なくとも１つの受動回路素子は、バイアコンタクトパッドの周囲に弧状構造として挿入されて、接地プレーン、電力プレーン、もしくはバイアコンタクトパッドが配置された信号データプレーン内に組み込まれたＩ／Ｏリンクと直列もしくは並列に電気接続された容量性、誘導性、もしくは抵抗性の受動回路素子、またはバイアコンタクトパッドが電気接続を形成する多層表面界面内のバイアコンタクトパッドの上もしくは下に配置された他の信号データプレーン上のＩ／Ｏリンクを形成し、容量性受動回路素子を形成する高エネルギー密度電気セラミック誘電体は、フェムト秒の時間スケールで分極および脱分極し、３ＧＨｚを超える、好ましくは３００ＧＨｚを超える、最も好ましくは１ＴＨｚを超えるシステム動作周波数のガイド波長の１／２０未満の物理的寸法を維持する誘電応答を有する。
少なくとも１つの受動回路素子は、受動フィルタリング回路網の一部であってよい。受動フィルタリング回路網は、平面受動部品を備えてよい。受動フィルタリング回路網は、複数の統合バイアを備えてよい。統合バイアは、半導体ダイと電気通信するバイアコンタクトパッドを含んでよい。基板は、半導体表面能動層とともに組み込まれた能動回路を備える半導体基板であってよい。統合バイアは、能動回路と電気通信している統合バイアを有してよい。能動回路は、共振ゲートトランジスタであってよい。能動回路は、演算増幅器であってよい。統合バイアは、完全集積ジャイレータの一部であってよい。能動回路は、能動切替え素子であってよい。受動フィルタリング回路網は、終端回路を形成することができる。受動フィルタリング回路網は、等化回路を形成することができる。受動フィルタリング回路網は、選択された周波数で、または事前に決定された周波数帯域で共振する場合がある。受動フィルタリング回路網は、クロックまたはデータ復元回路の一部であってよい。バイアコンタクトパッドは、バイアコンタクトパッド内で直列に電気接続された複数の受動回路素子を備えてよい。バイアコンタクトパッドは複数の受動回路素子を備えてよく、少なくとも２つの受動回路素子は分岐点を介して並列に電気接続される。少なくとも１つの受動回路素子は受動フィルタリング回路網の一部であってよく、統合バイアは増幅等化回路を形成することができる。
統合マットは、結晶格子を備える高エネルギー密度電気セラミック誘電体を有し、そのユニットセルは原子質量の中央値が２５ａｍｕより大きく、好ましくは７０ａｍｕより大きい。容量性回路素子の高エネルギー密度電気セラミック誘電体は、７０を超える、好ましくは２００≦εＲ≦８００の範囲の比透磁率εＲを有してよい。高エネルギー密度電気セラミック誘電体は、Ｍ（Ｉ） （１－ｘ－ｙ－ｚ）Ｍ（ＩＩ） （ｘ）Ｍ（ＩＩＩ） （ｙ）Ｍ（ＩＶ） （ｚ）Ｚｒ（１－ａ－ｂ）Ｈｆ（ｂ）Ｔｉ（ａ）Ｏ３によって与えられる化学量論比を有してよく、ここで、Ｚｒはジルコニウムであり、Ｈｆはハフニウムであり、Ｔｉはチタンであり、Ｏは酸素であり、Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）は、熱力学的に安定したペロブスカイト結晶を形成する追加の金属酸化物成分であり、ｘ、ｙ、およびｚは、すべてのＭ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）元素成分の合計が制約：（１－ｘ－ｙ－ｚ）＋（ｘ＋ｙ＋ｚ）＝１、および、（１－ａ－ｂ）＋（ａ＋ｂ）＝１を満たすような比率を形成する分数モル分率である。追加の金属酸化物成分（Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ））が、スカンジウム（Ｓｃ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、イテルビウム（Ｙｂ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、またはビスマス（Ｂｉ）を備える、請求項２３８に記載の統合バイア。
統合バイアは、ＧＨｚ周波数で比透磁率μＲ≧１０および損失正接ｔａｎδ≦１０－３を有するガーネットを備える高エネルギー密度電気セラミック誘電体を有してよい。ガーネットは、菱形の十二面体もしくは台形面体の結晶構造のいずれか、またはその２つの組合せを採用することができ、以下の化学式Ａ３Ｂ２（ＳｉＯ４）３を有し、基Ａの金属酸化物は酸化シリコンと等しいモル濃度を有し、基Ｂの金属酸化物は酸化シリコンのモル濃度の２／３であるモル濃度を有し、好ましい基Ａの金属酸化物には、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）が含まれ、好ましい基Ｂの金属酸化物には、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）が含まれる。高エネルギー密度電気セラミック誘電体は、１０ｎｍ～２５μｍ、好ましくは２５０ｎｍ～５μｍの範囲の均一な粒子サイズを有する制御された微細構造を有してよい。
本発明は、添付の図面を参照して例示的に示され記載されている。
ピーク帯域幅、通信リンクを形成するＩ／Ｏチャネルの数、およびチャネル内のデータレートの間の関係を示描写する図である。
改善されたピークメモリプロセッサ帯域幅を制限する従来技術を描写する図である。
Ｉ／Ｏチャネル内の挿入損失の一因となる様々な要因を描写する図である。 Ｉ／Ｏチャネル内の挿入損失の一因となる様々な要因を描写する図である。 Ｉ／Ｏチャネル内の挿入損失の一因となる様々な要因を描写する図である。 Ｉ／Ｏチャネル内の挿入損失の一因となる様々な要因を描写する図である。 Ｉ／Ｏチャネル内の挿入損失の一因となる様々な要因を描写する図である。 Ｉ／Ｏチャネル内の挿入損失の一因となる様々な要因を描写する図である。
超高ピークメモリプロセッサ帯域幅を有するＩ／Ｏチャネルを備えるハイブリッドコンピューティングモジュールを示す図である。
Ｉ／Ｏチャネル内の信号品位に影響を与える様々な要因を示す図である。 Ｉ／Ｏチャネル内の信号品位に影響を与える様々な要因を示す図である。 Ｉ／Ｏチャネル内の信号品位に影響を与える様々な要因を示す図である。 Ｉ／Ｏチャネル内の信号品位に影響を与える様々な要因を示す図である。 Ｉ／Ｏチャネル内の信号品位に影響を与える様々な要因を示す図である。 Ｉ／Ｏチャネル内の信号品位に影響を与える様々な要因を示す図である。 Ｉ／Ｏチャネル内の信号品位に影響を与える様々な要因を示す図である。
高ピーク帯域幅Ｉ／Ｏチャネルの構造的アーキテクチャおよびその構築を示す図である。 高ピーク帯域幅Ｉ／Ｏチャネルの構造的アーキテクチャおよびその構築を示す図である。 高ピーク帯域幅Ｉ／Ｏチャネルの構造的アーキテクチャおよびその構築を示す図である。
バイアからのスタブ長が最小の受動フィルタリング回路網を形成するための手段を示す図である。 バイアからのスタブ長が最小の受動フィルタリング回路網を形成するための手段を示す図である。
バイアからのスタブ長がゼロの受動フィルタリング回路網を形成するための手段を示す図である。 バイアからのスタブ長がゼロの受動フィルタリング回路網を形成するための手段を示す図である。 バイアからのスタブ長がゼロの受動フィルタリング回路網を形成するための手段を示す図である。 バイアからのスタブ長がゼロの受動フィルタリング回路網を形成するための手段を示す図である。 バイアからのスタブ長がゼロの受動フィルタリング回路網を形成するための手段を示す図である。
Ｉ／Ｏリンク内に受動等化回路を組み込むための手段を示す図である。 Ｉ／Ｏリンク内に受動等化回路を組み込むための手段を示す図である。 Ｉ／Ｏリンク内に受動等化回路を組み込むための手段を示す図である。 Ｉ／Ｏリンク内に受動等化回路を組み込むための手段を示す図である。 Ｉ／Ｏリンク内に受動等化回路を組み込むための手段を示す図である。 Ｉ／Ｏリンク内に受動等化回路を組み込むための手段を示す図である。
高ピーク帯域幅Ｉ／Ｏチャネル内のデータレーンを切り離すための手段を示す図である。 高ピーク帯域幅Ｉ／Ｏチャネル内のデータレーンを切り離すための手段を示す図である。 高ピーク帯域幅Ｉ／Ｏチャネル内のデータレーンを切り離すための手段を示す図である。 高ピーク帯域幅Ｉ／Ｏチャネル内のデータレーンを切り離すための手段を示す図である。
一方向または双方向の高ピーク帯域幅Ｉ／Ｏチャネル内の減衰信号を増幅するための手段を示す図である。 一方向または双方向の高ピーク帯域幅Ｉ／Ｏチャネル内の減衰信号を増幅するための手段を示す図である。 一方向または双方向の高ピーク帯域幅Ｉ／Ｏチャネル内の減衰信号を増幅するための手段を示す図である。
高ピーク帯域幅Ｉ／Ｏチャネルおよび完全集積ジャイレータ回路を備える共振ゲートトランジスタモジュールに関する技術を示す図である。 高ピーク帯域幅Ｉ／Ｏチャネルおよび完全集積ジャイレータ回路を備える共振ゲートトランジスタモジュールに関する技術を示す図である。 高ピーク帯域幅Ｉ／Ｏチャネルおよび完全集積ジャイレータ回路を備える共振ゲートトランジスタモジュールに関する技術を示す図である。 高ピーク帯域幅Ｉ／Ｏチャネルおよび完全集積ジャイレータ回路を備える共振ゲートトランジスタモジュールに関する技術を示す図である。
高ピーク帯域幅Ｉ／Ｏチャネルを備えるネットワーク化されたコンピューティングおよび電気通信のシステムを示す図である。 高ピーク帯域幅Ｉ／Ｏチャネルを備えるネットワーク化されたコンピューティングおよび電気通信のシステムを示す図である。
本発明は、開示された実施形態を参照して上記で例示的に記載されている。添付の特許請求の範囲で定義される本発明の範囲から逸脱することなく、当業者は開示された実施形態に対して様々な修正および変更を行うことができる。
本出願は、参照により、「ＣＥＲＡＭＩＣ ＡＮＴＥＮＮＡ ＭＯＤＵＬＥ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ ＴＨＥＲＥＯＦ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第７，４０５，６９８号（´６９８出願）、２００６年６月３０日に出願された「ＥＬＥＣＴＲＩＣＡＬ ＣＯＭＰＯＮＥＮＴ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第８，７１５，８３９号（´８３９出願）、２００７年１月６日に出願された「ＰＯＷＥＲ ＭＡＮＡＧＥＭＥＮＴ ＭＯＤＵＬＥ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第８，３５０，６５７号（´６５７出願）、２０１４年１２月４日に出願された「ＰＯＷＥＲ ＭＡＮＡＧＥＭＥＮＴ ＭＯＤＵＬＥ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許第１４／５６０，９３５（´９３５出願）、「ＬＩＱＵＩＤ ＣＨＥＭＩＣＡＬ ＤＥＰＯＳＩＴＩＯＮ ＰＲＯＣＥＳＳ ＡＰＰＡＲＡＴＵＳ ＡＮＤ ＥＭＢＯＤＩＭＥＮＴＳ」と題するｄｅ ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓの米国特許出願第８，７１５，８１４号（´８１４出願）および米国特許出願第８，３５４，２９４号（´２９４出願）、「ＭＯＮＯＬＩＴＨＩＣ ＤＣ／ＤＣ ＰＯＷＥＲ ＭＡＮＡＧＥＭＥＮＴ ＭＯＤＵＬＥ ＷＩＴＨ ＳＵＲＦＡＣＥ ＦＥＴ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第８，５５２，７０８号（´７０８出願）、「ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＡＲＲＩＥＲ ＷＩＴＨ ＶＥＲＴＩＣＡＬ ＰＯＷＥＲ ＦＥＴ ＭＯＤＵＬＥ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第８，７４９，０５４号（´０５４出願）、「ＣＨＥＭＩＣＡＬＬＹ ＣＯＭＰＬＥＸ ＡＢＬＡＴＩＶＥ ＭＡＸ－ＰＨＡＳＥ ＭＡＴＥＲＩＡＬ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第９，０２３，４９３号（´４９３出願）、「ＰＯＷＥＲ ＦＥＴ ＷＩＴＨ Ａ ＲＥＳＯＮＡＮＴ ＴＲＡＮＳＩＳＴＯＲ ＧＡＴＥ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第８，７７９，４８９号および米国特許出願第９，１５３，５３２号（´４８９出願および´５３２出願）、「ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＨＩＰ ＣＡＲＲＩＥＲＳ ＷＩＴＨ ＭＯＮＯＬＩＴＨＩＣＡＬＬＹ ＩＮＴＥＧＲＡＴＥＤ ＱＵＡＮＴＵＭ ＤＯＴ ＤＥＶＩＣＥＳ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ ＴＨＥＲＥＯＦ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第９，１２３，７６８号（´７６８出願）、「ＦＲＥＱＵＥＮＣＹ－ＳＥＬＥＣＴＩＶＥ ＤＩＰＯＬＥ ＡＮＴＥＮＮＡＳ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第８，９５２，８５８号（´８５８出願）、「ＨＹＢＲＩＤ ＣＯＭＰＵＴＩＮＧ ＭＯＤＵＬＥ」と題するｄｅ ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓの米国特許出願第９，３４８，３８５号（´３８５出願）、「ＦＵＬＬＹ ＩＮＴＥＧＲＡＴＥＤ ＴＨＥＲＭＯＥＬＥＣＴＲＩＣ ＤＥＶＩＣＥＳ ＡＮＤ ＴＨＥＩＲ ＡＰＰＬＩＣＡＴＩＯＮ ＴＯ ＡＥＲＯＳＰＡＣＥ ＤＥ－ＩＣＩＮＧ ＳＹＳＴＥＭＳ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許出願第９，４９０，４１４号（´４１４出願）、「ＲＥＳＯＮＡＮＴ ＨＩＧＨ ＥＮＥＲＧＹ ＤＥＮＳＩＴＹ ＳＴＯＲＡＧＥ ＤＥＶＩＣＥ」と題するｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許第１５／９５８，７０６号（´７０６出願）、ｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許第１５／９９，２３４号「ＨＩＧＨ ＳＰＥＥＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＨＩＰ ＳＴＡＣＫ」（´２３４出願）、ならびにｄｅ Ｒｏｃｈｅｍｏｎｔの米国特許第１６／４０３，４１１号「ＨＩＧＨ ＳＰＥＥＤ／ＬＯＷ ＰＯＷＥＲ ＳＥＲＶＥＲ ＦＡＲＭＳ ＡＮＤ ＳＥＲＶＥＲ ＮＥＴＷＯＲＫＳ」（´４１１出願）に含まれるすべての内容を組み込む。
´６９８出願は、動作温度の関数として安定したままの性能値を有する誘電体介在物を有する、人工磁気接地プレーンを含むメタマテリアル誘電体を提供する方法および実施形態について教示する。これは、誘電体介在物内の微細構造をナノスケールの寸法に制御することによって実現され、その結果、それらは５０ｎｍ以下に均一化される。ｄｅ Ｒｏｃｈｅｍｏｎｔの´８３９は、プリント回路基板、半導体チップパッケージ、ウェハスケールのＳｏＣダイ、および電源管理システムにおいて、温度で安定したままの性能値を保持する受動部品の統合を教示する。ｄｅ Ｒｏｃｈｅｍｏｎｔの´１５９は、プリント回路基板、セラミックパッケージ、または半導体部品に統合された無線周波数またはワイヤレスアプリケーションで受動フィルタリング回路網および１／４波長変圧器を形成するためにＬＣＤが適用される方法について教示する。ｄｅ Ｒｏｃｈｅｍｏｎｔの´６５７は、プリント回路基板、セラミックパッケージ、または半導体デバイスに統合することができる適応インダクタコイルを形成する方法を教示する。ｄｅ Ｒｏｃｈｅｍｏｎｔらの´８１４は、最大寸法が５０ｎｍ未満の均一に分布した粒子を含む、多結晶微細構造の理論的に密な回路網から構成される、巨視的に大きい組成複合材料を生成するために使用される液体化学堆積（ＬＣＤ）のプロセスおよび装置を開示している。複合材料は、半導体、金属または超合金、および金属酸化物セラミックを含むと定義される。ｄｅ Ｒｏｃｈｅｍｏｎｔの´８１４および´７０８は、完全集積低ＥＭＩ、高電力密度誘導コイル、および／または高電力密度電力管理モジュールに関連する方法および実施形態について教示する。ｄｅ Ｒｏｃｈｅｍｏｎｔの´４８９および´５３２は、最小のオン抵抗で任意の高速で任意の大電流を切り替える電界効果トランジスタを完全集積シリコンチップキャリアに統合する方法について教示する。ｄｅ Ｒｏｃｈｅｍｏｎｔの´７６８は、半導体チップキャリアおよびモノリシックに統合されたマイクロエレクトロニクスモジュール内で３次元電子ガスを生成する半導体層を統合する方法および実施形態を教示する。ｄｅ Ｒｏｃｈｅｍｏｎｔの´３０２は、ナノスケールの微細構造を有する化学複合半導体材料を統合することにより、熱電デバイスの性能を最適化する方法および実施形態を教示する。ｄｅ Ｒｏｃｈｅｍｏｎｔの´８５８は、ダイポールアンテナまたは伝送線路のアームを折りたたむことによって回路共振素子を形成して、電流ベクトル結合を介して誘導性および容量性のロードを誘導する手段を教示する。本出願において特許請求される様々な実施形態および手段は、ｄｅ Ｒｏｃｈｅｍｏｎｔらの´８１４によって教示された液体化学堆積（ＬＣＤ）方法を使用して構築される。ｄｅ Ｒｏｃｈｅｍｏｎｔの´７０６は、分極応答がフェムト秒（１０－１５秒）を超える印加電気刺激と同相で応答する電気セラミック誘電体の使用、および共振回路内の電気セラミック誘電体の組込みを教示する。ｄｅ Ｒｏｃｈｅｍｏｎｔの´２３４は、シリコン貫通電極（ＴＳＶ）を介して生成されるスプリアス信号を最小化するために、フェムト秒の時間スケールよりも大きい時間スケールで温度および時間に対して特性が安定したままの高エネルギー密度電気セラミック誘電体を統合することにより、バイアで伝送線路を終端する手段を教示するが、それは、等化回路もしくはクロックデータ復元回路を形成するか、または高速チップスタック内のシンボル間干渉（ＩＳＩ）を最小化する手段を教示しない。ｄｅ Ｒｏｃｈｅｍｏｎｔの´４１１は、サーバファームおよびサーバファームの地域／グローバルネットワークの電力効率を改善する手段を教示するが、等化回路もしくはクロックデータ復元回路を形成するか、または高速チップスタック内のシンボル間干渉（ＩＳＩ）を最小化する手段を教示しない。
ＬＣＤ法は、最終製品を経済的に実行可能にするために必要な化学的精度で埋設マイクロエレクトロニクス層への化学的に非常に複雑な電気セラミック誘電体の統合を可能にする。それにより、化学的に複雑なエレクトロセラミック誘電体が、組込み型能動回路に損傷を与えない温度で半導体表面に選択的に堆積されることが可能になる。さらに、それにより、電気セラミック誘電体の化学的複雑さにかかわらずナノスケールの均一性を有する微細構造を含む、原子スケールの化学的均一性および均一な微細構造との化学的に複雑な電気セラミック誘電体の統合が可能になる。
Ｉ／Ｏチャネルは、第１の半導体チップ１の出力ポートまたはチップ１のスタックと第２の半導体チップ２の入力ポートとの間の導電性リンク、および２つのポートの間で送信される信号の完全性を最適化するために必要な介在回路および導波路材料を意味する。
次に、図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、および表Ｉを参照して、より高いナイキスト周波数でのリンクデータレートまたはピン当たりのＩ／Ｏデータレートを駆動するためにＩ／Ｏチャネル内の挿入損失を最小化する、本発明の独自の実施形態の背景を提供する。ナイキスト周波数は、離散時間システムのサンプリングレートの半分であり、通過帯域チャネル、制限された無線周波数帯域、または周波数分割多重チャネルなどの帯域幅が制限されたチャネル全体のシンボルレート用の上限の尺度である。１２ＧＨｚナイキストは、ピン当たり２４ＧｂｐｓのＩ／Ｏデータレートに変換される。２４ＧＨｚナイキストは、４８Ｇｂｐｓのデータレートに変換される、などである。高ピーク帯域幅は、クロストーク、分散、信号反射、および減衰から生じる挿入損失を最小化しながら、高いナイキスト周波数で駆動することができる高密度（間隔が狭い）Ｉ／Ｏチャネルを形成する手段を必要とする。
図３Ａ、図３Ｂに描写されたように、Ｉ／Ｏチャネル内の挿入損失は、出力パルス７が幅を広げ、立ち上がり時間を増加させ、Ｉ／Ｏチャネル内を移動する距離にわたって振幅を減少させるにつれて、入力信号パルス６の振幅を減少させる。これらの損失およびパルス広がりの効果は複数の要因に由来し、それらはデジタルパルスがデジタルシンボルを確実に送信することができる距離を制限する。これらの損失は周波数の増加とともに劇的に増加し、しばしば、すべての寄与損失係数を数学的に近似する非物理的な式：
Figure 0007426103000001
 を使用して推定され、ここで、ｗはｍｉｌ単位の導体の幅であり、ｆはＧＨｚ単位の周波数であり、ｔａｎδは損失正接であり、εＲは導体トレーサが組み込まれた誘電体の比透磁率である。
損失の一因となる物理的要因は、材料特性によって支配されるか、または設計に関連する。材料が支配的な要因には、導体または誘電体の損失によって引き起こされる信号減衰、および回路構造内の終端が不十分な不連続部での信号反射によって発生するノイズの問題が含まれる。不十分な電気的終端は、不連続部での反射を中和するために必要な適切な材料を組み込むことができないこと、および実装材料がより高い周波数で駆動される電磁信号と同相で応答できないことによって引き起こされる。これは、最新の高速アセンブリで使用される受動部品４および有機パッケージ５を備える材料の場合である。設計が支配的な要因は、クロストークの処理およびモードフィールドの完全性の維持に関連する。設計関連の問題が適切に管理されている場合、より高いデータレートを実現する唯一の制限要因は、材料の減衰損失である。
参照により本明細書に組み込まれるｄｅ Ｒｏｃｈｅｍｏｎｔの´７０６および´２３４は、フェムト秒時間スケール（ＰｅｔａＨｅｒｔｚ周波数）までの電磁刺激と同相で応答するナノスケールで均一な微細構造を有する誘電体材料、および高速チップスタック内のバイアで信号を終端する（反射を中和する）際のそれらの使用に関連する技術を教示する。参照により本明細書に組み込まれるｄｅ Ｒｏｃｈｅｍｏｎｔの´０５４および´７６８は、キャリア内に統合されたバス回路を備えるチップスタックおよび半導体ダイが取り付けられた半導体キャリアに関連する技術を教示するが、それは、データレートおよびピークメモリプロセッサ帯域幅を増大させる超低損失高密度Ｉ／Ｏチャネルをさらに備えるバス回路を形成する好ましい実施形態を教示しない。
誘電分散は、パルスを形成する波束内の一部の周波数を他の周波数とは異なる伝搬速度で移動させるので、パルス歪みの要因である。図３Ｃは、２５ＧＨｚまでの様々な高性能誘電体媒質の信号周波数を有する（ＧＨｚで測定された値に正規化された）相対誘電強度の変動を示している。最高の性能を有するＲｏｇｅｒｓ Ｃｏｒｐｏｒａｔｉｏｎによって提供される成形可能な有機化合物は、高性能ＦＲ－４ ８、Ｔｈｅｔａ（登録商標）ラミネートおよびプリプレグ９、ならびにＲＯ４３５０Ｂ（登録商標）ラミネート／ＲＯ４４５０Ｆ（登録商標）プリプレグ１０である。これらの有機化合物はすべて誘電率を持っているので、ナイキスト周波数が高くなると分散がますます問題になり、これらの誘電体材料を備えるＩ／Ｏチャネル内で高いデータレートを実現する能力が制限される。
光ファイバで使用されるアモルファスシリカ１１は、業界で使用される最も透明な誘電体媒質である。分散はｃｍ波長（ＧＨｚ周波数）では存在せず、ミクロン波長まで問題にならず、それは依然最小なので、光周波数電磁パルスが媒質の４０～６０ｋｍの長さを通過するまで再形成される必要がない。したがって、アモルファスシリカ１１を用いてＩ／Ｏチャネルを形成する手段は、低挿入損失リンクを形成することに必要である。
信号減衰は、導体損失および誘電体損失から導出される。皮膚の影響により周波数とともに導体損失が増加し、これにより、周波数が高くなると、導体表面に近くより薄い領域に電流密度が集中する。図３Ｄは、最大５ＧＨｚのＦＲ４誘電体内に形成された３４インチ長Ｉ／Ｏチャネル内の導体損失１２および誘電体損失１３の相対的な寄与を描写する。図３Ｄは、周波数の増加において、誘電体損失１３が導体損失１２を上回ることを明確に示している。したがって、誘電体損失１３が可能な限り低い誘電体媒質を使用して、高データレートのＩ／Ｏチャネルを形成することが不可欠である。最小の分散特性を有することに加えて、アモルファスシリカ用の損失接線（ｔａｎδ）は０．０００４≦ｔａｎδ≦０．００００２の範囲に入ると報告されている。
図３Ｅは、式１を使用して導出された最大２０ＧＨｚの周波数の関数としての（ｄＢ／ｉｎで表される）挿入損失を示し、式１は、以下の誘電体媒質：ＦＲ４（ｔａｎδ＝０．０２、εＲ＝４）１４、Ｎｅｌｃｏ４０００－１３ ＥＰ Ｓｉ（ｔａｎδ＝０．００８、εＲ＝３．２）１５、Ｒｏｇｅｒｓ４３５０Ｂ（ｔａｎδ＝０．００３７、εＲ＝３．４８）１６、Ｍｅｇｔｒｏｎｅ６（ｔａｎδ＝０．００２、εＲ＝３．４）１７、アモルファスシリカ（ｔａｎδ＝０．０００４、εＲ＝３．８）１８、およびアモルファスシリカ（ｔａｎδ＝０．００００２、εＲ＝３．８）１９のための５ｍｉｌ（１２７μｍ）の線幅を有する低密度伝送線路内のクロストーク、分散、および減衰の影響をモデル化する。より高いナイキスト周波数、特に、２０ＧＨｚを超える周波数で動作するＩ／Ｏチャネルは、５ｍｉｌ（１２７μｍ）の線幅を有する低密度相互接続を備えるリンク内でも、誘電損失が最小の媒質を最適に備える。
表１は、ＦＲ４ １４、Ｎｅｌｃｏ４０００－１３ ＥＰ Ｓｉ１５、Ｒｏｇｅｒｓ４３５０Ｂ １６、Ｍｅｇｔｒｏｎｅ１７、ならびにｔａｎδ＝０．０００４ １８およびｔａｎδ＝０．００００２ １９を有するアモルファスシリカ（α－ＳｉＯ２）を備えるＩ／Ｏチャネルが、それぞれ、２４Ｇｂｐｓおよび４８Ｇｂｐｓのデータレートに対応する１２ＧＨｚおよび２４ＧＨｚのナイキスト周波数で駆動されるとき、５ｍｉｌ（１２７μｍ）から０．００２５ｍｉｌ（０．７）の範囲の線幅で増加する相互接続密度（小さいライン幅／狭いＩ／Ｏピッチ）に伴って挿入損失がどのように変化するかを示している。アモルファスシリカ１８、１９は、低密度Ｉ／Ｏチャネル（１６Ｉ／Ｏ／ｍｍ／層）で成形可能な有機化合物１４、１５、１６、１７と比べて明らかな利点を提供し、ＦＲ４ １４誘電体と比べて５５％の最大改善があり（α－ＳｉＯ２のｔａｎδ＝０．００００２を使用）、１２ＧＨｚナイキストでＭａｇｔｒｏｎｅ６ １７誘電体と比べて１５％の最大改善があり、ＦＲ４ １４誘電体と比べて６９％の最大改善があり、２４ＧＨｚナイキストでＭａｇｔｒｏｎｅ６ １７誘電体と比べて２３％の最大改善がある。しかしながら、ピークプロセッサメモリ帯域幅は、著しく高いＩ／Ｏ密度、特に、１４ｎｍ未満の半導体技術ノードのスケールダウンを必要とする。最新の技術ノードによって必要とされるよりも必要なＩ／Ｏチャネル密度（層当たり＞１３６９Ｉ／Ｏ－ｍｍ－２）では、超低誘電損失を有する材料を使用するときでも、クロストークによって生成される挿入損失は信号品位を圧倒する。これらの例では、アモルファスシリカ１８、１９は、高密度Ｉ／Ｏチャネル（層当たり２７３９Ｉ／Ｏ／ｍｍ－２）で成形可能な有機化合物１４、１５、１６、１７と比べてまだ利点を提供するが、それは、ＦＲ４ １４誘電体と比べて０．８％の最大改善、１２ＧＨｚナイキストでＭａｇｔｒｏｎｅ６ １７誘電体と比べて０．０７％の最大改善、ＦＲ４ １４誘電体と比べて１．１％の最大改善、２４ＧＨｚナイキストでＭａｇｔｒｏｎｅ６ １７誘電体と比べて０．１％の最大改善にすぎない。
アモルファスシリカから得られる最大改善は、相互接続密度の増加に伴い、１２ＧＨｚナイキストよりも２４ＧＨｚナイキストの方が常に大きいパーセントであることに留意することが重要である。小さいが、表Ｉは、ＦＲ４ １４と比べてアモルファスシリカ（ｔａｎδ＝０．００００２）を使用することから得られる「最大改善」が、相互接続密度の増加に伴って２５％から３８％の範囲であり、Ｍａｇｔｒｏｎｅ６ １７と比べて相互接続密度の増加に伴って４３％から５５％のゲインであることを示す。したがって、ピークプロセッサメモリ帯域幅を実現するために、高ナイキスト周波数で動作するＩ／Ｏリンク内に超低損失の材料を組み込む必要があるだけでなく、クロストーク干渉が信号およびシンボルの干渉の支配的なメカニズムになる高い相互接続密度の領域で動作するときに、クロストークを完全に中和する手段を開発することが絶対に必要である。
次に、図４～図１２を参照して、非能動インターポーザ回路、半導体基板を備える能動インターポーザ回路、または半導体チップキャリア１０２の多層表面界面２００内に超低損失／高信号品位Ｉ／Ｏチャネルを形成することによってピークメモリプロセッサ帯域幅を改善する手段および実施形態を記示す。すべての実施形態は、伝送線路の不連続部での信号反射を最小化し、信号ソースと信号ロードとの間で信号を終端し、等化回路として機能するか、またはクロックデータ復元システムとして機能するために、異種回路または高速半導体チップスタック内に最適に配置された組込み型受動回路を備える。半導体インターポーザ回路および半導体チップキャリアは、減衰信号を増幅するために能動回路をさらに備えてよい。すべての実施形態は、超低損失誘電体媒質、好ましくはアモルファスシリカ誘電体またはいくつかの機能的に同等の誘電体媒質を備える。すべての実施形態は、すべてのデバイス間で電力を均等に分配することにより、並列トレース間のクロストークを最小化し、グラウンドバウンスおよび切替えノイズを低減し、オーバーシステムノイズを低減する。
高ピーク帯域幅Ｉ／Ｏチャネル２０２をさらに備えるハイブリッドコンピューティングモジュール１００は、半導体チップキャリア１０２、半導体チップキャリア１０２に取り付けられた単一のダイ１０４、または半導体チップスタック１０６、好ましくは、半導体チップキャリア１０２に取り付けられた、ｄｅ Ｒｏｃｈｅｍｏｎｔの´２３４によって教示されたような高速半導体チップスタックアセンブリを備えてよい高速チップスタックアセンブリ１０６として不均一に構成された１つまたは複数の半導体ダイ１０４、１０６を備えてよい。本明細書では、半導体チップスタック１０６はまた、半導体ウェハの結合アセンブリを意味すると理解されることが理解される。ハイブリッドコンピューティングモジュール１００はまた、半導体チップキャリア１０２に取り付けられた単一の１０４´またはチップスタックアセンブリ１０６´からなる冗長回路、フォールトトレラント回路、または分散回路を備えてよい。参照により本明細書に組み込まれるｄｅ Ｒｏｃｈｅｍｏｎｔの´４８９および´５３２において教示されたように、共振ゲートトランジスタをさらに備える半導体チップキャリア１０２上に形成または取り付けられた電力管理モジュール１０８は、５００ＭＨｚを超える、好ましくはプロセッサクロック速度以上の切替え速度でデバイスに電力を切り替えることにより、すべてのデバイス１０４、１０４´、１０６、１０６´、１１０、および半導体チップキャリア１０２内の任意の能動回路にローカルに電力を均等に分配することにより、グラウンドバウンス、切替えノイズ、およびシステム全体のノイズを低減する。ハイブリッドコンピューティングモジュール１００は、所与の設計が保証するように、複数の電力管理モジュール１０８および共振ゲートトランジスタを備えてよい。ハイブリッドコンピューティングモジュール１００は、ネットワーク化コンピュータ内の他のデバイス、好ましくは他のハイブリッドコンピューティングモジュールに光インターフェースを提供する電気光学トランシーバ１１０をさらに備えてよい。ハイブリッドコンピューティングモジュール１００は、ノイズをフィルタリングし、信号線を終端して反射を最小化し、インピーダンスを適合させる、半導体チップキャリア１０２上またはその内部に形成されたインダクタ、抵抗器、およびコンデンサからなる受動回路素子１１２を備える。ハイブリッドコンピューティングモジュール１００は、高Ｉ／Ｏ密度でナイキスト周波数を１０ｓおよび１００ｓのＧＨｚに十分に有効にし、ピークプロセッサメモリ帯域幅をＴＢｐｓ以上に駆動する（図４には明確に示されていないが、下記に描写される）バス回路をさらに備える。
次に、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆ、図５Ｇを参照して、半導体基板もしくは非能動誘電体基板に、または半導体チップキャリア１０２内に組み込まれたバス回路内に形成されたインターポーザ回路網内の信号終端に関連する本発明の好ましい実施形態をより明確にするために、従来のＩ／Ｏチャネルにおいて高い信号品位を取得することに対する制限を示す。
従来技術（図２）に対する第１の制限は、受動部品の物理サイズ、およびＢＥＯＬ製造技法を使用してウェハスケールで粉末処理された電気セラミック誘電体を統合することができないことに関する。
原則として、回路内で組み立てられた個別部品は、「集中回路」設計近似内に収まるように、動作周波数のガイド波長の１／２０未満の物理サイズを有する必要がある。「集中回路」近似により、個別部品内の瞬間的なフィールドを考慮する必要がないので、設計が容易になる。さらなる信号が３０ＧＨｚを超えると、より多くの波長が１ｃｍを下回る。これは、集中回路近似を維持するために、受動回路素子の物理的寸法が０．５ｍｍまたは５００μｍ未満の最大長／幅に制約される必要があることを意味する。本出願の目的は、３０ＧＨｚを超えて、好ましくは３００ＧＨｚを超えて、最も好ましくは３ＴＨｚを超えて動作する完全集積回路モジュール２２６を可能にすることであり、受動回路素子は集中回路近似を使用して回路内に統合される。
このレベルの統合は、２００ＩＯ／ｍｍ／層を超える高い相互接続密度を実現しながらオンチップ通信とオフチップ世界との間のギャップを埋めるために、高エネルギー密度電気セラミック誘電体２２４を備える受動回路素子がＢＥＯＬ構築方法と互換性がある方法を使用して回路内に組み込まれることを必要とする。最新のＢＥＯＬ構築技法は、高エネルギー密度の材料に適用されると、１ｎｍ／ｈｒ程度の堆積速度のためにコストがかかる。この商業的制約により、商業的に実行可能な生産手段は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）などの単一の金属元素誘電体を統合することに限定され、シリコン（Ｓｉ）は金属（半導体半金属）元素であり、または酸化チタン（ＴｉＯ２）および酸化ハフニウム（ＨｆＯ２）に限定され、チタン（Ｔｉ）およびハフニウム（Ｈｆ）は金属ソール金属元素である。この製造上の制限により、４（二酸化ケイ素）、７（窒化ケイ素）、８０（酸化チタン）、および２５（酸化ハフニウム）にほぼ等しい透磁率を有する誘電体に限定される。
式２に示されたように、所望の静電容量を実現するために必要な面積Ａは、誘電体の厚さｌおよび所望の静電容量に正比例し、誘電体の透磁率εｏεＲに反比例する。
Figure 0007426103000002
したがって、コンデンサの電極間の所与の厚さに対して、透磁率εｏεＲ（エネルギー密度）が高い材料は、統合された部品内でより小さな面積Ａしか必要としない。より高いエネルギー密度の受動部品は、より高いシグナリング周波数で「集中回路」設計近似内に容易に収まる。
参照として本明細書に組み込まれる、ｄｅ Ｒｏｃｈｅｍｏｎｔの´８３９ならびにｄｅＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓ（´８１４出願）によって教示された液体化学堆積（ＬＣＤ）技法は、半導体基板内に組み込まれた能動素子の拡散プロファイルを損傷しない生成温度を使用してナノスケールで均一な微細構造を有する高い化学的複雑さを含む容量性誘電体を形成する。均一なナノスケールの微細構造により、それらの誘電特性が温度と時間に対して安定したままになるため、ランダムノイズシンボルジッターを低減する容量性誘電体が可能になる。最も重要なことに、高エネルギー密度誘電体を可能にするこれらの高化学複合材料は、商業的に実行可能な生成速度で生成される。これにより、以下に記載されるＢＥＯＬ技法を使用して、回路内の高エネルギー密度誘電体の統合が可能になる。
高エネルギー密度誘電体は、以下の表ＩＩに描写されたように、部品サイズを収縮させるために使用することができる高い誘電体透磁率εｏεＲまたは透磁率μｏμＲを有する。
Figure 0007426103000003
したがって、ＧＨｚ周波数からＴＨｚ周波数までマイクロ電子回路の動作速度を押し上げるために、（ＢａＴｉＯ２またはＬａＨｆＺｒＴｉＯ３などの）高化学複合誘電体を統合して、受動素子を「一括回路」設計領域で安全に保つ最大部品の小型化を実現することが本出願の望ましい態様である。
高エネルギー密度電気セラミック誘電体によって可能になる「収縮係数」により、最大物理的寸法が５００μｍで３０ＧＨｚでの集中回路近似が可能になり、５０μｍで３００ＧＨｚでの集中回路近似が可能になり、５μｍで３ＴＨｚでの集中回路近似が可能になる受動回路素子の統合が可能になる。参照により本明細書に組み込まれるｄｅ Ｒｏｃｈｅｍｏｎｔの´４１１出願は、物理的な制約により従来のインダクタコイルの統合が制限されるとき、より高い周波数領域で誘導性回路素子として置き換えることができる容量性回路素子および演算増幅器（オペアンプ）を使用する完全集積ジャイレータ回路を生成する手段を教示する。したがって、誘導回路素子として完全集積ジャイレータを組み込むことが本出願の好ましい実施形態であり、オペアンプ回路は他の能動切替え素子とともに能動半導体層２１４内に統合される。ジャイレータ容量性素子は、高ピーク帯域幅Ｉ／Ｏチャネルの多層表面界面２００内のデータ信号プレーン２１０の１つまたは複数の未使用部分内に統合される。
より高い周波数で「リンギング」および信号反射を誘発し、したがってより高いピーク帯域幅を阻害する従来技術の第２の物理的制限は、信号終端にリアクタンス（静電容量またはインダクタンス）を追加する必要性に関する。ＭＨｚおよび低ＧＨｚの信号周波数では、トレース長を調整するだけで、抵抗性ロードを使用して信号を終端することができるのに十分であり、それは、トレース長１５２を有する導体に沿って移動する信号定在波１５０およびその調和周波数成分が、信号定在波１５０の半波長（λｇｕｉｄｅｄ／２）の整数倍に近いか整数倍であるからである。この場合、信号定在波１５０は、不連続部１５２で自然にゼロまたはゼロに近い振幅を有し、その結果、図５Ａに示されたように、不連続部１５４を通る全出力伝送１５６をもたらす。不連続部は、バイア、伝送線路の曲がり、または相互接続されたデバイスへのピンもしくは接続である可能性がある。
トランジスタのスケーリングにより、Ｉ／Ｏ密度が高くなり、より狭い間隔のＩ／Ｏピン、バイア、および導体トレースが必要になる。これらの高密度条件は、トレース長１５２を調整するために利用可能なスペースに物理的制限を課し、その結果、それは信号定在波１５０の半波長（λｇｕｉｄｅｄ／２）の整数倍に近いか、または整数倍になる。この場合、定在波１５０は、図５Ｂに示されたように、不連続部１５４で非ゼロの振幅１５８を有する。非ゼロの振幅成分１５８は、信号定在波１５０と破壊的に干渉する反射波１６０を生成し、不連続部１５４を介して鋭く減衰された送信波１６２を生成する。
これらの場合、誘導性または容量性の素子によって提供されるリアクタンスは、信号定在波１５０の位相（または電気的長さ）を調整して、全出力またはほぼ全出力の伝送が通過することを可能にする不連続部１５４で終端する（実質的にゼロまたはほぼゼロの振幅を有する）位相調整された周期性を有するために不連続部１５４に必要とされる。図２に示されたように、従来技術は、その終端素子（受動部品４）を、それらが最も必要とされる半導体デバイス１、２、および相互接続構造３を取り囲むアレイ内の有機パッケージ５の表面に配置する。
第３の物理的制限はまた、受動部品を最適な場所に配置して適切なインピーダンス整合を実現することができないことに関する。図５Ｃは、ロードパッド１７３でソース１７１をロード１７２に接続する特性インピーダンスＺｏを有する伝送線路１７０に使用されるいくつかの一般的なインピーダンス整合構成を描写している。これらの構成は、パッド１７３でのリアクタンスを必要としないことが想定される。これらの終端は以下を含むが、それらに限定されない。
ｉ．単純な並列終端１７４は、伝送線路１７０の特性インピーダンス（Ｚｏ）を接地に整合させるインピーダンス整合抵抗器１７５にロードパッド１７２を直接接続する。
ｉｉ．単純な並列フライバイ終端１７６は、スタブ１７７を介してロードパッド１７２を、伝送線路１７０の特性インピーダンス（Ｚｏ）と整合し、ロード１７２の物理的寸法がインピーダンス整合抵抗器１７５でのパッド間の即時接続を許可しないので、接地にも接続されるインピーダンス整合抵抗器１７５に接続する。
ｉｉｉ．能動並列終端１７８は、伝送線路１７０の特性インピーダンス（Ｚｏ）を電圧ソースＶｂｉａｓに整合させるインピーダンス整合抵抗器１７５にロードパッド１７２を直接接続する。
ｉｖ．テブナン終端１７９はテブナン分圧器を使用し、伝送線路１７０の特性インピーダンス（Ｚｏ）に整合する終端抵抗は、ロードパッド１７３と電源１８１との間に接続された第１の抵抗器１８０と、ロードパッド１７３を接地に直接接続する第２の抵抗器１８２との間で分割される。
ｖ．直列ＲＣ並列フライバイ終端１８３は、直列にネットワーク化された抵抗器１８４およびコンデンサ１８５を終端インピーダンスとして使用し、スタブ１７７を介してパッド１７３に接続された抵抗器１８４は、伝送線路１７０の特性インピーダンスと整合する抵抗を有し、コンデンサ１８５は、設計しきい値を超えて信号を遅延させることなく、接地への電流の一の流れを遮断する。
ｖｉ．差動対（３．３Ｖ ＰＣＭＩＬ）フライバイ終端１８６は、伝送線路１７０を終端電圧１８８に接続し、伝送線路１７０の特性インピーダンスに整合し、スタブ１７７を介してロードパッド１７３を終端電圧１８８に接続する伝送線路１７０および２つの終端抵抗器１７５の特性インピーダンスの２倍の抵抗を有する送信機に２つの並列抵抗器１８７を有する２つの伝送線路１７０を利用する。
インピーダンス整合終端で使用されるスタブ１７７は、プリント回路基板に組み立てられたシステムでは２．５～３．５ＧＨｚ、またはスタックチップアセンブリおよび異種モジュールでは７ＧＨｚを超える周波数で回路が動作することを妨げる主要な制限である。図２に描写されたように、スタブ１７７は、デバイスを適切に同期させるために同じ長さを有する必要がある複数の導体トレース（図示せず）を必要とする半導体デバイス１、２、および高密度相互接続構造３を取り囲むアレイ内に終端受動部品を配置することによって従来技術で生成される。
図５Ｄ、図５Ｅ、図５Ｆ、図５Ｇに示されたように、信号がスタブ１７７を通過するときに生じる時間遅延（ｔＤＥＬＡＹ（ｓｔｕｂ））は、高周波回路設計における主要な制限である。信号反射を最小化するために必要な適切な同期は以下の制約を課す：
Figure 0007426103000004
 ここで、パルス立ち上がり時間（Ｔｒｉｓｅ ｔｉｍｅ）１８９は、パルス１９１の前縁１９０が最大パルス高さ（電圧）１９２の１０％から９０％に上昇するときの時間差であり、
Figure 0007426103000005
 ここで、υｐｒｏｐはスタブ１７７上の信号伝搬速度である。
これは、
Figure 0007426103000006
 を推論し、ここで、√μＲεＲは、比透磁率（μＲ）にトレース導体を包む誘電体の比透磁率（εＲ）を掛けた平方根である。
より高いナイキスト周波数はパルス立ち上がり時間１８９を短縮し、それは、次に式３ａを介して、最小許容時間遅延（ｔＤＥＬＡＹ（ｓｔｕｂ））を短縮する。図５Ｅ、図５Ｆ、図５Ｇは、１ｃｍ（図５Ｅ）、０．５ｃｍ（図５Ｆ）、および０．０ｃｍ（図５Ｇ）を測定するスタブ長１７７を有する最新技術の回路の「アイダイアグラム」の代表的なＳＰＩＣＥシミュレーションを示す。アイダイアグラムは、Ｉ／Ｏリンクの信号品位および反射ノイズを評価する。より長いスタブ長１７７（ｌｓｔｕｂ＝１ｃｍ、０．５ｃｍ、それぞれ、図５Ｅおよび５Ｆ）は、より多くの反射を生成し、特にパルス立ち上がり時間１８９を短縮するより高い信号周波数において、信号品位を損なうよりノイズが多い回路を生成する。したがって、０．５ｃｍ未満の短いスタブ長１７７、好ましくはゼロのスタブ長１７７を有し、低密度誘電体を使用して反射ノイズを最小化し、ナイキスト周波数およびチャネルデータレートを、高くない場合０．５ｃｍから１ｃｍの範囲の最小スタブ長１７７を有する従来技術の現在の制限をはるかに超えるようにすることが望ましい。
次に、図６Ａ、図６Ｂ、図６Ｃを参照して、構造アーキテクチャおよびその構築方法を示す。本出願は、高速半導体チップスタック内のバイアで回路の不連続部を終端する手段を提供する、ｄｅ Ｒｏｃｈｅｍｏｎｔの´２３４によって教示された技術を組み込む。本出願は、これらの方法を拡張して、データが第１の半導体１の入力／出力ポートまたは半導体１のスタックと第２の半導体２の出力／入力ポートとの間で送信されるときのピークメモリ帯域幅を改善する、改善されたピーク帯域幅で動作する高相互接続密度Ｉ／Ｏリンクを形成する。高ピーク帯域幅Ｉ／Ｏチャネル２０２は、半導体キャリア１０２のバス回路内、半導体ダイ１０４の表面上、またはチップスタックアセンブリ１０６内に組み込まれた能動半導体もしくは非能動誘電体のインターポーザ回路２３２内に形成されてよい。本出願はさらに、高ピーク帯域幅Ｉ／Ｏチャネル２０２内に等化、増幅、ならびにクロックおよびデータ復元システムを統合する手段を教示する。
図６Ａは、高ピーク帯域幅Ｉ／Ｏチャネル２０２を形成する回路が組み込まれた多層表面界面２００を描写している。高ピーク帯域幅Ｉ／Ｏチャネル２０２は、半導体ダイ１０４、１０６、２２８、半導体キャリア１０２、インターポーザ回路２３２、または高速半導体チップスタック上の入力ポートと出力ポートとの間の電気的インターフェースを形成するバイア３００、４０２を備える。導電性手段２２２は、チャネルリンク５３０、低透磁率超低損失誘電体２１８、好ましくはアモルファスシリカ誘電体を形成し、受動フィルタリング回路網４０４は、高ピーク帯域幅Ｉ／Ｏチャネル２０２内に一体的に組み込まれる。受動フィルタリング回路網４０４は、チャネルリンク５３０の平面に組み込まれてよいか、あるいは、集積バイア４００、４５０内に組み込まれてよい。
多層表面界面２００は基板２０４に形成される。ＢＥＯＬ技法は、等化およびクロックデータ復元回路として機能する回路網フィルタリング素子（抵抗、コンデンサ、インダクタ）を備える表面特徴を形成するために推奨される。基板２０４は、好ましくは半導体基板、より好ましくはシリコン半導体基板であるが、絶縁誘電体が多層表面界面２００内の一次層として絶縁誘電体が形成される場合、任意の半導体を備えるか、または任意の誘電体材料もしくは任意の材料を備えてもよい。多層表面界面２００は、任意の半導体技術ノードを備えてよいが、好ましくは２２ｎｍ～９０ｎｍの範囲のノードを利用するＢＥＯＬ技法を使用して形成される。
多層表面界面２００は、少なくとも、低透磁率超低損失誘電体、好ましくはアモルファスシリカ誘電体によって互いに絶縁されている、電力プレーン２０６、１つまたは複数の接地プレーン２０８、および１つまたは複数のデータ信号プレーン２１０を備える。多層表面界面２００は、能動切替え素子が統合された能動半導体表面２１４上に形成されるとき、信号制御プレーン２１２をさらに備える。能動半導体表面２１４は、半導体チップキャリア１０２、または信号を増幅するか、もしくはチップスタックアセンブリ１０６内の能動切替え機能を管理する能動半導体インターポーザ回路２３２に含まれる。多層表面界面２００の構造アーキテクチャ２１６は、電力プレーン２０６、接地プレーン２０８、データ信号プレーン２１０、および信号制御プレーン２１２の任意の数または組合せを備えてよい。多層表面界面２００が、非能動誘電体を備え、単に受動相互接続構造３として機能する基板２０４上に構築されたとき、信号制御プレーン２１２は必要でない。
図６Ｂに示されたように、多層表面界面２００は、半導体キャリア１０２または能動半導体インターポーザ回路２３２を形成するときにその表面の下に組み込まれた能動回路を備えてよい基板２０４上に、低透磁率超低損失誘電体２１８、好ましくはアモルファスシリカ誘電体を形成することによって構築される（ステップ１）。非能動基板にＩ／Ｏリンクを製造するとき、制御信号プレーン２１２の作成を省略することができる。ＬＣＤ法は、これらの構造を形成するとき、特にフィルタリング部品の物理サイズを縮小するために必要な高エネルギー密度電気セラミック誘電体によって必要とされる化学的複合度が高い薄膜を形成するときに適している。ＬＣＤ法は、フェムト秒の応答時間で分極および脱分極する容量性素子を独自に形成することができる。ＬＣＤ法は、層を形成するために直接的または間接的に適用されてよく、化学機械研磨ステップは、表面を理想的な平坦度に滑らかにするために含まれてよい。
従来のＢＥＯＬステップは、基板２０４に組み込まれるかもしれない任意の能動回路にアクセスする必要がある場所で、超低損失誘電体２１８内の開口部２２０をエッチングするために使用される（ステップ２）。導電性手段２２２は、制御信号プレーン２１２、および半導体表面２１４上の能動層へのその電気的接続を形成するために適用される（ステップ３）。
超低損失誘電体２１８は、制御信号プレーン２１２を電気的に絶縁するために導電性手段２２２上に適用される（ステップ４）。開口部２２０は、信号制御プレーン２１２または能動層２１４にアクセスする必要がある場所の超低損失誘電体２１８の場所にエッチングされる（ステップ５）。開口部２２０は、導電性手段２２２を適用して接地プレーン２０８を形成するときに埋められる（ステップ６）。超低損失誘電体２１８は、接地プレーン２１２を上位導電性手段層から電気的に絶縁するために導電性手段２２２上に適用される（ステップ７）。開口部２２０は、回路内の接地プレーン２１２または下位レベルにアクセスする必要がある場所の超低損失誘電体２１８の場所にエッチングされる（ステップ８）。開口部２２０は、導電性手段２２２を適用してデータ信号プレーン２１０を形成するときに、下位層に接続して埋められる（ステップ９）。
開口部２２０は、高エネルギー密度電気セラミック誘電体２２４を適用してデータ信号プレーン２１０内に平面受動部品を組み込む必要がある場所にデータ信号プレーン２１０を形成する導電性手段２２２の場所にエッチングされる（ステップ１０）。これらの技法は、データ信号平面２１０内に平面受動を組み込むことに限定されない。以下に示されるように、独自の設計は、平面受動部品が電力プレーン２０６、接地プレーン２０８、および信号制御プレーン２１２内に組み込まれることを必要とし、ステップ１０に示された同じ方法がそれらの層に適用される。
高エネルギー密度電気セラミック誘電体２２４は、開口部２２０を埋め、平面受動部品を形成するために適用される（ステップ１１）。超低損失誘電体２１８は、データ信号プレーン２１０を組込み型電気セラミック誘電体２２４と電気的に絶縁するために導電性手段２２２上に適用される（ステップ１２）。
開口部２２０は、回路内のデータ信号プレーン２１０または上位レベルをそのすぐ上の接地プレーンに電気接続する必要がある場所の超低損失誘電体２１８の場所にエッチングされる（ステップ１３）。開口部２２０は、導電性手段２２２を適用して接地プレーン２０８を形成するときに、下位層に接続して埋められる（ステップ１４）。
ステップ１～１４が繰り返されて、追加のデータ信号プレーン２１０、接地プレーン２０８、および電力プレーン２０６を含み、多層表面界面２００の構造アーキテクチャ２１６を構築することに成功する。
組込み型高エネルギー密度電気セラミック誘電体２２４に関して、本発明の特定の目的は、信号歪み、電力損失、および高ピーク帯域幅Ｉ／Ｏチャネル２０２を形成する電力プレーン２０６、接地プレーン２０８、データ信号プレーン２１０、または制御信号プレーン２１２内に組み込まれた高エネルギー密度電気セラミック誘電体２２４を使用して形成されたコンデンサ、インダクタ、または抵抗器の物理サイズを最小化することである。容量性誘電体として使用される任意の高エネルギー密度電気セラミック誘電体２２４の好ましい実施形態は、誘電分極率がフェムト秒の時間スケールで応答し、温度に対して安定なままである誘電特性を有するペロブスカイト電気セラミック誘電体を特許請求する。これは、均一なナノスケールの微細構造を有する微細構造で実現され、すべての粒子は、同一の粒子および粒界化学（≦±１．５ｍｏｌ％で変化するモル組成）、ならびに５０ｎｍ未満の均一な粒子サイズを有する。
より小さいコンデンサ部品サイズは、より高い電子密度を有する高エネルギー密度電気セラミック誘電体２２４を使用して実現される。したがって、高エネルギー密度誘電体電気セラミック誘電体２２４を平面コンデンサ内に組み込むこが本発明の好ましい実施形態であり、７０より大きいが、好ましくは２００≦εＲ≦８００の範囲の比透磁率を生じさせるために、電気セラミック結晶格子内の平均ａｍｕは２５ａｍｕより大きく、好ましくは５０ａｍｕより大きい。高エネルギー密度電気セラミック誘電体の基本化学量論比は、化学式：
Ｍ（Ｉ） （１－ｘ－ｙ－ｚ）Ｍ（ＩＩ） （ｘ）Ｍ（ＩＩＩ） （ｙ）Ｍ（ＩＶ） （ｚ）Ｚｒ（１－ａ－ｂ）Ｈｆ（ｂ）Ｔｉ（ａ）Ｏ３（４ａ）
によって与えられ、ここで、Ｍ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）は、熱力学的に安定したペロブスカイト結晶を形成する追加の金属酸化物成分であり、ｘ、ｙ、およびｚは、すべてのＭ（Ｉ）、Ｍ（ＩＩ）、Ｍ（ＩＩＩ）、Ｍ（ＩＶ）元素成分の合計が制約：
（１－ｘ－ｙ－ｚ）＋（ｘ＋ｙ＋ｚ）＝１（４ｂ）
および
（１－ａ－ｂ）＋（ａ＋ｂ）＝１（４ｃ）
を満たすような比率を形成する分数モル分率である。
より高い平均ａｍｕは、より高いａｍｕ元素をペロブスカイト化学式に組み込むことによって実現される。したがって、表ＩＩＩに列挙された元素のうちの３つ以上の混合物をさらに備える３つ以上の金属酸化物部品を備える組込み型容量性素子内の高エネルギー密度電気セラミック誘電体２２４を特許請求することが、本出願の特定の実施形態である。
参照により本明細書に組み込まれるｄｅ Ｒｏｃｈｅｍｏｎｔの´２３４に教示されたように、容量性高エネルギー密度電気セラミック誘電体が非常に低い散逸電流を有することが望ましい。したがって、本発明の特定の態様は、容量性高エネルギー密度電気セラミック誘電体２２４に、導電性金属酸化物種と共に粒子コアから粒子境界に移動して、散逸電流に抵抗し、内部導電経路の形成を中和する電気絶縁金属酸化物相を形成する少量（≦０．０５モル％）の二酸化ケイ素（ＳｉＯ２）をドープする。
Figure 0007426103000007
ガーネットは、高ピーク帯域幅Ｉ／Ｏチャネル２０２を形成する電力プレーン２０６、接地プレーン２０８、データ信号プレーン２１０、または制御信号プレーン２１２内に誘導性受動部品を組み込むために使用される導電性手段２２２内の開口部２２０内に組み込まれる、好ましい高エネルギー密度電気セラミック誘電体２２４である。ガーネットは、ＧＨｚ周波数で高い透磁率（μｒ≧１０）および超低損失（ｔａｎδ≦１０－３）を提供し、それらを優れた磁気コア材料にする。ガーネットは、菱形十二面体もしくはねじれ双角錐の結晶構造、またはその２つの組合せを採用し、以下の化学式を有する。
Ａ３Ｂ２（ＳｉＯ４）３（２）
ここで、基Ａの金属酸化物は酸化ケイ素と等しいモル濃度を有し、基Ｂの金属酸化物は酸化ケイ素のモル濃度の２／３のモル濃度を有する。高透磁率ガーネット電気セラミック誘電体での使用に好ましい基Ａの金属酸化物には、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）、酸化鉄（ＦｅＯ）、および酸化マンガン（ＭｎＯ）が含まれる。高透磁率ガーネット電気セラミック誘電体での使用に好ましい基Ｂの金属酸化物には、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉄（Ｆｅ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化バナジウム（Ｖ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化コバルト（Ｃｏ３Ｏ４）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、および酸化ホルミウム（Ｈｏ２Ｏ３）が含まれる。高透磁率ガーネット電気セラミック誘電体向けの最適な組成は、基Ａおよび／または基Ｂの金属酸化物の混合物を備える 高速半導体チップスタック２００に統合された高透磁率ガーネット磁気コア１４２が、１０ｎｍから２５μｍ、好ましくは２５０ｎｍから５μｍの範囲の均一な粒子サイズを有する制御された微細構造を有することが、本発明の好ましい実施形態である。
図６Ｃに示されたように、本出願によって特許請求される回路モジュール２２６は、多層表面界面２００内に統合された高ピーク帯域幅Ｉ／Ｏチャネル２０２を備え、半導体ダイ２２８が取り付けられる半導体キャリア１０２として機能する半導体基板に形成される。半導体ダイ２２８は、単一のダイとして、またはチップスタック２３０内に組み込まれた複数のチップとして取り付けられてよい。半導体ダイ２２８、好ましくは、取付けまたは組立ての前に「薄くされる」半導体ダイ２２８は、モジュール２２６の設計目的をもたらすために必要な任意の機能（メモリ、プロセッサ、コントローラなど）を提供することができる。高ピーク帯域幅Ｉ／Ｏチャネル２０２をさらに備える多層表面界面２００を備えるインターポーザ回路２３２は、基板２３４の表面に形成される。基板２３４は、半導体または非能動誘電体媒質を備えてよいか、または垂直チップスタック２３０アセンブリ内に組み込まれた半導体キャリア１０２として機能することができる。
回路モジュール２２６に取り付けられた、またはチップスタック２３０内に組み込まれた半導体ダイ２２８は、以下の回路機能：メモリ、メモリコントローラ、デバイスコントローラ、中央プロセッサ、スタックプロセッサ、グラフィカルプロセッサ、量子プロセッサ、フィールドプログラマブルゲートアレイ、無線接続、光場撮像、放射線場撮像、電気光学撮像、および特定用途向け（ＡＳＩＣ）機能のいずれかまたはすべてを管理するために使用されてよい。回路モジュールの好ましい用途は、３ＧＨｚを超える、好ましくは１００ＧＨｚを超える、最も好ましくは１ＴＨｚを超えるクロック速度で電磁場を撮像する電荷結合撮像デバイスとして機能する半導体ダイ１０４、１０６、２２８を備える。
メモリ機能を提供する半導体ダイ１０４、１０６、２２８は、読取り専用メモリ、従来のランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦＲＡＭ）または抵抗性ランダムアクセスメモリ（ＲＲＡＭもしくはＸ－Ｐｏｉｎｔ）などの不揮発性メモリ、あるいは光メモリを含む任意のタイプのメモリを備えてよい。
誘電体基板または半導体キャリア１０２内に組み込まれた高ピーク帯域幅Ｉ／Ｏチャネルは、回路モジュール２２６を他の回路モジュール２２６に電気的に結び付けるために使用されてよい。
高ピーク帯域幅Ｉ／Ｏチャネル２０２を有する半導体キャリア１０２およびメモリを提供する半導体ダイ２２８を備える回路モジュール２２６内のメモリ機能は、第１世代スタックマシンプロセッサと一致する方法および情報アーキテクチャを使用してそれらの半導体ダイ２２８内のデータを処理することができる。
高ピーク帯域幅Ｉ／Ｏチャネル２０２を有する半導体キャリア１０２ならびにメモリおよびスタックプロセッサの機能を提供する半導体ダイ２２８を備える回路モジュール２２６内のメモリ、メモリコントローラ機能は、第２世代スタックマシンプロセッサと一致する方法および情報アーキテクチャを使用してそれらの半導体ダイ２２８内のデータを処理することができる。
本発明はまた、メモリ、メモリコントローラ、中央プロセッサ、グラフィカルプロセッサ、およびスタックプロセッサの機能を提供し、キャッシュメモリに対する最小の依存性を有する第３世代スタックマシンと一致する方法および情報アーキテクチャを使用してそれらの半導体ダイ２２８内のデータを処理する、高ピーク帯域幅Ｉ／Ｏチャネル２０２および半導体ダイ２２８を有する半導体キャリア１０２を備える回路モジュール２２６内のメモリ、メモリコントローラ、およびスタックプロセッサの機能を特許請求し、データ処理は、第１世代スタックマシンと一致する方法を使用してメモリに動的に割り当てられるか、または第２世代スタックマシンおよび最小命令セットコンピューティング（ＭＩＳＣ）アーキテクチャと一致する方法を使用してスタックマシンプロセッサダイで処理されるか、または再帰的もしくは深くネストされたループアルゴリズムによって最も効率的に解決されるプロセッサ機能をＭＩＳＣスタックマシンプロセッサに最適に割り当て、反復アルゴリズムによって最も効率的に解決される機能を縮小命令セットコンピューティング（ＲＩＳＣ）アーキテクチャを使用する中央処理装置もしくはグラフィカル処理に割り当てる、コントローラ回路によって管理される。
次に、図７Ａ、図７Ｂ～図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、図９Ｅ、図９Ｆを参照して、電力プレーン２０６、接地プレーン２０８、信号データプレーン２１０、または信号制御プレーン２１２を形成する導電性手段２２２内に受動回路として組み込まれた電気セラミック誘電体２２４が高ピーク帯域幅Ｉ／Ｏリンク２０２内に構成される手段に関連する実施形態を示す。
高ピーク帯域幅Ｉ／Ｏチャネル２０２を形成することの主な目的は、最小またはゼロのスタブ長１７７を有する終端を形成することである。したがって、バイア３００と直接電気通信している平面受動部品として導電性手段内に電気セラミック誘電体２２４または他の材料を組み込むことが本出願の特定の実施形態である。図７Ａ、図７Ｂに示されたように、平面受動フィルタリング回路網３０２は、導電性手段２２２層を備える平面内のネットワークノードとしてバイア３００を使用する。受動フィルタリング回路網３０２は、高透磁率電気セラミック誘電体２２４が磁気コアである平面誘導性部品３０６を形成する、２つのバイア３００（ネットワークノード）の間に形成される平面インダクタ３０６の巻線となる蛇行線電極３０４を形成する開口部２２０をエッチングすること、高透磁率電気セラミック誘電体２２４が平面容量性部品３１０Ａ、３１０Ｂの開口部２２０内に挿入された後に、入力／出力になる２つの互いにかみあう電極３０８Ａ、３０８Ｂを形成するために開口部をエッチングすること、および抵抗性材料３１２が挿入されて平面抵抗器３１４Ａ、３１４Ｂ、３１４Ｃ、３１４Ｄ、３１４Ｅを形成する導電性手段２２２層内に間隔を形成する開口部２２０をエッチングすることにより、導電性手段２２２層を備える平面内に形成される。抵抗性材料３１２は、高抵抗率電気セラミック誘電体２２４を備えてよいか、あるいは高抵抗率の金属、合金、または超合金を備えてよい。
平面受動フィルタリング回路網３０２は、バイアノード３００Ａで入力された信号（データ、電力、または制御）内に含まれ得るか、または電気接続される平面受動フィルタリング回路網３０２を接続することによって完成する。それは、バイアノード３００Ｂでデバイス３１６に接続され、バイアノード３００Ｃで接地プレーン２０８上に配置された接地３１８に接続される。以下に示されるように、バイア３００はまた、他の平面２０６、２０８、２１０、２１２、２１４の分岐を形成するか、または他の平面２０６、２０８、２１０、２１２、２１４に配置された他の受動フィルタリング回路網３０２を形成する他の平面受動部品３０６、３１０、３１４に受動フィルタリング回路網を接続するために使用されてよい。
平面受動部品３０６、３１０、３１４、および受動フィルタリング回路網は、デバイス３１６に接続されたバイアノード３００と、電力入力２０６、信号２１０、２１２入力、および接地２０８との間のスタブ長１７７を最小化するが、スタブ長１７７は、ＧＨｚ周波数領域からＴＨｚ領域までマイクロエレクトロニクス業界を移動させるために必要とされるゼロに低減されない。したがって、スタブ長１７７をゼロに減らすことが望ましいことを意味する。
次に、図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅを参照して、半導体キャリア１０２、チップスタックアセンブリ１０６、半導体ダイ２２８、インターポーザ回路２３２、回路モジュール２２６、またはハイブリッドコンピューティングモジュール１００のための高ピーク帯域幅Ｉ／Ｏチャネル２０２を形成する多層表面界面２００に組み込まれた導電性手段２２２層内にゼロのスタブ長１７７を有する受動回路を統合する本発明の好ましい実施形態としての統合バイア４００、４５０を示す。
統合バイア４００、４５０は、チャネルリンク５３０の平面に形成された誘導性素子４０８、容量性素子４１０、および抵抗性素子４１２をさらに備えてよい受動フィルタリング回路網４０４と電気通信するバイアコンタクトパッド４０２を備える。図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅには終端回路として示されているが、受動フィルタリング回路網４０４はまた、統合バイア４００、４５０内に組み込まれてよく、限定はしないが、終端、等化、周波数共振、およびクロックまたはデータ復元などの、高周波回路に有用な任意の電気的機能を提供することができる。
誘導性素子４０８、容量性素子４１０、および抵抗性素子４１２は、バイアコンタクトパッド４０２の円周の周りに直列、並列、または直列および並列の弧状素子として構成される。図８Ｂの平面受動フィルタリング回路網４０４は、図８Ｃの統合バイア４００として示されている。バイアコンタクトパッド４０２は、ポイントＡで誘導性素子４０８に信号入力を提供し、誘導性素子４０８は、導電性手段２２２層内に形成された蛇行電極４１４を備え、高透磁率電気セラミック誘電体２２４、好ましくはガーネット電気セラミック誘電体を備える磁気コア４１６を介して、バイアコンタクトパッド４０２の円周の外部の弧状経路をトレースして、ポイントＢで完結する。
バイアコンタクトパッド４０２は、導電性手段２２２内に形成された容量性素子４１０の入力電極４１８への並列電気接続をポイントＣで行う。入力電極４１８から延在する導電性ディジット４２０Ａは、導電性手段２２２の第１の弧状ストリップ４２６を介してポイントＤで誘導性素子４０８の出力への並列接続を行う出力電極４２４から、コンタクトパッド４０２を介して周囲の弧状経路に沿って延在する導電性ディジット４２０Ｂに導電性ディジット４２０Ａを結合する高透磁率電気セラミック誘電体２２４で満たされたギャップ４２２を通る弧状経路をトレースする。導電性手段の第１の弧状ストリップ４２６は、ポイントＥで抵抗性素子４１２への入力電極を形成し、これは、接地プレーン２０８と電気通信している導電性手段２２２の第２の弧状ストリップ４２８へのその出力をポイントＦに有する。
バイアコンタクトパッド４０２が平面受動フィルタリング回路網４０６の２つの分岐４５４、４５６用のノード４５２として機能する、統合バイア４５０として形成されたより精巧な平面受動フィルタリング４０６は、図８Ｄおよび図８Ｅにおいて統合バイア４５０として示されている。
第１の分岐４５４は、バイアコンタクトパッド４０２からの入力を、ポイントＡで第１の弧状インダクタ４０８Ａに電気接続する。第１の弧状インダクタ４０８Ａは、ポイントＢでデバイスロード２１８に電気接続する。
第２の分岐４５６は、ポイントＣ´でコンタクトバイアパッド４０２からの並列電気接続を形成する。ポイントＣ´は、バイアコンタクトパッド４０２を、ポイントＥで終端する誘導性素子４０８ＢとポイントＤで直列に構成された抵抗性素子４１２Ａに電気接続する。ポイントＣ”は、バイアコンタクトパッド４０２を、ポイントＥで結合する抵抗性素子４１２Ａおよび誘導性素子４０８Ｂと並列に構成された抵抗性素子４１２Ｂに電気接続する。ポイントＦは、接地２０８と電気通信している弧状ストリップ４５８と電気通信している容量性素子４１０への入力を形成する。
バイアコンタクトパッド４０２は、統合バイア４００、４５０を、高ピーク帯域幅Ｉ／Ｏチャネル２０２内の他の電気プレーン（２０６、２０８、２１０、２１２）に電気接続し、それは、高ピーク帯域幅Ｉ／Ｏチャネル２０２内で終端、等化、増幅、信号指向性、またはクロックおよびデータ復元機能を提供するように構成された、他の平面受動フィルタリング回路網５２０、５２２、または平面受動フィルタリング回路網の追加の分岐に電気接続することができる。
図９Ａ、図９Ｂ、図９Ｃは、半導体キャリア１０２、チップスタックアセンブリ１０６、半導体ダイ２２８、インターポーザ回路２３２、回路モジュール２２６、またはハイブリッドコンピューティングモジュール１００が組み込まれた高ピーク帯域幅Ｉ／Ｏチャネル２０２内の信号品位を強化するために受動回路を適用する手段を教示する本発明の好ましい実施形態のための背景を提供する。
デジタル通信の信号品位は、Ｉ／Ｏチャネルを介したパルス立ち上がり時間１８９の維持に大きく依存する。送信機５０２によって生成されたデジタルパルス５００は、所望のパルス立ち上がり時間５０６でＩ／Ｏチャネル５０４を出なければならない。伝達関数Ｈ（ｊωｔ）によって特徴付けられるチャネル歪み５０８は、デジタルパルス５００のより高い周波数成分を減衰させ、それが受信機５１２に到達したときに、読取り不可能なパルス立ち上がり時間５１０を有することになる。
半導体チップキャリア１０２、半導体ダイ２２８、または能動半導体インターポーザ回路２３２上に形成された高ピーク帯域幅Ｉ／Ｏチャネル２０２内に組み込まれた受動等化器５１４として機能する組込み型受動フィルタリング回路網４０４、４０６は、本発明の好ましい実施形態である。高ピーク帯域幅Ｉ／Ｏチャネル２０２とともに組み込まれた受動等化器回路を、半導体ダイ２２８の能動半導体表面２１４、能動半導体インターポーザ回路２３２、または半導体チップキャリア１０２と電気接続する能動等化器の統合は、本発明の追加の好ましい実施形態である。
組込み型受動等化器５１４は、チャネル歪み５０８に対する逆伝達関数を生成する受動フィルタリング回路網４０４、４０６を備える。組込み型受動等化器５１４に入るデジタルパルス５００は、周波数補償パルス５１６として組込み型受動等化器５１４を出る。次いで、Ｉ／Ｏチャネル５０４に発射された周波数補償パルス５１６は、Ｉ／Ｏチャネル５０４内の材料からの導体損失１２および誘電体損失１３によって減衰されたその電力５１８でＩ／Ｏチャネル５０４を出るが、望ましいパルス立ち上がり時間５０６をまだ有している。
組込み型受動等化器５１４がＩ／Ｏチャネル５０４の前に配置されているとき、それはプリエンファシスモードで構成されている。組込み型受動等化器５１４はまた、それがＩ／Ｏチャネル５０４と受信機５１２との間に配置されているとき、ポストエンファシスモードで構成されてよい。
プリント回路基板回路では、２つの主要なフィルタリングトポロジーがしばしば使用される。ＭＡＸＩＭトポロジー５２０は、接地に並列接続された抵抗性素子を有する並列ＲＣ回路を備える。ＡＧＩＬＥＮＴトポロジー５２２は、２つの抵抗器と並列接続されたコンデンサを備え、ＲＬシリーズ回路網を介した接地への並列接続が２つの抵抗器の間に挿入される。
図９Ｄ、図９Ｅ、図９Ｆは、高ピーク帯域幅Ｉ／Ｏチャネル２０２内に配置された組込み型受動等化器５１４回路の構成に関する好ましい実施形態を示している。例示的な明確さを提供するために、誘電体層２１８が除去され、電力プレーン２０６および接地プレーン２０８用の導電性手段２２２が、図９Ｄ、図９Ｅ、図９Ｆの断面図に示されている。第１の実施形態は、高ピーク帯域幅Ｉ／Ｏチャネル２０２の電力プレーン２０６、データ信号プレーン２１０、制御信号プレーン２１２、能動半導体表面２１４、または接地プレーン２０８の金属化層２２２内に組み込まれた、またはそれと電気的に接触するほぼ平面の等化回路として、組込み型受動等化器５１４を構成する。図９Ｄは、ＭＡＸＩＭトポロジー５２０およびＡＧＩＬＥＮＴトポロジー５２２の形態の組込み型受動等化器回路５１４を示している。
組込み型受動等化回路５１４は、好ましくは、スタブ長１７７および全体的な物理的寸法５２４が１００μｍ未満、好ましくは１０μｍ未満であり、「集中回路」の制限内に安全に収まる。図９Ｄに描写されたように、ＭＡＸＩＭトポロジー５２０は、チャネルリンク５３０に沿ったポイントＡおよびＢで平面コンデンサ５２８と並列接続された第１の平面抵抗性素子５２６を備える。ポイントＢで、ポイントＣのバイア（図示せず）を介して接地プレーン２０８に電気通信している第２の平面抵抗性素子５３２に対して分岐電気接続が行われる。ＡＧＩＬＥＮＴトポロジー５２２は、ポイントＡ´での第２の平面容量性素子５３４と第２の第１の平面抵抗性素子５３６との間の並列接続を備える。第２の第１の平面抵抗性素子５３６は、平面誘導性素子５４０を介して点Ｃ´のバイア（図示せず）を介して接地プレーンに電気通信している第２の第２の平面抵抗性素子５３８と分岐点Ｂ´で電気的に接触している。第１の第２の平面抵抗器５３６は、ポイントＢ´を介して第３の平面抵抗器５４２と直列接続し、第３の平面抵抗器５４２は、ポイントＤ´で第２の平面コンデンサ５３４に並列接続する。
高ピーク帯域幅Ｉ／Ｏチャネル２０２内の組込み型受動等化器５１４は、プリント回路基板で使用されるＭＡＸＩＭトポロジー５２０もＡＧＩＬＥＮＴトポロジー５２２も想定する必要がない。むしろ、組込み型受動等化器５１４は、半導体キャリア１０２、インターポーザ回路２３２、または半導体ダイ２２８上に形成された多層表面界面２００のＩ／Ｏチャネルリンクの最適な逆であるフィルタリングトポロジーを想定している。
図９Ｅは、組込み型受動等化器５１４および／または終端回路１７４、１７６、１７８、１７９、１８３、１８６を、バイア３００が通過する多層表面界面内の複数の平面にわたって垂直に分配することにより、スタブ長１７７を排除する本発明の好ましい実施形態を示す。すべての受動回路はデバイス２１８のピンの真下に配置されるので、バイア５５０内に組み込まれた垂直統合受動等化器はゼロのスタブ長１７７を有し、バイア５５０内に組み込まれた垂直統合受動等化器のすべての要素は、「集中回路」の制限内に入る物理的寸法を有する。ＭＡＸＩＭトポロジー５２０を有するバイア５５０内に組み込まれた垂直統合受動等化器は、ポイントＡで回路網フィルタの入力として機能するマイクロバイアシャフト５５２を備えてよい。入力信号はポイントＢで回路分岐に遭遇し、信号の一部は、バイアパッド５５４を介して、マイクロバイアシャフト５５２の周りに形成された円筒形導体５５６に、ポイントＣに向けられ、それはマイクロバイアシャフト５５２の周りに構成された平面容量性素子５５８への入力である。平面容量性素子５５８はポイントＤにその出力を有する。
ＭＡＸＩＭトポロジー５２０を有するバイア５５０内に組み込まれた垂直統合受動等化器の第２の分岐は、信号の別の部分を、マイクロバイアシャフト５５２を介してポイントＢからポイントＥに搬送し、それは、ポイントＦで信号を出力するマイクロバイアシャフト５５２内に形成された第１の平面抵抗性素子５６０への入力である。
ポイントＤおよびＦからの信号出力はポイントＧで結合し、これは、一部分が、ポイントＨにその入力を有する第２の平面抵抗性素子５６４を備え、ポイントＩに（分かりやすくするために断面図で示されている）接地プレーン２０８を形成する導電性手段２２２に電気的に接触しているバイアパッド５６２である。ＭＡＸＩＭトポロジー５２０を有するバイア５５０内に組み込まれた垂直統合受動等化器は、ポイントＪにその出力を有し、それは、高ピーク帯域幅Ｉ／Ｏチャネル２０２のＩ／Ｏチャネルリンク５６８と電気的に接触するバイアパッド５６６と電気通信している。
同様に、ＡＧＩＬＥＮＴトポロジー５２２を有するバイア５５１内に組み込まれた垂直統合受動等化器は、ポイントＡ´で回路網フィルタの入力として機能するマイクロバイアシャフト５７０を備えてよい。入力信号はポイントＢ´で回路分岐に遭遇し、信号の一部は、バイアパッド５７２を介して、マイクロバイアシャフト５７０の周りに形成された円筒形導体５７４に、ポイントＣ´に向けられ、それはマイクロバイアシャフト５７０の周りに構成された平面容量性素子５７６への入力である。平面容量性素子５７６はポイントＤ´にその出力を有する。
ＡＧＩＬＥＮＴトポロジー５２２を有するバイア５５１内に組み込まれた垂直統合受動等化器の第２の分岐は、信号の別の部分を、マイクロバイアシャフト５７０を介してポイントＢ´からポイントＥ´に搬送し、それは、ポイントＦ´で信号を出力するマイクロバイアシャフト５７０内に形成された第１の平面抵抗性素子５７８への入力である。ポイントＦ´は、マイクロバイアシャフト５７０の周りに弧状に構成され、同様にマイクロバイアシャフト５７０の周りに弧状に構成された平面誘導性素子５８２に直列に接続された第２の平面抵抗性素子５８０を介して信号の別の部分を分岐し、それがポイントＨ´に（分かりやすくするために断面図で示されている）接地プレーン２０８を形成する導電性手段２２２に電気接続するポイントＧ´で終端する。
ＡＧＩＬＥＮＴトポロジー５２２を有するバイア５５１内に組み込まれた垂直統合受動等化器のマイクロバイアシャフト５７０は、マイクロバイアシャフト５７０内に組み込まれた第３の平面抵抗器５８４を介してポイントＦ´から信号の一部を搬送する。第３の平面抵抗器５８４はポイントＩ´にその出力を有する。
ＡＧＩＬＥＮＴトポロジー５２２を有するバイア５５１内に組み込まれた垂直統合受動等化器内のポイントＤ´およびＩ´からの分岐信号はポイントＪ´で結合し、そこで、バイアパッド５８６は、マイクロバイアシャフト５７０内の分岐信号を、円筒形導体５７４内の分岐信号とともにポイントＫ´での高ピーク帯域幅Ｉ／Ｏチャネル２０２のＩ／Ｏチャネルリンク５８８に電気接続する。
能動終端１７８、１７９、１８６は、バイア５５０、５５１内に組み込まれた垂直統合受動等化器内に構成され、マイクロバイアシャフト５５２、５７０と電力プレーン２０６を形成する導電性手段２２２との間に挿入された弧状の抵抗性素子５９０を介して作られる。能動終端１７８、１７９、１８６の有無にかかわらず、バイア５５０、５５１内に組み込まれた垂直統合受動等化器は、半導体チップキャリア１０２、回路モジュール２２６、半導体ダイ２２８、およびインターポーザ回路２３２上に形成された高ピーク帯域幅Ｉ／Ｏチャネル２０２の好ましい実施形態である。高ピーク帯域幅Ｉ／Ｏチャネル２０２を備える半導体チップキャリア１０２、回路モジュール２２６、半導体ダイ２２８、およびインターポーザ回路２３２は、誘電体導波路をさらに備えてよく、導電性手段２２２は、ｄｅ Ｒｏｃｈｅｍｏｎｔの´２３４によって教示されたように、送信／受信放射素子として構成される。
図９Ｆに示されたように、所与の信号指向性５９２を有する高ピーク帯域幅Ｉ／Ｏチャネル２０２を形成するために使用されるバイア５５０、５５１内に組み込まれた垂直統合受動等化器は、プリエンファシスモード５９４、ポストエンファシスモード５９６、またはプリエンファシスモード５９４とポストエンファシスモード５９６の両方で配備されてよい。
図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄは、高ピーク帯域幅Ｉ／Ｏチャネル２０２内のクロストークを軽減および排除するための手段を示している。接地プレーン２０８を形成するために使用される超低損失誘電体２１８および導電性手段２２２は、Ｉ／Ｏリンクを形成するために使用される導電性手段２２２の構造に関してより分かりやすくするために、図１０Ａ、図１０Ｂ、図１０Ｃから除去されている。
高ピーク帯域幅Ｉ／Ｏチャネル２０２内でより高い信号品位を保証するための第１の手段は、Ｉ／Ｏチャネルリンクを差動対導体線６００として構成することであり、信号線６００Ａおよび基準線６００Ｂを形成するために２つのバイア６０２Ａ、６０２Ｂが組み合わされる。これは、導体線のうちの１つ（図１０Ａ、図１０Ｂの６００Ａ）がそれぞれのバイア（６０２Ａ）を直接タップすることを必要とし、他方（６００Ｂ）はバイア６０２Ａのまわりをループして、高ピーク帯域幅Ｉ／Ｏチャネル２０２内の他のデータ信号プレーン２１０上に配置された差動対導体線６００´から差動対導体線６００を分離する（分かりやすくするために示されていない）接地プレーン２０８の間にある垂直により高い平面上の６００Ａに平行に走る対のトレース６００Ｂを形成する。
第２の手段は、複数のデータ信号プレーン２１０Ａ、２１０Ｂ、２１０Ｃ、２１０Ｄにわたって差動対６００、６００´をずらすことである。次いで、クロストーク歪みの強度を支配するプレーン内結合長は、Ｉ／Ｏピッチ長６０４から、高ピーク帯域幅Ｉ／Ｏチャネル２０２を形成するデータ信号プレーン２１０Ａ、２１０Ｂ、２１０Ｃ、２１０Ｄの数をそれに掛けた長さまで増加する。複数のデータ信号プレーン２１０Ａ、２１０Ｂ、２１０Ｃ、２１０Ｄの使用は、差動対６００を備えるＩ／Ｏリンクに限定される必要はなく、その使用は、高ピーク帯域幅Ｉ／Ｏチャネル２０２に組み込まれる、誘電体導波路を含む任意の伝送線路構造に普遍的に適用されてよい。
層当たり２，５００Ｉ／Ｏｓ－ｍｍ－２を超えるＩ／Ｏ密度を実現するために、リンクは、０．７５μｍ程度の線幅を必要とする。４つのデータ信号プレーンを使用すると、結合長が０．７５μｍから３μｍに短縮され、より多くの層を追加すると、商業的に実行可能な設計にコスト上の制約が生じる。表ＩＶに示されたように、より高いナイキスト周波数での挿入損失は依然としてかなりの損失をもたらし、これは主に、より高いデータレートおよびより高いピーク帯域幅を実現するために排除される必要があるクロストークが原因である。
Figure 0007426103000008
図１０Ｃ、図１０Ｄに示されたように、高ピーク帯域幅Ｉ／Ｏリンクからのクロストークを排除する好ましい手段は、同じデータ信号プレーン２１０内を走るデータ信号線６１２の間に接地壁６１０を挿入して、隣接するチャネルリンクを切り離す。図１０Ｃは、同じデータ信号プレーン２１０内に組み込まれたデータ信号線６１２の間に接地壁６１０が挿入された高ピーク帯域幅Ｉ／Ｏチャネル２０２を示している。（接地プレーン２０８を形成するために使用される超低損失誘電体２１８および導電性手段２２２は、分かりやすくするために図１０Ｃには示されていない。）図１０Ｄは、導電性手段２２２および超低損失誘電体２１８を備える高ピーク帯域幅Ｉ／Ｏチャネル２０２内の接地プレーン２０８Ａ、２０８Ｂ、２０８Ｃ、２０８Ｄ、２０８Ｅの間に挿入されたデータ信号プレーン２１０Ａ、２１０Ｂ、２１０Ｃ、２１０Ｄ上に形成された信号線６１２を切り離す接地壁６１０の断面図を示す。
スタブ長１７７が最小またはゼロの組込み型終端は、信号反射に起因するノイズを軽減または排除するために使用される。組込み型受動等化は、データリンク内を移動するデジタルパルスの信号立ち上がり時間を維持するために周波数補償を提供する。接地壁はクロストークを軽減し、すべてのデバイスに電力を均等に分配することにより、電力切替えノイズおよびグラウンドバウンスを削減する手段がある場合はクロストークを排除する。前述されたように、設計が適切なとき、最終的に材料損失が主要な損失要因になる。
次に、図１１Ａ、図１１Ｂ、図１１Ｃ、図１２Ａを参照して、高ピーク帯域幅Ｉ／Ｏチャネル２０２内の材料損失によって減衰する信号を増幅する手段を示す。参照により本明細書に組み込まれるｄｅ Ｒｏｃｈｅｍｏｎｔの´４８９および´５３２は、共振ゲートトランジスタ７００に関する技術を教示する。多層表面界面２００の半導体表面能動層２１４内に組み込まれた共振ゲートトランジスタ７００は、高速で動作する能動切替え素子として、または最小の廃熱を生成する１ＧＨｚを超える高周波数で動作する高効率増幅器として機能するように設計される。共振ゲートトランジスタ７００のこれらの特性により、より高いナイキスト周波数で信号を駆動し、チャネル密度、ビットカウント、およびデータレートを拡大しながら、ｐＪ／ビットエネルギー需要を大幅に低減することが可能になる。
共振ゲートトランジスタ７００は、細長いゲート幅７０４を有するトランジスタのゲート電極７０２内に組み込まれた誘導性（および他の受動）素子７１２を備える。細長いゲート幅７０４は、高いゲート静電容量を生成し、それは通常、切替え速度を制限する。ゲート電極７０２内に組み込まれた誘導性素子７１２は、高いゲート静電容量を相殺し、共振ゲートトランジスタ７００を所定の周波数で共振させる。トランジスタ接合部で生成されるオン抵抗ＲＯＮは、ゲート長７０６に正比例し、ゲート静電容量およびゲート幅７０４に反比例する。最小ゲート長７０６に結合する最大化されたゲート幅７０４およびゲート静電容量は、細長いゲート幅を有する通常の周波数カットオフトランジスタをはるかに超える周波数でオン抵抗を無視できるレベルに低減することによってデバイス効率を最大化する。
トランジスタの細長いゲート電極７０２内に誘導性素子および他の受動素子７１２を組み込むことにより、従来のトランジスタゲートによって作成された単純なローパスフィルタよりも有用な受動フィルタリング回路網４０４、４０６が作成される。トランジスタゲート電極７０２内に組み込まれたインダクタ、コンデンサ、および抵抗器の値を適切に選択することにより、トランジスタゲート電極７０２が、指定された周波数または周波数帯域で共振し、それらの指定された周波数または周波数帯域で高利得トランジスタ機能を提供することが可能になる。これらの組み込まれた誘導性素子および他の受動素子により、共振ゲートトランジスタは、共振周波数で、所望のスペクトル周波数帯域上で、または選択された共振周波数で最大の効率を有する減衰信号の最大増幅を調整するようになる。これらの帯域調整素子または終端抵抗器はまた、等化帯域にわたって信号を最大に増幅するように設計されてよく、共振ゲートトランジスタ７０２は増幅等化回路として機能する。
図１１Ａは、高ピーク帯域幅Ｉ／Ｏチャネル２０２の一体型部品である、半導体チップキャリア１０２、半導体ダイ２２８、または能動半導体インターポーザ回路２３２の能動半導体表面２１４内に組み込まれた共振ゲートトランジスタ７００を示している。共振ゲートトランジスタ７００は、細長いゲート幅７０４および狭いゲート長７０６を有するトランジスタゲート７０２、ソース電極７０８、ドレイン電極７１０、ならびにトランジスタゲート７０２内に統合された共振平面インダクタ７１２を備える。
共振ゲートトランジスタ７００は、入力バイア７１６と出力バイア７１８との間のＩ／Ｏチャネル７１４、好ましくは高ピーク帯域幅Ｉ／Ｏチャネル２０２内に挿入される。それは、Ｉ／Ｏチャネル７１４に沿って様々な長さで配置されてよく、チャネルリンクが多層構造内のいくつかのデータ信号プレーン２１０全体に分散されるとき、いくつかのチャネルリンク７２０Ａ、７２０Ｂ、７２０Ｃ、７２０Ｄの幅を占めることができるが、各ステージは、減衰信号７２４を増幅するために単一のチャネルリンク７２０と電気的接触７２２を作るだけである。
差動対信号線７２６Ａ、７２６Ｂの場合、ソース電極７０８は、基準電圧７２６Ｂと電気通信している。他のチャネルアーキテクチャでは、ソース電極は、基準電圧または接地に接続することができる。一方向チャネルでは、減衰信号７２８はトランジスタゲート７０２に入力され、増幅信号は、共振ゲートトランジスタ７００の反対側の端部７３０で信号線７２６Ａと電気通信しているドレイン電極７１０から収集される。
図１１Ｃに示されたように、高ピーク帯域幅Ｉ／Ｏチャネル２０２は、場合によっては、共振ゲートトランジスタ７００の反対側の端部７３０が図１１Ｃに示されたパターンに対する共役電極構成を有する双方向共振ゲートトランジスタ７００を含んでよい。この場合、第１の能動切替え素子７３２は、差動対信号線７２６Ａをゲート電極７０２に接続し、第２の能動切替え素子７３４は、電気短絡７３６を介して差動対信号線７２６Ａをドレイン電極７１０に接続する。同じ切替え構成が反対側の端部７３０で使用されるが、共役方式で動作する。第１の能動切替え素子７３２および第２の能動切替え素子７３４は、（分かりやすくするために示されていない）信号制御プレーン２１２を介して向けられた信号への接続を介して制御される。
減衰信号７２８がＩ／Ｏリンク７１４の反対側の端部７３０に向けられ、減衰信号がトランジスタゲート７０２を通って流れるように強制するとき、第１の能動切替え素子７３２は閉じられ、第２の能動切替え素子７３４は開かれ、一方、第２の能動切替え素子７３４が閉じられ、第１の能動切替え素子７３２が反対側の端部で開かれ、増幅信号７３８が反対側の端部７３０の差動対電極７２６Ａによって収集されることが強制される。
逆方向に動作するとき、制御信号は、第１の能動切替え素子７３２を閉じ、第２の能動切替え素子７３４を開き、減衰信号７２８を反対側の端部７３０のトランジスタゲート７０２に押し込み、一方、電気接続７２２で第１の能動切替え素子７３２が開かれ、第２の能動切替え素子７３４が閉じられ、増幅信号７３８が電気接続７２２で差動対電極７２６Ａによって収集されることが可能になる。Ｉ／Ｏリンク７１４内のインピーダンス整合回路のバランスをとる他の能動切替え素子は、高速回路の当業者には明らかであるため、分かりやすくするために示されていない。
図１２Ａ、図１２Ｂ、図１２Ｃは、ハイブリッドコンピューティングモジュール１００、高ピーク帯域幅Ｉ／Ｏチャネル２０２、回路モジュール２２６、または共振ゲートトランジスタモジュール７５０内に組み込まれた共振ゲートトランジスタの本質的な特徴要素を示す。以下で共振ゲートトランジスタモジュール７５０に対して参照が明示的に行われるが、この参照は、上述された回路モジュールの実施形態１００、２０２、２２６内の共振ゲートトランジスタ７００の用途に等しく適用されることが暗黙的に理解される。
本出願の好ましい実施形態は、高ピーク帯域幅Ｉ／Ｏチャネル２０２が組み込まれた多層表面界面２００との電気的インターフェースを形成する、半導体基板７５２上の能動半導体表面２１４の第１の領域７５１内に組み込まれた共振ゲートトランジスタ７００を備える。誘導性素子および他の受動素子７１２は、第１の領域７５１内のゲート電極７０２内に直接組み込まれてよい。あるいは、設計基準が許すとき、誘導性素子および他の受動素子７１２は、多層表面界面２００の１つまたは複数の信号データプレーン２１０内に配置され、入力バイア７１６および出力バイア７１８を介してゲート電極７０２内に電気的に挿入されてよい。１つまたは複数の信号データプレ－ン２１０内に配置された誘導性素子および他の受動素子７１２は、複数の別個の受動フィルタリング回路網４０４、４０６を形成するように構成されてよく、能動切替え素子７３４は、受動フィルタリング回路網４０４、４０６のどれがゲート電極７０２に挿入されて共振ゲート電極の共振応答を決定するかを選択するために使用される。
特定の用途では、共振ゲートトランジスタモジュール内の単一の部品として複数の共振ゲートトランジスタを一緒に電気的に結び付けることが望ましい。この場合、能動半導体表面２１４の第１の領域７５１内に共振ゲートトランジスタ７００を組み込み、高ピーク帯域幅Ｉ／Ｏチャネル２０２を介して、能動半導体表面２１４の第２の領域７５４内の別の共振ゲートトランジスタ７００と電気的インターフェースを形成することが望ましい。
より高い信号周波数では、高エネルギー密度電気セラミック誘電体２２４の透磁率が設計要因を制限し、誘導性素子７１２が所望の回路に統合されるのに十分小さい物理的寸法を有することを妨げる可能性がある。この場合、無損失線形インダクタとして機能する完全集積ジャイレータの統合は、本出願の好ましい実施形態である。
参照により本明細書に組み込まれるｄｅ Ｒｏｃｈｅｍｏｎｔの´４１１は、演算増幅器（オペアンプ）７５６および反転受動回路７５８を備える完全集積ジャイレータ７５５に関連する技術を教示する。完全集積ジャイレータ７５５は、反転受動回路７５８がコンデンサであるときは誘導性素子７１２として機能する。同様に、完全集積ジャイレータ７５５は、反転受動回路７５８がインダクタであるときはコンデンサとして機能する。あるいは、反転受動回路７５８は、より複雑な受動フィルタリング回路網４０４、４０６を備えてよく、それにより、共振ゲートトランジスタ７００が増幅等化回路として機能することが可能になる。
高速回路環境内で回路同期を実現するために、オペアンプ７５６回路を共振ゲートトランジスタ７００に物理的に近接して配置することが好ましい。以下の例の各々において、共振ゲートトランジスタ７００を形成する誘導性素子および他の受動素子７１２は、第１の領域７５１内のゲート電極７０２内に組み込まれた平面受動部品３０６、３１０、３１４として、または多層表面界面２００内の信号データプレーンの２１０内、もしくは高ピーク帯域幅Ｉ／Ｏチャネル２０２の統合バイア４００、４５０内の平面受動部品３０６、３１０、３１４として配置されてよい。共振ゲートトランジスタ７００内の誘導性素子７１２は、平面誘導部品３０６をさらに備えるか、または完全集積ジャイレータ７５５を備えてよく、反転受動回路７５８は、フェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体を備えるコンデンサである。
本発明の１つの第１の態様は、増幅等化回路として機能し、完全集積ジャイレータ７５５を備える共振ゲートモジュール７５０を特許請求し、共振ゲートトランジスタ７００および能動回路オペアンプ回路７５６は、高ピーク帯域幅Ｉ／Ｏチャネル２０２内の能動半導体表面２１４の第１の領域７５１または第２の領域７５４内の同じ場所に配置される。完全集積ジャイレータ７５５の反転受動回路７５８は、高ピーク帯域幅Ｉ／Ｏチャネル２０２の多層表面界面２００内に組み込まれ、バイア７１８は、オペアンプ７５６回路と共振ゲートトランジスタ７００との間の電気的インターフェースを形成する。この場合、反転受動回路７５８は、内部に平面受動回路部品３０６、３１０、３１４を備えてよく、あるいは、統合バイア４００、４５０、または平面受動回路部品３０６、３１０、３１４と統合バイア４００、４５０の組合せを備えてよい。
設計または製造上の制約／効率が本出願の第１の態様に有利でない場合、本発明の追加の態様は共振ゲートトランジスタモジュール７５０を特許請求し、共振ゲートトランジスタ７００の能動回路素子は、高ピーク帯域幅Ｉ／Ｏチャネル２０２の多層表面界面２００内の第１の半導体表面２１４Ａの能動層の第１の領域７５１内に統合される。オペアンプ７５６回路の能動回路素子は、それが共振ゲートトランジスタ７００との電気的インターフェースを形成する高ピーク帯域幅Ｉ／Ｏチャネル２０２に直接結合された第２の半導体デバイス７６０の能動半導体層２１４Ｂに配置された第２の領域７６２内に統合される。第１の半導体表面２１４Ａの第１の領域７５１が第２の半導体デバイス７６０の第２の領域７６２と垂直に整列するように、第２の半導体ダイ７６０に半導体基板７５２を結合することが好ましい。共振ゲートトランジスタモジュール７５０のすべての結合構成では、半導体基板７５２および第２の半導体デバイス７６２は、チップスタックまたは結合ウェハを備えてよい。
本発明のこの追加の態様では、完全集積ジャイレータ７５５の反転受動回路７５８は、高ピーク帯域幅Ｉ／Ｏチャネル２０２の多層表面界面２００内に組み込まれ、バイア７１８は、オペアンプ７５６回路と共振ゲートトランジスタ７００との間の電気的インターフェースを形成する。この場合、反転受動回路７５８は、内部に平面受動回路部品３０６、３１０、３１４を備えてよく、あるいは、統合バイア４００、４５０、または平面受動回路部品３０６、３１０、３１４と統合バイア４００、４５０の組合せを備えてよい。
共振ゲートトランジスタモジュール７５０の第３の態様は、各々が高ピーク帯域幅Ｉ／Ｏチャネル２０２、半導体表面２１４の能動層内に統合された共振ゲートトランジスタ７００、およびモジュールの多層表面界面２００の信号データプレーン２１０または統合バイア４００、４５０内に組み込まれた受動フィルタリング回路網を備える半導体回路モジュール７６５、７７０の結合対を特許請求し、能動界面層７７５は結合界面に配置され、半導体回路モジュール７６５、７７０のペアで完全集積ジャイレータ７５５回路を形成するために必要なオペアンプ７５８回路を備える。
バイア７１８は、能動界面層７７５内のオペアンプ７５６回路と、半導体回路モジュール７６５、７７０内の共振ゲートトランジスタ７００との間の電気的インターフェースを形成する。完全集積ジャイレータ７５５回路の反転受動回路７５８は、モジュール７６５、７７０の高ピーク帯域幅Ｉ／Ｏチャネル２０２の多層表面界面２００内に組み込まれる。反転受動回路７５８は、平面受動回路部品３０６、３１０、３１４を備えてよく、あるいは、統合バイア４００、４５０を備えるか、または平面受動回路部品３０６、３１０、３１４と統合バイア４００、４５０の組合せを備えてよい。
半導体回路モジュール７６５、７７０の結合対のための好ましい回路およびシステムの実施形態は、特にハイブリッドコンピューティングモジュール内に、または地域もしくはグローバルのサーバファームネットワークと結び付くモバイルコンピューティングデバイス８０６内のワイヤレスユニットもしくはプロセッサユニットとして、地上波通信ネットワークの衛星内のワイヤレストランシーバ、宇宙ベースの衛星システムもしくは地上光ファイバ電気通信ネットワーク内の光トランシーバもしくは電気光学トランシーバ、またはサーバファームもしくはサーバファームネットワークを有するプロセッサユニットを備える。
次に、図１３Ａ、図１３Ｂを参照して、ネットワーク化コンピューティングによって必要とされるすべての機能（メモリ、プロセッサユニット、コントローラなど）を提供する半導体ダイ１０４、１０６、２２８を備える複数のハイブリッドコンピューティングモジュール１００からなるネットワーク化コンピューティングシステム８００内にハイブリッドコンピューティングモジュール１００を適用する本出願の好ましい実施形態を示す。上記で説明されたように、ハイブリッドコンピューティングモジュール内の半導体ダイ１０４、１０６、２２８は、基板、好ましくは半導体キャリア１０２に単一の異種半導体ダイ１０４として取り付けられ、基板は高ピーク帯域幅Ｉ／Ｏチャネルを備える。半導体ダイ１０４、１０６、２２８はまた、インターポーザ回路２３２を備えるチップスタック１０６内に結合されてよい。
ハイブリッドコンピューティングモジュール１００内の高ピーク帯域幅Ｉ／Ｏチャネル２０２は、半導体ダイ１０４、１０６、２２８と電気光学トランシーバ１１０との間の電気通信インターフェースを形成する。電気光学トランシーバ１１０は、ハイブリッドコンピュータモジュール１００で処理された電子信号を、光ポート１１１、好ましくは光ファイバポートを介してローカル光通信バス８０２に送信される光信号に符号化する。ネットワーク化コンピューティングシステム８００はまた、光パネルアセンブリ上の同じ場所に配置されたハイブリッドコンピューティングモジュール１００を備えてよく、ローカル光通信バス８０２は、Ｒｏｃｈｅｍｏｎｔの´４１１によって教示されたように光パネルに不可欠である。光パネルアセンブリは、ラックに取り付けられ、サーバファームに収容されるか、または複数のサーバファームの間に分散されてよい。ローカル光通信バス８０２は、ネットワーク化コンピューティングシステム８００内の他のハイブリッドコンピューティングモジュール１００との通信インターフェースを形成する。同様に、電気光学トランシーバ１１０は、ローカル光通信バス８０２から受信された光信号を、ハイブリッドコンピューティングモジュール１００で処理される電子信号に復号する。
ローカル光通信バス８０２は、サーバファーム８５０内のすべてのハイブリッドコンピューティングモジュール１００と、トランシーバ回路８０６を備え、地域ネットワーク８５２内またはグローバルネットワーク８５４内の他のサーバファーム８５０との通信インターフェースを形成するより大きいネットワークノード８０４とを光学的に結び付けるために使用されてよい。地域ネットワーク８５２およびグローバルネットワーク８５４は、ワイヤレス８５６、光８５８、および衛星８６０の電気通信システムを備える。モバイルコンピューティングデバイス８０６は、地上通信線接続８１０またはワイヤレス接続８１２を介して、地域ネットワーク８５２およびグローバルネットワーク８５４と対話する。本出願の好ましい要素は、高ピーク帯域幅Ｉ／Ｏチャネル２０２を介する互いとの電気的インターフェースを形成する回路モジュール２２６、ハイブリッドコンピューティングモジュール１０２、半導体ダイ２３２、またはインターポーザ回路２３２をさらに備えるトランシーバ８０８をさらに備える、より大きいネットワークノード８０４およびモバイルコンピューティングデバイス８０６を特許請求する。本出願の別の好ましい要素は、完全集積ジャイレータ７５５、好ましくは完全集積ジャイレータ７５５および共振ゲートトランジスタ７００をさらに備える半導体回路７６５、７７０をさらに備える、より大きいネットワークノード８０４およびモバイルコンピューティングデバイスを特許請求し、完全集積ジャイレータ７５５は、増幅等化回路として機能する反転受動回路７５８を備える。
ネットワーク化コンピューティングシステム８００は、本出願の追加の好ましい実施形態である、ｄｅ Ｒｏｃｈｅｍｏｎｔの´７６８によって指示されたように、３Ｄ量子ガス媒質を形成する材料層を備える電気光学トランシーバ１１０をさらに備えるハイブリッドコンピューティングモジュール１００をさらに備えてよい。
米国特許第１５／１２１，２９５号 米国特許出願第８，７１５，８３９号 米国特許出願第７，４０５，６９８号 米国特許第１５／５２１，１４５号 米国特許第１６／４０３，４１１号 米国特許出願第８，７７９，４８９号

Claims (20)

  1. 多層表面界面内に組み込まれた少なくとも１つの高ピーク帯域幅Ｉ／Ｏチャネルをさらに備える１つまたは複数のハイブリッドコンピューティングモジュールを備えるコンピューティングシステムであって、
    前記多層表面界面が、半導体ダイ、半導体キャリア、半導体チップスタック内に組み込まれたインターポーザ回路、または基板もしくは半導体キャリアに取り付けられた半導体ウェハの結合アセンブリを形成するために誘電体または半導体基板に形成され、
    前記高ピーク帯域幅Ｉ／Ｏチャネルが、半導体ダイ、前記半導体キャリア、または半導体チップのスタックアセンブリ内に組み込まれたインターポーザ回路上の入力ポートおよび出力ポートとの電気的インターフェースを形成するバイアをさらに備え、
    前記多層表面界面が、前記バイア間の信号伝送を電気的に結び付けるデータ信号プレーン内にチャネルリンクを形成する導電性手段、低透磁率／超低損失誘電体、電力プレーンおよび接地プレーンを形成する追加の導電性手段を備え、場合によって信号を送ることができ、能動半導体層および１つまたは複数の制御プレーンを備え、
    前記多層表面界面が、前記高ピーク帯域幅Ｉ／Ｏチャネル内に組み込まれた容量性、誘導性、および抵抗性の素子を備える受動回路網フィルタリング回路をさらに備え、
    前記受動回路網フィルタリング回路が、フェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体部品をさらに備える、コンピューティングシステム。
  2. 半導体チップキャリアの能動半導体表面内に組み込まれた能動切替え素子、前記半導体チップキャリアに取り付けられた半導体ダイ、または半導体チップのスタックアセンブリ内に組み込まれた半導体が、前記多層表面界面内の信号制御プレーンとの電気的インターフェースを形成し、前記受動回路網フィルタリング回路が、クロックまたはデータ復元回路として機能する、請求項１に記載のハイブリッドコンピューティングモジュール。
  3. 共振ゲートトランジスタが、
    半導体チップキャリア、半導体ダイ、または能動半導体インターポーザ回路上に形成された多層界面の能動半導体表面内に組み込まれ、
    前記多層表面界面の信号制御プレーンと電気通信し、
    減衰信号を増幅するために前記高ピーク帯域幅Ｉ／Ｏチャネル内の入力バイアと出力バイアの間に挿入される、
    請求項１に記載のハイブリッドコンピューティングモジュール。
  4. 前記共振ゲートトランジスタのゲート電極内に組み込まれたインダクタ、コンデンサ、および抵抗器が、共振周波数での、または所望のスペクトル周波数帯域上の前記減衰信号の最大増幅を調整するために帯域調整素子として機能する、請求項３に記載の共振ゲートトランジスタ。
  5. 前記高ピーク帯域幅Ｉ／Ｏチャネルが、差動対として構成された導電性手段、および双方向増幅段として動作するように前記共振ゲートトランジスタを構成する能動切替え素子をさらに備える、請求項３に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
  6. 前記高ピーク帯域幅Ｉ／Ｏチャネルが、前記多層表面界面のいくつかのデータ信号プレーン全体に分散され、接地壁および接地プレーンを備え、２００Ｉ／Ｏ／ｍｍ／層を超える相互接続密度を有する、請求項１に記載のハイブリッドコンピューティングモジュール。
  7. 第１の半導体ダイ上の出力ポートまたは入力ポートを第２の半導体ダイ上の前記入力ポートまたは出力ポートと電気的に結び付けるバス回路を形成する多層表面界面内に組み込まれた高ピーク帯域幅Ｉ／Ｏチャネルであって、前記高ピーク帯域幅Ｉ／Ｏチャネルが、
    前記第１および第２の半導体ダイ上の前記入力ポートおよび出力ポートと電気通信するバイアと、
    前記バイアを電気的に相互接続する低透磁率／超低損失誘電体内に組み込まれた導電性手段を備えるチャネルリンクと、
    前記高ピーク帯域幅Ｉ／Ｏチャネル内に組み込まれた容量性、誘導性、および抵抗性の素子を備える受動回路網フィルタリング回路と、
    データ信号プレーン内に組み込まれた前記チャネルリンクを備える多層表面界面と、
    電力プレーンおよび接地プレーン、またはオプションの信号制御プレーンを形成するための追加の導電性手段と
    を備え、
    前記受動回路網フィルタリング回路が、フェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体を含む部品を備える、
    高ピーク帯域幅Ｉ／Ｏチャネル。
  8. 前記多層表面界面が、誘電体基板もしくは半導体ダイ、半導体キャリア、または半導体チップのスタックアセンブリ内に組み込まれたインターポーザ回路上に形成される、請求項７に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
  9. 半導体チップキャリアの能動半導体表面内に組み込まれた能動切替え素子、前記半導体チップキャリアに取り付けられた半導体ダイ、または半導体チップのスタックアセンブリ内に組み込まれた半導体が、前記多層表面界面内の信号制御プレーンとの電気的インターフェースを形成し、前記受動回路網フィルタリング回路が、クロックまたはデータ復元回路として機能する、請求項８に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
  10. 前記信号制御プレーンが、能動半導体層内に組み込まれた能動切替え素子を変調するために使用される、請求項７に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
  11. 複数のチャネルリンクが、前記多層表面界面内に組み込まれた複数のデータ信号プレーン全体に分散される、請求項１０に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
  12. 前記複数のチャネルリンクが、接地プレーンおよび接地壁によって互いに電気的に絶縁される、請求項１１に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
  13. 前記高ピーク帯域幅Ｉ／Ｏチャネルが、２００Ｉ／Ｏ／ｍｍ／層を超える線形脱出密度を有する高い相互接続密度のＩ／Ｏチャネルである、請求項１２に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
  14. ネットワークノードを含み、サーバファーム間およびサーバファーム内のデータの流れを管理する電気通信システムを含むネットワーク化コンピューティングシステムであって、前記電気通信システムを形成するハードウェア、ネットワークノード内のトランシーバ回路、およびサーバファームが、
    ネットワーク化コンピューティングをサポートするために必要なすべての機能を提供する半導体ダイ
    を備えるハイブリッドコンピューティングモジュールを備え、
    前記半導体ダイが、前記ハイブリッドコンピューティングモジュール内の前記半導体ダイ間の電気的インターフェースを形成する基板に取り付けられ、
    前記基板が、
    低透磁率／超低損失誘電体と、
    接地プレーン、電力プレーン、信号データプレーン、ならびに、前記接地プレーン、前記電力プレーンおよび前記信号データプレーン間の電気的インターフェースを形成するために使用される導電性手段、と、
    を備える高ピーク帯域幅Ｉ／Ｏチャネルをさらに備える多層表面界面を備え、
    前記信号データプレーンが、低透磁率／超低損失誘電体の層内に組み込まれ、受動フィルタリング回路網として機能するように構成された受動回路素子を形成するようにフォトリソグラフィでパターン化された高エネルギー密度電気セラミック誘電体をさらに備え、
    容量性受動回路素子を形成する高エネルギー密度電気セラミック誘電体が、フェムト秒の時間スケールで分極および脱分極し、３ＧＨｚを超えるシステム動作周波数のガイド波長の１／２０未満の物理的寸法を維持する誘電応答を有する、
    ネットワーク化コンピューティングシステム。
  15. 前記基板が半導体キャリアであり、前記多層表面界面が、能動半導体層内に組み込まれた制御信号層および能動回路を備える、請求項１４に記載のネットワーク化コンピューティングシステム。
  16. 複数の半導体ダイが、インターポーザ回路を備えるチップスタック内に結合される、請求項１５に記載のネットワーク化コンピューティングシステム。
  17. 前記インターポーザ回路が、高ピーク帯域幅Ｉ／Ｏチャネルを備える、請求項１６に記載のネットワーク化コンピューティングシステム。
  18. 前記ハイブリッドコンピューティングモジュールが、能動半導体層内に組み込まれた制御信号層および能動回路を有する多層層界面を備える、請求項１４に記載のネットワーク化コンピューティングシステム。
  19. 前記高ピーク帯域幅Ｉ／Ｏチャネルが、前記半導体ダイと、前記ハイブリッドコンピューティングモジュールによって処理された電子信号データをローカル光通信バスを介して前記ハイブリッドコンピューティングモジュールから送信される光信号データに符号化し、前記ハイブリッドコンピューティングモジュールによって前記ローカル光通信バスから受信された光信号データを前記ハイブリッドコンピューティングモジュールによって処理される電子信号データに復号するその内部回路内に高ピーク帯域幅Ｉ／Ｏチャネルをさらに備える電気光学トランシーバとの間の電気的インターフェースを形成する、請求項１４に記載のネットワーク化コンピューティングシステム。
  20. 前記受動フィルタリング回路網が統合バイア内に組み込まれる、請求項１４に記載のネットワーク化コンピューティングシステム。
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