JPWO2019236734A5

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Publication number: JPWO2019236734A5
Application number: JP2020568215A
Authority: JP
Publication date: 2022-06-17
Anticipated expiration: 2039-06-05

Claims

多層表面界面内に組み込まれた少なくとも１つの高ピーク帯域幅Ｉ／Ｏチャネルをさらに備える１つまたは複数のハイブリッドコンピューティングモジュールを備えるコンピューティングシステムであって、
前記多層表面界面が、半導体ダイ、半導体キャリア、半導体チップスタック内に組み込まれたインターポーザ回路、または基板もしくは半導体キャリアに取り付けられた半導体ウェハの結合アセンブリを形成するために誘電体または半導体基板に形成され、
前記高ピーク帯域幅Ｉ／Ｏリンクが、半導体ダイ、前記半導体キャリア、または半導体チップのスタックアセンブリ内に組み込まれたインターポーザ回路上の入力ポートおよび出力ポートとの電気的インターフェースを形成するバイアをさらに備え、
前記多層表面界面が、前記バイア間の信号伝送を電気的に結び付けるデータ信号プレーン内にチャネルリンクを形成する導電性手段、低透磁率／超低損失誘電体、電力プレーンおよび接地プレーンを形成する追加の導電性手段を備え、場合によって信号を送ることができ、能動半導体層および１つまたは複数の制御プレーンを備え、
前記多層表面界面が、前記高ピーク帯域幅Ｉ／Ｏチャネル内に組み込まれた容量性、誘導性、および抵抗性の素子を備える受動回路網フィルタリング回路をさらに備え、
前記受動回路網フィルタリング回路が、フェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体部品をさらに備える、コンピューティングシステム。
半導体チップキャリアの能動半導体表面内に組み込まれた能動切替え素子、前記半導体チップキャリアに取り付けられた半導体ダイ、または半導体チップのスタックアセンブリ内に組み込まれた半導体が、前記多層表面界面内の信号制御プレーンとの電気的インターフェースを形成し、前記受動回路網フィルタリング回路が、クロックまたはデータ復元回路として機能する、請求項１に記載のハイブリッドコンピューティングモジュール。
共振ゲートトランジスタが、
半導体チップキャリア、半導体ダイ、または能動半導体インターポーザ回路上に形成された多層界面の能動半導体表面内に組み込まれ、
前記多層表面界面の前記信号制御プレーンと電気通信し、
減衰信号を増幅するために前記高ピーク帯域幅Ｉ／Ｏチャネル内の入力バイアと出力バイアの間に挿入される、
請求項１に記載のハイブリッドコンピューティングモジュール。
前記共振ゲートトランジスタのゲート電極内に組み込まれたインダクタ、コンデンサ、および抵抗器が、共振周波数での、または所望のスペクトル周波数帯域上の前記減衰信号の最大増幅を調整するために帯域調整素子として機能する、請求項３に記載の共振ゲートトランジスタ。
前記高ピーク帯域幅Ｉ／Ｏチャネルが、差動対として構成された導電性手段、および双方向増幅段として動作するように前記共振ゲートトランジスタを構成する能動切替え素子をさらに備える、請求項３に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
前記高ピーク帯域幅Ｉ／Ｏチャネルが、前記多層表面界面のいくつかのデータ信号プレーン全体に分散され、接地壁および接地プレーンを備え、２００Ｉ／Ｏ／ｍｍ／層を超える相互接続密度を有する、請求項１に記載のハイブリッドコンピューティングモジュール。
第１の半導体ダイ上の前記出力ポートまたは入力ポートを第２の半導体ダイ上の前記入力ポートまたは出力ポートと電気的に結び付ける前記バス回路を形成する多層表面界面内に組み込まれた高ピーク帯域幅Ｉ／Ｏチャネルであって、前記高ピーク帯域幅Ｉ／Ｏチャネルが、
前記第１および第２の半導体ダイ上の前記入力ポートおよび出力ポートと電気通信するバイアと、
前記バイアを電気的に相互接続する低透磁率／超低損失誘電体内に組み込まれた導電性手段を備えるチャネルリンクと、
前記高ピーク帯域幅Ｉ／Ｏチャネル内に組み込まれた容量性、誘導性、および抵抗性の素子を備える受動回路網フィルタリング回路と、
データ信号プレーン内に組み込まれた前記チャネルリンクを備える多層表面界面と、
電力プレーンおよび接地プレーン、またはオプションの信号制御プレーンを形成するための追加の導電性手段と
を備え、
前記受動回路網フィルタリング回路が、フェムト秒の応答時間で分極および脱分極する高エネルギー密度電気セラミック誘電体を含む部品を備える、
高ピーク帯域幅Ｉ／Ｏチャネル。
前記多層表面界面が、誘電体基板もしくは半導体ダイ、半導体キャリア、または半導体チップのスタックアセンブリ内に組み込まれたインターポーザ回路上に形成される、請求項７に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
半導体チップキャリアの能動半導体表面内に組み込まれた能動切替え素子、前記半導体チップキャリアに取り付けられた半導体ダイ、または半導体チップのスタックアセンブリ内に組み込まれた半導体が、前記多層表面界面内の信号制御プレーンとの電気的インターフェースを形成し、前記受動回路網フィルタリング回路が、クロックまたはデータ復元回路として機能する、請求項８に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
前記信号制御プレーンが、前記能動半導体層内に組み込まれた能動切替え素子を変調するために使用される、請求項７に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
複数のチャネルリンクが、前記多層表面界面内に組み込まれた複数のデータ信号プレーン全体に分散される、請求項１０に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
前記複数のチャネルリンクが、接地プレーンおよび接地壁によって互いに電気的に絶縁される、請求項１１に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
前記高ピーク帯域幅Ｉ／Ｏチャネルが、２００Ｉ／Ｏ／ｍｍ／層を超える線形脱出密度を有する高い相互接続密度のＩ／Ｏチャネルである、請求項１２に記載の高ピーク帯域幅Ｉ／Ｏチャネル。
ネットワークノードを含み、サーバファーム間およびサーバファーム内のデータの流れを管理する電気通信システムを含むネットワーク化コンピューティングシステムであって、前記電気通信システムを形成するハードウェア、ネットワークノード内のトランシーバ回路、およびサーバファームが、
ネットワーク化コンピューティングをサポートするために必要なすべての機能を提供する半導体ダイ
を備えるハイブリッドコンピューティングモジュールを備え、
前記半導体ダイが、前記ハイブリッドコンピューティングモジュール内の前記半導体ダイ間の電気的インターフェースを形成する基板に取り付けられ、
前記基板が、
低透磁率／超低損失誘電体と、
接地プレーン、電力プレーン、信号データプレーン、ならびに、前記接地プレーン、前記電力プレーンおよび前記信号データプレーン間の電気的インターフェースを形成するために使用される導電性手段、と、
を備える高ピーク帯域幅Ｉ／Ｏチャネルをさらに備える多層表面界面を備え、
前記信号データプレーンが、低透磁率／超低損失誘電体の層内に組み込まれ、受動フィルタリング回路網として機能するように構成された受動回路素子を形成するようにフォトリソグラフィでパターン化された高エネルギー密度電気セラミック誘電体をさらに備え、
容量性受動回路素子を形成する高エネルギー密度電気セラミック誘電体が、フェムト秒の時間スケールで分極および脱分極し、３ＧＨｚを超えるシステム動作周波数のガイド波長の１／２０未満の物理的寸法を維持する誘電応答を有する、
ネットワーク化コンピューティングシステム。
前記基板が半導体キャリアであり、前記多層層界面が、能動半導体層内に組み込まれた制御信号層および能動回路を備える、請求項１４に記載のネットワーク化コンピューティングシステム。
複数の半導体ダイが、インターポーザ回路を備えるチップスタック内に結合される、請求項１５に記載のネットワーク化コンピューティングシステム。
前記インターポーザ回路が、高ピーク帯域幅Ｉ／Ｏチャネルを備える、請求項１６に記載のネットワーク化コンピューティングシステム。
前記ハイブリッドコンピューティングモジュールが、能動半導体層内に組み込まれた制御信号層および能動回路を有する多層層界面を備える、請求項１４に記載のネットワーク化コンピューティングシステム。
前記高ピーク帯域幅Ｉ／Ｏチャネルが、前記半導体ダイと、前記ハイブリッドコンピューティングモジュールによって処理された電子信号データをローカル光通信バスを介して前記ハイブリッドコンピューティングモジュールから送信される光信号データに符号化し、前記ハイブリッドコンピューティングモジュールによって前記ローカル光通信バスから受信された光信号データを前記ハイブリッドコンピューティングモジュールによって処理される電子信号データに復号するその内部回路内に高ピーク帯域幅Ｉ／Ｏチャネルをさらに備える電気光学トランシーバとの間の電気的インターフェースを形成する、請求項１４に記載のネットワーク化コンピューティングシステム。
前記受動フィルタリング回路網が統合バイア内に組み込まれる、請求項１４に記載のネットワーク化コンピューティングシステム。