BR112020024760A2 - módulo com canais de i/o de largura de banda de alto pico - Google Patents

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Abstract

A presente invenção refere-se a um canal de I/O de largura de banda de alto pico incorporado em uma interface de superfície de múltiplas camadas que forma um circuito de barramento eletricamente interfaceando uma porta de saída ou entrada em uma primeira matriz de semicondutor com uma porta de entrada ou saída em uma segunda matriz de semicondutor, em que o canal de I/O de largura de banda de alto pico inclui vias em comunicação elétrica com as portas de entrada e saída na primeira e segunda matrizes de semicondutor, uma conexão de canal que compreende um meio condutivo incorporado dentro de dielétrico de baixa permissividade/ultrabaixa perda que eletricamente interconecta as vias, um circuito de filtragem de rede passivo que compreende elementos capacitivos, indutivos, e resistivos incorporados com o canal de I/O de largura de banda de alto pico, uma interface de superfície de múltiplas camadas que compreende a conexão de canal incorporada em um plano de sinal de dados, um meio condutivo adicional para formar planos de energia e planos de terra, ou planos de controle de sinal opcionais; em que, o circuito de filtragem de rede passivo compreende componentes que incluem um dielétrico eletrocerâmico de alta densidade de energia que polariza e despolariza com tempos de resposta de femto-segundo.

Description

Relatório Descritivo da Patente de Invenção para "MÓDULO COM CANAIS DE I/O DE LARGURA DE BANDA DE ALTO PICO".
CAMPO DA INVENÇÃO
[0001] A presente invenção refere-se geralmente ao projeto e construção de canais de I/O de alta densidade de interconexão, mínima perda que compreendem redes passivas incorporadas que preservam integridade de sinal em frequências de sinalização acima de 1 GHz, de preferência acima de 10 GHz, para aperfeiçoar larguras de banda de processador de memória.
FUNDAMENTOS DA INVENÇÃO
[0002] Existe uma necessidade crescente para aperfeiçoar larguras de banda de dados entre unidades de processador ("PU") e chips de memória através do subsistema de entrada/saída ("I/O") comumente referido como "conexão". O desempenho de subsistema de I/O é otimizado reduzindo a atenuação de sinal, distorção de sinal e a diafonia entre linhas de sinal adjacentes. A largura de banda de memória é otimizada maximizando o número de canais de I/O e suas taxas de transferência de dados. Conforme os circuitos ficam menores, o número de canais de I/O e a densidade de passo entre os pinos de I/O que interfaceiam canais para chips de semicondutor aumenta a diafonia de distorção de sinal.
[0003] Os canais de I/O com alta integridade de sinal, minimizarão os mecanismos de perda de potência de condutor e dielétrica dentro do canal, assim como mecanismos que distorcem pulsos que se deslocam dentro do canal que contribuem para tremulação ou Interferência Intersímbolos ("ISI"), como dispersão de frequência e diafonia. O circuito de equalização montado em uma interconexão passiva orgânica é correntemente utilizado para corrigir estas distorções. O circuito de equalização na conexão compreende elementos passivos montados sobre interconexões orgânicas/placas de circuito impresso para remodelar um pulso distorcido para preservar o tempo de subida desejado. O circuito de equalização pode também compreender componentes ativos para amplificar o sinal atenuado. Um circuito de equalização ideal com mínimo consumo de energia terá mínimas dependências sobre componentes ativos em virtude de construções de materiais que têm mínimas perdas e utilização componentes ativos que consomem mínima energia.
[0004] Infelizmente, os materiais de produto utilizados para formar as interconexões orgânicas e as interconexões orgânicas distorcem os componentes de sinal de frequência mais alta que são necessários para formar um pulso digital de alta velocidade, o que limita as velocidades de relógio da unidade de processador. Portanto meios que permitam equalizar o circuito de equalização para executar velocidades de relógio de sistema mais altas são desejáveis.
[0005] A largura de banda de pico de uma conexão de entrada/saída é o produto da taxa de dados vezes o número de faixas de dados. Perdas de inserção na conexão estão correntemente limitando os valores de larguras de banda de pico para muitas centenas de GBps (Gigabytes por segundo) utilizando amplos canais de I/O que compreendem um grande número de pistas de dados (1024). Os amplos canais de l/O são acionados em taxas de dados mais lentas em torno de 2 Gbps (Gigabits por segundo). Canais de l/O estreitos que compreendem menos pistas de dados (256 ou menos) podem ser acionados em taxas de dados mais altas (7 Gbps), como apresentado na Figura 1. É portanto, desejável aumentar a largura de banda de pico bem para dentro de TeraBytes por segundo (TBps), desenvolvendo meios que permitam que um amplo canal seja acionado em taxas de dados muito altas drasticamente reduzindo a perda de inserção de canal em estruturas de interconexão de alta densidade. É também desejável introduzir meios de eficiência de energia para amplificar sinais atenuados dentro de faixas de dados para aperfeiçoar as eficiências de sistema totais, expressas em termos de pico-Joules/bit (pJ/bit).
VISTA GERAL DA TÉCNICA RELATIVA
[0006] Dias et al. U.S. Número de Série 15/121.295, depositado em 28 de março de 2014, e intitulado "MÉTODO E PROCESSO PARA INTERCONEXÕES DE CHIP DE EMIB", ('295 de Dias et al.) instrui uma Ponte de Interconexão de Múltiplas Matrizes Embutidas (EMIB) que compreende uma conexão de I/O de alta densidade fabricada em uma matriz semicondutor utilizando técnicas de BEOL que estão incorporadas em um composto moldável e utilizadas para eletricamente conectar uma pluralidade de matrizes de semicondutor de alta densidade que são montadas na EMlB. A matriz de semicondutor compreende interconexões de alta densidade que tem passo de meia linha menor do que 2,5 µm que formam os canais de I/O de alta densidade. A EMIB compreende interconexões adicionais em um passo de meia-linha muito mais largo dentro do composto moldável formando o meio dielétrico de EMIB. '295 de Dias et al. é omisso quanto a integrar um circuito de equalização passivo ou circuito de amplificação dentro da EMIB ou da matriz de semicondutor incorporada montada nesta. É também omisso sobre a técnica de integrar canais de I/O dentro de portadoras de semicondutor que compreendem circuitos ativos, redes passivas incorporadas em uma portadora ou formadas na superfície de portador, ou novos sistemas de gerenciamento de energia que uniformemente distribuem a energia para todos os dispositivos ou componentes no sistema.
[0007] As tecnologias SLIM e SWIFT da Amkor Corporation proveem outro meio para formar canais de I/O de alta densidade utilizando processos de BEOL com compostos moldáveis e revestimento de cobre para criar a estrutura de interconexão sobre um substrato de sacrifício. O substrato é removido uma vez que a matriz de semicondutor foi presa e incorporada no pacote de interconexão. Não existe evidência reportada que componentes passivos ou circuito de equalização e amplificam estejam integrados nestas estruturas.
[0008] CoWoS é um processo de BEOL que monta a matriz de semicondutor dentro de uma pilha de chips 3D que compreende circuitos interpostos que contém Vias Através de Silício ou TSVs. Não existe meios reportados para incorporar redes passivas dentro da pilha de chips 3D.
[0009] A técnica anterior está apresentada na Figura 2, em que pilhas de chips 3D 1 e uma matriz de semicondutor heterogeneamente montada 2 são colocadas sobre uma estrutura de interconexão 3. A estrutura de interconexão 3 está formada de compostos moldáveis e é utilizada para colocar as pilhas de chips 3D 1 e a matriz de semicondutor 2 em comunicação elétrica com componentes passivos 4 montados sobre um pacote orgânico 5. Os componentes passivos 4 são utilizados para terminar ou equalizar canais de I/O dentro da estrutura de interconexão 3. A estrutura de interconexão 3 poderia compreender tecnologias de EMlB, SLlM ou SWIFT. Compostos moldáveis compreendem materiais orgânicos que têm alta dispersão dielétrica e perdas que crescem exponencialmente em frequências de sinalização mais altas.
[0010] de Rochemont U.S. Número 8.715.839, depositado em 30 de Junho de 2006, intitulado "COMPONENTE ELÉTRICO E MÉTODO DE FABRICAÇÃO" (o pedido '839) descreve a integração de componentes capacitivos com propriedades que permanecem estáveis com a temperatura sobre um semicondutor ou superfície dielétrica para formar uma interconexão integrada. Este não descreve incorporar um circuito de equalização e estágios de amplificação dentro do substrato de semicondutor para formar um canal de I/O de baixa perda com alta integridade de sinal e alta eficiência de energia.
[0011] de Rochemont U.S. Número 7.405.698 intitulado "MÓDULO DE ANTENA DE CERÂMICA E SEUS MÉTODOS DE FABRICAÇÃO" (o pedido '698) descreve a utilização de cerâmica de alta permissividade para formar linhas de transmissão que têm uma impedância característica que coincide com a impedância de entrada/saída de um chip de semicondutor, e a integração destas linhas de transmissão sobre a superfície de uma matriz de semicondutora ou interconexão elétrica (circuito de interposição), mas não descreve a técnica relativa a linhas de transmissão que compreendem dielétricos de alta permissividade e alta permeabilidade configurados ao longo do percurso de uma linha de transmissão que faz com que a linha de transmissão ressone em uma dada frequência ou velocidade de relógio desejada.
[0012] de Rochemont U.S. Número de Série 15/521.145, depositado com uma data de prioridade de 02 de Maio de 2017, intitulado "PILHA DE CHIPS DE SEMICONDUTOR DE ALTA VELOCIDADE" (o pedido '145) descreve e reivindica eletrocerâmicas de alta permissividade que têm propriedades dielétricas que permanecem estáveis com a temperatura e tempo (acima de escalas de tempo de femto-segundo) em virtude de ter um tamanho de grão de nanoescala e microestrutura uniformes. Também descreve a incorporação destas eletrocerâmicas de alta permissividade dentro de camadas de superfície formadas sobre um circuito de interposição ou matriz de semicondutor que são incorporados na pilha de chips de semicondutor de alta velocidade. Apesar deste reivindicar a utilização destes materiais em uma via, ou ao redor de um bloco de via como uma parte integral do bloco de via ou adjacente a um bloco de via para minimizar reflexos de sinal, este não descreve a utilização destas eletrocerâmicas como componentes para um circuito de equalização ao redor de um bloco de via, verticalmente distribuídos entre diversos blocos de via que formam a via, ou dentro de um canal de I/O.
[0013] de Rochemont U.S. Número de Série 16/403.411, depositado com uma data de prioridade de 03 de maio de 2018, "PARQUES DE SERVIDORES DE ALTA VELOCIDADE/BAIXA ENERGIA E REDES DE SERVIDORES", (o pedido '411) reivindica a técnica relativa para minimizar a energia consumida dentro de um parque de servidores que compreende módulos de computação híbrida e redes regionais e global de tais parques de servidores.
DEFINIÇÃO DE TERMOS
[0014] Os termos "Máquina de Pilha de 1ª Geração" ou "Arquitetura de Informações de Máquina de Pilha de 1ª Geração" são aqui compreendidos referir a uma arquitetura de informação de processador de pilha em que os dados permanecem residentes na memória onde uma cadeia de operadores e operandos passam através de endereços de memória selecionados para obter um resultado algorítmico desejado.
[0015] Os termos "Máquina de Pilha de 2ª Geração" ou "Arquitetura de Informações de Máquina de Pilha de 2ª Geração" são aqui compreendidos referir a uma arquitetura de informação de processador de pilha em que uma cadeia de operadores e operandos é chamada da memória em um processador de máquina de pilha designado para processar algoritmos utilizando linguagens de programação estruturada que utilizam arquiteturas de conjuntos de instruções mínimo (MISC) para obter um resultado algorítmico desejado e retorná-lo para uma localização especificada na memória.
[0016] Os termos "Arquitetura de Máquina de Pilha de 3ª Geração" ou "Arquitetura de Informações de Máquina de Pilha de 3ª Geração" são aqui compreendido referir a uma arquitetura de informação que tem dependência mínima sobre utilitários de memória cache em que um controlador maximiza as eficiências algorítmicas atribuindo dinamicamente o processamento de dados, quando garantido, para a memória utilizando métodos consistentes com uma máquina de pilha de
1ª geração, ou atribuindo processamento de dados mais eficientemente resolvidos por algoritmos em loop recursivos ou profundamente instalados a em uma matriz de processador de Máquina de Pilha utilizando métodos consistentes com uma Máquina de Pilha de 2ª Geração e arquiteturas de computação de conjunto de instruções mínimo (MISC) ou atribuindo o processamento de dados mais eficientemente resolvido por algoritmos iterativos para uma unidade de processador central ou processamento gráfico utilizando arquiteturas computação de conjunto de instruções reduzido (RISC ).
[0017] O termo "amu médio" é aqui compreendido como significando a massa atômica mediana de uma célula unitária para um composto cristalino derivado somando as unidades de massa atômica fracionárias contribuídas por elementos que formam a estrutura cristalina.
[0018] O termo "BEOL" é aqui compreendido ter seu significado convencional de "rede auxiliar de linha", o qual refere-se a processos de semicondutor que formam as interconexões elétricas entre o circuito ativo, tal como elementos de comutação, incorporados na superfície de semicondutor e qualquer dispositivo ou sistema ao qual o semicondutor está eletricamente conectado.
[0019] O termo "Bitcoin" é aqui compreendido significar uma cripto- moeda digital que é extraída em um Blockchain que utiliza um algoritmo de computador e existe em suprimento limitado.
[0020] O termo "Blockchain" é aqui compreendido significar um processo utilizado para formar um registro auditável confiável em um livro de registro digital que é distribuído através de uma rede de computadores.
[0021] Os termos "complexidade química", "complexidade composicional", "quimicamente complexo " ou " composicionalmente complexo" são aqui compreendidos referir a um material, tal como um metal ou superliga, semicondutor composto, ou cerâmica que consiste em três (3) ou mais elementos da tabela periódica.
[0022] O termo "pilha de chips" é aqui compreendido significar um conjunto de chips tridimensional (3D) ligado que pode compreender a matriz de semicondutor e elementos de chip não de semicondutor, tais como sensores, sistemas microeletromecânicos ("MEMS"), e/ou circuitos interposição que proveem interconexões elétricas passivas entre os vários componentes no conjunto 3D.
[0023] O termo "tolerâncias de desempenho críticas" é aqui compreendido referir à capacidade para todos os componentes passivos em um circuito elétrico conter valores de desempenho dentro de  1% dos valores desejados em todas as temperaturas de operação sobre as quais o circuito foi projetado para funcionar.
[0024] O termo "tecnologia de livro de registro distribuída" é aqui compreendido referir a uma plataforma computacional que gera um banco de dados confiável distribuído através de uma rede de computadores em que a confiança relativa a uma entrada ou transação é assegurada quando uma maioria de computadores que são participantes da rede confirmam a entrada ou transação e a dita entrada ou transação permanece um registro permanente da rede de computadores que pode ser abertamente inspecionado e não pode ser alterado.
[0025] O termo "eletrocerâmica" é aqui compreendido referir ao seu significado convencional como sendo um material cerâmico complexo que tem propriedades dielétricas robustas que aumentam as densidades de campo de estímulos elétricos ou magnéticos aplicados.
[0026] O termo "alta densidade de interconexão" ou "alta densidade de I/O" é aqui compreendido significar uma densidade de escape linear além de 200 IO/mm/camada, em que a densidade de escape linear é o número de interconexões que escapam por milímetro de borda de matriz de semicondutor para cada camada de um dispositivo de embalagem.
[0027] O termo "circuito integrado" (ou "IC") é aqui compreendido significar um chip de semicondutor no qual um número grande, muito grande, ou ultragrande de elementos de elemento de comutação ativo foi incorporado.
[0028] O termo "canal de I/O" é aqui compreendido significar uma conexão condutiva entre a porta de saída de um primeiro chip de semicondutor e a porta de entrada de um segundo chip de semicondutor e os elementos de circuito intervenientes necessários para otimizar a integridade de sinais transmitidos entre as duas portas.
[0029] O termo "deposição química de líquido" (ou "LCD"} é aqui compreendido significar um método que utiliza soluções de precursor líquido para fabricar materiais de complexidade composicional ou química arbitrária como um laminado amorfo de um corpo independente ou como um laminado cristalino de corpo independente que tem uniformidade química de escala atômica e uma microestrutura que é controlável até dimensões de nanoescala.
[0030] O termo "material de fase MAX" é aqui compreendido definir um material cerâmico intermetálico quimicamente complexo que tem a fórmula química geral M(n+1) AXn, em que M é o elemento de metal de transição de primeira linha, A é um elemento de "grupo A" encontrado nas colunas III-VI da tabela periódica, e X é ou carbono (C) ou nitrogênio (N).
[0031] O termo "microestrutura" é aqui compreendido conter seu significado tradicional de relativo ao tamanho de grão, química de grão, e química de limite de grão de um material cerâmico policristalino.
[0032] O termo "componente passivo" é aqui compreendido referir à sua definição convencional como um elemento de um circuito elétrico que modula a fase ou amplitude de um sinal elétrico sem produzir ganho de energia.
[0033] O termo "camada física" é aqui compreendido significar uma camada de material padronizada ou não padronizada dentro de um circuito microeletrônico, em que o material possui alguma propriedade física única que melhora a função apropriada do circuito ou um elemento circuito.
[0034] O termo "unidade de processador" é aqui compreendido significar qualquer forma de microprocessador, incluindo uma GPU, CPU, ARM, pilha, incorporado, vídeo, áudio, ou aplicação específica.
[0035] O termo "transistor de porta ressonante" é aqui compreendido referir a qualquer uma das arquiteturas de transistor descritas em de Rochemont, U.S. Número 8.779.489, "FET DE POTÊNCIA COM UMA PORTA DE TRANSISTOR RESSONANTE", em que a velocidade de comutação de transistor não é limitada pela capacitância da porta de transistor, mas opera em frequências que fazem com que a capacitância da porta ressone com elementos indutivos incorporados na estrutura da porta.
[0036] O termo "temperaturas de operação padrão" é aqui compreendido significar a faixa de temperaturas entre -40ºC e +125ºC.
[0037] O termo "característica de superfície" é aqui compreendido significar uma ou mais camadas físicas padronizadas integradas sobre a superfície de um substrato em que os padrões e propriedades físicas das camadas físicas são projetados para servir a algum propósito funcional dentro de um circuito microeletrônico.
[0038] O termo "efeito termoelétrico" é aqui compreendido referir à sua definição convencional como o fenômeno físico em que um diferencial de temperatura aplicado através de um material induz um diferencial de voltagem dentro do material e/ou um diferencial de voltagem aplicada através do material induz um diferencial de temperatura dentro daquele material.
[0039] O termo "material termoelétrico" é aqui compreendido referir à sua definição convencional como um material sólido que exibe o "efeito termoelétrico".
[0040] O termo "termomecânico" é aqui compreendido referir à sua definição convencional como relativo a propriedades induzidas ou criadas pela aplicação simultânea de temperatura elevada e força ou pressão mecânica.
[0041] O termo "afinado" é aqui compreendido referir a um circuito de interposição, um chip de sensor ou uma matriz de semicondutor que foi retificada e quimicamente mecanicamente polida para reduzir sua espessura original para uma menor espessura, de preferência uma espessura na ordem de 25 µm ou menos.
[0042] O termo "via atravessada" ou "via" é aqui compreendido referir à sua definição convencional como relativo a uma conexão elétrica vertical que é feita preenchendo um furo vasado com uma substância eletricamente condutiva.
[0043] Os termos "tolerância apertada" ou "tolerância crítica" são aqui compreendidos significarem um valor de desempenho, tal como uma capacitância, indutância, ou resistência que varia menos do que ± 1% sobre temperaturas de operação padrão.
[0044] O termo "linha de transmissão" é aqui compreendido, para o propósito específico deste pedido, referir a qualquer um dos seguintes: uma microtira, uma stripline, stripline aterrada, guia de onda dielétrica aterrada e uma guia de onda de placa dielétrica.
[0045] O termo "via" é aqui compreendido significar qualquer interconexão vertical que estabelece uma comunicação elétrica, eletro- ótica ou eletro-radiação entre planos horizontais de um circuito elétrico.
SUMÁRIO DA INVENÇÃO
[0046] A presente invenção refere-se geralmente ao projeto e construção de canais de I/O de alta densidade de interconexão, perda mínima que compreendem redes passivas incorporadas que preservam integridade de sinal em frequências de sinalização acima de 1 GHz, de preferência acima de 10 GHz, para aperfeiçoar as larguras de banda de memória-processador.
[0047] A presente invenção ainda refere-se a configurar linhas de transmissão de baixa de perda de inserção e elementos de circuito passivos de ultrabaixa perda incorporados em camadas de superfícies formadas sobre um portador de chip de semicondutor, um circuito de interposição ou uma matriz de semicondutor como um circuito de equalização que opera no modo Pré-Ênfase, modo Pós-Ênfase ou em ambos os modos.
[0048] A presente invenção além disso refere-se à utilização de um transistor de porta ressonante que amplifica sinais atenuados dentro da alta densidade de interconexão, canais de I/O de perda mínima incorporados nas camadas de superfície do portador de chip de semicondutor, circuito de interposição, matriz ou módulo de semicondutor.
[0049] A presente invenção ainda compreende um transistor de porta ressonante que além disso compreende um estágio de filtragem de banda larga incorporado na estrutura de porta do transistor de porta ressonante que serve como um circuito de equalização de amplificador ou como circuito de recuperação de dados de relógio.
[0050] A presente invenção especificamente refere-se a um portador de semicondutor que compreende uma ou mais matrizes de semicondutor discretas ou pelo menos uma pilha de chips de semicondutor montada sobre o portador de semicondutor que ainda compreende camadas de superfície que tem linhas de transmissão de ultrabaixa perda de inserção eletricamente conectadas a um circuito passivo e ativo incorporado que funciona como sistemas de equalização para otimizar larguras de banda de memória de microprocessador que opcionalmente inclui um transistor de porta ressonante incorporado em um canal de I/0.
[0051] A presente invenção além disso reivindica um módulo de computação híbrido que compreende um portador de semicondutor com alta densidade de interconexão, canais de I/O de perda interna sobre os quais a matriz de semicondutor ou pilhas de chips foram montadas sobre superfície de portador e dados são processados dentro chips de memória utilizando métodos consistentes com um processador de Máquina de Pilha de 1ª Geração.
[0052] A presente invenção ainda reivindica um módulo de computação híbrido que compreende um portador de semicondutor com alta densidade de interconexão, canais de I/O de perda mínima sobre os quais a matriz de semicondutor ou pilhas de chips foram montados sobre a superfície de portador e dados são processados dentro de uma matriz de processador de máquina de pilha utilizando métodos consistentes com uma Máquina de Pilha de 2ª Geração.
[0053] A presente invenção também reivindica um módulo de computação híbrido que compreende um portador de semicondutor com alta densidade de interconexão, canais de I/O de perda mínima e larguras de banda de memória-processador excedem 100 MBps, de preferência excedem 1 TBps, nos quais a matriz de semicondutor ou pilhas de chip foram montadas sobre a superfície de portador e dados são processados utilizando métodos consistentes com uma Máquina de Pilha de 3ª Geração que tem mínima dependência sobre memória cache, em que o processamento de dados é dinamicamente atribuído à memória utilizando métodos consistentes com uma Máquina de Pilha de 1ª Geração, ou processados em uma matriz de processador Máquina de Pilha, utilizando métodos consistentes com uma Máquina de Pilha de 2ª Geração e arquiteturas de computação de conjunto de instruções mínimo (MISC), ou gerenciados por um controlador que otimamente atribui funções mais eficientemente resolvidas por algoritmos de loop recursivos ou profundamente instalados no processador de Máquina de Pilha de MISC e otimamente atribui funções mais eficientemente resolvidas por algoritmos iterativos para uma unidade de processador central que utiliza arquiteturas de computação de conjunto de instruções reduzidas (RISC).
[0054] A invenção reivindica um sistema de computação em rede que compreende um conjunto de módulos de computação híbrida localmente posicionados, em que os módulos de computação híbrida compreendem um portador de semicondutor com alta densidade de interconexão, canais de I/O de perda mínima e larguras de banda de memória-processador que excedem 100 MBps, de preferência excedem 1 TBps e um dispositivo eletro-ótico montado ou formado sobre o portador de semicondutor como uma interface ótica para outros módulos de computação híbrida em um sistema de computação localmente em rede.
[0055] A invenção reivindica um dispositivo eletro-ótico montado ou formado sobre o portador de semicondutor como uma interface ótica para outros módulos de computação híbrida em uma rede regional ou rede global de módulos de computação híbrida através de uma rede de telecomunicações ótica, uma rede de telecomunicações sem fio, ou uma rede de telecomunicações de satélite.
[0056] Uma modalidade da presente invenção provê um sistema de computação que compreende um ou mais módulos de computação híbrida que ainda compreendem pelo menos um canal de I/O de largura de banda de alto pico incorporado em uma interface de superfície de múltiplas camadas, em que a interface de superfície de múltiplas camadas está formada em um substrato dielétrico ou semicondutor para formar uma matriz de semicondutor, um portador de semicondutor, um circuito de interposição incorporado em uma pilha de chips de semicondutor ou conjunto ligado de pastilhas de semicondutor que são montadas sobre um substrato ou portador de semicondutor; a conexão de I/O de largura de banda de alto pico além disso compreende vias que formam uma interface elétrica com portas de entrada e saída na matriz de semicondutor, no portador de semicondutor ou um circuito de interposição incorporado no conjunto empilhado de chips de semicondutor; a interface de superfície de múltiplas camadas compreende um meio condutivo que forma uma conexão de canal dentro de um plano de sinal de dados que eletricamente interfaceia a transmissão de sinal entre as vias, meios condutivos adicionais de baixa permissividade/perda dielétrica ultrabaixa, para formar planos de energia e planos de terra, e pode opcionalmente compreender sinalizar uma camada de semicondutor ativa e um ou mais planos de controle; e, a interface de superfície de múltiplas camadas ainda compreende um circuito de filtragem de rede passivo que compreende elementos capacitivos, indutivos, e resistivos incorporados no canal de I/O de largura de banda de alto pico, em que, o circuito de filtragem de rede passivo ainda compreende componentes dielétricos eletrocerâmicos de alta densidade de energia que polarizam e despolarizam com tempos de resposta de femto-segundo.
[0057] O circuito de filtragem de rede passivo pode ser adaptado para funcionar como um circuito de terminação. O circuito de filtragem de rede passivo pode ser adaptado para funcionar como um circuito de equalização. O circuito de equalização pode ser adaptado para funcionar no modo de Pré-Ênfase, modo de Pós-Ênfase, ou ambos os modos de Pré-Ênfase e Pós-Ênfase. O circuito de filtragem de rede passivo pode ser adaptado para funcionar como um circuito de ressonância de frequência.
[0058] O módulo de computação híbrida pode ainda compreender elementos de comutação ativos incorporados em uma superfície de semicondutor ativa ou um portador de chip de semicondutor, uma matriz de semicondutor montada sobre o portador de chip de semicondutor ou semicondutor incorporado no conjunto empilhado de chips de semicondutor, formam uma interface elétrica com um plano de controle de sinal na interface de superfície de múltiplas camadas e o circuito de filtragem de rede passivo funciona como um circuito de recuperação de relógio ou dados
[0059] O meio condutivo que forma a conexão de canal dentro de um plano de sinal de dados pode ser configurado como um par diferencial.
[0060] O módulo de computação híbrida pode ter um transistor de porta ressonante: incorporado em uma superfície de semicondutor ativa de uma interface de múltiplas camadas formada sobre um portador de chip de semicondutor, uma matriz de semicondutor, ou um circuito de interposição de semicondutor ativo, em comunicação elétrica com o plano de controle de sinal da interface de superfície de múltiplas camadas, e, inserido entre vias de entrada e saída dentro do canal de I/O de largura de banda de alto pico para amplificar um sinal atenuado. O transistor de porta ressonante pode ter indutores, capacitores, e resistores incorporados no eletrodo de porta do transistor de porta ressonante funcionam como elementos de sintonização de banda para modelar a amplificação máxima do sinal atenuado em uma frequência ressonante ou sobre bandas de frequência espectrais desejadas.
[0061] O transistor de porta ressonante pode ter a amplificação modelada para prover amplificação máxima em uma frequência ressonante desejada ou uma seleção de frequências ressonantes. A amplificação pode ser modelada para prover amplificação máxima sobre bandas de equalização e funciona como um circuito de equalização de amplificação. O canal de I/O de largura de banda de alto pico pode compreender um meio condutivo configurado como um par diferencial e elementos de comutação ativos que configuram o transistor de porta ressonante para operar como um estágio de amplificação bidirecional.
[0062] O dielétrico de baixa permissividade, perda dielétrica ultrabaixa pode compreender sílica amorfa. O módulo de computação híbrida pode além disso compreender pelo menos um módulo de gerenciamento de energia formado ou montado sobre o portador de semicondutor do dito módulo de computação híbrida para uniformemente distribuir energia através do sistema de computação. O módulo de gerenciamento de energia pode compreender um transistor de porta ressonante.
[0063] O módulo de computação híbrida pode além disso compreender um transceptor eletro-ótico em comunicação elétrica com um canal de I/O de largura de banda de alto pico que provê um meio de comunicações óticas entre os módulos de computação híbrida dentro do sistema de computação. O módulo de computação híbrida pode compreender um circuito redundante ou tolerante de falhas.
[0064] O dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo pode compreender uma rede cristalina em que sua célula unitária com uma massa atômica mediana maior do que 25 amu, de preferência maior do que 70 amu. O dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo pode ter uma permissividade relativa R acima de 70, de preferência uma permeabilidade relativa na faixa de 200  R  800. O dielétrico eletrocerâmico de alta densidade de energia tem estequiometria dada por: M(I)(1-x-y-z)M(II)(x)M(III)(y)M(IV)(z)Zr(1-a-b)Hf(b)Ti(a)O3, em que Zr é zircônio, Hf é háfnio, Ti é titânio, O é oxigênio e M(I), M(II), M(III), M(IV) são componentes de óxido metálico adicionais que formam um cristal de perovskita termodinamicamente estável e x, y, e z, são percentagens molares fracionárias que formam razões tais que a soma de todos os componentes elementares M(I), M(II), M(III), M(IV) satisfaz a restrição: (1 - x - y - z) + (x + y + z) = 1, e, (1 - a - b) + (a + b) = 1.
[0065] Os componentes de óxido metálico M(I), M(II), M(III), M(IV) adicionais podem compreender escândio (Sc), vanádio (V), cromo (Cr), manganês (Mn), zinco (Zn), nióbio (Nb), molibdênio (Mo), tântalo (Ta), tungstênio (W), lantânio (La), cério (Ce), praseodímio (Pr) neodímio (Nd), samário (Sm), európio (Eu), térbio (Tb), disprósio (Dy), hólmio (Ho), itérbio (Yb), índio (in), estanho (Sn), chumbo (Pb) ou bismuto (Bi). O elemento de circuito capacitivo pode ter uma dimensão física menor do que 1/20º do comprimento de onda guiado de uma frequência de operação além de 3 GHz, de preferência além de 300 GHz, mais de preferência de 1 THz. O elemento do circuito capacitivo tem dimensão física máxima não maior do que 10s de mícron, de preferência não maior do que 1s de mícron e mais preferência menor do que 1 mícron.
[0066] O dielétrico eletrocerâmico de alta densidade de energia de um elemento indutivo pode compreender uma granada que tem permeabilidade magnética relativa µR  10 e tangente de perda tan  10-3 nas frequências GHz. A granada pode adotar estruturas de cristal ou dodecaedro rômbico ou trapezoedro, ou uma combinação dos dois e tem a seguinte fórmula química, A3B2 (SiO4)3, em que óxidos metálicos do Grupo A têm concentração molar igual a óxido de silício e óxidos metálicos do grupo B têm concentração molar que é 2/3 da concentração molar de óxido de silício; e, de preferência os óxidos metálicos do grupo A preferido incluem: óxido de cálcio (CaO), óxido de magnésio (MgO), óxido de ferro (FeO), e óxido de manganês (MnO), e os óxidos metálicos do grupo B preferidos incluem: óxido de alumínio (Al2O3), óxido de ferro (Fe2O3), óxido de cromo (Cr2O3), óxido de vanádio (V2O3), óxido de zircônio (ZrO2), óxido de titânio (TiO2), óxido de silício (SiO2), óxido de ítrio (Y2O3), óxido de cobalto (Co3O4), óxido de gadolínio (Gd2O3) óxido de neodímio (Nd2O3) e óxido de hólmio (Ho2O3). O dielétrico eletrocerâmico de alta densidade de energia pode ter uma microestrutura controlada com tamanho de grão uniforme variando de 10 nm a 25 µm, de preferência de 250 nm a 5 µm.
[0067] A rede de filtragem passiva incorporada pode ter um circuito de terminação que compreende: uma simples terminação paralela; uma simples terminação fly-by paralela; uma terminação paralela ativa, uma terminação de Thevenin, uma terminação paralela RC em série ou uma terminação fly-by de par diferencial. O circuito de terminação pode compreender elementos de circuito planos capacitivos, indutivos, e resistivos integrados na conexão de canal com um comprimento de stub menor do que 0,5 cm. O circuito de terminação pode compreender elementos de circuito capacitivos, indutivos e resistivos incorporados em uma via integrada e ter comprimento de stub zero. Rede de filtragem passiva incorporada, da reivindicação 3, em que o circuito de equalização compreende elementos de circuito planos, capacitivos, indutivos e resistivos integrados na conexão de canal com um comprimento de stub menor do que 0,5 cm.
[0068] A rede de filtragem passiva incorporada pode ter o circuito de equalização que compreende elementos de circuito capacitivos, indutivos, e resistivos que são incorporados dentro de uma via integrada e têm comprimento de stub zero. A rede de filtragem passiva incorporada pode ter circuito de recuperação de relógio ou dados compreendendo elementos de circuito planos, capacitivos, indutivos e resistivos integrados na conexão de canal com um comprimento de stub menor do que 0,5 cm. A rede de filtragem passiva pode ter o de circuito de recuperação relógio ou dados compreendendo elementos de circuito capacitivos, indutivos, e resistivos que são incorporados em uma via integrada e têm comprimento de stub zero.
[0069] O módulo computação híbrida pode ter canais de I/O de largura de banda de alto pico distribuídos através de diversos planos de sinal de dados da interface de superfície de múltiplas camadas e compreendem paredes de terra e planos de terra, e têm densidade de interconexão que excede a 200 I/O/mm/camada.
O módulo de computação híbrida pode ter uma primeira matriz de semicondutor que provê funções de memória é interfaceado através do canal de I/O de largura de banda de alto pico para uma segunda matriz de semicondutor que funciona como uma unidade de processador.
O módulo de computação híbrida pode ter dados processados dentro da função de memória provida pela primeira matriz de semicondutor utilizando métodos e arquiteturas de informação consistentes com um processador de Máquina de Pilha de 1ª Geração.
O módulo de computação híbrida pode ter a segunda função de matriz de semicondutor como um processador de pilha e dados armazenados na memória que são processados dentro do processador de pilha utilizando métodos e arquiteturas de informação consistentes com um processador de Máquina de Pilha de 2ª Geração.
O módulo de computação híbrida pode ter uma função de unidade de processador como processador de pilha com mínima ou nenhuma dependência em memória cache e utiliza métodos e arquiteturas de informação consistentes com um processador de Máquina de Pilha de 3ª Geração, em que o processamento de dados é dinamicamente atribuído à memória utilizando métodos e arquiteturas de informação consistentes com uma Máquina de Pilha de 1ª Geração, ou os dados são processados no processador de pilha utilizando métodos e arquiteturas de informação consistentes com uma Máquina de Pilha de 2ª Geração e arquiteturas de computação de conjunto de instruções mínimas (MISC). O módulo de computação híbrida pode ter um circuito de controlador otimamente atribuindo funções de processador mais eficientemente resolvidas por algoritmos de loop recursivos ou profundamente instalados para o processador de Máquina de Pilha de
MlSC e otimamente atribuir funções de processador mais eficientemente resolvidas por algoritmos iterativos para uma unidade de processador padrão ou unidade de processador gráfica utilizando arquiteturas de computação de conjunto de instruções reduzidas (RISC).
[0070] Outra modalidade da presente invenção provê um canal de I/O de largura de banda de alto pico incorporado em uma interface de superfície de múltiplas camadas que forma o circuito de barramento eletricamente interfaceando a porta de saída ou entrada em uma primeira matriz de semicondutor com a porta de entrada ou saída em uma segunda matriz de semicondutor, em que o canal de I/O de largura de banda de alto pico compreende: vias em comunicação elétrica com as portas de entrada e saída na primeira e segunda matrizes de semicondutor, uma conexão de canal que compreende um meio condutivo incorporado dentro de dielétrico de baixa permissividade/ultrabaixa perda que eletricamente interconecta as vias, um circuito de filtragem de rede passivo que compreende elementos capacitivos, indutivos, e resistivos incorporados com o canal de I/O de largura de banda de alto pico, uma interface de superfície de múltiplas camadas que compreende a conexão de canal incorporada em um plano de sinal de dados, um meio condutivo adicional para formar planos de energia e planos de terra, ou planos de controle de sinal opcionais; em que, o circuito de filtragem de rede passivo compreende componentes que incluem um dielétrico eletrocerâmico de alta densidade de energia que polariza e despolariza com tempos de resposta de femto-segundo.
[0071] A interface de superfície de múltiplas camadas pode ser formada sobre um substrato dielétrico ou matriz de semicondutor, um portador de semicondutor ou um circuito de interposição incorporado em um conjunto empilhado de chips de semicondutor. O conjunto empilhado de chips de semicondutor pode ser montado sobre um substrato ou portador de semicondutor, de preferência um substrato ou portador de semicondutor que compreende um canal de I/O de largura de banda de alto pico. O circuito de filtragem de rede passivo pode funcionar como um circuito de terminação. O circuito passivo de rede passivo pode funcionar como um circuito de equalização. O circuito de equalização pode funcionar no modo de Pré-Ênfase, no modo de Pós- Ênfase ou ambos os modos de Pré-Ênfase e Pós-Ênfase. O circuito de filtragem de rede passivo pode funcionar como um circuito de ressonância de frequência. O canal de I/O de largura de banda de alto pico pode ter elementos de comutação ativos incorporados em uma superfície de semicondutor ativa de um portador de chip de semicondutor, uma matriz de semicondutor montada no portador de chip de semicondutor, ou um semicondutor incorporado no conjunto empilhado de chips de semicondutor formam uma interface elétrica com um plano de controle de sinal na interface de superfície de múltiplas camadas e o circuito de filtragem de rede passivo funciona como um circuito de recuperação de relógio ou dados. O meio condutivo que forma a conexão de canal dentro de um plano de sinal de dados pode ser configurado como um par diferencial.
[0072] O canal de I/O de largura de banda de alto pico pode ter um transistor de porta ressonante que está: incorporado em uma superfície de semicondutor ativa de uma interface de superfície de múltiplas camadas formada sobre um portador de chip de semicondutor, uma matriz de semicondutor, ou um circuito de interposição de semicondutor ativo; em comunicação elétrica com o plano de controle de sinal da interface de superfície de múltiplas camadas; e, inserido entre vias de entrada e saída dentro do canal de I/O de largura de banda de alto pico para amplificar um sinal atenuado. O transistor de porta ressonante pode ter indutores, capacitores, e resistores incorporados no eletrodo de porta do transistor funcionam como elementos de sintonização de banda para modelar a amplificação do sinal atenuado.
[0073] O transistor de porta ressonante pode ter a amplificação modelada para prover amplificação máxima em uma frequência ressonante desejada ou uma seleção de frequências ressonantes. O transistor de porta ressonante pode ter a amplificação modelada para prover amplificação máxima sobre bandas de equalização e funciona como um circuito de equalização de amplificação. O canal de I/O de largura de banda de alto pico pode além disso compreender um meio condutivo configurado como um par diferencial e comutadores que configuram o transistor de porta ressonante para operar como um estágio de amplificação bidirecional.
[0074] A interface de superfície de múltiplas camadas pode ter baixa permissividade, dielétrico de ultrabaixa perda compreende sílica amorfa. O dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo pode compreender uma rede cristalina em que sua célula unitária com uma massa atômica mediana maior do que 25 amu, de preferência maior do que 70 amu. O dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo pode ter uma permissividade relativa R acima de 70, de preferência uma permeabilidade relativa na faixa de 200  R  800. O dielétrico eletrocerâmico de alta densidade de energia pode ter estequiometria dada por: M(I)(1-x-y-z)M(II)(x)M(III)(y)M(IV)(z)Zr(1-a-b)Hf(b)Ti(a)O3, em que Zr é zircônio, Hf é háfnio, Ti é titânio, O é oxigênio e M(I), M(II), M(III), M(IV) são componentes de óxido metálico adicionais que formam um cristal de perovskita termodinamicamente estável e x, y, e z, são percentagens molares fracionárias que formam razões tais que a soma de todos os componentes elementares M(I), M(II), M(III), M(IV) satisfaz a restrição: (1 - x - y - z) + (x + y + z) = 1, e, (1 - a - b) + (a + b) = 1. Os componentes de óxido metálico adicionais (1 - x - y - z) + (x + y + z) =
1, e, (1 - a - b) + (a + b) = 1. Os componentes de óxido metálico M(I), M(II), M(III), M(IV) adicionais podem compreender escândio (Sc), vanádio (V), cromo (Cr), manganês (Mn), zinco (Zn), nióbio (Nb), molibdênio (Mo), tântalo (Ta), tungstênio (W), lantânio (La), cério (Ce), praseodímio (Pr) neodímio (Nd), samário (Sm), európio (Eu), térbio (Tb), disprósio (Dy), hólmio (Ho), itérbio (Yb), índio (in), estanho (Sn), chumbo (Pb) ou bismuto (Bi). O canal de I/O de largura de banda de alto pico pode incluir o elemento de circuito capacitivo que tem uma dimensão física menor do que 1/20º do comprimento de onda guiado de uma frequência de operação além de 3 GHz. O elemento do circuito capacitivo pode ter uma dimensão física máxima não maior do que 10s de mícron, de preferência não maior do que 1s de mícron e mais preferência menor do que 1 mícron.
[0075] O canal de I/O de largura de banda de alto pico pode ter dielétrico eletrocerâmico de alta densidade de energia de um elemento indutivo compreendendo uma granada que tem permeabilidade magnética relativa µR  10 e tangente de perda tan  10-3 nas frequências GHz. A granada pode adotar estruturas de cristal ou dodecaedro rômbico ou trapezoedro, ou uma combinação dos dois e tem a seguinte fórmula química, A3B2(SiO4)3, em que óxidos metálicos do Grupo A têm concentração molar igual a óxido de silício e óxidos metálicos do grupo B têm concentração molar que é 2/3 da concentração molar de óxido de silício; e, de preferência os óxidos metálicos do grupo A preferido incluem: óxido de cálcio (CaO), óxido de magnésio (MgO), óxido de ferro (FeO), e óxido de manganês (MnO), e os óxidos metálicos do grupo B preferidos incluem: óxido de alumínio (AlO3), óxido de ferro (Fe2O3), óxido de cromo (Cr2O3), óxido de vanádio (V2O3), óxido de zircônio (ZrO2), óxido de titânio (TiO2), óxido de silício (SiO2), óxido de ítrio (Y2O3), óxido de cobalto (Co3O4), óxido de gadolínio (Gd2O3) óxido de neodímio (Nd2O3) e óxido de hólmio (Ho2O3). O dielétrico eletrocerâmico de alta densidade de energia pode ter uma microestrutura controlada com tamanho de grão uniforme variando de 10 nm a 25 µm, de preferência de 250 nm a 5 µm.
[0076] A rede de filtragem passiva incorporada pode ter um circuito de terminação que compreende: uma simples terminação paralela; uma simples terminação fly-by paralela; uma terminação paralela ativa, uma terminação de Thevenin, uma terminação paralela RC em série ou uma terminação fly-by de par diferencial. O circuito de terminação pode compreender elementos de circuito planos capacitivos, indutivos, e resistivos dentro da conexão de I/O com um comprimento de stub menor do que 0,5 cm. O circuito de terminação pode compreender elementos de circuito capacitivos, indutivos e resistivos incorporados em uma via integrada e ter comprimento de stub zero. O circuito de equalização pode compreender elementos de circuito planos, capacitivos, indutivos e resistivos dentro da conexão de I/O com um comprimento de stub menor do que 0,5 cm.
[0077] O circuito de equalização pode compreender elementos de circuito capacitivos, indutivos, e resistivos que são incorporados em uma via integrada e têm comprimento de stub zero. A rede de filtragem passiva incorporada pode ter o circuito de recuperação de relógio ou dados compreendendo elementos de circuito planos, capacitivos, indutivos e resistivos dentro da conexão de I/O e um comprimento de stub menor do que 0,5 cm. A rede de filtragem passiva pode ter o de circuito de recuperação de relógio ou dados compreendendo elementos de circuito capacitivos, indutivos, e resistivos que são incorporados em uma via integrada e têm comprimento de stub zero.
[0078] O canal de I/O de largura de banda de alto pico pode ter os planos de controle de sinal modulando elementos de comutação ativos incorporados na camada de semicondutor ativa. O canal de I/O de largura de banda de alto pico pode ter uma pluralidade de conexões de canal distribuída através de uma pluralidade de planos de sinal de dados incorporada na interface de superfície de múltiplas camadas. A pluralidade de conexões de canal pode ser eletricamente isolada umas das outras por planos de terra e paredes de terra. O canal de I/O de largura de banda de alto pico pode ter um canal de I/O de alta densidade de interconexão e tem uma densidade de escape linear maior do que 200 I/O/mm/camada, de preferência maior do que 1000 I/O/mm/camada. O canal de I/O de largura de banda de alto pico pode ter a primeira matriz de semicondutor sendo uma unidade de processador e a segunda matriz de semicondutor sendo um chip de memória. O chip de memória pode ser incorporado em um conjunto de pilha de chips vertical e está em comunicação elétrica com um circuito controlador.
[0079] Ainda outra modalidade da presente invenção provê um módulo de circuito que compreende um canal de I/O de largura de banda de alto pico formado sobre um substrato sobre o qual a matriz de semicondutor está presa, em que o canal de I/O de largura de banda de alto pico compreende uma interface de superfície de múltiplas camadas que ainda compreende: um meio de condução que forma uma conexão de canal dentro de um plano de sinal de dados que interfaceia eletricamente a transmissão de sinal entre as vias que formam uma conexão elétrica com portas de entrada/saída de matriz de semicondutor montadas no substrato; dielétrico de baixa permissividade/ultrabaixa perda que envelopa a conexão de canal; meios condutivos adicionais para formar planos de energia e planos de terra que separam, e, um circuito de filtragem de rede passivo que compreende elementos capacitivos, indutivos e resistivos incorporados no canal de I/O de largura de banda de alto pico, em que, os elementos de circuito de filtragem de rede passivos ainda compreendem um dielétrico eletrocerâmico de alta densidade de energia que polariza e despolariza com tempos de resposta de femto-segundo.
[0080] O substrato pode ser um semicondutor. O substrato de semicondutor pode ser um portador de semicondutor. A interface de superfície de múltiplas camadas pode compreender um plano de controle de sinal que eletricamente interfaceia com um circuito ativo incorporado no plano ativo do substrato de semicondutor. O circuito ativo incorporado no plano ativo pode compreender um Op-Amp. O Op- Amp pode estar em comunicação elétrica com elementos de circuito passivos incorporados na interface de superfície de múltiplas camadas. O Op-Amp e os elementos de circuito passivos incorporados podem formar um circuito girador totalmente integrado. O circuito girador totalmente integrado pode funcionar como um elemento indutivo. O girador totalmente integrado pode funcionar como um filtro de rede. O girador totalmente integrado pode funcionar como um transformador sem perdas. O circuito ativo incorporado no plano ativo pode compreender um transistor de porta ressonante. O circuito ativo incorporado no plano ativo pode compreender um transistor de porta ressonante e elementos de comutação ativos. O módulo de circuito pode ter uma matriz de semicondutor heterogeneamente montada sobre a superfície de substrato. O módulo de circuito pode ter uma pluralidade de semicondutores incorporados em um conjunto de pilha de chips. O conjunto de pilha de chips pode compreender um canal de I/O de largura de banda de alto pico.
[0081] O módulo de circuito pode ter a matriz de semicondutor gerenciando qualquer uma ou todas as seguintes funções de circuito: memória, controlador de memória, controlador de dispositivo, unidade de processador central, processador gráfico, processador de pilha, processador quântico; programabilidade de campo de portas em rede, conectividade de rádio, imagem de campo ótico, imagem de campo de radiação, imagem eletro-ótica; e circuitos integrados de aplicação específica (ASIC). O módulo de circuito pode ter uma matriz de semicondutor utilizada para funcionar como um dispositivo de imagem que digitalmente captura campos eletromagnéticos em velocidades de relógio além de 3 GHz, de preferência além de 100 GHz e mais de preferência a 1 THz. O módulo de circuito pode ter uma funcionalidade de memória que compreende memória somente de leitura, memória de acesso randômico, memória de acesso randômico dinâmica, memória de acesso randômico dinâmica estática, memória não volátil, memória de acesso randômico ferroelétrica, memória ótica, memória de acesso randômico de elemento resistivo. Um módulo de circuito pode ter uma conexão de I/O de largura de banda de alto pico além disso compreendendo vias que formam uma interface elétrica com portas de entrada e saída para um portador de chip de semicondutor em comunicação elétrica com módulos de circuito. O módulo de circuito pode ter uma função de circuito de filtragem de rede passivo como um circuito de terminação. O circuito de filtragem de rede passivo pode funcionar como um circuito de equalização. O circuito de equalização pode funcionar no modo de Pré-Ênfase, no modo de Pós-Ênfase ou ambos os modos Pré-Ênfase e Pós-Ênfase. O circuito de filtragem de rede passivo pode funcionar como um circuito de ressonância de frequência. O módulo de circuito pode ter um circuito ativo incorporado em uma superfície de semicondutor ativa de uma interface de superfície de múltiplas camadas de semicondutor dentro do módulo de circuito que forma uma interface elétrica com um plano de controle de sinal na interface de superfície de múltiplas camadas e o circuito passivo de filtragem de rede funciona como um circuito de recuperação de relógio ou dados. O módulo de circuito pode ter o meio de condução que forma a conexão de canal dentro de um plano de sinal de dados configurado como um par diferencial.
[0082] O módulo de circuito pode ter o circuito ativo compreendendo um transistor de porta ressonante. O transistor de porta ressonante pode ser: incorporado em uma superfície de semicondutor ativa de uma interface de superfície de múltiplas camadas formada sobre um portador de chip de semicondutor, uma matriz de semicondutor ou um circuito interposição de semicondutor ativo, em comunicação elétrica com o plano de controle de sinal da interface de superfície de múltiplas camadas, e, inserido entre vias de entrada e saída dentro do canal de I/O de largura de banda de alto pico para amplificar um sinal atenuado. O transistor de porta ressonante pode ter indutores, capacitores, e resistores incorporados no eletrodo de porta do transistor funcionando como elementos de sintonia de banda para modelar a amplificação do sinal atenuado. O transistor de porta ressonante pode ter amplificação modelada para prover máxima amplificação em uma frequência ressonante desejada ou uma seleção de frequências ressonantes. O transistor de porta ressonante pode ter a amplificação modelada para prover amplificação máxima sobre bandas de equalização e funciona como um circuito de equalização de amplificação.
[0083] O módulo de circuito pode ter o canal de I/O de largura de banda de alto pico além disso compreendendo um meio condutivo configurado como um par diferencial e elementos de comutação ativos que configuram o transistor de porta ressonante para operar como um estágio de amplificação bidirecional. A interface de superfície de múltiplas camadas pode ter o dielétrico de baixa permissividade, ultrabaixa perda que compreende sílica amorfa. O módulo de circuito pode ter o dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo compreendendo uma rede cristalina em que sua célula unitária com uma massa atômica mediana é maior do que 25 amu, de preferência maior do que 70 amu. O módulo de circuito pode ter o dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo com uma permissividade relativa R acima de 70, de preferência uma permeabilidade relativa na faixa de 200  R  800. O módulo de circuito pode ter o dielétrico eletrocerâmico de alta densidade de energia com estequiometria dada por: M(I)(1-x-y- (II) (III) (IV) z)M (x)M (y)M (z)Zr(1-a-b)Hf(b)Ti(a)O3, em que Zr é zircônio, Hf é háfnio, Ti é titânio, O é oxigênio e M(I), M(II), M(III), M(IV) são componentes de óxido metálico adicionais que formam um cristal de perovskita termodinamicamente estável e x, y, e z, são percentagens molares fracionárias que formam razões tais que a soma de todos os componentes elementares M(I), M(II), M(III), M(IV) satisfaz a restrição: (1 - x - y - z) + (x + y + z) = 1, e, (1 - a - b) + (a + b) = 1. O dielétrico eletrocerâmico de alta densidade de energia pode ter componentes de óxido metálico adicionais M(I), M(II), M(III), M(IV), compreendendo escândio (Sc), vanádio (V), cromo (Cr), manganês (Mn), zinco (Zn), nióbio (Nb), molibdênio (Mo), tântalo (Ta), tungstênio (W), lantânio (La), cério (Ce), praseodímio (Pr) neodímio (Nd), samário (Sm), európio (Eu), térbio (Tb), disprósio (Dy), hólmio (Ho), itérbio (Yb), índio (in), estanho (Sn), chumbo (Pb) ou bismuto (Bi). O módulo de circuito pode ter o elemento de circuito capacitivo com uma dimensão física menor do que 1/20º do comprimento de onda guiado de uma frequência de operação além de 3 GHz, de preferência além de 300 GHz, e mais de preferência de 1 THz. O módulo de circuito pode ter o elemento do circuito capacitivo com uma dimensão física máxima não maior do que 10s de mícron, de preferência não maior do que 1s de mícron e mais preferência menor do que 1 mícron.
[0084] O módulo pode ter o dielétrico eletrocerâmico de alta densidade de energia de um elemento indutivo compreendendo uma granada que tem permeabilidade magnética relativa µR  10 e tangente de perda tan  10-3 nas frequências GHz. O elemento indutivo pode fazer a granada adotar estruturas de cristal ou dodecaedro rômbico ou trapezoedro, ou uma combinação dos dois e tem a seguinte fórmula química, A3B2 (SiO4)3, em que óxidos metálicos do Grupo A têm concentração molar igual a óxido de silício e óxidos metálicos do grupo B têm concentração molar que é 2/3 da concentração molar de óxido de silício; e, de preferência os óxidos metálicos do grupo A preferido incluem: óxido de cálcio (CaO), óxido de magnésio (MgO), óxido de ferro (FeO), e óxido de manganês (MnO), e os óxidos metálicos do grupo B preferidos incluem: óxido de alumínio (Al2O3), óxido de ferro (Fe2O3), óxido de cromo (Cr2O3), óxido de vanádio (V2O3), óxido de zircônio (ZrO2), óxido de titânio (TiO2), óxido de silício (SiO2), óxido de ítrio (Y2O3), óxido de cobalto (Co3O4), óxido de gadolínio (Gd2O3) óxido de neodímio (Nd2O3) e óxido de hólmio (Ho2O3). A granada pode fazer o dielétrico eletrocerâmico de alta densidade de energia incluir uma microestrutura controlada com tamanho de grão uniforme variando de 10 nm a 25 µm, de preferência de 250 nm a 5 µm.
[0085] A rede de filtragem passiva incorporada pode ter um circuito de terminação que compreende: uma simples terminação paralela; uma simples terminação fly-by paralela; uma terminação paralela ativa, uma terminação de Thevenin, uma terminação paralela RC em série ou uma terminação fly-by de par diferencial. A rede de filtragem passiva incorporada pode ter o circuito de terminação compreendendo elementos de circuito planos capacitivos, indutivos, e resistivos dentro da conexão de I/O com um comprimento de stub menor do que 0,5 cm. A rede de filtragem passiva incorporada pode ter o circuito de terminação compreendendo elementos de circuito capacitivos, indutivos e resistivos incorporados dentro de uma via integrada e tendo comprimento de stub zero.
[0086] A rede de filtragem passiva incorporada, pode ter o circuito de equalização compreendendo elementos de circuito planos, capacitivos, indutivos e resistivos dentro da conexão de I/O com um comprimento de stub menor do que 0,5 cm. A rede de filtragem passiva incorporada pode ter o circuito de equalização compreendendo elementos de circuito capacitivos, indutivos e resistivos que são incorporados em uma via integrada e têm comprimento de stub zero. A rede de filtragem passiva pode ter o circuito de recuperação relógio ou dados compreendendo elementos de circuito planos capacitivos, indutivos, e resistivos dentro da conexão de I/O e um comprimento de stub menor do que 0,5 cm. A rede de filtragem passiva incorporada pode ter o circuito de equalização compreendendo elementos de circuito capacitivos, indutivos, e resistivos que são incorporados em uma via integrada e que têm comprimento de stub zero.
[0087] O módulo de circuito pode ter os planos de controle de sinal modulando elementos comutação ativos incorporados na camada de semicondutor ativa. O módulo de circuito pode ter uma pluralidade de conexões de canal distribuída através de uma pluralidade de planos de sinal de dados incorporada na interface de superfície de múltiplas camadas. O módulo de circuito pode ter a pluralidade de conexões de canal eletricamente isolada umas das outras por planos de terra e paredes de terra. O módulo de circuito pode ter o canal de I/O de largura de banda de alto pico sendo um canal de I/O de alta densidade de interconexão que tem uma densidade de escape linear além de 200 IO/mm/camada, de preferência além de 1.000 IO/mm/camada. O módulo de circuito pode ter o circuito de equalização configurado para ter uma topologia MAXIM. O módulo de circuito pode ter o circuito de equalização configurado para ter uma topologia AGILENT. O módulo de circuito pode ter os canais de I/O de largura de banda de alto pico ainda compreendendo guias de ondas dielétricas, de preferência consistindo essencialmente de dielétrico de sílica amorfa de baixa permissividade/ultrabaixa perda e o meio condutivo está configurado como enviando/recebendo elementos de radiação.
[0088] Uma outra modalidade da presente invenção provê um transistor de porta ressonante incorporado em uma primeira região de uma primeira região de uma superfície de semicondutor ativa em um substrato de semicondutor que está em comunicação elétrica com uma interface de superfície de múltiplas camadas que compreende canais de I/O de largura de banda de alto pico, em que: um ou mais elementos indutivos estão eletricamente inseridos no eletrodo de porta do transistor; o eletrodo da porta tem uma largura da porta que tem uma dimensão física que excede um comprimento da porta por  50x, de preferência  1.000x, e mais de preferência excede o comprimento de porta por 500.000x, de modo que a capacitância de porta grande e largura de porta alongada reduzem a Resistência Ligada do transistor para valores insignificantes; a indutância dos elementos indutivos faz com que a capacitância grande ressone em frequências pré- determinadas por meio de que permitindo que a porta comute ou amplifique grandes correntes com alta eficiência de energia em frequências ressonantes pré-determinadas; e, os canais de I/O de largura de banda de alto pico ainda compreendem um dielétrico de baixa permissividade, ultrabaixa perda e dielétrico eletrocerâmico de alta densidade de energia que polariza e despolariza com tempos de resposta de femto-segundo.
[0089] O transistor de porta ressonante pode ter um ou mais elementos de circuito indutivo e outros passivos inseridos eletricamente dentro do eletrodo de porta do transistor para formar uma rede de filtragem passiva que faz com que o transistor de porta ressonante ressone e amplifique ou troque sinais sobre uma banda de frequências pré-determinadas. Os um ou mais elementos indutivos podem ser incorporados no eletrodo de porta e localizados dentro da primeira região da superfície de semicondutor ativa. Os elementos de circuito indutivo e outros passivos podem ser incorporados no eletrodo de porta e localizados dentro da primeira região da superfície de semicondutor ativa. Os um ou mais elementos indutivos podem ser incorporados na interface de superfície de múltiplas camadas de um canal de I/O de largura de banda de alto pico e eletricamente inseridos no eletrodo de porta por meio de uma via. Os elementos de circuito indutivo e outros passivos podem ser incorporados na interface de superfície de múltiplas camadas de um canal de I/O de largura de banda de alto pico e eletricamente inseridos no eletrodo de porta por meio de uma via.
[0090] O transistor de porta ressonante pode ser incorporado em um módulo de circuito. O módulo de circuito pode ter uma pluralidade de redes de filtragem passivas integradas em planos ou vias de dados de sinal no canal de I/O de largura de banda de alto pico e um elemento de comutação ativo incorporado na superfície de semicondutor ativa é utilizado para selecionar qual função de filtragem é inserida na resposta ressonante do transistor de porta ressonante. O transistor de porta ressonante pode ser incorporado em uma primeira de região da superfície de semicondutor ativa e forma uma interface elétrica com outro transistor de porta ressonante em uma segunda região da superfície de semicondutor ativa através do canal do canal de I/O de largura de banda de alto pico.
[0091] Pode compreender um girador totalmente integrado, ainda compreendendo o circuito ativo de um Op-Amp e circuito passivo de inversão. O girador totalmente integrado pode ser eletricamente inserido no eletrodo de porta do transistor de porta ressonante. O girador totalmente integrado pode ter o circuito passivo de inversão do girador como um capacitor. O circuito passivo de inversão do girador totalmente integrado pode compreender uma rede de filtragem passiva complexa. O girador totalmente integrado pode funcionar como um circuito de equalização de amplificação
[0092] O módulo de circuito pode ter o circuito pode ter o circuito de Op-Amp ativo para o girador totalmente integrado ser co-localizado com o transistor de porta ressonante de circuito ativo em uma primeira região da superfície do semicondutor ativa e os circuitos passivos de inversão para o girador totalmente integrado podem ser localizados na interface de superfície de múltiplas camadas do canal de I/O de largura de banda de alto pico. O circuito passivo de inversão pode compreender componentes de circuito passivos planos. O circuito passivo de inversão pode compreender vias totalmente integradas.
[0093] Módulo de circuito, de acordo com a reivindicação 14, em que o ativo para o transistor de porta ressonante está localizado em uma primeira região da superfície de semicondutor ativa e o circuito Op-Amp ativo para o girador totalmente integrado está localizado em uma segunda região da superfície de semicondutor de ativa e o circuito passivo de inversão está localizado dentro de uma interface de superfície múltiplas camadas que forma uma interface elétrica entre o transistor de porta ressonante e o girador totalmente integrado através de um canal de I/O de largura de banda de alto pico.
[0094] O módulo de circuito pode ter a segunda região da superfície de semicondutor ativa integrada em um segundo dispositivo de semicondutor que está ligado na interface de superfície de múltiplas camadas formada sobre um substrato de semicondutor que compreende a primeira região da superfície de semicondutor ativa de modo que a primeira região da superfície de semicondutor ativa no substrato de semicondutor forma uma interface elétrica para a segunda região da superfície de semicondutor ativa que está integrada em um segundo dispositivo de semicondutor através de um canal de I/O de largura de banda de alto pico.
[0095] O módulo de circuito pode ter a segunda região da superfície de semicondutor ativa integrada em um segundo dispositivo de semicondutor em alinhamento vertical com a primeira região da superfície de semicondutor ativa sobre o substrato de semicondutor. O módulo de circuito pode ter um dielétrico de baixa permissividade, ultrabaixa perda que compreende sílica amorfa.
O módulo de circuito pode ter o dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo compreendendo uma rede cristalina em que sua célula unitária com uma massa atômica mediana maior do que 25 amu, de preferência maior do que 70 amu.
O dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo pode ter uma permissividade relativa R acima de 70, de preferência uma permeabilidade relativa na faixa de 200  R  800. O dielétrico eletrocerâmico de alta densidade de energia pode ter estequiometria dada por: M(I)(1-x-y-z)M(II)(x)M(III)(y)M(IV)(z)Zr(1-a- b)Hf(b)Ti(a)O3,em que Zr é zircônio, Hf é háfnio, Ti é titânio, O é oxigênio e M(I), M(II), M(III), M(IV) são componentes de óxido metálico adicionais que formam um cristal de perovskita termodinamicamente estável e x, y, e z, são percentagens molares fracionárias que formam razões tais que a soma de todos os componentes elementares M(I), M(II), M(III), M(IV) satisfaz a restrição: (1 - x - y - z) + (x + y + z) = 1, e, (1 - a - b) + (a + b) = 1. O dielétrico eletrocerâmico de alta densidade de energia pode ter os componentes de óxido metálico adicionais M(I), M(II), M(III), M(IV), compreendendo escândio (Sc), vanádio (V), cromo (Cr), manganês (Mn), zinco (Zn), nióbio (Nb), molibdênio (Mo), tântalo (Ta), tungstênio (W), lantânio (La), cério (Ce), praseodímio (Pr) neodímio (Nd), samário (Sm), európio (Eu), térbio (Tb), disprósio (Dy), hólmio (Ho), itérbio (Yb), índio (in), estanho (Sn), chumbo (Pb) ou bismuto (Bi). O módulo de circuito pode ter o elemento de circuito capacitivo com uma dimensão física menor do que 1/20º do comprimento de onda guiado de uma frequência de operação além de 3 GHz de preferência além de 300 GHz, e mais de preferência além de 1 THz.
O elemento de circuito capacitivo pode ter uma dimensão física máxima não maior do que 10s de mícron, de preferência não maior do que 1s de mícron, e mais preferência menor do que 1 mícron.
[0096] O módulo de circuito pode ter dielétrico eletrocerâmico de alta densidade de energia de um elemento indutivo compreendendo uma granada que tem permeabilidade magnética relativa µR  10 e tangente de perda tan  10-3 nas frequências GHz. A granada pode adotar estruturas de cristal ou dodecaedro rômbico ou trapezoedro, ou uma combinação dos dois e tem a seguinte fórmula química, A3B2(SiO4)3, em que óxidos metálicos do Grupo A têm concentração molar igual a óxido de silício e óxidos metálicos do grupo B têm concentração molar que é 2/3 da concentração molar de óxido de silício; e, os óxidos metálicos do grupo A preferidos incluem: óxido de cálcio (CaO), óxido de magnésio (MgO), óxido de ferro (FeO), e óxido de manganês (MnO), e os óxidos metálicos do grupo B preferidos incluem: óxido de alumínio (Al2O3), óxido de ferro (Fe2O3), óxido de cromo (Cr2O3), óxido de vanádio (V2O3), óxido de zircônio (ZrO2), óxido de titânio (TiO2), óxido de silício (SiO2), óxido de ítrio (Y2O3), óxido de cobalto (Co3O4), óxido de gadolínio (Gd2O3) óxido de neodímio (Nd2O3) e óxido de hólmio (Ho2O3). O dielétrico eletrocerâmico de alta densidade de energia pode ter uma microestrutura controlada com tamanho de grão uniforme variando de 10 nm a 25 µm, de preferência de 250 nm a 5 µm.
[0097] Um par ligado de módulos de circuito de semicondutor pode cada um, compreender um transistor de porta ressonante incorporado em uma superfície de semicondutor ativa em cada módulo de semicondutor que está em comunicação elétrica com uma interface de superfície de múltiplas camadas que compreende canais de I/O de largura de banda de alto pico, em que: um ou mais elementos indutivos são eletricamente inseridos nos eletrodos de porta dos transistores; os eletrodos de porta têm um ou mais elementos indutivos que estão eletricamente inseridos no eletrodo de porta do transistor; os eletrodos de porta têm uma largura da porta alongada que tem uma dimensão física que excede o comprimento da porta por  50x, de preferência 
1.000x, e mais de preferência excede o comprimento de porta por
500.000x, de modo que a capacitância de porta grande e largura de porta alongada reduzem a Resistência Ligada do transistor para valores insignificantes; a indutância dos elementos indutivos faz com que a capacitância grande ressone em frequências pré-determinadas por meio de que permitindo que a porta comute ou amplifique grandes correntes com alta eficiência de energia em frequências ressonantes pré-determinadas; e, os canais de I/O de largura de banda de alto pico ainda compreendem um dielétrico de baixa permissividade, ultrabaixa perda e dielétrico eletrocerâmico de alta densidade de energia que polariza e despolariza com tempos de resposta de femto-segundo; os canais de I/O de largura de banda de alto pico ainda compreendem redes de filtragem passivas que são incorporadas em planos de dados de sinal ou em vias totalmente integradas dentro da interface de superfície de múltiplas camadas de cada módulo de circuito de semicondutor que forma o par ligado; uma camada de circuito interfacial ativa está localizada na interface de ligação, que compreende circuitos Op-Amp ativos e forma circuitos giratórios totalmente integrados com circuitos passivos de inversão incorporados dentro de canais de I/O de largura de banda de alto pico de cada módulo de circuito semicondutor; e, uma interface de comunicações e energia elétrica é criada para modular transistores de porta ressonantes e outras funções em cada um dos módulos de circuito de semicondutor que formam o par ligado.
[0098] O transistor de porta ressonante pode ter um ou mais elementos de circuito indutivos e outros passivos eletricamente inseridos no eletrodo de porta do transistor para formar uma rede de filtragem passiva que faz com que o transistor de porta ressonante ressone e amplifique ou comute sinais sobre uma banda frequências pré-determinadas. O par ligado de módulos de circuito de semicondutor pode ter uma função de girador totalmente integrada como um circuito de equalização de amplificação. Os canais de I/O de largura de banda de alto pico podem ainda compreender circuitos de recuperação de relógio ou dados. O par ligado de módulos de circuito de semicondutor pode ter um dielétrico eletrocerâmico de alta densidade de energia que forma elementos de circuito passivos com dimensão física menor do que 1/20º do comprimento de onda guiado de uma frequência de operação além de 3 GHz, de preferência além de 300 GHz e mais de preferência além de 1 THz.
[0099] O par ligado de circuito de semicondutor pode ter um dos módulos de circuito de semicondutor funcionando como um transceptor sem fio dentro de uma rede de telecomunicações de satélite ou terrestre. Um dos módulos de circuito de semicondutor pode funcionar como um transceptor ótico ou eletro-ótico dentro de um sistema de satélite baseado no espaço ou uma rede de telecomunicações de fibra ótica terrestre. Um dos módulos de circuito de semicondutor pode funcionar como uma unidade de processador dentro de um parque de servidores ou rede de parque de servidores. O par ligado de módulos de circuitos de semicondutor pode ter a unidade de processador sendo um módulo de computação híbrido. Um dos módulos de circuito de semicondutor pode funcionar como um transceptor sem fio em um dispositivo móvel que interfaceia com uma rede de parque de servidores regionais ou globais.
[0100] Um método para fabricar um canal de I/O de largura de banda de alto pico que utiliza métodos de deposição química de líquido e técnicas de interface auxiliar de linha para integrar um dielétrico eletrocerâmico de alta densidade de energia, meio condutivo, e dielétrico de baixa permissividade/ultrabaixa perda, de preferência dielétrico de sílica amorfa, dentro de uma interface de superfície de múltiplas camadas que tem um tamanho de característica de submícron formado sobre um substrato, em que a interface de superfície de múltiplas camadas compreende planos de dados de terra, energia, e sinal.
[0101] O substrato pode ser um semicondutor.
[0102] O substrato de semicondutor pode compreender um circuito ativo integrado em uma camada ativa da superfície de substrato semicondutor.
[0103] O circuito ativo pode incluir um canal de I/O de largura de banda de alto pico que pode compreender um plano de controle de sinal que ainda compreende: uma primeira camada de dielétrico de baixa permissividade/ultrabaixa perda é formado, em que aberturas gravadas dentro da primeira camada de dielétrico de baixa permissividade/ultrabaixa perda para prover um percurso de via e conexões de parede de terra opcionais para a camada ativa da superfície de substrato semicondutor, a camada de meio condutivo é aplicada e fotolitograficamente padronizada para formar uma interface elétrica com circuito ativo dentro da camada ativa da superfície de substrato de semicondutor através das aberturas gravadas dentro da primeira camada de dielétrico de baixa permissividade/ultrabaixa perda, a camada de meio condutivo aplicada é opcionalmente polida, a segunda camada de dielétrico de baixa permissividade/ultrabaixa perda é formada e, as aberturas são gravadas na segunda camada de dielétrico de baixa permissividade/ultrabaixa perda para prover uma abertura e conexões de parede de terra opcionais o meio condutivo aplicado que forma uma interface elétrica com circuito ativo dentro da camada ativa do substrato de semicondutor e as aberturas de via são subsequentemente preenchidas com meios condutivos para completar a interface elétrica para subsequentes camadas na interface de superfície de múltiplas camadas.
[0104] O método pode ter um ou mais planos de terra formados aplicando um meio condutivo ao substrato ou uma camada anteriormente formada de dielétrico de baixa permissividade/ultrabaixa perda.
[0105] O meio condutivo que forma a camada de plano de terra pode ser fotolitograficamente padronizado para atender um objetivo de projeto específico para o canal de I/O de largura de banda de alto pico ou para criar uma abertura necessária para formar uma interface elétrica através de uma via com meios condutivos sobre outras camadas dentro da interface de superfície de múltiplas camadas.
[0106] O plano de dados de sinal pode compreender: primeira e segunda camadas de dielétrico de baixa permissividade/ultrabaixa perda, eletrocerâmica de alta densidade de energia incorporada na primeira e segunda camadas de dielétrico de baixa permissividade/ultrabaixa perda, primeira e segunda camadas de meios condutivos que formam trilhas de sinal e uma interface elétrica com planos de terra, outros planos de dados de sinal, e um plano de energia contido na interface de superfície de múltiplas camadas, e um segundo plano de terra que é fabricado: formando uma primeira camada de dielétrico de baixa permissividade/ultrabaixa perda sobre uma camada de plano de terra formada sobre um substrato ou sobre camadas de plano de terra anteriormente formadas dentro de uma interface de superfície de múltiplas camadas, gravando aberturas fotolitograficamente padronizadas dentro da primeira camada de dielétrico de baixa permissividade/ultrabaixa perda; opcionalmente, gravando uma abertura dentro da primeira camada de dielétrico de baixa permissividade/ultrabaixa perda para expor a camada de plano de terra, formando o dielétrico eletrocerâmico de alta densidade de energia nas aberturas adicionais para integrar elementos de circuito passivos dentro da primeira camada de dielétrico de baixa permissividade/ultrabaixa perda no plano de dados de sinal, opcionalmente polindo a primeira camada de dielétrico de baixa permissividade/ultrabaixa perda e dielétrico eletrocerâmico de alta densidade de energia, gravando aberturas adicionais na primeira camada de dielétrico de baixa permissividade/ultrabaixa perda, formando e fotolitograficamente gravando a primeira camada de meio condutivo para formar trilhas de sinal entre, ou trilhas condutivas dentro, de elementos de circuito passivos e formar vias ou paredes de terra para estabelecer uma interface elétrica com uma camada de plano de terra e outros planos de dados de sinal ou planos de energia anteriormente formados dentro da interface de múltiplas camadas localizada sob o plano de terra, opcionalmente polindo a primeira camada de meio condutivo, formando a segunda camada de dielétrico de baixa permissividade/ultrabaixa perda, gravando aberturas fotolitograficamente padronizadas dentro da segunda camada de dielétrico de baixa permissividade/ultrabaixa perda; formando um dielétrico eletrocerâmico de alta densidade de energia nas aberturas adicionais para integrar elementos de circuito passivos dentro da segunda camada de dielétrico de baixa permissividade/ultrabaixa perda no plano de dados de sinal, opcionalmente polindo a segunda camada de dielétrico de baixa permissividade/ultrabaixa perda e dielétrico eletrocerâmico de alta densidade de energia, gravando aberturas adicionais na segunda camada de dielétrico de baixa permissividade/ultrabaixa perda, formando e fotolitograficamente padronizando a segunda camada de meio condutivo para formar um plano de terra e vias ou paredes de terra que estabelecem uma interface elétrica entre o plano de dados de sinal e outros planos de dados de sinal, planos de terra ou planos de energia anteriormente formados ou a serem formados dentro da interface de múltiplas camadas acima do plano de dados de sinal.
[0107] O método pode incluir um condutor de par diferencial formado dentro de um plano de dados de sinal inserindo uma terceira camada de dielétrico de baixa permissividade/ultrabaixa perda e um trilha de sinal adicional formada em uma terceira camada de meio condutivo fotolitograficamente padronizada entre a primeira e a segunda camadas de baixa permissividade/ultrabaixa perda que ainda compreendem um dielétrico eletrocerâmico de alta densidade de energia.
[0108] O método pode incluir vazios fotolitograficamente padronizados dentro da primeira e segunda camadas de meio condutivo em localizações que formam um bloco de via, e dielétrico eletrocerâmico de alta densidade de energia aplicado e opcionalmente polido para preencher os vazios e formar uma via integrada. O método pode incluir elementos de circuito passivos formados como elementos de circuito passivos planos. Os elementos de circuito passivos podem ser integrados dentro de uma via. O método pode prover elementos de circuito passivos configurados para funcionar passivos como redes de filtragem. A rede de filtragem passiva pode ser um circuito de equalização. O método pode ter a interface de superfície de múltiplas camadas formada sobre um substrato de semicondutor que compreende um circuito ativo integrado dentro de uma camada ativa da superfície de substrato de semicondutor. O método pode ter a interface de múltiplas camadas compreendendo um plano de controle de sinal e a rede de filtragem passiva é um circuito de equalização de amplificação. O circuito ativo pode compreender um Op-Amp. A interface de superfície de múltiplas camadas pode compreender um girador totalmente integrado. O circuito ativo pode compreender um transistor de porta ressonante.
[0109] O método pode ter o dielétrico eletrocerâmico de alta densidade de energia compreendendo uma rede cristalina em que sua célula unitária com uma massa atômica mediana maior do que 25 amu, de preferência maior do que 70 amu.
O método pode incluir o dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo que tem uma permissividade relativa R acima de 70, de preferência uma permeabilidade relativa na faixa de 200  R  800. O método pode ter o dielétrico eletrocerâmico de alta densidade de energia tendo estequiometria dada por: M(I)(1-x-y-z)M(II)(x)M(III)(y)M(IV)(z)Zr(1-a- b)Hf(b)Ti(a)O3,em que Zr é zircônio, Hf é háfnio, Ti é titânio, O é oxigênio e M(I), M(II), M(III), M(IV) são componentes de óxido metálico adicionais que formam um cristal de perovskita termodinamicamente estável e x, y, e z, são percentagens molares fracionárias que formam razões tais que a soma de todos os componentes elementares M(I), M(II), M(III), M(IV), satisfaz a restrição: (1 - x - y - z) + (x + y + z) = 1, e, (1 - a - b) + (a + b) = 1. Os componentes de óxido metálico adicionais M(I), M(II), M(III), M(IV), podem compreender escândio (Sc), vanádio (V), cromo (Cr), manganês (Mn), zinco (Zn), nióbio (Nb), molibdênio (Mo), tântalo (Ta), tungstênio (W), lantânio (La), cério (Ce), praseodímio (Pr) neodímio (Nd), samário (Sm), európio (Eu), térbio (Tb), disprósio (Dy), hólmio (Ho), itérbio (Yb), índio (in), estanho (Sn), chumbo (Pb) ou bismuto (Bi). O método pode ainda incluir o dielétrico eletrocerâmico de alta densidade de energia que tem uma dimensão física menor do que 1/20º do comprimento de onda guiado de uma frequência de operação além de 3 GHz, de preferência além de 300 GHz, mais de preferência de 1 THz.
O método pode incluir as aberturas fotolitograficamente padronizadas dentro da primeira camada e segunda camada de dielétrico de baixa permissividade/ultrabaixa perda tendo uma dimensão física máxima não maior do que 10s de mícron, de preferência não maior do que 1s de mícron e mais preferência menor do que 1 mícron.
O método pode incluir o dielétrico eletrocerâmico de alta densidade de energia compreendendo uma granada que tem permeabilidade magnética relativa µR  10 e tangente de perda tan  10-3 nas frequências GHz. A granada pode adotar estruturas de cristal ou dodecaedro rômbico ou trapezoedro, ou uma combinação dos dois e tem a seguinte fórmula química, A3B2 (SiO4)3, em que óxidos metálicos do Grupo A têm concentração molar igual a óxido de silício e óxidos metálicos do grupo B têm concentração molar que é 2/3 da concentração molar de óxido de silício; e, de preferência os óxidos metálicos do grupo A preferido incluem: óxido de cálcio (CaO), óxido de magnésio (MgO), óxido de ferro (FeO), e óxido de manganês (MnO), e os óxidos metálicos do grupo B preferidos incluem: óxido de alumínio (Al2O3), óxido de ferro (Fe2O3), óxido de cromo (Cr2O3), óxido de vanádio (V2O3), óxido de zircônio (ZrO2), óxido de titânio (TiO2), óxido de silício (SiO2), óxido de ítrio (Y2O3), óxido de cobalto (Co3O4), óxido de gadolínio (Gd2O3) óxido de neodímio (Nd2O3) e óxido de hólmio (Ho2O3). O dielétrico eletrocerâmico de alta densidade de energia pode ter uma microestrutura controlada com tamanho de grão uniforme variando de 10 nm a 25 µm, de preferência de 250 nm a 5 µm.
[0110] Uma modalidade ainda adicional da presente invenção provê um sistema de computação em rede, que inclui um sistema de telecomunicações que contém nodos de rede e gerencia o fluxo de dados entre e dentro de parques de servidores, em que o hardware que forma o sistema de telecomunicações, circuitos de transceptores dentro de nodos de rede, e parques de servidores compreendem módulos de computação híbrida que compreendem: matriz de semicondutor que serve todas as funções necessárias para suportar a computação em rede, em que, a matriz de semicondutor está montada em um substrato que forma uma interface elétrica entre a matriz de semicondutor no módulo de computação híbrida e, o substrato compreende uma interface de superfície de múltiplas camadas que ainda compreende um canal de I/O de largura de banda de alto pico que compreende: dielétrico de baixa permissividade/ultrabaixa perda; um meio condutivo utilizado para formar planos de terra, planos de energia, e planos de dados de sinal e uma interface elétrica entre os planos de terra, planos de energia, e planos de dados de sinal; em que, os planos de dados de sinal ainda compreendem um dielétrico eletrocerâmico de alta densidade de energia incorporado em camadas de dielétrico de baixa permissividade/ultrabaixa perda e fotolitograficamente padronizado para formar elementos de circuito passivos configurados para funcionar como uma rede de filtragem passiva; e, em que o dielétrico eletrocerâmico de alta densidade de energia que forma os elementos de circuito passivos capacitivos tem uma resposta dielétrica que polariza e despolariza em escalas de tempo femto-segundo e mantém dimensões físicas menores do que 1/20º do comprimento de onda guiado de uma frequência de operação de sistema além de 3 GHz, de preferência além de 300 GHz e mais de preferência além de 1 THz.
[0111] O substrato pode ser um portador de semicondutor em que a interface de camada de múltiplas camadas compreende uma camada de sinal de controle e um circuito ativo incorporado na camada de semicondutor ativa. O sistema de computação em rede pode ter uma pluralidade de matrizes de semicondutor ligadas dentro de uma pilha de chips que compreende um circuito de interposição. O sistema de computação em rede pode ter o circuito de interposição compreendendo um canal de I/O de largura de banda de alto pico. O circuito de interposição pode compreender um substrato de semicondutor e uma interface de camada de múltiplas camadas compreende uma camada de sinal de controle e um circuito ativo incorporado em uma camada de semicondutor ativa. O sistema de computação em rede pode ter o módulo de computação híbrida compreendendo uma interface de camada de múltiplas camadas que tem uma camada de sinal de controle e um circuito ativo incorporado em uma camada de semicondutor ativa. O sistema de computação em rede pode ter o circuito ativo compreendendo um transistor de porta ressonante. O circuito ativo pode compreender um amplificador operacional. O módulo de computação híbrida pode compreender um girador totalmente integrado.
[0112] O sistema de computação em rede pode ter os canais de I/O de largura de banda de alto pico formando uma interface elétrica entre a matriz de semicondutor e um transceptor eletro-ótico que ainda pode compreender canais de I/O de largura de banda de alto pico dentro de seu circuito interno que codifica dados de sinal eletrônico processado pelo módulo de computação híbrida em dados de sinal ótico transmitidos do módulo de computação híbrida através de um barramento de comunicação ótica local e decodifica dados de sinal ótico recebidos pelo módulo de computação híbrida do barramento de comunicação ótica local em dados de sinal eletrônico a serem processados pelo módulo de computação híbrida. O transceptor eletro- ótico pode compreender uma camada de material formando um gás quântico 3D. O sistema de computação em rede pode incluir o sistema de telecomunicações formando uma rede regional que compreende sistemas de telecomunicações sem fio, óticos e de satélite. O sistema de telecomunicações pode formar uma rede global compreendendo sistemas de telecomunicações sem fio, óticos e de satélite. A rede de filtragem passiva pode ser configurada para funcionar como um circuito de equalização. O sistema de computação em rede pode incluir o circuito de equalização permitindo e recuperação de relógio e dados. A rede de filtragem passiva pode ser formada por elementos de circuito passivos planos. A rede de filtragem passiva pode ser incorporada em uma via integrada. A rede de filtragem passiva pode ser um circuito de equalização de amplificação. Os sistemas de telecomunicações podem interagir com dispositivos de computação móveis que compreendem módulos de circuito que têm canais de I/O de largura de banda de alto pico.
[0113] Ainda uma modalidade adicional da presente invenção provê uma via integrada que compreende um bloco de contato de via em comunicação elétrica com um eletrodo de entrada ou saída e uma conexão de I/O incorporada com uma interface de superfície de múltiplas camadas formada no substrato, em que pelo menos um elemento de circuito passivo que compreende o dielétrico eletrocerâmico de alta densidade de energia é inserido como uma construção arqueada ao redor da circunferência do bloco de contato de via para formar um elemento de circuito passivo capacitivo, indutivo ou resistivo conectado eletricamente em série ou em paralelo com um plano de terra, um plano de energia ou uma conexão de I/O incorporados dentro do plano de dados do sinal no qual o bloco de contato de via está localizado, ou uma conexão de I/O em outros planos de dados de sinal localizados acima ou abaixo do bloco de contato de via dentro da interface de superfície de múltiplas camadas com a qual o bloco de contato de via forma uma conexão elétrica, e, um dielétrico eletrocerâmico de alta densidade de energia que forma um elemento de circuito passivo capacitivo tem uma resposta dielétrica que polariza e despolariza em escalas de tempo de femto-segundo e mantém uma dimensão física menor do que 1/20º do comprimento de onda guiado de uma frequência de operação do sistema além de 3 GHz, de preferência além de 300 GHz e mais de preferência além de 1 THz.
[0114] O pelo menos um elemento de circuito passivo pode ser parte de uma rede de filtragem passiva. A rede de filtragem passiva pode compreender componentes passivos planos. A rede de filtragem passiva pode compreender uma pluralidade de vias integradas. A via integrada pode incluir um bloco de contato de via em comunicação elétrica com uma matriz de semicondutor. O substrato pode ser um substrato de semicondutor compreendendo um circuito ativo incorporado com uma camada ativa de superfície de semicondutor. A via integrada pode ter a via integrada em comunicação elétrica com o circuito ativo. O circuito ativo pode ser um transistor de porta ressonante. O circuito ativo pode ser um amplificador operacional. A via integrada pode ser parte de um girador totalmente integrado. O circuito ativo pode ser um elemento de comutação ativo. A rede de filtragem passiva pode formar um circuito de terminação. A rede de filtragem passiva pode formar um circuito de equalização. A rede de filtragem passiva pode ressonar em uma frequência selecionada ou sobre bandas de frequência pré-determinadas. A rede de filtragem passiva pode ser parte de um circuito de recuperação de relógio ou dados. O bloco de contato de via pode compreender uma pluralidade de elementos de circuito passivos que são eletricamente conectados em série dentro do bloco de contato via. O bloco de contato via pode compreender uma pluralidade de elementos de circuito passivos em que pelo menos dois elementos de circuito passivos são eletricamente conectados em paralelo através de um ponto de ramificação. O pelo menos um elemento de circuito passivo pode fazer parte de uma rede de filtragem passiva e a via integrada pode formar um circuito de equalização de amplificação.
[0115] A via integrada pode ter o dielétrico eletrocerâmico de alta densidade de energia compreendendo uma rede cristalina em que sua célula unitária com uma massa atômica mediana maior do que 25 amu, de preferência maior do que 70 amu. O dielétrico eletrocerâmico de alta densidade de energia de um elemento de circuito capacitivo pode ter uma permissividade relativa permissividade relativa R acima de 70, de preferência uma permeabilidade relativa na faixa de 200  R  800. O dielétrico eletrocerâmico de alta densidade de energia pode ter uma estequiometria dada por: M(I)(1-x-y-z)M(II)(x)M(III)(y)M(IV)(z)Zr(1-a-b)Hf(b)Ti(a)O3,
em que Zr é zircônio, Hf é háfnio, Ti é titânio, O é oxigênio e M(I), M(II), M(III), M(IV) são componentes de óxido metálico adicionais que formam um cristal de perovskita termodinamicamente estável e x, y, e z, são percentagens molares fracionárias que formam razões tais que a soma de todos os componentes elementares M(I), M(II), M(III), M(IV) satisfaz a restrição: (1 - x - y - z) + (x + y + z) = 1, e, (1 - a - b) + (a + b) = 1. A via integrada da reivindicação 20 em que os componentes de óxido metálico adicionais M(I), M(II), M(III), M(IV), compreendem escândio (Sc), vanádio (V), cromo (Cr), manganês (Mn), zinco (Zn), nióbio (Nb), molibdênio (Mo), tântalo (Ta), tungstênio (W), lantânio (La), cério (Ce), praseodímio (Pr) neodímio (Nd), samário (Sm), európio (Eu), térbio (Tb), disprósio (Dy), hólmio (Ho), itérbio (Yb), índio (in), estanho (Sn), chumbo (Pb) ou bismuto (Bi).
[0116] A via integrada pode ter o dielétrico eletrocerâmico de alta densidade de energia compreendendo uma granada que tem permeabilidade magnética relativa µR  10 e tangente de perda tan  10-3 nas frequências GHz. A granada pode adotar estruturas de cristal ou dodecaedro rômbico ou trapezoedro, ou uma combinação dos dois e tem a seguinte fórmula química, A3B2 (SiO4)3, em que óxidos metálicos do Grupo A têm concentração molar igual a óxido de silício e óxidos metálicos do grupo B têm concentração molar que é 2/3 da concentração molar de óxido de silício; e, de preferência os óxidos metálicos do grupo A preferido incluem: óxido de cálcio (CaO), óxido de magnésio (MgO), óxido de ferro (FeO), e óxido de manganês (MnO), e os óxidos metálicos do grupo B preferidos incluem: óxido de alumínio (Al2O3), óxido de ferro (Fe2O3), óxido de cromo (Cr2O3), óxido de vanádio (V2O3), óxido de zircônio (ZrO2), óxido de titânio (TiO2), óxido de silício (SiO2), óxido de ítrio (Y2O3), óxido de cobalto (Co3O4), óxido de gadolínio (Gd2O3) óxido de neodímio (Nd2O3) e óxido de hólmio (Ho2O3). O dielétrico eletrocerâmico de alta densidade de energia pode ter uma microestrutura controlada com tamanho de grão uniforme variando de 10 nm a 25 µm, de preferência de 250 nm a 5 µm.
BREVE DESCRIÇÃO DOS DESENHOS
[0117] A presente invenção é ilustradamente mostrada e descrita com referência aos desenhos acompanhantes, nos quais:
[0118] Figura 1 apresenta a relação entre largura de banda de pico, número de canais de I/O que formam uma conexão de comunicações e a taxa de dados dentro do canal.
[0119] A Figura 2 apresenta a técnica anterior que limita de larguras de banda de memória-processador de pico aperfeiçoado.
[0120] Figuras 3A até 3F representam vários fatores que contribuem para a perda de inserção em um canal de I/O.
[0121] Figura 4 ilustra um módulo de computação híbrida que compreende canais de I/O que têm largura de banda de memória- processador de ultra alto pico.
[0122] Figuras 5A até 5G ilustram vários fatores que afetam a integridade de sinal dentro de um canal de I/O.
[0123] Figuras 6A, 6B, 6C ilustram a arquitetura estrutural de um canal de I/O de largura de banda de alto pico e sua construção.
[0124] Figuras 7A, 7B ilustram um meio para formar redes de filtragem passivas com mínimo comprimento de stub de uma via.
[0125] Figuras 8A até 8E um meio para formar redes de filtragem passivas com comprimento de stub zero de uma via.
[0126] Figuras 9A a 9F ilustram um meio para incorporar um circuito de equalização passiva em uma conexão de I/O.
[0127] Figuras 10 até 10D ilustram um meio para desacoplar faixas de dados dentro de um canal de I/O de largura de banda de alto pico.
[0128] Figuras 11A a 11C ilustram um meio para amplificar sinais atenuados dentro de um canal de I/O de largura de banda de alto pico unidirecional ou bidirecional.
[0129] Figuras 12A até 12D ilustram uma técnica relativa a módulos de transistor de porta ressonante que compreendem canais de I/O de largura de banda de alto pico e circuitos de girador totalmente integrados.
[0130] Figura 13A, 13B ilustram um sistema de computação e telecomunicações em rede que compreende canais de I/O de largura de banda de alto pico.
DESCRIÇÃO DETALHADA DOS DESENHOS
[0131] A presente invenção está ilustrativamente acima descrita em referência às modalidades descritas. Várias modificações e mudanças podem ser feitas nas modalidades descritas por pessoas versadas na técnica sem afastar do escopo da presente invenção como definido nas reivindicações anexas.
[0132] Este pedido incorpora por referência todo o assunto contido no de Rochemont U.S. Número 7.405.698 intitulado "MÓDULO DE ANTENA DE CERÂMICA E SEUS MÉTODOS DE FABRICAÇÃO" (o pedido '698), de Rochemont U.S. Número 8.715.839 DEPOSITADO em Junho 30 de 2006, intitulado "COMPONENTE ELÉTRICO E MÉTODO DE FABRICAÇÃO" (o pedido '839), de Rochemont U.S. Número
8.350.657 (o pedido '657), depositado em 06 de Janeiro de 2007 intitulado "MÓDULO DE GERENCIAMENTO DE ENERGIA E MÉTODOS DE FABRICAÇÃO", de Rochemont U.S. Número de Série 14/560.935, (o pedido '935), depositado em 04 de Dezembro de 2014, intitulado "MÓDULO DE GERENCIAMENTO DE ENERGIA E MÉTODOS DE FABRICAÇÃO", de Rochemont e Kovacs, U.S. Número
8.715.814, "APARELHO E MODALIDADES DE PROCESSOS DE DEPOSIÇÃO QUÍMICA DE LÍQUIDO'', (o pedido '814) e U.S. Número
8.354.294 (o pedido '294), de Rochemont, "MÓDULO DE GERENCIAMENTO DE ENERGIA CC/CC MONOLÍTICO COM FET DE SUPERFÍCIE", U.S. Número 8.552.708 (o pedido '708), de Rochemont,
U.S. Número 8.749.054, "PORTADOR DE SEMICONDUTOR COM MÓDULO DE FET DE ENERGIA VERTICAL", (o pedido '054), de Rochemont U.S. Número 9.023.493, "MATERIAL DE FASE MAX
ABLATIVO QUIMICAMENTE COMPLEXO E MÉTODO DE FABRICAÇÃO", (o pedido '493), de Rochemont U.S. Número 8.779.489 e U.S. Número 9.153.532, "FET DE ENERGIA COM UMA PORTA DE TRANSISTOR RESSONANTE", (o pedido '489 e '532 ), de Rochemont U.S. 9.123.768, "PORTADORES DE CHIP DE SEMICONDUTOR COM
DISPOSITIVOS DE PONTO QUÂNTICO MONOLITICAMENTE INTEGRADO E SEU MÉTODO DE FABRICAÇÃO", (o pedido '768), de Rochemont U.S. Número 8.952.858. "ANTENAS DIPOLO SELETIVAS DE FREQUÊNCIA", (o pedido '858), de Rochemont e Kovacs U.S. Número 9.348.385, "MÓDULO DE COMPUTAÇÃO HÍBRIDA" (o pedido '385), de Rochemont, U.S. Número 9.490.414, "DISPOSITIVOS
TERMOELÉTRICOS TOTALMENTE INTEGRADOS E SUA
APLICAÇÃO EM SISTEMAS DE DESCONGELAMENTO AEROESPACIAL", (o pedido '414), de Rochemont U.S. Número de Série 15/958.706, "DISPOSITIVO DE ARMAZENAMENTO DE ALTA DENSIDADE DE ENERGIA RESSONANTE", (o pedido '706), de Rochemont, U.S. Número de Série 15/99.234, "PILHA DE CHIPS DE SEMICONDUTOR DE ALTA VELOCIDADE", (o pedido '234), e de Rochemont U.S. Número de Série 16/403. 411, "PARQUES DE SERVIDORES DE ALTA VELOCIDADE/BAIXA ENERGIA E REDES DE SERVIDORES'', (o pedido '411).
[0133] O pedido; 698 instrui sobre métodos e modalidades que proveem dielétricos de meta-material, incluindo planos de terra magnéticos artificiais, que têm inclusão(ões) dielétricas com valores de desempenho que permanecem estáveis como uma função de temperatura de operação. Isto é conseguido controlando a microestrutura dentro de inclusão(ões) dielétricas para dimensões de nanoescala de modo que estas medem uniformemente menos do que ou igual 50 nm. de Rochemont '839 instrui a integração de componentes passivos que mantêm valores de desempenho que permanecem estáveis com a temperatura em placas de circuito impresso, pacotes de chips de semicondutor, matriz de SoC em escala de pastilha, e sistemas de gerenciamento de energia. de Rochemont '159 instrui sobre como LCD é aplicado para formar redes de filtragem passiva e transformadores de quarto de onda em frequência de rádio ou aplicações sem fio que são integradas a uma placa de circuito impresso, pacote de cerâmica ou componente de semicondutor. de Rochemont '657 instrui métodos para formar uma bobina de indutor adaptável que pode ser integrada em uma placa de circuito impresso, pacote de cerâmica ou dispositivo de semicondutor.de Rochemont et al. '814 descreve o processo de deposição química de líquido (LCD) e o aparelho utilizado para produzir materiais macroscopicamente grandes composicionalmente complexos, que consistem em uma rede teoricamente densa de microestruturas policristalinas que compreendem grãos uniformemente distribuídos com dimensões máximas menores do que 50 nm.
Materiais complexos são definidos incluírem semicondutores, metais ou superligas, e cerâmicas de óxido metálico. de Rochemont '814 e '708 instruem sobre métodos e modalidades relativos a uma baixa EMI totalmente integrada, bobina de indutor de alta densidade de potência e/ou módulo de gerenciamento de energia de alta densidade de energia. de Rochemont '489 e '532 instruem sobre métodos para integrar um transistor de efeito de campo que comuta correntes arbitrariamente grandes em velocidades arbitrariamente altas com mínima resistência Ligada em um portador de chip de silício totalmente integrado. de Rochemont '768 instrui métodos e modalidades para camadas de semicondutor integradas que produzem um gás de elétrons tridimensional dentro de portadores de chips de semicondutor e módulos microeletrônicos monoliticamente integrados. de Rochemont '302 instrui métodos e modalidades para otimizar desempenho do dispositivo termoelétrico integrando um material semicondutor quimicamente complexo que tem microestrutura em nanoescala. de Rochemont '858 instrui um meio para formar um elemento ressonante de circuito dobrando braços de uma antena dipolo ou linha de transmissão para induzir cargas indutivas e capacitivas através de acoplamento de vetor de corrente. As várias modalidades e meios reivindicados no presente pedido são construídos utilizando métodos de deposição química de líquido (LCD) instruídos por de Rochemont et al. '814. de Rochemont '706 instrui a utilização de um dielétrico eletrocerâmico cuja resposta de polarização responde em fase com um estímulo elétrico aplicado acima de femto-segundo (10-15 segundos), e a incorporação do dielétrico eletrocerâmico dentro de um circuito ressonante. de Rochemont '234 instrui um meio para terminar linhas de transmissão em uma via integrando um dielétrico eletrocerâmico de alta densidade de energia cujas propriedades permanecem estáveis com a temperatura e tempo em escalas de tempo maiores do que escalas de tempo de femto-segundo para minimizar sinais espúrios gerados através de vias de silício (TSVs), mas não instrui um meio para formar um circuito de equalização ou circuito de recuperação de dados de relógio ou minimizar interferência de intersímbolos (ISI) com uma pilha de chips de alta velocidade. de Rochemont '411 instrui um meio para aperfeiçoar eficiência de energia em um parque de servidores e rede regional/global de parques de servidores, não instrui um meio para formar um circuito de equalização ou circuito de recuperação de dados de relógio ou minimizar interferência de intersímbolos (ISI) dentro uma pilha de chips de alta velocidade.
[0134] Os métodos de LCD permitem a integração de dielétricos eletrocerâmicos de alta complexidade química sobre uma camada microeletrônica enterrada com a precisão química requisitada para tornar o produto acabado economicamente viável. Isto permite que dielétricos eletrocerâmicos quimicamente complexos sejam seletivamente depositados sobre uma superfície de semicondutor em temperaturas que não danificam o circuito ativo incorporado. Este ainda permite a integração de dielétricos eletrocerâmicos quimicamente complexos com uniformidade química em escala atômica e microestrutura uniforme, incluindo uma microestrutura que tem uniformidade de nanoescala, independentemente da complexidade química do dielétrico eletrocerâmico.
[0135] Um canal de I/O significa uma conexão condutiva entre a porta de saída de um primeiro chip de semicondutor 1 ou pilha de chips 1 e a porta de entrada de um segundo chip de semicondutor 2 e o circuitos interveniente e materiais de guia de ondas necessários para otimizar a integridade de sinais transmitidos entre as duas portas.
[0136] Referência é agora feita às Figuras 3A, 3B, 3C, 3D, 3E e Tabela I para prover um histórico para modalidades únicas da invenção que minimizam a perda de inserção dentro de um canal de I/O, de modo a acionar taxas de dados de conexão em uma frequência de Nyquist mais alta ou Taxa de dados de I/O por Pino. A frequência de Nyquist é metade da taxa de amostragem de um sistema de tempo discreto e é uma medida do limite superior para a taxa de símbolos através de um canal limitado em largura de banda tal como um canal de banda de passagem, banda de frequência de rádio limitada, ou um canal de multiplexação de divisão de frequência. Um Nyquist de 12 GHz traduz para uma taxa de dados de I/O de 24 Gbps por pino. Um Nyquist de 24 GHz traduz para uma taxa de dados de 48 Gbps, etc. Larguras de banda de alto pico requerem meios para formar canais de I/O de alta densidade (proximamente espaçados) que podem ser acionados em altas frequências de Nyquist com mínima perda de inserção surgindo de diafonia, dispersão, reflexão de sinal, e atenuação.
[0137] A perda de inserção dentro de um canal de I/O faz com que a amplitude de um pulso de sinal de entrada 6 diminua conforme um pulso de saída 7 ampliou a largura, aumentou o tempo de subida e reduziu amplitude sobre uma distância percorrida no canal de I/O como apresentado nas Figura 3A, 3B. Estas perdas e efeitos de ampliação de pulso são derivados de múltiplos fatores e estes limitam a distância sobre a qual um pulso digital pode confiavelmente transmitir um símbolo digital. Estas perdas aumentam dramaticamente com o aumento de frequência e são frequentemente estimadas utilizando a equação não física: a qual matematicamente aproxima todos os fatores de perda contribuintes, onde w é a largura do condutor em mils, ƒ é a frequência em GHz, tan é a tangente de perda, e R é a permissividade relativa do dielétrico no qual o rastreador de condutor está incorporado.
[0138] Fatores físicos que contribuem para perdas são ou dominados por propriedades de material ou estes estão relacionados com o projeto. Os fatores dominantes de materiais incluem atenuação de sinal, causada por perdas de condutor ou dielétricas, e problemas de ruído gerados por reflexões de sinal e descontinuidades mal terminadas na estrutura de circuito. As más terminações elétricas são causadas por uma incapacidade de incorporar materiais adequados necessários para neutralizar a reflexão na descontinuidade e a incapacidade de materiais de embalagem responder em fase com sinais eletromagnéticos acionados em frequências mais altas. Este é o caso dos materiais que compreendem componentes passivos 4 e pacote orgânico 5 utilizado em conjuntos de alta velocidade modernos. Os fatores dominantes de projeto referem-se a manipular diafonia e manter integridade de campo de modo. Se os problemas relativos a projeto forem bem gerenciados o único fator limitante que atinge taxas de dados mais altas torna-se as perdas de atenuação de materiais.
[0139] de Rochemont '706 e' 234, aqui incorporados por referência, instruem a técnica relativa a materiais dielétricos que têm microestruturas uniformes na nanoescala que respondem em fase com os estímulos eletromagnético até escalas de tempo de femto-segundo (frequências PetaHertz), e sua utilização em terminar sinais (neutralizar reflexões) em vias em pilhas de chips de alta velocidade.
[0140] de Rochemont '054 e' 768, aqui incorporados por referência, instruem a técnica relativa a portadores de semicondutor sobre os quais pilhas de chips e matriz de semicondutor estão montadas que compreendem um circuito de barramento integrado com portadores, mas não instrui modalidades preferidas para formar o circuito de barramento que ainda compreende canais de I/O de alta densidade de perdas ultrabaixa que aumentam as taxas de dados e larguras de banda de memória-processador picos.
[0141] A dispersão dielétrica é um fator contribuinte para distorção do pulso já que esta faz com que algumas frequências no pacote de ondas que forma o pulso se desloquem em diferentes velocidades de propagação para as outras. A Figura 3C ilustra a variabilidade em força dielétrica relativa (normalizada para valores medidos em GHz) com frequência de sinal de vários meios dielétricos de alto desempenho até 25 GHz. Compostos orgânicos moldáveis providos por Rogers Corporation que têm os desempenhos mais altos são: Alto desempenho FR-4 8, Teta Laminado e prepreg 9 e RO4350B/RO4450F prepreg
10. Todos estes compostos orgânicos têm constantes dielétricas que fazem com que a dispersão seja crescentemente problemática em frequências de Nyquist mais altas, limitando a capacidade de conseguir altas taxas de dados em canais de I/O que compreendem estes materiais dielétricos.
[0142] A sílica amorfa 11, utilizada em fibra ótica, é o meio dielétrico mais transparente utilizado na indústria. A dispersão é inexistente em comprimentos de onda de cm (frequências GHz) e não se torna um problema até comprimentos de onda de mícron, onde esta é ainda tão mínima que os pulsos eletromagnéticos de frequência ótica não precisam ser remodelados até que estes tenham passado comprimentos de 40-60 km do meio. Portanto, um meio para formar canais de I/O com sílica amorfa 11 é desejável para formar uma conexão de baixa perda de inserção.
[0143] A atenuação de sinal é derivada de perdas de condutor e perdas dielétricas. As perdas de condutor aumentam com a frequência devido ao efeito de pele, o qual concentra densidades de corrente em regiões cada vez mais finas próximas da superfície de condutor com frequências crescentes. A Figura 3D apresenta a contribuição relativa de perdas de condutor 12 e perdas dielétricas 13 em um canal de I/O de 863,6 mm (34 polegadas) de comprimento formado em dielétrico FR4 até 5 GHz. A Figura 3D claramente ilustra que a perda dielétrica 13 supera a perda de condutor 12 em frequência crescente. Portanto, é um imperativo formar canais de I/O de alta taxa de dados utilizando meios dielétricos que têm a perda dielétrica mais baixa possível 13. Além de ter características de dispersão mínimas, as tangentes de perda (tan) para sílica amorfa foram reportadas caírem na faixa de 0,0004  tan s 0,00002.
[0144] A Figura 3E ilustra a perda de inserção (representada em dB/in) como uma função de frequência até 20 GHz, como derivado utilizando a Equação 1, a qual modela o efeito de diafonia, dispersão e atenuação em uma linha de transmissão de baixa densidade que tem uma largura de linha de 5 mil (127 µm) para os seguintes meios dielétricos: FR4 (tan = 0,02, R = 4) 14, Nelco 4000-13 EP Si (tan = 0,008, R = 3,2) 15, Rogers 4350B (tan = 0,0037, R = 3,48) 16, Megtrone6 (tan = 0,002, R = 3,4) 17, sílica amorfa (tan = 0,0004, R = 3,8) 18 e sílica amorfa (tan = 0,00002, R = 3,8) 19. Os canais de I/O que operam em frequências de Nyquist mais altas, especialmente frequências que estendem além de 20 GHz, otimamente compreenderão meios que têm perda dielétrica mínima, mesmo em conexões que compreendem interconexões de baixa densidade que têm larguras de linha de 5 mil (127 µm).
[0145] A tabela 1 ilustra como a perda de inserção aumenta as densidades de interconexão crescente (menor largura de linha/passa de I/O mais apertado) em larguras de linha que variam de 5 mil (127 µm) a 0,0025 mil (0,7) quando canais de I/O que compreendem FR4 14, Neco 4000-13 EP Si 15, Rogers 4350B 16, Megtrone 17 e sílica amorfa (- SiO2) tendo tan = 0,0004 18 e tan = 0,00002 19 são conduzidos em frequências de Nyquist de 12 GHz e 24 GHz que correspondem a taxas de dados de 24 Gbps e 48 Gbps, respectivamente. A sílica amorfa 18, 19 claramente provê uma vantagem distinta sobre os compostos orgânicos moldáveis 14, 15, 16, 17 em canais de I/O de baixa densidade (16 I/O/mm/camada), onde existe 55% de aperfeiçoamento máximo (usando -SiO2 tan = 0,00002) sobre os dielétricos de FR4 14 e um aperfeiçoamento máximo de 15% sobre o dielétrico de Magtrone6 17 em um Nyquist de 12 GHz e um aperfeiçoamento máximo de 69% sobre dielétricos FR4 14 e um aperfeiçoamento máximo de 23% sobre o dielétrico de Magtrone6 17 em um Nyquist de 24 GHz. No entanto, a largura de banda de processador-memória de pico requer densidades de I/O significativamente mais altas, especialmente nodos de tecnologia de semicondutor que escalam abaixo de 14 nm. Nas densidades de canal de I/Os mais necessárias (> 1369 I/O-mm-2 por camada) requeridas por inserção de nodos de tecnologia moderna, perdas geradas por diafonia sobrecarregam a integridade de sinal, mesmo quando utilizando materiais que têm perda dielétricas ultrabaixas. Nestes casos, a sílica amorfa 18,19 claramente ainda provê uma vantagem sobre os compostos orgânicos moldáveis 14,15,16, 17 em canais de I/O de alta densidade (2739 I/O-mm-2 por camada), mas é somente um aperfeiçoamento máximo de 0,8% sobre os dielétricos FR4 14 e um aperfeiçoamento máximo de 0,07% sobre o dielétrico Magtrone6 17 em um Nyquist de 12 GHz e um aperfeiçoamento máximo de 1,1% sobre os dielétricos FR4 14 e um aperfeiçoamento máximo de 0,1% sobre dielétrico de Magtrone6 17 em Nyquist de 24 GHz.
[0146] É significativo notar que o aperfeiçoamento máximo obtido de sílica amorfa é sempre maior em termos de percentagem em um Nyquist de 24 GHz do que em um Nyquist de 12 GHz com crescente densidade de interconexão. Apesar de pequeno, a Tabela I mostra que o " Aperfeiçoamento Máximo" obtido da utilização de sílica amorfa (tan = 0,00002) sobre FR4 14 varia de 25% a 38% com crescentes densidades de interconexão, e um ganho de 43% a 55% sobre Magtrone6 17 com crescente densidade de interconexão. Portanto, para conseguir uma de largura de banda de processador-memória de pico não é somente necessário incorporar materiais de ultrabaixa perda dentro da conexão de I/O que opera em altas frequências de Nyquist, é absolutamente necessário desenvolver meios para totalmente neutralizar a diafonia quando operando no regime de altas densidades de interconexão onde a interferência de diafonia torna-se o mecanismo dominante de interferência de sinal e símbolo.
[0147] Referência é gora feita às Figuras 4-12 para ilustrar meios e modalidades para aperfeiçoar larguras de banda de memória- processador de pico formando de canais de I/O de ultrabaixa perda/alta integridade de sinal dentro de uma interface de superfície de múltiplas camadas 200 de um circuito de interposição inativo, um circuito de interposição ativo que compreende um substrato semicondutor, ou um portador de chip de semicondutor 102. Todas as modalidades compreendem um circuito passivo incorporado otimamente colocado no circuito heterogêneo ou pilha de chips de semicondutor de alta velocidade para minimizar reflexão de sinal em descontinuidades de linha de transmissão, terminar sinais entre fontes de sinal e cargas de sinal, servir como circuito ou função de equalização como um sistema de recuperação de dados de relógio. O circuito de interposição de semicondutor e o portador de chip de semicondutor podem além disso compreender um circuito ativo para amplificar sinais atenuados. Todos as modalidades compreendem meios dielétricos de ultrabaixa perda, de preferência dielétrico de sílica amorfa ou algum meio dielétrico funcionalmente equivalente. Todas as modalidades minimizam diafonia entre trilhas paralelas, reduzem o salto de terra e ruído de comutação, e reduzem ruído sobre sistema uniformemente distribuindo energia entre todos os dispositivos.
[0148] Um módulo de computação híbrida 100, ainda compreendendo um canal de I/O de largura de banda de alto pico 202, pode compreender um portador de chip de semicondutor 102, uma ou mais matrizes de semicondutor 104, 106 configuradas heterogeneamente em uma única matriz 104 montada sobre o portador de chip de semicondutor 102 ou como uma pilha de chips de semicondutor 106, de preferência um conjunto de pilha de chips de alta velocidade 106, o qual pode compreender um conjunto de pilha de chips de semicondutor de alta velocidade, como instruído por de Rochemont '234, montado no portador de chip de semicondutor 102. É aqui compreendido que uma pilha de chips de semicondutor 106 é também compreendida significar um conjunto ligado de pastilhas de semicondutor. O módulo de computação híbrida 100 pode também compreender um circuito redundantes, tolerante a falhas ou distribuído que consiste em um único 104' ou um conjunto de pilha de chips 106' montado sobre o portador de chip de semicondutor 102. Um módulo de gerenciamento de energia 108 formado ou montado sobre o portador de chip de semicondutor 102 que ainda compreende um transistor de porta ressonante, como instruído em de Rochemont '489 e '532 aqui incorporados por referência, reduz o salto de terra, ruído de comutação, e ruído de sistema total uniformemente distribuindo energia localmente para todos os dispositivos 104,104', 106,106', 110 e qualquer circuito ativo dentro do portador de chip de semicondutor 102, comutando energia para os dispositivos em velocidades de comutação acima de 500 MHz, de preferência em velocidades de relógio de processador ou mais altas. O módulo de computação híbrida 100 pode compreender uma pluralidade de módulos de gerenciamento de energia 108 e transistores de porta ressonantes como um determinado projeto garante. O módulo de computação híbrida 100 pode além disso compreender um transceptor eletro-ótico 110 que provê uma interface ótica para outros dispositivos, de preferência outros módulos de computação híbrida, em um computador em rede. O módulo de computação híbrida 100 compreende elementos de circuito passivos 112 que consistem em indutores, resistores e capacitores formados sobre ou dentro do portador de chip de semicondutor 102 que filtram o ruído, terminam linhas de sinal para minimizar reflexões e casam impedâncias. O módulo de computação híbrida 100 ainda compreende um circuito de barramento (não mostrados na Figura 4 para clareza, mas abaixo apresentado) que permitem frequências de Nyquist bem dentro de 10s e 100s de GHz em altas densidades de I/O para conduzir larguras de banda de processador-memória de pico bem dentro de TBps e acima.
[0149] Referência é agora feita às Figuras 5A, 5B, 5C, 5D, 5E, 5F, 5G para ilustrar limitações para obter alta integridade de sinal em canais de I/O da técnica anterior para melhor esclarecer as modalidades preferidos da invenção que referem a terminações de sinal dentro de uma rede de interposição formada sobre um substrato dielétrico semicondutor ou inativo ou dentro do circuito de barramento incorporado em um portador de chip de semicondutor 102.
[0150] Uma primeira limitação para a técnica anterior (Figura 2) refere-se ao tamanho físico de componentes passivos e a incapacidade de integrar dielétricos eletrocerâmicos processados em pó na escala de pastilha usando técnicas de fabricação de BEOL.
[0151] Como uma regra geral, componentes discretos montados dentro do circuito precisam ter tamanho físico que seja menor do que 1/20º do comprimento de onda guiado da frequência de operação para cair dentro de aproximações de projeto de "circuito aglomerado". A aproximação de "circuito aglomerado" facilita o projeto já que campos instantâneos dentro do componente discreto não mais precisam ser considerados. Quanto mais os sinais ultrapassam 30 GHz, mais os comprimentos de onda caem abaixo de 1 cm. Isto significa que as dimensões físicas de elementos de circuito passivos precisam ser restringidas a comprimentos/larguras máximos que são menores do que 0,5 mm ou 500 µm para manter aproximações de circuito aglomerado. É um objetivo do pedido permitir um módulo de circuito totalmente integrado 226 que opera acima de 30 GHz, de preferência acima de 300 GHz, e mais de preferência acima de 3 THz, em que os elementos de circuito passivos são integrados no circuito utilizando aproximações de circuito aglomerado.
[0152] Este nível de integração requer elementos de circuito passivos que compreendem um dielétrico eletrocerâmico de alta densidade de energia 224 sejam incorporados no circuito utilizando um método que seja compatível com métodos de construção de BEOL para atravessar o espaço entre as comunicações em chip e o mundo fora de chip enquanto conseguindo altas densidades de interconexão que excedem 200 I/O/mm/camada. As técnicas de construção de BEOL modernas são dispendiosas devido a taxas de deposição na ordem de 1 nm/hr quando aplicada a materiais de alta densidade de energia.
[0153] Esta restrição comercial limitou um meio de produção comercialmente viável para integrar dielétricos de elemento metálico único, tal como dióxido de silício (SiO2), nitreto de silício (Si3N4), onde silício (Si) é o elemento metálico (semimetal semicondutor), ou óxido de titânio (TiO2) e óxido de háfnio (Hf O2), onde titânio (Ti) e háfnio (Hf) são os únicos elementos metálicos do metal. Esta limitação de fabricação restringe os dielétricos para ter uma permissividade aproximadamente igual a 4 (dióxido de silício), 7 (nitreto de silício), 80 (óxido de titânio) e 25 (óxido de háfnio).
[0154] A área, A, requerida para conseguir uma capacitância desejada é diretamente proporcional à espessura do dielétrico, t, e a capacitância desejada, e inversamente proporcional à permissividade do dielétrico 0R, como mostrado na equação 2.
[0155] Portanto, para uma dada espessura entre os eletrodos do capacitor, materiais que tem permissividade mais alta 0R, (densidade de energia) requererão uma menor área A dentro de um componente integrado. Componentes passivos de densidade de energia mais alta mais facilmente caem dentro da aproximação de projeto "circuito aglomerado " em frequência de sinalização mais alta.
[0156] Técnicas de deposição química de líquido (LCD), como instruído por de Rochemont '839 e de Rochemont e Kovacs (o pedido' 814), aqui incorporados por meio de referência formam dielétricos capacitivos que compreendem alta complexidade química com microestruturas que são uniformes na nanoescala utilizando temperaturas de produção que não danificarão os perfis de difusão de elementos ativos incorporados em um substrato de semicondutor. As microestruturas de nanoescala uniformes permitem dielétricos capacitivos que reduzirão a instabilidade de símbolo de ruído randômico porque suas propriedades dielétricas permanecerão estáveis com a temperatura e o tempo. Mais importantemente, estes materiais de alta complexidade química que permitem dielétricos de alta densidade de energia são produzidos em taxas de produção comercialmente viáveis. Isto permite a integração de dielétricos de alta densidade de energia dentro de um circuito que utiliza técnicas de BEOL abaixo descritas.
[0157] Os dielétricos de alta densidade de energia têm alta permissividade dielétrica 0R ou permeabilidade magnética µ0µR que podem ser utilizadas para contrair tamanho de componente, como apresentado na Tabela II abaixo.
Tabela II Shrink Factor – Fator de Contratação
[0158] É, portanto, um aspecto desejável do pedido integrar dielétricos de alta complexidade química (tal como BaTiO2 ou LaHfZrTiO3) para conseguir miniaturização de componentes máxima que manterá os elementos passivos com segurança no regime de projeto de "circuito agregado", de modo a impulsionar a velocidade operacional do circuito microeletrônico de frequências GHz para frequências THz.
[0159] Os "fatores de contração" habilitados pelos dielétricos eletrocerâmicos de alta densidade de energia permitem a integração de elementos de circuito passivos que têm dimensão física máxima de 500 µm, permitindo aproximações de circuito agregado em 30 GHz, de 50 µm permitindo aproximações de circuito agregado em 300 GHz e 5 µm permitindo aproximações de circuito agregado em 3 THz. O pedido de Rochemont '411, aqui incorporado por referência, instrui meios para produzir um circuito girador totalmente integrado o qual utiliza um elemento de circuito capacitivo e um amplificador operacional (Op- Amp), o qual pode ser substituído como um elemento de circuito indutivo em domínios de frequência mais alta quando restrições físicas limitam a integração de bobinas de indutor convencionais. É, portanto uma modalidade preferida do pedido incorporar giradores totalmente integrados como elementos de circuito indutivos, em que o circuito de Op-Amp é integrado dentro de uma camada de semicondutor ativa 214 juntamente com outros elementos de comutação ativos. O elemento capacitivo de girador é integrado dentro de uma ou mais porções não utilizadas de um plano de sinal de dados 210, dentro da interface de superfície de múltiplas camadas 200 de um canal de I/O de largura de banda de alto pico.
[0160] Uma segunda limitação física da técnica anterior que inclui "zumbido" e reflexões de sinal em frequências mais altas, assim inibindo uma largura de banda de pico mais alta, refere-se à necessidade de adicionar reatância (capacitância ou indutância) à terminação de sinal. Em MHz e frequências de sinalização de baixo GHz, simplesmente ajustar o comprimento de trilha é suficiente para ser capaz de terminar um sinal utilizando uma carga resistiva porque por que uma onda estacionária de sinal 150 e seus componentes de frequência harmônica que deslocam ao longo de um condutor com comprimento de trilha 152 mede próxima para ou é um inteiro múltiplo de meio comprimento de onda (guided/2) da onda estacionária de sinal 150. Neste caso, a onda estacionária de sinal 150 naturalmente terá uma amplitude zero ou quase zero na descontinuidade 152, resultando em uma transmissão de potência total 156 através da descontinuidade 154 como mostrado na Figura 5A. A descontinuidade poderia ser uma via, uma curva na linha de transmissão, ou um pino ou conexão para um dispositivo interconectado.
[0161] Escalagem de transistor resultou em altas densidades de I/O que requerem pinos de I/O mais estreitamente espaçados, vias e trilhas de condutor. Estas condições de alta densidade impõem limitações físicas sobre o espaço disponível para ajustar o comprimento de trilha 152 de modo que estes medem próximo a ou é um múltiplo inteiro de meio comprimento de onda (guided/2) da onda estacionária de sinal 150.
Neste caso, a onda estacionária 150 tem amplitude não zero 158 na descontinuidade 154, como apresentado na Figura 5B. O componente de amplitude não zero 158 gera um uma onda refletida 160 que destrutivamente interfere com a onda estacionária de sinal 150 produzindo uma onda transmitida acentuadamente atenuada 162 através da descontinuidade 154.
[0162] Nestes casos, a reatância provida por elementos indutivos ou capacitivos é necessária na descontinuidade 154 para ajustar a fase (ou comprimento elétrico) da onda estacionária de sinal 150 para ter uma periodicidade ajustada em fase que termina (efetivamente tem amplitude zero ou quase zero) na descontinuidade 154 permitindo que uma transmissão de energia total ou quase total atravesse. Como ilustrado na Figura 2, a técnica anterior localiza seus elementos de terminação (componentes passivos 4) sobre a superfície de um pacote orgânica 5 dentro de uma rede que circunda os dispositivos de semicondutor 1, 2 e a estrutura de interconexão 3, onde estes são mais necessários.
[0163] Uma terceira limitação física também refere-se à incapacidade de localizar componentes passivos em localizações ótimas para conseguir um casamento de impedância apropriado. A Figura 5C apresenta algumas configurações de casamento de impedância comuns utilizadas para linhas de transmissão 170 que têm uma impedância característica Zo que conecta uma fonte 171 a uma carga 172 em um bloco de carga 173. É assumido que estas configurações não requerem reatância no bloco 173. Estas terminações incluem, mas não estão limitadas a:
[0164] i. uma terminação paralela simples 174 conecta diretamente o bloco de carga 172 a um resistor de casamento de impedância 175 que casa à impedância característica (Zo) da linha de transmissão 170 para terra;
[0165] ii. uma terminação fly-by paralela simples 176 conecta o bloco de carga 172 através de um stub 177 a um resistor de casamento de impedância 175 que casa a impedância característica (Zo) da linha de transmissão 170 e está também conectado no terra porque as dimensões físicas da carga 172 não permitem uma conexão imediata entre o bloco no resistor de casamento de impedância 175;
[0166] iii. uma terminação paralela ativa 178 que conecta diretamente o bloco de carga 172 a um resistor de casamento de impedância 175 que casa a impedância característica (Zo) da linha de transmissão 170 a uma fonte de tensão, Vbias;
[0167] iv. uma terminação de Thevenin 179 utiliza um divisor de voltagem de Thevenin, em que a resistência de terminação que casa a impedância característica (Zo) da linha de transmissão 170 é dividida entre um primeiro resistor 180 conectado entre o bloco de carga 173 e uma fonte de alimentação 181 e um segundo resistor 182 diretamente conecta o bloco de carga 173 no terra;
[0168] v. uma terminação fly-by paralela RC em série 183 utiliza um resistor 184 e capacitor 185 em rede em série como a impedância de terminação, onde o resistor 184 conectado no bloco 173 através de um stub 177 tem uma resistência que casa a impedância característica da linha de transmissão 170 e o capacitor 185 bloqueia um fluxo constante de corrente para terra sem retardar o sinal além de limites de projeto;
[0169] vi. uma terminação fly-by de par diferencial (3,3 V PCMIL) 186 utiliza duas linhas de transmissão 170 com dois resistores paralelos 187 no transmissor que conecta as linhas de transmissão 170 a uma voltagem de terminação 188 e tem uma resistência o dobro da impedância característica das linhas de transmissão 170 e dois resistores de terminação 175 que casam a impedância característica das linhas de transmissão 170 e conectam os blocos de carga 173 na voltagem de terminação 188 através de stubs 177.
[0170] Os stubs 177 utilizados em terminações de casamento de impedância são uma limitação chave que impede circuitos de operar em frequências maiores que 2,5 - 3,5 GHz em sistemas montados sobre placa de circuito impresso ou 7 GHz em conjuntos de chips em pilha e módulos heterogêneos. Como apresentado na Figura 2, os stubs 177 são gerados na técnica anterior, colocando componentes passivos de terminação em uma rede que circunda os dispositivos semicondutores 1, 2 e a estrutura de interconexão de alta densidade 3 que necessita uma pluralidade de trilhas de condutor (não mostradas) que precisam ter comprimento igual para apropriadamente sincronizar o dispositivo.
[0171] Como ilustrado nas Figura 5D, 5E, 5F, 5G, retardos de tempo (tDELAY(stub)) incorridos conforme sinais atravessam os stubs 177 são uma principal limitação em projeto de circuito de alta frequência. Uma sincronização apropriada necessária para minimizar reflexões de sinal impõe a seguinte restrição: onde o tempo de subida de pulso (Trise time) 189 é o diferencial de tempo conforme a borda de dianteira 190 do pulso 191 sobe de 10% para 90% da altura de pulso máxima (voltagem) 192, e, onde prop é a velocidade de propagação de sinal sobre o stub 177. Isto infere, onde µR é a raiz quadrada da permeabilidade relativa (µR) vezes a permissividade relativa (R) do dielétrico que envelopa o condutor de trilha.
[0172] Frequências de Nyquist mais altas encurtam o tempo de subida de pulso 189, o que, por sua vez através da equação 3a, encurta os retardos de tempo permissíveis mínimos (tDELAY(stub)). As Figuras 5E, 5F, 5G ilustram simulações de SPICE representativas de "diagramas de olho" para o circuito de estado da técnica moderno que tem comprimento de stub 177 medindo 1 cm (Figura 5E), 0,5 cm (Figura SF) e 0,0 cm (Figura 5G). Os diagramas de olho avaliam a integridade de sinal e o ruído de reflexão em uma conexão de I/O. O comprimento de stub mais longo 177 (tstub = 1 cm, 0,5 cm, Figuras 5E & 5F respectivamente) gera mais reflexões e produz circuitos mais ruidosos que comprometem a integridade de sinal, especialmente em frequências de sinal mais altas que encurtam o tempo de subida de pulso 189. É portanto, é desejável ter comprimento de stub curto 177 menor do que 0,5 cm, de preferência comprimento de stub zero 177 e a utilização de dielétricos de baixa densidade para minimizar o ruído de reflexão para impulsionar frequências de Nyquist e taxas de dados de canal bem acima das limitações corrente da técnica anterior, a qual tem comprimento de stub mínimo 177 na faixa de 0,5 cm a 1 cm, se não mais alta.
[0173] Referência é agora é feita às Figuras 6A, 6B, 6C, para ilustrar a arquitetura estrutural e seu método de construção. O pedido incorpora a técnica instruída por de Rochemont '234 que provê meios para terminar descontinuidades de circuito em vias dentro de uma pilha de chips de semicondutor de alta velocidade. O presente pedido expande sobre estes métodos para formar conexões de I/O de alta densidade de interconexão que operam em larguras de banda de pico aperfeiçoadas que aperfeiçoam larguras de banda de memória de pico quando dados são transmitidos entre portas de entrada/saída de um primeiro semicondutor 1 ou pilha de semicondutores 1 e as portas de saída/entrada de um segundo semicondutor 2. O canal de I/O de largura de banda de alto pico 202 pode ser formado dentro do circuito de barramento de um portador de semicondutor 102, sobre a superfície de uma matriz de semicondutor 104 ou dentro de circuitos de interposição dielétricos semicondutores ativos ou não ativos 232 incorporados dentro em um conjunto de pilha de chips 106. O presente pedido ainda instrui um meio para integrar equalização, amplificação e sistemas de recuperação de relógio e dados dentro do canal de I/O de largura de banda de alto pico 202.
[0174] A Figura 6A apresenta uma interface de superfície de múltiplas camadas 200 na qual um circuito que forma o canal de I/O de largura de banda de alto pico 202 está incorporado. O canal de I/O de largura de banda de alto pico 202 compreende vias 300, 402 que formam uma interface elétrica entre as portas de entrada e saída na matriz de semicondutor 104,106, 228, o portador de semicondutor 102, um circuito de interposição 232 ou uma pilha de chips de semicondutor de alta velocidade. Um meio eletricamente condutivo 222 forma a conexão de canal 530, um dielétrico de baixa permissividade, ultrabaixa perda 218, de preferência um dielétrico de sílica amorfa, e uma rede de filtragem passiva 404 está integralmente incorporada dentro do canal de I/O de largura de banda de alto pico 202. A rede de filtragem passiva 404 pode ser incorporada no plano da conexão de canal 530 ou pode alternativamente ser incorporada dentro de uma via integrada 400, 450.
[0175] A interface de superfície de múltiplas camadas 200 está formada sobre um substrato 204. As técnicas de BEOL são recomendadas para formar as características de superfície que por sua vez, compreenderão elementos de filtragem de rede (resistores, capacitores, indutores) que funcionam como circuito de equalização e recuperação de dados de relógio. O substrato 204 é de preferência um substrato semicondutor, mais de preferência um substrato semicondutor de silício, mas pode também compreender qualquer semicondutor ou compreender qualquer material dielétrico ou qualquer material se um dielétrico isolante for formado como a camada primária na interface de superfície de múltiplas camadas 200. A interface de superfície de múltiplas camadas 200 é formada usando técnicas de BEOL que podem compreender qualquer nodo de tecnologia de semicondutor, mas de preferência utiliza nodos na faixa de 22 nm-90 nm.
[0176] A interface de superfície de múltiplas camadas 200 compreende, no mínimo, um plano de energia 206, um ou mais planos de terra 208 e um ou mais planos de sinal de dados 210, que são isolados uns dos outros por um dielétrico de baixa permissividade, ultrabaixa perda, de preferência um dielétrico de sílica amorfa. A interface de superfície de múltiplas camadas 200 ainda compreende um plano de controle de sinal 212 quando formado sobre uma superfície de semicondutor ativa 214 na qual elementos de comutação ativos estão integrados. A superfície de semicondutor ativa 214 está incluída em portadores de chip de semicondutor 102 ou em circuitos de interposição de semicondutor ativos 232 que amplificam sinais ou gerenciam funções de comutação ativas dentro de um conjunto de pilha de chips 106. A arquitetura estrutural 216 da interface de superfície de múltiplas camadas 200 pode compreender qualquer número ou combinação de planos de energia 206, planos de terra 208, planos de sinal de dados 210 e planos de controle de sinal 212. O plano de controle de sinal 212 não é necessário quando a interface de superfície de múltiplas camadas 200 é construída sobre um substrato 204 que compreende um dielétrico inativo e funciona simplesmente como uma estrutura de interconexão passiva 3.
[0177] Como ilustrado na Figura 6B, a interface de superfície de múltiplas camadas 200 é construída formando um dielétrico de baixa permissividade, ultrabaixa perda 218, de preferência um dielétrico de sílica amorfa, sobre um substrato 204 (Etapa 1) que pode compreender um circuito ativo incorporado sob sua superfície quando formando um portador de semicondutor 102 ou um circuito de interposição de semicondutor ativo 232. A criação de um plano de sinal de controle 212 pode ser omitida quando fabricando conexões de I/O sobre substratos inativos. Métodos de LCD são preferidos quando formando estas estruturas, especialmente quando formando filmes finos que têm a alta complexidade química requerida por dielétricos eletrocerâmicos de alta densidade de energia necessários para contrair o tamanho físico de componentes de filtragem. Os métodos de LCD são unicamente capazes de formar elementos capacitivos que polarizam e despolarizam com tempos de resposta de femto-segundo. Os métodos de LCD podem ser aplicados diretamente ou indiretamente para formar as camadas e etapas de polimento mecânico químicas podem ser incluídas para alisar as superfícies até o nivelamento ideal.
[0178] As etapas de BEOL convencionais são utilizadas para gravar uma abertura 220 no dielétrico de ultrabaixa perda 218 em localizações onde é necessário acessar qualquer circuito ativo que possa estar incorporado no substrato 204 (Etapa 2). Um meio condutivo 222 é aplicado para formar o plano de sinal de controle 212 e sua conexão elétrica com a camada ativa sobre a superfície de semicondutor 214 (Etapa 3).
[0179] Um dielétrico de ultrabaixa perda 218 é aplicado sobre o meio condutivo 222 para eletricamente isolar o plano de sinal de controle 212 (Etapa 4). Aberturas 220 são gravadas em localizações no dielétrico de ultrabaixa perda 218 em localizações onde é necessário acessar o plano de controle de sinal 212 ou camada ativa 214 (Etapa 5). As aberturas 220 são preenchidas quando aplicando um meio condutivo 222 para formar um plano de terra 208 (Etapa 6). Um dielétrico de ultrabaixa perda 218 é aplicado sobre o meio condutivo 222 para isolar eletricamente o plano de terra 212 de camadas de meio condutivo superiores (Etapa 7). Aberturas 220 são gravadas em localizações no dielétrico de ultrabaixa perda 218 em localizações onde é necessário acessar o plano de terra 212 ou níveis inferiores no circuito (Etapa 8). As aberturas 220 são preenchidas, fazendo conexão com as camadas inferiores, quando aplicando um meio condutivo 222 para formar um plano de sinal de dados 210 (Etapa 9).
[0180] Aberturas 220 são gravadas em localizações no meio condutivo 222 formando o plano de sinal de dados 210 em localizações onde é necessário aplicar dielétrico eletrocerâmico de alta densidade de energia 224 para incorporar componentes passivos planos dentro do plano de sinal de dados 210 (Etapa 10). Estas técnicas não estão limitadas a incorporar planos passivos dentro do plano de sinal de dados
210. Como será abaixo mostrado, projetos únicos requerem que componentes passivos planos sejam incorporados nos planos de energia 206, planos de terra 208 e planos de controle de sinal 212, onde os mesmos métodos ilustrados na Etapa 10 são aplicados a estas camadas.
[0181] O dielétrico eletrocerâmico de alta densidade de energia 224 é aplicado para preencher as aberturas 220 e formar componentes passivos planos (Etapa 11). Um dielétrico de ultrabaixa perda 218 é aplicado sobre o meio condutivo 222 para isolar eletricamente o plano de sinal de dados 210 com o dielétrico eletrocerâmico incorporado 224 (Etapa 12).
[0182] Aberturas 220 são gravadas em localizações no dielétrico de ultrabaixa perda 218 em localizações onde é necessário conectar eletricamente o plano de sinal de dados 210 ou níveis superiores no circuito ou no plano de terra imediatamente acima deste (Etapa 13). As aberturas 220 são preenchidas, fazendo conexão com camadas inferiores, quando aplicando o meio condutivo 222 para formar um plano de terra 208 (Etapa 14).
[0183] As etapas 1 até 14 são repetidas para sucessivamente incluir planos de sinal de dados adicionais 210, planos de terra 208 e planos de energia 206 e construir a arquitetura estrutural 216 de uma interface de superfície de múltiplas camadas 200.
[0184] Com relação ao dielétrico eletrocerâmico de alta densidade de energia incorporado 224, um objetivo específico da presente invenção minimiza distorção de sinal, perda de energia e o tamanho físico de capacitores, indutores, ou resistores formados utilizando dielétrico eletrocerâmico de alta densidade de energia 224 incorporado em um plano de energia 206, plano de terra 208, plano de sinal de dados 210 ou plano de sinal de controle 212 formando um canal de I/O de largura de banda de alto pico 202. Uma modalidade preferida de qualquer dielétrico eletrocerâmico de alta densidade de energia 224 utilizado como dielétrico capacitivo afirma o dielétrico eletrocerâmico de perovskita no qual as taxas de polarização elétrica respondem em escalas de tempo de femto-segundo e têm propriedades dielétricas que permanecem estáveis com a temperatura. Isto é conseguido com uma microestrutura que tem uma microestrutura em nanoescala uniforme, em que todos os grãos têm grão idêntico e química de limite de grão (composição molar que varia + 1,5 mol%) e tamanho de grão uniforme menor do que 50 nm.
[0185] Tamanhos de componentes de capacitor menores são conseguidos utilizando dielétrico eletrocerâmico de alta densidade de energia 224 que tem densidades de elétrons mais alta. Portanto, é uma modalidade preferida da presente invenção incorporar o dielétrico eletrocerâmico de alta densidade de energia 224 em um capacitor plano em que o amu médio dentro da rede cristalina eletrocerâmica é maior do que 25 amu, de preferência maior que 50 amu para engendrar uma permissividade relativa que é maior do que 70, mas de preferência na faixa de 200  R  800. A estequiometria básica do dielétrico eletrocerâmico de alta densidade de energia é dado pela fórmula equação: M(I)(1-x-y-z)M(II)(x)M(III)(y)M(IV)(z)Zr(1-a-b)Hf(b)Ti(a)O3 onde M(I), M(II), M(III), M(IV) são componentes de óxido metálico adicionais que formam um cristal de perovskita termodinamicamente estável e x, y, e z, são percentagens molares fracionárias que formam razões de modo que soma de todos os componentes elementares de M(I), M(II), M(III), M(IV) satisfaz a restrição: (1 - x - y - z) + (x + y + z) = 1 (4b) e, (1 - a - b) + (a + b) = 1 (4c)
[0186] O amu médio mais alto é conseguido incorporando elementos de amu mais altos na fórmula química da perovskita. É portanto uma modalidade específica do pedido reivindicar um dielétrico eletrocerâmico de alta densidade de energia 224 com os elementos capacitivos incorporados que compreendem três ou mais componentes de óxido metálico que ainda compreendem uma admistura de três (3) ou mais dos elementos listados na Tabela III.
[0187] Como instruído em de Rochemont '234, aqui incorporado por referência, é desejável que um dielétrico eletrocerâmico de alta densidade de energia capacitivo que tenha correntes de dissipação extremamente baixas. Portanto, um aspecto específico da invenção dopa o dielétrico eletrocerâmico de alta densidade de energia capacitivo 224 com pequenas quantidades ( 0,05 mol%) de dióxido de silício (SiO2) que migrará com as espécies de óxido metálico condutivo do núcleo de grão e para dentro dos limites de grão para formar fases de óxido metálico eletricamente isolantes que resistem a correntes de dissipação e neutralizam a formação de percursos condutivos internos.
TABELA III Elementos Metais de Transição Sc Ti V Cr Mn Z Zr Nb Mo Hf Ta W Símbolo
N 21 22 41 42 25 30 40 41 42 72 73 74 Unidade de Massa Atômica (amu) Elementos Metais Lantanídeos La Ce Pr Nd Sm Eu Gd Tb Dy Ho Yb Símbolo 57 58 59 60 62 63 64 64 66 67 70 Unidade de Massa Atômica (amu) Elementos Metais Pós-transição In Sn Pb Bi Símbolo 49 50 82 83 Unidade de Massa Atômica (amu)
[0188] Granadas são os dielétricos eletrocerâmicos de alta densidade 224 preferidos incorporados dentro de aberturas 220 no meio condutivo 222 utilizado para incorporar componentes passivos indutivos em um plano de energia 206, plano de terra 208, plano de sinal de dados 210 ou plano de sinal de controle 212 que formam um canal de I/O de largura de banda alta 202. As granadas proveem alta permeabilidade magnética (µr  10) e ultrabaixa perda (tan  10-3) em frequências GHz, tornando-as excelentes materiais de núcleo magnético. As granadas adotam estruturas de cristal de dodecaedro rômbico ou trapezoedro, ou uma combinação dos dois, e têm a seguinte fórmula química: A3B2(SiO4)3 (2)
[0189] Onde óxidos metálicos do Grupo A têm concentração molar igual ao óxido de silício e os óxidos metálicos do grupo 8 têm concentração molar que é 2/3 da concentração molar de óxido de silício. Os óxidos metálicos do Grupo A preferidos para utilização em dielétricos eletrocerâmicos de granada de alta permeabilidade incluem: óxido de cálcio (CaO), óxido de magnésio (MgO), óxido de ferro (FeO), e óxido de manganês (MnO). Os óxidos metálicos do grupo B preferidos para utilização em dielétricos eletrocerâmicos de granada de alta permeabilidade incluem: óxido de alumínio (Al2O3), óxido de ferro (Fe2O3), óxido de cromo (Cr2O3), óxido de vanádio (V2O3), óxido de zircônio (ZrO2), óxido de titânio (TiO2), óxido de silício (SiO2), óxido de ítrio (Y2O3), óxido de cobalto (Co3O4), óxido de gadolínio (Gd2O3) óxido de neodímio (Nd2O3) e óxido de hólmio (Ho2O3). As composições ótimas para dielétricos eletrocerâmicos de granada de alta permeabilidade compreendem admisturas óxidos metálicos de Grupo A e/ou Grupo B. É uma modalidade preferida da presente invenção que os núcleos magnéticos de granada de alta permeabilidade 142 integrados em uma pilha de chips de semicondutor de alta velocidade 200 têm controlado a microestrutura com tamanho de grão uniforme variando de 10 nm a 25 µm, de preferência de 250 nm a 5 µm.
[0190] Como apresentado na Figura 6C, o módulo de circuito 226 reivindicado pelo pedido compreende canais de I/O de largura de banda de alto pico 202 integrados como uma interface de superfície de múltiplas camadas 200 são formados de um substrato de semicondutor que funciona como um portador de semicondutor 102 sobre o qual a matriz de semicondutor 228 é montada. A matriz de semicondutor 228 pode ser montada como uma matriz única ou como uma pluralidade de chips incorporada com uma pilha de chips 230. A matriz de semicondutor 228, de preferência a matriz de semicondutor 228 que é "afinada" antes de montar ou conjunto, pode prover qualquer função (memória, processador, controlador, etc.) necessária para operar os objetivos de projeto do módulo 226. Os circuitos de interposição 232, que compreendem uma interface de superfície de múltiplas camadas 200 que ainda compreende canais de I/O de largura de banda de alto pico 202, são formados sobre a superfície dos substratos 234. Os substratos 234 podem compreender um semicondutor ou meio dielétrico inativo ou pode funcionar como um portador de semicondutor 102 incorporado em um conjunto de pilha de chips vertical 230.
[0191] A matriz de semicondutor 228 montada sobre módulo de circuito 226 ou incorporada em uma pilha de chips 230 pode ser utilizada para gerenciar qualquer uma ou todas as funções de circuito seguintes: memória, controlador de memória, controlador de dispositivo, processador central, processador de pilha, processador gráfico, processador quântico, redes de porta programáveis no campo, conectividade de rádio, imagem de campo ótico, imagem de campo de radiação, imagem eletro-ótica e funções de aplicação específica (ASIC). Uma aplicação preferida de módulo de circuito compreende a matriz de semicondutor 104, 106, 228 que funciona como um dispositivo de imagem acoplado de carga que forma imagens de campos eletromagnéticos em velocidades de relógio além de 3 GHz, de preferência além de 100 GHz, mais de preferência acima de 1 THz.
[0192] A matriz de semicondutor 104, 106, 228 que provê funcionalidade de memória pode compreender qualquer tipo de memória que inclui: memória somente de leitura, memória de acesso randômico convencional (RAM), memória de acesso randômico dinâmica (DRAM), memória de acesso randômico dinâmica estática (SDRAM), memória não volátil tal como memória de acesso randômico ferroelétrica (FRAM), ou memória de acesso randômico resistiva (RRAM ou Ponto X), ou memória ótica.
[0193] Os canais de I/O de largura de banda de alto pico incorporados em um substrato dielétrico ou portador de semicondutor 102 podem ser utilizados para interfacear eletricamente um módulo de circuito 226 para outros módulos de circuito 226.
[0194] As funções de memória dentro do módulo de circuito 226 que compreende um portador de semicondutor 102 com canais de I/O de largura de banda de alto pico 202 e matriz de semicondutor 228 que proveem memória podem processar dados dentro daquela matriz de semicondutor 228 utilizando métodos e arquiteturas de informações consistentes com um processador de Máquina de Pilha de 1ª Geração.
[0195] Memória, funções de controlador de memória dentro do módulo de circuito 226 que compreende um portador de semicondutor 102 com canais de I/O de largura de banda de alto pico 202 e matriz de semicondutor 228 que provê uma funcionalidade de memória e processador de pilha pode processar dados dentro desta matriz de semicondutor 228 utilizando métodos e arquiteturas de informação consistentes com um processador de Máquina de Pilha de 2ª Geração.
[0196] A presente invenção também reivindica funções de memória, controlador de memória e processador de pilha dentro do módulo de circuito 226 que compreende um portador de semicondutor 102 com canais de I/O de largura de banda de alto pico 202 e matriz de semicondutor 228 que provê funcionalidade de memória, controlador de memória, processador central, processador gráfico e processador de pilha e processa dados dentro desta matriz de semicondutor 228 utilizando métodos e arquiteturas de informação consistentes com um processador de Máquina de Pilha de 3ª Geração que tem um mínima dependência em memória cache, em que o processamento de dados é dinamicamente atribuído à memória utilizando métodos consistentes com uma Máquina de Pilha de 1ª Geração ou processados em uma matriz de processador de Máquina de Pilha utilizando métodos consistentes com uma Máquina de Pilha de 2ª Geração e arquiteturas de computação de conjunto de instruções mínimo (MISC), ou gerenciado por um circuito de controlador que otimamente atribui funções de processador mais eficientemente resolvidas por algoritmos de loop recursivos ou profundamente instalados no processador Máquina de Pilha MISC, e otimamente atribui funções mais eficientemente resolvidas por algoritmos iterativos para uma unidade de processamento central ou processamento gráfico utilizando arquiteturas de computação de conjunto de instruções reduzido (RISC).
[0197] Referência é agora feita às Figuras 7A, 7B até 9A, 9B, 9C, 9D, 9E, 9F para ilustrar modalidades relativas a meios pelos quais o dielétrico eletrocerâmico 224 incorporado como circuito passivo no meio condutivo 222 que forma planos de energia 206, planos de terra 208, planos de dados de sinal 210 ou planos de controle de sinal 212 estão configurados dentro de conexões de I/O de largura de banda de alto pico 202.
[0198] Um objeto primário para formar canais de I/O de largura de banda de alto pico 202 é formar terminações que têm um comprimento de stub mínimo ou zero 177. É portanto uma modalidade específica do presente pedido incorporar o dielétrico eletrocerâmico 224 ou outros materiais em meios condutivos como componentes passivos planos que estão em comunicação elétrica direta com uma via 300. Como ilustrado nas Figuras 7A, 78, uma rede de filtragem passiva plana 302, utiliza vias 300 como nodos de rede dentro de um plano que compreende uma camada de meio condutivo 222. A rede de filtragem passiva 302 é formada dentro de um plano que compreende uma camada de meio condutivo 222 gravando aberturas de corrosão 220 que formam um meandro de eletrodo de linha 304 que torna-se o enrolamento de um indutor plano 306 formado entre duas vias 300 (nodos de rede) em que o dielétrico eletrocerâmico de alta permeabilidade 224 forma o núcleo magnético do componente indutivo plano 306; as aberturas de gravação para formar dois eletrodos interdigitados 308A, 308B que tornam-se a entrada/saída, após o dielétrico eletrocerâmico de alta permissividade 224 ser inserido nas aberturas 220, dos componentes capacitivos plano 310A, 310B; e, aberturas de gravação 220 que formam um espaçamento dentro de uma camada de meio condutivo 222 em que o material resistivo 312 é inserido para formar resistores planos 314A,
314B, 314C, 314D, 314E. O material resistivo 312 pode compreender um dielétrico eletrocerâmico de alta resistividade 224 ou pode alternativamente, compreender um metal de alta resistividade, liga ou superliga.
[0199] A rede de filtragem passiva plana 302 é completada conectando a rede de filtragem passiva plana 302 pode ser compreendida ou está eletricamente conectada a um entrada de sinal (dados, energia ou controle) no nodo de via 300A. Este está conectado ao dispositivo 316 no nodo de via 300B, e conectado no terra 318 localizado sobre um plano de terra 208 no nodo de via 300C. Como será abaixo ilustrado, vias 300 podem também ser utilizadas para conectar uma rede de filtragem passiva a outros componentes passivos planos 306, 310, 314 que formam ramificações e ou formam outras redes de filtragem passiva 302 localizadas em outros planos 206, 208, 210, 212,
214.
[0200] Apesar dos componentes passivos planos 306, 310, 314 e redes de filtragem passivas minimizarem o comprimento de stub 177 entre os nodos de via 300 conectados nos dispositivos 316, e entradas de energia 206, entradas de sinal 210, 212 e terra 208, o comprimento de stub 177 não é reduzido para zero, o que é requerido para mover a indústria de microeletrônica do domínio da frequência GHz para o regime THz. Portanto, um meio que reduza o comprimento do stub 177 para zero é desejável.
[0201] Referência é agora é feita às Figuras 8A, 8B, 8C, 8D, 8E para ilustrar vias integradas 400, 450 como uma modalidade preferida da invenção para integrar um circuito passivo que tem comprimento de stub zero 177 dentro de uma camada de meio condutivo 222 incorporada em uma interface de superfície de múltiplas camadas 200 que forma canais de I/O de largura de banda de alto pico 202 para um portador de semicondutor 102, um conjunto de pilha de chips 106, matriz de semicondutor 228, circuito de interposição 232, módulo de circuito 226 ou módulo de computação híbrida 100.
[0202] A via integrada 400, 450 compreende um bloco de contato de via 402 em comunicação elétrica com uma rede de filtragem passiva 404 que pode ainda compreender um elemento indutivo 408, um elemento capacitivo 410, e um elemento resistivo 412 formados no plano da conexão de canal 530. Apesar de ilustradas como circuitos de terminação nas Figuras 8A, 8B, 8C, 8D, 8E, redes de filtragem passivas 404 podem também ser incorporadas dentro nas vias integradas 400, 450 e podem, sem limitação, prover qualquer função elétrica útil em um circuito de alta frequência, tal como terminação, equalização, ressonância de frequência, e recuperação de relógio ou dados
[0203] O elemento indutivo 408, um elemento capacitivo 410 e um elemento resistivo 412 estão configurados como elementos arqueados em série, em paralelo, ou em série e em paralelo ao redor da circunferência do bloco de contato de via 402. A rede de filtragem passiva plana 404 na Figura 8B está ilustrada como uma via integrada 400 na Figura 8C. O bloco de contato de via 402 provê uma entrada de sinal no ponto A para o elemento indutivo 408, em que o elemento indutivo 408 compreende eletrodos de meandro 414 formados dentro de uma camada de meio condutivo 222 e traça um percurso arqueado externo à circunferência do bloco de contato de via 402 através de um núcleo magnético 416 que compreende o dielétrico eletrocerâmico de alta permeabilidade 224, de preferência dielétrico eletrocerâmico de granada, para concluir no ponto B.
[0204] O bloco de contato de via 402 faz uma conexão elétrica paralela no ponto C a um eletrodo de entrada 418 do elemento capacitivo 410 formado dentro do meio condutivo 222. Dígitos condutivos 420A que estendem do eletrodo de entrada 418 traçam percursos arqueados através de espaços 422 preenchidos com dielétrico eletrocerâmico de alta permissividade 224 que acopla os dígitos condutivos 420A a dígitos condutivos 420B que estendem ao longo de um percurso arqueado ao redor do bloco de contato de via 402 do eletrodo de saída 424 que faz conexão paralela na saída do elemento indutivo 408 no ponto D através de uma primeira tira arqueada 426 de meio condutivo 222. A primeira tira arqueada 426 de meio condutivo forma o eletrodo de entrada para o elemento resistivo 412 no ponto E, o que tem sua saída no ponto F para uma segunda tira arqueada 428 de meio condutivo 222 que está em comunicação elétrica com um plano de terra 208.
[0205] Uma filtragem passiva plana mais sofisticada 406 formada como uma via integrada 450 na qual o bloco de contato de via 402 funciona como um nodo a 452 para duas ramificações 454, 456 da rede de filtragem passiva plana 406 é ilustrada como uma via integrada 450 nas Figuras 8D & 8E.
[0206] A primeira ramificação 454 conecta eletricamente a entrada do bloco de contato de via 402 a um primeiro indutor arqueado 408A no ponto A. O primeiro indutor arqueado 408A conecta eletricamente com a carga de dispositivo 218 no ponto B.
[0207] A segunda ramificação 456 forma uma conexão eletricamente paralela do bloco de contato via 402 nos pontos C', C". O ponto C' conecta eletricamente o bloco de contato de via 402 no elemento resistivo 412A configurado em série no ponto D com o elemento indutivo 408B que termina no ponto E. O ponto C" conecta eletricamente o bloco de contato de via 402 no elemento resistivo 412B configurado em paralelo com o elemento resistivo 412A e elementos indutivos 408B os quais se unem no ponto E. Ponto F forma a entrada para um elemento capacitivo 410 que está em comunicação elétrica com uma tira arqueada 458 que está em comunicação elétrica com o terra 208.
[0208] O bloco de contato de via 402 conecta eletricamente as vias integradas 400, 450 a outros planos elétricos (206, 208, 210, 212) dentro do canal de I/O de largura de banda de alto pico 202, onde pode conectar eletricamente a outras redes de filtragem passiva planas 520, 522 ou ramificações adicionais redes de filtragem passivas planas configuradas para prover terminação, equalização, amplificação, direcionalidade de sinal, ou funcionalidade de recuperação de relógio e dados dentro da do canal de I/O de largura de banda de alto pico 202.
[0209] As Figuras 9A, 9B, 9C proveem fundamentos para modalidades preferidas da invenção que instruem meios para aplicar um circuito passivos para melhorar a integridade de sinal dentro dos canais de I/O de largura de banda de alto pico 202 incorporados em um portador de semicondutor 102, um conjunto de pilha de chips 106, uma matriz de semicondutor 228, um circuito de interposição 232, um módulo de circuito 226, ou um módulo de computação híbrida 100.
[0210] A integridade de sinal de comunicações digitais criticamente depende em preservar o tempo de subida de pulso 189 através do canal de I/O. Um pulso digital 500 gerado por um transmissor 502 deve sair do canal de I/O 504 com o tempo de aumento de pulso desejado 506. A distorção de canal 508 caracterizada pela função de transferência H(jt) atenua os componentes de frequência mais altos do pulso digital 500, fazendo-o ter um tempo de subida de pulso ilegível 510 quando este chega no receptor 512.
[0211] Redes de filtragem passiva incorporadas 404, 406 para funcionar como um equalizador passivo incorporado 514 em canais de I/O de largura de banda de alto pico 202 formados em um portador de chip de semicondutor 102, matriz de semicondutor 228 ou circuito de interposição de semicondutor ativo 232 é uma modalidade preferida da invenção. A integração de equalizadores ativos que eletricamente conectam o circuito equalizador passivo incorporado no canal de I/O de largura de banda de alto pico 202 com a superfície de semicondutor ativa 214 de uma matriz de semicondutor 228, circuito de interposição semicondutor ativo 232 ou um portador de chip de semicondutor 102 é uma modalidade preferida adicional da invenção.
[0212] Um equalizador passivo incorporado 514 compreende redes de filtragem passiva 404, 406 que geram uma função de transferência inversa para a distorção de canal 508. Um pulso digital 500 que entra no equalizador passivo incorporado 514 sairá do equalizador passivo incorporado 514 como um pulso compensado em frequência 516. Um pulso compensado em frequência 516 lançado no canal de I/O 504 então sairá do canal de I/O 504 com sua energia atenuada 518 por perda de condutor 12 e perda dielétrica 13 de materiais no canal de I/O 504, mas ainda terá um tempo de subida de pulso desejável 506.
[0213] Quando o equalizador passivo incorporado 514 está localizado com antecedência do canal de I/O 504 este está configurado no modo de Pré-Ênfase. O equalizador passivo incorporado 514 pode também ser configurado no modo de Pós-Ênfase quando este está localizado entre o canal de I/O 504 e o receptor 512.
[0214] Duas topologias de filtragem dominantes são frequentemente utilizadas em circuito de placa de circuito impresso. A topologia MAXIM 520 compreende um circuito RC paralelo com um elemento resistivo em conexão paralela com o terra. A topologia AGILENT 522 compreende um capacitor em conexão paralela com dois resistores, em que uma conexão paralela para terra por meio de uma rede em série RL é inserida entre os dois resistores.
[0215] As Figuras 9D, 9E 9F ilustram modalidades preferidas relativas à configuração do circuito de equalizador passivo 514 localizado dentro de um canal de I/O de largura de banda de alto pico
202. Camadas dielétricas 218 são removidas e um meio condutivo 222 para planos de energia 206 e planos de terra 208 são mostrados em corte nas Figuras 9D, 9E, 9F para prover clareza ilustrativa. A primeira modalidade configura o equalizador passivo incorporado 514 como um circuito de equalização grandemente plano incorporado com ou fazendo contato elétrico com uma camada de metalização 222 de um plano de energia 206, plano de sinal de dados 210, plano de sinal de controle 212, a superfície de semicondutor ativa 214, ou um plano de terra 208 de um canal de I/O de largura de banda de alto pico 202. A Figura 9D ilustra um circuito equalizador passivo incorporado 514 na forma de topologia MAXIM 520 e uma topologia AGILENT 522.
[0216] O circuito de equalização passivo incorporado 514 de preferência tem um comprimento de stub 177 e dimensão física total 524 menor do que 100 µm, de preferência menor do que 10 µm para estar seguramente dentro dos limites do "circuito agregado". Como apresentado na Figura 9D, a topologia MAXIM 520 compreende um primeiro elemento resistivo plano 526 em conexão paralela com um capacitor plano 528 nos pontos A e B ao longo de uma conexão de canal
530. No ponto B, uma conexão elétrica ramificante é feita para um segundo elemento resistivo plano 532 que está em comunicação elétrica com um plano de terra 208 através de uma via (não mostrada) no ponto C. A topologia AGILENT 522 compreende uma conexão paralela entre o segundo elemento capacitivo plano 534 e o segundo primeiro elemento resistivo plano 536 no ponto A'. O segundo primeiro elemento resistivo plano 536 está em contato elétrico no ponto de ramificação B' com um segundo segundo elemento resistivo plano 538 em comunicação elétrica através de um elemento indutivo plano 540 a um plano de terra através de uma via (não mostrada) no ponto C'. O primeiro segundo resistor plano 536 faz uma conexão em série através do ponto B' com um terceiro resistor plano 542, o que faz uma conexão paralela com o segundo capacitor plano 534 no ponto D'.
[0217] O equalizador passivo incorporado 514 dentro do canal de
I/O de largura de banda de alto pico 202 não precisa assumir uma topologia MAXIM 520, nem uma topologia AGILENT 522, utilizadas em placas de circuito impresso. Ao invés, o equalizador passivo incorporado 514 assume uma topologia de filtragem que é o inverso ótimo da conexão de canal de I/O da interface de superfície de múltiplas camadas 200 formada sobre um portador de semicondutor 102, circuito de interposição 232, ou matriz de semicondutor 228.
[0218] A Figura 9E ilustra uma modalidade preferida da presente invenção que elimina o comprimento de stub 177 distribuindo o equalizador passivo incorporado 514 e/ou circuito de terminação 174, 176, 178, 179, 183, 186 verticalmente através de múltiplos planos dentro da interface de superfície de múltiplas camadas através dos quais uma via 300 atravessa. Um equalizador passivo verticalmente integrado incorporado em uma via 550 efetivamente tem comprimento de stub zero 177 porque todo o circuito passivo está localizado diretamente sob o pino de um dispositivo 218 e todos os elementos do equalizador passivo verticalmente integrado incorporado em uma via 550 têm uma dimensão física que cais dentro do limite de "circuito agregado". Um equalizador passivo verticalmente integrado incorporado em uma via 550 que tem topologia MAXIM 520 pode compreender um eixo de microvia 552 que serve como a entrada do filtro de rede no ponto A. O sinal de entrada encontra uma ramificação de circuito no ponto B, onde parte do sinal é direcionada através de um bloco de via 554 para um condutor cilíndrico 556 formado ao redor do eixo de microvia 552 para o ponto C, o qual é a entrada para um elemento capacitivo plano 558 configurado ao redor do eixo de microvia 552. O elemento capacitivo plano 558 tem sua saída no ponto D.
[0219] Uma segunda ramificação do equalizador passivo verticalmente integrado incorporado em uma via 550 que tem topologia MAXIM 520 carrega outra porção do sinal do ponto B para o ponto E através do eixo de microvia 552, o qual é a entrada para um primeiro elemento resistivo plano 560 formado dentro do eixo de microvia 552 que emite o sinal no ponto F.
[0220] As saídas de sinal dos pontos D e F se unem no ponto G, o qual é um bloco de via 562 para o qual uma porção compreende um segundo elemento resistivo plano 564 que tem sua entrada no ponto H que, por sua vez, faz contato elétrico com o meio condutivo 222 que forma um plano de terra 208 (ilustrado em corte para clareza) no ponto I. O equalizador passivo verticalmente integrado incorporado em uma via 550 que tem topologia MAXIM 520 tem sua saída no ponto J, o qual está em comunicação elétrica com um bloco de via 566 em contato elétrico com a conexão do canal de I/O 568 do canal de I/O de largura de banda de alto pico do canal de I/O 202.
[0221] Similarmente, o equalizador passivo integrado verticalmente incorporado em uma via 551 que tem topologia AGILENT 522 pode compreender um eixo de microvia 570 que serve como a entrada do filtro de rede no ponto A'. O sinal de entrada encontra uma ramificação de circuito no ponto B ', onde parte do sinal é direcionada através de um bloco de via 572 para um condutor cilíndrico 574 formado ao redor do eixo de microvia 570 para o ponto C', o qual é a entrada para um elemento capacitivo plano 576 configurado ao redor do eixo de microvia
570. O elemento capacitivo plano 576 tem sua saída no ponto D '.
[0222] Uma segunda ramificação do equalizador passivo verticalmente integrado incorporado em uma via 551 que tem topologia AGILENT 522 carrega outra porção do sinal do ponto B' para o ponto E' através do eixo de microvia 570, o qual é a entrada para um primeiro elemento resistivo plano 578 formado dentro do eixo de microvia 570 que emite o sinal no ponto F'. O ponto F' ramifica outra parte do sinal através de um segundo elemento resistivo plano 580 que está configurado em modo arqueado ao redor do eixo de microvia 570 e está conectado em série a um elemento indutivo plano 582 que está também configurado em modo arqueado ao redor do eixo de microvia 570 e termina no ponto G 'onde este eletricamente conecta no meio condutivo 222 formando um plano de terra 208 (ilustrado em corte para clareza) no ponto H'.
[0223] O eixo de microvia 570 do equalizador passivo verticalmente integrado incorporado em uma via 551 que tem topologia AGILENT 522 carrega uma porção do sinal do ponto F através do terceiro resistor plano 584 incorporado no eixo de microvia 570. O terceiro resistor plano 584 tem sua saída no ponto I'.
[0224] Sinais ramificados dos pontos D' e i' no equalizador passivo verticalmente integrado incorporado em uma via 551 que tem topologia AGILENT 522 se unem no ponto J' onde o bloco de via 586 eletricamente conecta o sinal ramificado no eixo de microvia 570 com o sinal ramificado no condutor cilíndrico 574 para a conexão de canal de I/O 588 do canal de I/O de largura de banda de alto pico 202 no ponto K'.
[0225] Terminações ativas 178, 179, 186 estão configuradas em um equalizador passivo verticalmente integrado incorporado em uma via 550, 551 são feitas através de elementos resistivos arqueados 590 inseridos entre os eixos de microvia 552, 570 e um meio condutivo 222 que forma um plano de energia 206. Equalizadores passivos verticalmente integrados incorporados em uma via 550, 551, com ou sem terminações ativas 178, 179, 186, são modalidades preferidas de canais I/O de largura de banda de alto pico 202 formados sobre um portador de chip de semicondutor 102, módulo de circuito 226, matriz de semicondutor 228 e circuito de interposição 232. Um portador de chip de semicondutor 102, módulo de circuito 226, matriz de semicondutor 228 e circuito de interposição 232 que compreendem canais de I/O de largura de banda de alto pico 202 podem ainda compreender guias de ondas dielétricas e o meio condutivo 222 está configurado como enviando/recebendo elementos de radiação como instruído por de Rochemont '234.
[0226] Como ilustrado na Figura 9F, equalizadores passivos verticalmente integrados incorporados em uma via 550, 551 utilizados para formar um canal de I/O de largura de banda de alto de pico 202 com uma dada direcionalidade de sinal 592 podem ser implantados no Modo de Pré-Ênfase 594, Modo de Pós-Ênfase 596 ou ambos o Modo de Pré-Ênfase 594 e Modo de Pós-Ênfase 596.
[0227] As Figuras 10A, 10B, 10C, 10D ilustram meios para mitigar e eliminar diafonia dentro de um canal de I/O de largura de banda de alto pico 202. O dielétrico de ultrabaixa perda 218 e o meio condutivo 222 utilizados para formar os planos de terra 208 são removidos das Figuras 10A, 10B, 10C para prover maior clareza com relação às estruturas de meio condutivo 222 utilizadas para formar a conexão de I/O.
[0228] Um primeiro meio para assegurar integridade de sinal mais alta no canal de I/O de largura de banda de alto pico 202 é configurar a conexão de canal de I/O como linhas de condutor de par diferencial 600, em que duas vias 602A, 602B são combinadas para formar uma linha de sinal 600A e uma linha de referência 600B. Isto requer que uma das linhas de condutor (600A nas Figuras 10A, 10B) seja diretamente derivada de sua respectiva via (602A), enquanto a outra (600B) circula ao redor da via 602A para formar a trilha em par 600B que corre paralela a 600A em um plano verticalmente mais alto que está entre os planos de terra 208 (não mostrados para clareza) que isolam as linhas de condutor de par diferencial 600 das linhas de condutor de par diferencial 600 localizadas sobre outros planos de sinal de dados 210 no canal de I/O de largura de banda de alto pico 202.
[0229] Um segundo meio é escalonar os pares diferenciais 600, 600' através de múltiplos planos de sinal de dados 210A, 210B, 210C,
210D. O comprimento de acoplamento no plano, o qual governa a intensidade distorções de diafonia, é então aumentado do comprimento de passo de I/O 604 para seu múltiplo com o número dos planos de sinal de dados 210A, 210B, 210C, 210D que formam o canal de I/O de largura de banda de alto pico 202. A utilização de múltiplos planos de sinal de dados 210A, 210B, 210C, 210D não precisa ser restringida a conexões de I/O que compreendem um par diferencial 600, sua utilização pode ser universalmente aplicada a qualquer estrutura de linha de transmissão, incluindo guias de onda dielétricas, incorporadas de canal de I/O de largura de banda de alto pico 202.
[0230] Para alcançar densidades de I/O > 2.500 I/Os-mm-2 por camada a conexão requererá larguras de linha na ordem de 0,75 µm. A utilização de quatro planos de sinal de dados reduzirá o comprimento do acoplamento de 0,75 µm para 3 µm e adicionar mais camadas coloca restrições de custo sobre um projeto comercialmente viável. Como demonstrado na Tabela IV, a perda de inserção em frequências Nyquist mais altas ainda impõe perdas consideráveis, as quais serão devidas primariamente à diafonia a qual precisa ser eliminada para conseguir taxas de dados mais altas e larguras de banda de pico mais altas. Tabela IV Perda (Db/polegada) vs Comprimento de acoplamento Nyquist 3 µm 0,75 µm 12 GHz 35 69 24 GHz 49 196
[0231] Como ilustrado nas Figuras 10C, 10D meios preferidos para eliminar diafonia de uma conexão de I/O largura de banda de alto pico insere paredes de terra 610 entre linhas de sinal de dados 612 que correm dentro do mesmo plano de sinal de dados 210 para desacoplar conexões de canal adjacentes. A Figura 10C ilustra um canal de I/O de largura de banda de alto pico 202 com paredes de terra 610 inseridas entre linhas de sinal de dados 612 incorporadas no mesmo plano de sinal de dados 210. (Dielétrico de ultrabaixa perda 218 e meio condutivo 222 utilizados para formar planos de terra 208 não estão mostrados na Figura 10C para clareza.) A Figura 10 representa uma vista em seção transversal de paredes do terra 610 desacoplando linhas de sinal 612 formadas sobre planos de sinal de dados 210A, 210B, 210C, 210D inseridos entre planos de terra 208A, 208B, 208C, 208D, 208E dentro de um canal de I/O de largura de banda de alto pico 202 que compreende o meio condutivo 222 e dielétrico de ultrabaixa perda 218.
[0232] Terminações incorporadas com comprimento de stub mínimo ou zero 177 são utilizadas para mitigar ou eliminar ruído atribuído a reflexões de sinal. A equalização passiva incorporada provê compensação de frequência para preservar o tempo de subida de sinal de um pulso digital que se desloca dentro de uma conexão de dados. As paredes de terra mitigam a diafonia e eliminam a diafonia se existirem meios para reduzir ruídos de comutação de energia e o salto de terra distribuindo uniformemente a energia para todos os dispositivos. Como notado anteriormente, as perdas de material no final tornam-se o fator de perda primário quando o projeto está correto.
[0233] Referência é agora feita às Figuras 11A, 11B, 11C, 12A para ilustrar meios para amplificar sinais atenuados por perdas de materiais dentro do canal de I/O de largura de banda de alto pico 202. de Rochemont '489 e '532, aqui incorporados por referência, instruem a técnica relativa ao transistor de porta ressonante 700. Um transistor de porta ressonante 700 incorporado na camada ativa de superfície de semicondutora 214 de uma interface de superfície de múltiplas camadas 200 está projetado para funcionar como um elemento de comutação ativo que opera em alta velocidade ou como um amplificador de alta eficiência que opera em frequências acima de 1 GHz que gera mínimo calor desperdiçado. Estas características de um transistor de porta ressonante 700 permitem que a demanda de energia pJ/bit seja drasticamente reduzida enquanto conduzindo sinais em frequências Nyquist mais altas e expandindo densidades de canal, contagens de bits, e taxas de dados.
[0234] O transistor de porta ressonante 700 compreende elementos indutivos (e outros passivos) 712 incorporados no eletrodo de porta 702 de um transistor que largura de porta alongada 704. A largura de porta alongada 704 gera alta capacitância de porta, o que normalmente limita as velocidades de comutação. Os elementos indutivos 712 incorporados dentro no eletrodo de porta 702 deslocarão a alta capacitância de porta e farão com que o transistor de porta ressonante 700 ressone em frequências predeterminadas. Resistência ligada, RON, gerada na junção de transistor é diretamente proporcional ao comprimento de porta 706 e inversamente proporcional à capacitância da porta e largura da porta 704. Largura da porta maximizada 704 e a capacitância porta acopladas a mínimo comprimento de porta 706 maximiza a eficiência de dispositivo reduzindo a Resistência Ligada para níveis insignificantes em frequências bem acima dos transistores de corte de frequência normais que têm larguras de porta alongadas.
[0235] Incorporando elementos indutivos e outros elementos passivos 712 no eletrodo de porta alongada do transistor 702 cria uma rede de filtragem passiva 404, 406 que é mais útil do que o simples filtro de passagem baixa criado por uma porta de transistor convencional. A seleção apropriada de valores de indutor, capacitor e resistor incorporados no eletrodo de porta de transistor 702 permite-o ressonar em frequências ou bandas de frequência especificadas e proveem uma função de transistor de alto ganho nestas frequências ou bandas de frequência especificadas. Estes elementos indutivos incorporados e outros elementos passivos fazem com que o transistor de porta ressonante modele a amplificação máxima do sinal atenuado com eficiência máxima na frequência ressonante, sobre bandas de frequência espectral desejadas, ou em uma seleção de frequências ressonantes. Estes elementos de sintonia de banda ou resistores de terminação podem também ser projetados para maximamente ampliar o sinal sobre bandas de equalização em o transistor de porta ressonante 702 funciona como um circuito de equalização de amplificação.
[0236] A Figura 11 A ilustra um transistor de porta ressonante 700 incorporado em uma superfície de semicondutor ativa 214 de um portador de chip de semicondutor 102, matriz de semicondutor 228 ou circuito de interposição de semicondutor ativo 232 que é um componente integral de um canal de I/O de largura de banda de alto pico 202. O transistor de porta ressonante 700 compreende uma porta de transistor 702 que tem largura de porta alongada 704 e comprimento de porta estreito 706, um eletrodo de fonte 708, um eletrodo de dreno 710, assim como indutores planos ressonantes 712 que estão integrados dentro da porta transistor 702.
[0237] O transistor de porta ressonante 700 está inserido em um canal de I/O 714, de preferência um canal de I/O de largura de banda de alto pico 202, entre vias de entrada 716 e vias de saída 718. Pode ser colocado em vários comprimentos ao longo do canal de I/O 714 e pode ocupar a largura de diversas conexões de canal 720A, 720B, 720C, 720D quando as conexões de canal estão dispersas através de diversos planos de sinal de dados 210 em uma estrutura de múltiplas camadas, mas cada estágio somente faz contato elétrico 722 com uma única conexão de canal 720 para amplificar o sinal atenuado 724.
[0238] No caso de uma linha de sinal de par diferencial 726A, 726B, o eletrodo de fonte 708 está em comunicação elétrica com a voltagem de referência 7268. Em outras arquiteturas de canal, o eletrodo de fonte pode ou ser conectado a uma voltagem de referência ou terra. Em canais unidirecionais, o sinal atenuado 728 é inserido na porta transistor 702 e o sinal amplificado é coletado do eletrodo de dreno 710 em comunicação elétrica com a linha de sinal 726A na extremidade oposta 730 do transistor de porta ressonante 700.
[0239] Como ilustrado na Figura 11C, o canal de I/O de largura de banda de alto pico 202 pode opcionalmente incluir um transistor de porta ressonante bidirecional 700 no qual a extremidade oposta 730 do transistor de porta ressonante 700 tem uma configuração de eletrodo conjugado para o padrão ilustrado na Figura 11C. Neste caso, um primeiro elemento de comutação ativo 732 conecta a linha de sinal de par diferencial 726A no eletrodo de porta 702, e um segundo elemento de comutação ativo 734 conecta a linha de sinal de par diferencial 726A no eletrodo de drenagem 710 através de um curto elétrico 736. A mesma configuração de comutação é utilizada na extremidade oposta 730, mas operada no modo conjugado. O primeiro elemento de comutação ativo 732 e o segundo elemento de comutação ativo 734 são controlados através de conexões a sinais direcionados através de plano de controle de sinal 212 (não mostrado para clareza).
[0240] O primeiro elemento de comutação ativo 732 é fechado e o segundo elemento de comutação ativo 734 é aberto quando um sinal atenuado 728 está direcionado para a extremidade oposta 730 da conexão de I/O 714, forçando o sinal atenuado fluir através da porta de transistor 702, enquanto o segundo elemento de comutação ativo 734 está fechado e o primeiro elemento de comutação ativo 732 está aberto na extremidade oposta, forçando um sinal amplificado 738 a ser coletado pelo eletrodo de par diferencial 726A na extremidade oposta
730.
[0241] Quando operando na direção inversa, os sinais de controle fecham o primeiro elemento de comutação ativo 732 e abrem o segundo elemento de comutação ativo 734, forçando um sinal atenuado 728 para a porta do transistor 702 na extremidade oposta 730, enquanto o primeiro elemento de comutação ativo 732 está aberto e o segundo elemento de comutação ativo 734 está fechado na conexão elétrica 722, permitindo que o sinal amplificado 738 seja coletado pelo eletrodo de par diferencial 726A na conexão elétrica 722. Outros elementos de comutação ativos que equilibram o circuito de casamento de impedância na conexão de I/O 714 não estão mostrados para clareza, já que estes seriam óbvios para aqueles versados na técnica de circuitos de alta velocidade.
[0242] As Figuras 12A, 12B, 12C ilustram elementos de características essenciais de um transistor de porta ressonante incorporado em um módulo de computação híbrida 100, um canal de I/O de largura de banda de alto pico 202, módulo de circuito 226 ou um módulo de transistor de porta ressonante 750. Apesar da referência abaixo ser feita explicitamente para um módulo de transistor de porta ressonante 750, é implicitamente compreendido que esta referência se aplica igualmente à aplicação de um transistor de porta ressonante 700 dentro das modalidades de módulo de circuito acima mencionadas 100, 202, 226.
[0243] Uma modalidade preferida do pedido compreende um transistor de porta ressonante 700 incorporado em uma primeira região 751 de uma superfície de semicondutor ativa 214 sobre um substrato semicondutor 752 que forma uma interface elétrica com uma interface de superfície de múltiplas camadas 200 na qual canais de I/O de largura de banda de pico alto 202 foram incorporados. Elementos indutivos e outros passivos 712 podem ser incorporados diretamente no eletrodo de porta 702 na primeira região 751. Alternativamente, quando os critérios de projeto permitem, os elementos indutivos e outros passivos 712 podem ser localizados dentro de um ou mais planos de dados de sinal 210 da interface de superfície de múltiplas camadas 200 e eletricamente inseridos no eletrodo de porta 702 através de vias de entrada 716 e vias de saída 718. Elementos indutivos e outros passivos 712 localizados dentro de um ou mais planos de dados de sinal 210 podem ser configurados para formar uma pluralidade de redes de filtragem passivas distintas 404, 406 em que um elemento de comutação ativo 734 é utilizado para selecionar qual das redes de filtragem passivas 404, 406 é inserida no eletrodo de porta 702 para determinar a resposta ressonante do eletrodo de porta ressonante.
[0244] Em certas aplicações, é desejável eletricamente interfacear uma pluralidade de transistores de porta ressonantes juntos como uma única parte dentro de um módulo de transistor de porta ressonante. Neste caso, é desejável incorporar um transistor de porta ressonante 700 em uma primeira região 751 de uma superfície de semicondutor ativa 214 e formar uma interface elétrica através do canal de I/O de largura de banda de alto pico 202 para outro transistor de porta ressonante 700 em uma segunda região 754 da superfície de semicondutor ativa 214.
[0245] Em frequências de sinal mais altas, a permeabilidade de dielétrico eletrocerâmico de alta densidade de energia 224 pode ser um fator de projeto limitante e impedir que o elemento indutor 712 tenha dimensões físicas pequenas o bastante para ser integrado no circuito desejado. Neste caso, a integração de um girador totalmente integrado que funciona como um indutor linear sem perdas é uma modalidade preferida do pedido.
[0246] de Rochemont '411, aqui incorporado por referência, instrui a técnica relativa ao girador totalmente integrado 755, o qual compreende um amplificador operacional (Op-Amp) 756 e um circuito passivo inversor 758. O girador integrado totalmente 755 funciona como um elemento indutivo 712 quando o circuito passivo inversor 758 é um capacitor. Similarmente, o girador totalmente integrado 755 funciona como um capacitor quando o circuito passivo inversor 758 é um indutor. O circuito passivo inversor 758 pode alternativamente compreender redes de filtragem passiva mais complexas 404, 406, por meio disto permitindo que o transistor de porta ressonante 700 funcione como um circuito de equalização de amplificação.
[0247] É preferível localizar o circuito Op-Amp 756 em proximidade física estreita com o transistor de porta ressonante 700, de modo a conseguir sincronização de circuito dentro de um ambiente de circuito de alta velocidade. Em cada um dos seguintes casos, os elementos indutivos e outros passivos 712 que formam o transistor de porta ressonante 700 podem ser localizados como componentes passivos planos 306, 310, 314 incorporados no eletrodo de porta 702 na primeira região 751, ou como componentes passivos planos 306, 310, 314 dentro de planos de dados de sinal 210 na interface de superfície de múltiplas camadas 200 ou dentro de vias integradas 400, 450 do canal de I/O de largura de banda alta de pico 202. Os elementos indutivos 712 dentro do transistor de porta ressonante 700 podem além disso compreender um componente indutivo plano 306 ou compreender um girador totalmente integrado 755, em que o circuito passivo inversor 758 é um capacitor que compreende um dielétrico eletrocerâmico de alta densidade de energia que polariza e despolariza com tempos de resposta de femto-segundo.
[0248] Um primeiro aspecto da invenção reivindica um módulo de porta ressonante 750 que funciona como um circuito de equalização de amplificação e compreende um girador totalmente integrado 755 em que o transistor de porta ressonante 700 e o circuito de Op-Amp de circuito ativo 756 estão co-localizados em uma primeira região 751 ou uma segunda região 754 da superfície de semicondutor ativa 214 em um canal de I/O de largura de banda de alto pico 202. O circuito passivo inversor 758 do girador totalmente integrado 755 está incorporado na interface de superfície de múltiplas camadas 200 do canal de I/O de largura de banda de alto pico 202 e vias 718 formam uma interface elétrica entre o circuito de Op-Amp 756 e o transistor de porta ressonante 700. Neste caso, o circuito passivo inversor 758 pode compreender componentes de circuito passivos planos 306, 310, 314 dentro, pode alternativamente compreender vias integradas 400, 450 ou uma combinação de componentes de circuito passivos planos 306, 310, 314 e vias integradas 400, 450.
[0249] Quando restrições/eficiências de projeto ou fabricação não favorecem o primeiro aspecto do pedido, um aspecto adicional da invenção reivindica um módulo de transistor de porta ressonante 750 em que elementos de circuito ativos do transistor de porta ressonante 700 são integrados em uma primeira região 751 da camada ativa da primeira superfície de semicondutor 214A dentro da interface de superfície de múltiplas camadas 200 de um canal de I/O de largura de banda de alto pico 202. Os elementos de circuito ativo do circuito de Op- Amp 756 são integrados dentro de uma segunda região 762 localizada em uma camada de semicondutor ativa 214B de um segundo dispositivo de semicondutor 760 que está diretamente ligado no canal de I/O de largura de banda de alto pico 202 através do qual este forma uma interface elétrica com o transistor de porta ressonante 700. É preferível ligar o substrato semicondutor 752 na segunda matriz de semicondutor 760, de modo que a primeira a região 751 da primeira superfície de semicondutor 214A fique em alinhamento vertical com a segunda região 762 do segundo dispositivo semicondutor 760. Em todas as configurações ligadas do módulo transistor de porta ressonante 750, o substrato de semicondutor 752 e o segundo dispositivo de semicondutor 762 podem compreender uma pilha de chips ou pastilhas ligadas.
[0250] Neste aspecto adicional da invenção, o circuito passivo inversor 758 do girador totalmente integrado 755 é incorporado na interface de superfície de múltiplas camadas 200 do canal de I/O de largura de banda de alto pico 202 e vias 718 formam uma interface elétrica entre o circuito de Op-Amp 756 e o transistor de porta ressonante 700. Neste caso, o circuito passivo inversor 758 pode compreender componentes de circuito passivos planos 306, 310,314 dentro, pode alternativamente compreender vias integradas 400, 450 ou uma combinação de componentes de circuito passivos planos 306, 310, 314 e via integradas 400,450.
[0251] Um terceiro aspecto do módulo de transistor de porta ressonante 750 reivindica um par ligado de módulos de circuito de semicondutor 765, 770 que cada um compreende canais de I/O de largura de banda de alto pico 202, transistores de porta ressonantes 700 integrados na camada ativa de uma superfície de semicondutor 214, e redes de filtragem passivas incorporadas nos planos de dados de sinal 210 ou vias integradas 400, 450 da interface de superfície de múltiplas camadas 200 dos módulos, em que uma camada interfacial ativa 775 está localizada na interface de ligação e compreende o circuito de Op- Amp 758 necessário para formar circuitos de girador totalmente integrado 755 no par de módulos de circuito de semicondutor 765, 770.
[0252] Vias 718 formam uma interface elétrica entre o circuito de Op-Amp 756 na camada interfacial ativa 775 e os transistores de porta ressonantes 700 em módulos de circuito de semicondutor 765, 770. O circuito passivo inversos 758 de circuitos de girador totalmente integrado 755 está incorporado nas interfaces de superfície de múltiplas camadas 200 dos canais de I/O de largura de banda de alto pico 202 dos módulos 765,770. O circuito passivo inversor 758 pode compreender componentes de circuito passivos planos 306, 310, 314, pode alternativamente compreender vias integradas 400,450 ou compreender uma combinação de componentes de circuito passivos planos 306, 310, 314 e vias integradas 400,450.
[0253] As modalidades de circuito e sistema preferidas para o par ligado de módulos de circuito de semicondutor 765, 770 compreendem transceptores sem fio dentro de uma rede de telecomunicações de satélite ou terrestre, transceptores óticos ou eletro-óticos dentro de um sistema de satélite baseado no espaço ou rede de telecomunicações de fibra ótica terrestre, ou unidades de processador com um parque de servidores ou uma rede de parque servidores, especificamente, dentro de um módulo de computação híbrida, ou como uma unidade sem fio ou de processador dentro de um dispositivo de computação móvel 806 que interfaceia com uma rede de parques de servidores regional ou global.
[0254] Referência é agora feita às Figuras 13A, 13B para ilustrar uma modalidade preferida do pedido que aplica módulos de computação híbrida 100 dentro de um sistema de computação em rede 800 que consiste em uma pluralidade de módulos de computação híbrida 100 que compreende a matriz de semicondutor 104, 106, 228 que serve todas as funções necessárias pela computação em rede (memória, unidade de processador, controladores, etc.). Como acima discutido, a matriz de semicondutor 104, 106, 228 dentro do módulo de computação híbrida são montadas sobre um substrato, de preferência portador de semicondutor 102, como uma única matriz de semicondutor heterogênea 104, em que o substrato compreende canais de I/O de largura de banda de alto pico. A matriz de semicondutor 104, 106, 228 pode também ser ligada dentro de uma pilha de chips 106 que compreende um circuito de interposição 232.
[0255] Os canais de I/O de largura de banda de alto pico 202 dentro do módulo de computação híbrida 100 formam uma interface de comunicações elétrica entre a matriz de semicondutor 104, 106, 228 e um transceptor eletro-ótico 110. O transceptor eletro-ótico 110 codifica sinais eletrônicos processados no módulo de computador híbrido 100 em sinais óticos transmitidos para um barramento de comunicações óticas local 802 através de portas óticas 111, portas de fibra ótica de preferência. Os sistemas de computação em rede 800 podem também compreender módulos de computação híbrida 100 que estão co- localizados em um conjunto de painéis óticos em que o barramento de comunicações óticas local 802 é integral com o painel ótico como instruído por de Rochemont '411. Os conjuntos de painéis óticos podem ser montados em um gabinete e alojados em um parque de servidores ou distribuídos entre uma pluralidade de parques de servidores. O barramento de comunicações óticas local 802 forma uma interface de comunicações com outros módulos de computação híbrida 100 dentro do sistema de computação em rede 800. Similarmente, o transceptor eletro-ótico 110 decodifica os sinais óticos recebidos do barramento de comunicações óticas local 802 em sinais eletrônicos para serem processados nos módulos de computação híbrida 100.
[0256] O barramento de comunicações óticas local 802 pode ser utilizado para oticamente interfacear todos os módulos de computação híbrida 100 dentro de um parque de servidores 850 e nodos de rede maiores 804 que compreendem circuitos de transceptor 806 e formam uma interface de comunicações com outros parques de servidores 850 dentro de uma rede regional 852 ou uma rede global 854. A rede regional 852 e a rede global 854 compreendem sistemas de telecomunicações sem fio 856, óticos 858 e de satélite 860. Os dispositivos de computação móveis 806 interagem com as redes regionais 852 e redes globais 854 através de conexões de linha terrestre 810 ou conexões sem fio 812. Um elemento preferido do pedido reivindica maiores nodos de rede 804 e dispositivos de computação móvel 806 que além disso compreendem transceptores 808 que ainda compreendem módulos de circuito 226, módulos de computação híbrida 102, matriz de semicondutor 232 ou circuitos de interposição 232 que formam uma interface elétrica uns com os outros através de um canal de I/O de largura de banda de alto pico 202. Outro elemento preferido do pedido reivindica maiores nodos de rede 804 e dispositivos de computação móveis que além disso compreendem um girador totalmente integrado 755, de preferência um circuito de semicondutor 765, 770 ainda compreendendo um girador totalmente integrado 755 e um transistores de porta ressonantes 700, em que o girador totalmente integrado 755 compreende um circuito passivo inversor 758 que funciona como um circuito de equalização de amplificação.
[0257] Os sistemas de computação em rede 800 podem além disso consistir ou compreender módulos de computação híbrida 100 ainda compreendendo transceptores eletro-óticos 110 que compreendem uma camada de material que forma um meio de gás quântico 3D, como instruído por de Rochemont '768 é uma modalidade preferida adicional do pedido.

Claims (20)

REIVINDICAÇÕES
1. Sistema de computação que compreende um ou mais módulos de computação híbrida que ainda compreendem pelo menos um canal de I/O de largura de banda de alto pico incorporado em uma interface de superfície de múltiplas camadas, caracterizado pelo fato de que, a interface de superfície de múltiplas camadas está formada em um substrato dielétrico ou semicondutor para formar uma matriz de semicondutor, um portador de semicondutor, um circuito de interposição incorporado em uma pilha de chips de semicondutor ou conjunto ligado de pastilhas de semicondutor que são montadas sobre um substrato ou portador de semicondutor; a conexão de I/O de largura de banda de alto pico além disso compreende vias que formam uma interface elétrica com portas de entrada e saída na matriz de semicondutor, no portador de semicondutor ou um circuito de interposição incorporado no conjunto empilhado de chips de semicondutor; a interface de superfície de múltiplas camadas compreende um meio condutivo que forma uma conexão de canal dentro de um plano de sinal de dados que eletricamente interfaceia a transmissão de sinal entre as vias, meios condutivos adicionais de baixa permissividade/perda dielétrica ultrabaixa, para formar planos de energia e planos de terra, e pode opcionalmente compreender sinalizar uma camada de semicondutor ativa e um ou mais planos de controle; e, a interface de superfície de múltiplas camadas ainda compreende um circuito de filtragem de rede passivo que compreende elementos capacitivos, indutivos, e resistivos incorporados no canal de I/O de largura de banda de alto pico, em que,
o circuito de filtragem de rede passivo ainda compreende componentes dielétricos eletrocerâmicos de alta densidade de energia que polarizam e despolarizam com tempos de resposta de femto- segundo.
2. Módulo de computação híbrida de acordo com a reivindicação 1, caracterizado pelo fato de que elementos de comutação ativos incorporados em uma superfície de semicondutor ativa ou um portador de chip de semicondutor, uma matriz de semicondutor montada sobre o portador de chip de semicondutor ou semicondutor incorporado no conjunto empilhado de chips de semicondutor, formam uma interface elétrica com um plano de controle de sinal na interface de superfície de múltiplas camadas e o circuito de filtragem de rede passivo funciona como um circuito de recuperação de relógio ou dados.
3. Módulo de computação híbrida de acordo com a reivindicação 1, caracterizado pelo fato de que um transistor de porta ressonante está: incorporado em uma superfície de semicondutor ativa de uma interface de múltiplas camadas formada sobre um portador de chip de semicondutor, uma matriz de semicondutor, ou um circuito de interposição de semicondutor ativo, em comunicação elétrica com o plano de controle de sinal da interface de superfície de múltiplas camadas, e, inserido entre vias de entrada e saída dentro do canal de I/O de largura de banda de alto pico para amplificar um sinal atenuado.
4. Transistor de porta ressonante de acordo com a reivindicação 3, caracterizado pelo fato de que indutores, capacitores, e resistores incorporados no eletrodo de porta do transistor de porta ressonante funcionam como elementos de sintonização de banda para modelar a amplificação máxima do sinal atenuado em uma frequência ressonante ou sobre bandas de frequência espectrais desejadas.
5. Canal de I/O de largura de banda de alto pico de acordo com a reivindicação 3, caracterizado pelo fato de que o canal de I/O de largura de banda de alto pico além disso compreende um meio condutivo configurado como um par diferencial e elementos de comutação ativos que configuram o transistor de porta ressonante para operar como um estágio de amplificação bidirecional.
6. Módulo de computação híbrida de acordo com a reivindicação 1, caracterizado pelo fato de que os canais de I/O de largura de banda de alto pico estão distribuídos através de diversos planos de sinal de dados da interface de superfície de múltiplas camadas e compreendem paredes de terra e planos de terra, e têm densidade de interconexão que excede a 200 I/O/mm/camada.
7. Canal de I/O de largura de banda de alto pico incorporado em uma interface de superfície de múltiplas camadas que forma o circuito de barramento eletricamente interfaceando a porta de saída ou entrada em uma primeira matriz de semicondutor com a porta de entrada ou saída em uma segunda matriz de semicondutor, em que o canal de I/O de largura de banda de alto pico caracterizado de compreender: vias em comunicação elétrica com as portas de entrada e saída na primeira e segunda matrizes de semicondutor, uma conexão de canal que compreende um meio condutivo incorporado dentro de dielétrico de baixa permissividade/ultrabaixa perda que eletricamente interconecta as vias, um circuito de filtragem de rede passivo que compreende elementos capacitivos, indutivos, e resistivos incorporados com o canal de I/O de largura de banda de alto pico, uma interface de superfície de múltiplas camadas que compreende a conexão de canal incorporada em um plano de sinal de dados,
um meio condutivo adicional para formar planos de energia e planos de terra, ou planos de controle de sinal opcionais; em que, o circuito de filtragem de rede passivo compreende componentes que incluem um dielétrico eletrocerâmico de alta densidade de energia que polariza e despolariza com tempos de resposta de femto-segundo.
8. Canal de I/O de largura de banda de alto pico de acordo com a reivindicação 7, caracterizado pelo fato de que interface de superfície de múltiplas camadas está formada sobre um substrato dielétrico ou matriz de semicondutor, um portador de semicondutor ou um circuito de interposição incorporado em um conjunto empilhado de chips de semicondutor.
9. Canal de I/O de largura de banda de alto pico de acordo com a reivindicação 8, caracterizado pelo fato de que os elementos de comutação ativos estão incorporados em uma superfície de semicondutor ativa de um portador de chip de semicondutor, uma matriz de semicondutor montada no portador de chip de semicondutor, ou um semicondutor incorporado no conjunto empilhado de chips de semicondutor formam uma interface elétrica com um plano de controle de sinal na interface de superfície de múltiplas camadas e o circuito de filtragem de rede passivo funciona como um circuito de recuperação de relógio ou dados.
10. Canal de I/O de largura de banda de alto pico de acordo com a reivindicação 7, caracterizado pelo fato de que os planos de controle de sinal são utilizados para modular elementos de comutação ativos incorporados na camada de semicondutor ativa.
11. Canal de I/O de largura de banda de alto pico de acordo com a reivindicação 10, caracterizado pelo fato de que uma pluralidade de conexões de canal está distribuída através de uma pluralidade de planos de sinal de dados incorporada na interface de superfície de múltiplas camadas.
12. Canal de I/O de largura de banda de alto pico de acordo com a reivindicação 11, caracterizado pelo fato de que a pluralidade de conexões de canal está eletricamente isolada umas das outras por plano de terra e paredes de terra.
13. Canal de I/O de largura de banda de alto pico de acordo com a reivindicação 12, caracterizado pelo fato de que o canal de I/O de largura de banda de alto pico é um canal de I/O de alta densidade de interconexão e tem uma densidade de escape linear maior do que 200 I/O/mm/camada, de preferência maior do que 1000 I/O/mm/camada.
14. Sistema de computação em rede, caracterizado pelo fato de incluir inclui um sistema de telecomunicações que contém nodos de rede e gerencia o fluxo de dados entre e dentro de parques de servidores, em que o hardware que forma o sistema de telecomunicações, circuitos de transceptores dentro de nodos de rede, e parques de servidores compreendem módulos de computação híbrida que compreendem: matriz de semicondutor que serve todas as funções necessárias para suportar a computação em rede, em que, a matriz de semicondutor está montada em um substrato que forma uma interface elétrica entre a matriz de semicondutor no módulo de computação híbrida, e, o substrato compreende uma interface de superfície de múltiplas camadas que ainda compreende um canal de I/O de largura de banda de alto pico que compreende: dielétrico de baixa permissividade/ultrabaixa perda; um meio condutivo utilizado para formar planos de terra,
planos de energia, e planos de dados de sinal e uma interface elétrica entre os planos de terra, planos de energia, e planos de dados de sinal; em que, os planos de dados de sinal ainda compreendem um dielétrico eletrocerâmico de alta densidade de energia incorporado em camadas de dielétrico de baixa permissividade/ultrabaixa perda e fotolitograficamente padronizado para formar elementos de circuito passivos configurados para funcionar como uma rede de filtragem passiva; e, em que o dielétrico eletrocerâmico de alta densidade de energia que forma os elementos de circuito passivos capacitivos tem uma resposta dielétrica que polariza e despolariza em escalas de tempo femto-segundo e mantém dimensões físicas menores do que 1/20º do comprimento de onda guiado de uma frequência de operação de sistema além de 3 GHz, de preferência além de 300 GHz e mais de preferência além de 1 THz.
15. Sistema de computação em rede de acordo com a reivindicação 14, caracterizado pelo fato de que o substrato é um portador de semicondutor em que a interface de camada de múltiplas camadas compreende uma camada de sinal de controle e um circuito ativo incorporado na camada de semicondutor ativa.
16. Sistema de computação em rede de acordo com a reivindicação 15, caracterizado pelo fato de que uma pluralidade de matrizes de semicondutor está ligada dentro de uma pilha de chips que compreende um circuito de interposição.
17. Sistema de computação em rede de acordo com a reivindicação 16, caracterizado pelo fato de que o circuito de interposição compreende um canal de I/O de largura de banda de alto pico.
18. Sistema de computação em rede de acordo com a reivindicação 14, caracterizado pelo fato de que o módulo de computação híbrida compreende uma interface de camada de múltiplas camadas que tem uma camada de sinal de controle e um circuito ativo incorporado em uma camada de semicondutor ativa.
19. Sistema de computação em rede de acordo com a reivindicação 14, caracterizado pelo fato de que os canais de I/O de largura de banda de alto pico formam uma interface elétrica entre a matriz de semicondutor e um transceptor eletro-ótico que ainda compreende canais de I/O de largura de banda de alto pico dentro de seu circuito interno que codifica dados de sinal eletrônico processado pelo módulo de computação híbrida em dados de sinal ótico transmitidos do módulo de computação híbrida através de um barramento de comunicação ótica local e decodifica dados de sinal ótico recebidos pelo módulo de computação híbrida do barramento de comunicação ótica local em dados de sinal eletrônico a serem processados pelo módulo de computação híbrida.
20. Sistema de computação em rede de acordo com a reivindicação 14, caracterizado pelo fato de que a rede de filtragem passiva está incorporada em uma via integrada.
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