CN112514061B - 具有高峰值带宽i/o通道的模块 - Google Patents

Abstract

一种嵌入在多层表面界面内的高峰值带宽I/O通道，该通道形成将第一半导体晶片上的输出或输入端口与第二半导体晶片上的输入或输出端口电连接的总线电路，其中高峰值带宽I/O通道包括与第一半导体晶片和第二半导体晶片上的输入和输出端口进行电连通的过孔、包含嵌入在低介电常数/超低损耗电介质中将过孔电互连的导电装置的通道链路、包括嵌入在高峰值带宽I/O通道内的电容、电感和电阻元件的无源网络过滤电路、包括嵌入在数据信号平面内的通道链路的多层表面界面、形成电源平面和接地平面或可选的信号控制平面的附加导电装置；其中无源网络过滤电路包括具有以飞秒响应时间进行极化和去极化的高能量密度电介质的部件。

Description

具有高峰值带宽I/O通道的模块

技术领域

本发明总体涉及高互连密度、最小损耗的I/O通道的设计和构造，该通道包括嵌入的无源网络，该网络在1GHz以上(优选为10GHz以上)的信号频率上保持信号完整性，以提高存储器-处理器带宽。

背景技术

越来越需要改善通过通常称为“链路”的输入/输出(“I/O”)子系统的处理器单元(“PU”)和存储器芯片之间的数据带宽。通过减少信号衰减、信号失真和相邻信号线之间的串扰来优化I/O子系统的性能。通过最大化I/O通道的数量及其数据传输速率来优化存储器带宽。随着电路越来越小，I/O通道的数量和将通道连接到与半导体芯片的I/O引脚之间的间距密度增加了信号失真串扰。

具有高信号完整性的I/O通道将最小化通道内的导体和介电功率损耗机构以及使通道内的脉冲失真的机构，这些机构造成抖动或符号间干扰(“ISI”)，如频散和串扰。安装在有机无源互连线上的均衡电路目前被用来纠正这些失真。链路中的均衡电路包括安装在有机互连线/印刷电路板上的无源元件，以重塑失真的脉冲以保持所需的上升时间。均衡电路还可以包括用于放大衰减信号的有源元件。具有最小功耗的理想的均衡电路对有源部件具有最小的依赖，因为材料结构具有最小的损失并使用汲取最小功率的有源部件。

不幸的是，用于形成有机互连和有机互连的商品材料使塑造高速数字脉冲所需的高频信号分量失真，这限制了处理器单元时钟速度。因此，这意味着希望使均衡电路运行更高的系统时钟速度。

输入/输出链路的峰值带宽是数据速率乘以数据通道数的乘积。在使用包括大量数据通道(1024)的宽I/O通道的情况下，链路内的插入损耗目前将峰值带宽值限制到每秒数百个GB(每秒千兆字节)。宽的I/O通道以较慢的数据速率驱动，约为每秒2Gb(每秒千兆位)。包括较少的数据通道(256或更少)的窄的I/O通道可以以较高的数据速率(每秒7Gb)驱动，如图1所示。因此，通过开发允许以非常高的数据速率驱动宽通道的方法，通过显著降低高密度互连结构中的通道插入损耗，将峰值带宽提高到每秒万亿字节(每秒TB)是期望的。同样期望的是，引入功率高效的方法来放大数据通道内的衰减信号，以提高整体系统效率，用皮-焦耳/字节(pJ/bit)表示。

相关技术概述

Dias等人的US系列号为15/121,295、2014年3月28日递交的、名称为“电磁干扰的方法和过程”(Dias等人的'295)介绍了一种嵌入式多密度互连桥(EMIB)，该桥包括高密度I/O链路，高密度I/O链路在半导体晶片(die)上使用BEOL技术制造，半导体晶片嵌入在可模化合物中，互连桥用于电连接安装在EMIB上的多个高密度半导体晶片。该半导体晶片包括半线间距小于2.5μm的形成高密度I/O通道的高密度互连件。该EMIB包括在形成EMIB介电介质的可模塑化合物内的更宽的半线间距的另外的连接件。Dias等人的'295没有介绍在EMIB或安装在EMIB上的嵌入式半导体晶片中集成无源均衡电路或放大电路。也没有提到在包括有源电路的半导体承载件、嵌入在承载件中或在承载件表面形成的无源网络或将电能均匀分配给系统中的所有装置或部件的新的电源管理系统中集成I/O通道的技术。

Amkor公司的SLIM^TM和SWIFT^TM技术提供了利用BEOL工艺与可模化合物和在牺牲基板上镀铜创建互连结构来形成高密度的I/O通道另一种方法。一经半导体晶片被连接并嵌入到互连封装中，基板就会被移除。其中没有报道的证据表明无源部件或均衡和放大电路集成在这些结构中。

CoWoS是一种BEOL工艺，它将半导体晶片组装在三维芯片堆栈中，该芯片堆栈包括包含硅片过孔(或TSV)的内插电路。其没有报道在3D芯片堆栈中嵌入无源网络的方法。

图2中描述了现有技术，其中3D芯片堆栈1和异质安装的半导体晶片2被放置在互连结构3上。互连结构3由可模塑化合物形成，并且用于将三维芯片堆栈1和半导体晶片2与安装在有机封装5上的无源部件4进行电连通。无源部件4用于终止或均衡互连结构3中的I/O通道。互连结构3可以包括EMIB、SLIM^TM或SWIFT^TM技术。可模塑化合物包括具有高介电色散度和损耗的有机材料，它们在较高的信号频率下呈指数增长。

de Rochemont的美国专利号为US 8,715,839、2006年6月30日提交的、名称为“电子部件和制造方法”('839申请)的专利公开了电容部件与半导体或形成集成互连件的介电表面集成，该部件具有随温度保持稳定的特性。他没有公开在半导体基板内嵌入均衡电路和放大级，以形成具有高信号完整性和高功率效率的低损耗I/O通道。

de Rochemont的美国专利号为US 7,405,698的名称为“陶瓷天线模型和其制造方法”('698申请)的专利公开了使用高介电常数电陶瓷形成具有与半导体芯片输入/输出阻抗匹配的特性阻抗的传输线，以及将这些传输线集成在半导体晶片或电互连件(内插电路)的表面，但它没有公开与下列传输线有关的技术，这些传输线包括沿传输线路径配置的高介电常数和高磁导率介质，从而使传输线在给定的频率或所需的时钟速度产生谐振。

de Rochemont的美国专利系列号为US 15/521,145的、优先权日期为2017年5月2日、名称为“高密度半导体芯片堆叠结构”('145申请)的专利公开并要求保护高介电常数电陶瓷，其具有随温度和时间(高于飞秒时间尺度)变化保持稳定的介电特性，因为它具有均匀的纳米尺度晶粒尺寸和微观结构。它还公开了这些高介电常数电陶瓷在嵌入在高速半导体芯片堆栈中的内插电路或半导体晶片上形成的表面层中的结合。虽然它要求保护这些材料在过孔处的使用，无论是在过孔垫周围作为过孔垫的组成部分，还是在过孔垫附近使用这些材料，以尽量减少信号反射，但它没有公开使用这些电陶瓷作为过孔垫周围的均衡电路的部件，竖直分布在构成过孔的几个过孔垫之间或者在I/O通道内。

de Rochemont的美国专利系列号为US16/403411、优先权日期为2018年5月3日、名称为“高速/低功耗服务器群和服务器网络”('411申请)的专利要求保护在包括混合计算模块的服务器群和此类服务器群的区域和全球网络中消耗的功率最小化的相关技术。

术语的定义

术语“第1代堆栈机器”或“第1代堆栈机器信息体系结构”在这里被理解为指代下列堆栈处理器信息体系结构，其中数据保持驻留在存储器中，其中一串操作符和操作数通过选择存储器地址以获得期望的算法结果。

术语“第2代堆栈机器体系结构”或“第2代堆栈机器信息体系结构”在这里被理解为指代下列堆栈处理器信息体系结构，其中一串操作符和操作数从存储器调用到堆栈机器处理器，其旨在使用结构化编程语言处理算法，使用最小指令集(MISC)体系结构获得所需的算法结果，并将其返回到存储器中的指定位置。

术语“第3代堆栈机器体系结构”或“第3代堆栈机器信息体系结构”在这里被理解为指代对缓存存储器实用程序依赖最小的信息体系结构，其中控制器通过在必要时使用与第1代堆栈机器一致的方法将数据处理动态地分配给存储器来最大限度地提高算法效率，或者使用与第2代堆栈机器一致的方法和最小指令集计算(MISC)体系结构，通过递归或深度嵌套循环算法最有效地解决的数据处理分配给堆栈机器处理器晶片，或者将迭代算法最有效地解决的数据处理分配给使用简化指令集计算(RISC)体系结构的中央处理单元或图形处理。

术语“平均amu(原子质量单位)”在这里被理解为是指晶体化合物的晶胞的中位原子质量，其通过将形成晶格的元素所贡献的分数原子质量单位相加而得出。

术语“BEOL”在这里被理解为“back end ofline(后段制程)”的通常含义，其指的是指在嵌入到半导体表面的有源电路(例如开关元件)和半导体电连接的任何装置或系统之间的电互连件的半导体工艺。

术语“化学复杂性”、“组成复杂性”、“化学复杂”或“组成复杂”在这里应被理解为是指由来自元素周期表的三(3)个或多个元素组成的材料，例如金属或超合金、化合物半导体或陶瓷。

术语“芯片堆栈”在这里应被理解为是指芯片的结合三维(3D)总成，该总成可以包含半导体晶片和非半导体芯片元件，例如传感器、微机电系统(“MEMS”)、和/或可设置在3D总成中的各个部件之间的无源电互连的插入器电路。

术语“临界性能公差”在这里应被理解为是指电路中的所有无源部件在电路被设计为起作用的所有操作工作温度下将性能值保持在期望值的±1％以内的能力。

术语“分布式分类帐技术”在这里应被理解为是指一种计算平台，该计算平台生成分布在计算机网络中的可信数据库，其中当作为网络当事方的大多数计算机确认该条目或交易时，确保与条目或交易相关的信任，并且所述条目或交易仍然是可以公开检查并且不能更改的计算机网络的永久记录。

术语“电陶瓷”在这里应被理解为指代其常规含义，为具有增强施加的电或磁刺激的场密度的稳健介电性质的复合陶瓷材料。

术语“高互连密度”或“高I/O密度”在这里被理解为超过200IO/mm/层的线性逃逸密度，其中线性逃逸密度是封装设备的每层的每毫米半导体晶片边缘逃逸的物理互连数。

术语“集成电路”(或“IC”)在这里应被理解为是指其中已嵌入大量、非常大量或超大量的有源开关元件的半导体芯片。

术语“I/O通道”在这里被理解为第一半导体芯片的输出端口与第二半导体芯片的输入端口之间的导电链路，以及优化两个端口之间传输的信号完整性所必需的中间电路元件。

术语“液相化学沉积”(或“LCD”)在这里应被理解为是指一种方法，该方法使用液体前驱体溶液来制造具有原子级化学均匀性和可控制到纳米级尺寸的微观结构的任意组成或化学复杂性的材料作为无定形层压体或自立体或结晶层压体或自立体。

术语“MAX-相材料”在这里应被理解为定义具有通用化学式M_(n+1)AX_n的化学复杂的中间陶瓷材料，其中M是第一行过渡金属元素，A是在元素周期表的III-VI列中可以找到“A-族”元素，以及X是碳(C)或氮(N)。

术语“微观结构”在这里应被理解为具有与多晶陶瓷材料的晶粒尺寸、晶粒化学和晶界化学有关的常规含义。

术语“无源部件”在这里应被理解为指代作为电路的元件的常规定义，其在不产生功率增益的情况下调制电信号的相位或振幅。

术语“物理层”在这里应被理解为是指嵌入在微电子电路内的图案化或未图案化的材料层，其中该材料具有增强电路或电路元件的适当功能的某些独特物理性质。

术语“处理器单元”在这里被理解为指任何形式的微处理器，包括GPU(图形处理器)、CPU(中央处理器)、ARM、堆栈、嵌入式、视频、音频或特定应用程序。

术语“谐振栅极晶体管”在这里被理解为是指de Rochemont的美国专利号为US 8,779,489、名称为“电源场效应与响应晶体管栅极”中公开的任何晶体管结构，其中晶体管开关速度不受晶体管栅极电容的限制，而是在导致栅极电容与嵌入在栅极结构中的电感元件谐振的频率下工作。

术语“标准操作温度”在这里应被理解为是指-40℃至+125℃之间的温度范围。

术语“表面特征”在这里应被理解为是指集成在基板表面上的一个或多个图案化的物理层，其中物理层的图案和物理性质被设计为在微电子电路内用于某些功能目的。

术语“热电效应”在这里应被理解为指代其常规定义，为物理现象，其中施加在材料两端的温度差会引起该材料内的电压差，和/或材料两端施加的电压差会引起该材料内的温度差。

术语“热电材料”在这里应被理解为指代其常规定义，为表现出“热电效应”的固体材料。

术语“热机械的”在这里应被理解为指代其常规定义，为与通过同时施加升高温度和机械力或压力而诱发或产生的性质有关。

术语“变薄的”在这里应被理解为是指已被研磨和化学机械抛光以将其原始厚度减小至较小的厚度，优选为大约25μm或更小的厚度的插入器电路、传感器芯片或半导体晶片。

术语“通孔”或“过孔”在这里应被理解为指代其常规定义，为涉及通过用导电物质填充通孔而形成的竖直电连接。

术语“紧密公差”或“临界公差”在这里应被理解为是指在标准操作温度下变化小于±1％的性能值，例如电容、电感或电阻。

为了本申请的特定目的，术语“传输线”在这里应被理解为指代以下中的任何一个：微带、带状线、接地的带状线、接地的介电波导和介电平板波导。

术语“过孔”在这里被理解为指代在电路的水平平面之间建立电、电光或电辐射连通的任何竖直互连件。

发明内容

本发明总体涉及高互连密度、最小损耗I/O通道的设计和构建，该通道包括嵌入式无源网络，该网络在1GHz以上(优选是10GHz以上)的信令频率上保持信号完整性，以提高存储器-处理器带宽。

本发明还涉及将嵌入在形成于半导体芯片承载件、内插电路或半导体晶片上的表面层中的低插入损耗传输线和超低损耗无源电路元件配置为以预增强模式、后增强模式、或两种模式操作的均衡电路。

本发明还涉及一种谐振栅极晶体管的使用，该谐振栅极晶体管用于放大在嵌入在半导体芯片承载件、内插电路、半导体晶片或模块的表面层中的高互连密度、最小损耗的I/O通道中的衰减信号。

本发明还包括谐振栅极晶体管，该谐振栅极晶体管还包括嵌入在谐振栅极晶体管的栅极结构内的宽带过滤级，其用作放大均衡电路或时钟数据恢复电路。

本发明具体涉及一种半导体承载件，其包括安装在半导体承载件上的一个或多个离散的半导体晶片或至少一个半导体芯片堆栈，该半导体承载件进一步包括具有超低插入损耗传输线的表面层，该表面层电连接到作为均衡系统的嵌入式无源和有源电路，以优化可选地包括嵌入在I/O通道内的谐振栅极晶体管的微处理器-存储器带宽。

本发明还要求保护一种混合计算模块，该模块包括具有高互连密度、最小损耗I/O通道的半导体承载件，半导体晶片或芯片堆栈安装在该半导体承载件的表面上，并且使用与第1代堆栈机器处理器一致的方法在存储器芯片内处理数据。

本发明还要求保护一种混合计算模块，该模块包括具有高互连密度、最小损耗I/O通道的半导体承载件，半导体晶片或芯片堆栈安装在该半导体承载件的表面上，并使用与第2代堆栈机器一致的方法在堆栈机器处理器晶片中处理数据。

本发明还要求保护一种混合计算模块，该模块包括具有高互连密度、最小损耗I/O通道和超过100MBps(优选超过1TBps)的存储器处理器带宽的半导体承载件，半导体晶片或芯片堆栈安装在半导体承载件的表面上，使用与对缓存存储器依赖最小的第3代堆栈机器一致的方法处理数据，其中使用与第一代堆栈机器一致的方法将数据处理动态分配给存储器，或使用与第2代堆栈机器和最小指令集计算(MISC)体系结构一致的方法在堆栈机器处理器晶片中进行处理，或由控制器管理，该控制器将通过递归或深度嵌套循环算法最有效地解析的功能分配给MISC堆栈机器处理器，并将通过迭代算法最有效地解析的功能分配给使用简化指令集计算(RISC)体系结构的中央处理单元。

本发明要求保护一种网络计算系统，其包括本地定位的混合计算模块的组件，其中混合计算模块包括具有高互连密度、最小损耗I/O通道和存储器-处理器带宽超过100MBps(优选地超过1TBps)的半导体承载件，以及安装在半导体承载件上或形成在其上的作为与本地网络计算系统中的其他混合计算模块的光学连接的电光设备。

本发明要求保护电光设备，该电光设备作为通过光电信网络、无线电信网络或卫星电信网络与混合计算模块的区域网络或全球网络中的其他混合计算模块的光学连接安装在半导体承载件或在其上形成。

本发明的一个实施例提供了一种计算系统，该计算系统包括一个或多个混合计算模块，该混合计算模块进一步包括嵌入在多层表面界面内的至少一个高峰值带宽I/O通道，其中多层表面界面形成于电介质或半导体基板上，以形成半导体晶片、半导体承载件、嵌入在安装在基板或半导体承载件上的半导体晶圆的半导体芯片堆栈或结合组件内的内插电路；该高峰值带宽I/O链路还包括过孔，该过孔与半导体晶片、半导体承载件或嵌入在半导体芯片堆叠组件中的内插电路上的输入和输出端口形成电连接；多层表面界面包括导电装置、低介电常数/超低损耗电介质和附加导电装置，该导电装置在数据信号平面内形成通道链路，该通道链路电连接在过孔之间的信号传输，附加导电装置形成电源平面和接地平面以及可选的信号结构，信号结构包括有源半导体层和一个或多个控制平面；并且多层表面界面进一步包括无源网络过滤电路，无源网络过滤电路包括嵌入在高峰值带宽I/O通道内的电容元件、电感元件和电阻元件，其中无源网络过滤电路进一步包括高能量密度电陶瓷介电部件，这些部件以飞秒响应时间进行极化和去极化。

无源网络过滤电路可以作为终端电路。无源网络过滤电路可以作为均衡电路。均衡电路可以调整为以预增强模式、后增强模式、或者预增强模式和后增强模式工作。无源网络过滤电路可以调整以作为频率谐振电路工作。

混合计算模块还可以包括嵌入在半导体芯片承载件、安装在半导体芯片承载件上的半导体晶片、或嵌入在半导体芯片堆叠组件内的半导体的有源半导体表面内的有源开关元件，有源开关元件与多层表面界面中的信号控制平面形成电连接，并且无源网络过滤电路作为时钟或数据恢复电路。

在数据信号平面内形成通道链路的导电装置可以配置为差分对。

混合计算模块可以具有谐振栅极晶体管：其嵌入在半导体芯片承载件、半导体晶片或有源半导体内插电路上形成的多层界面的有源半导体表面中，用于与多层表面界面的信号控制平面进行电连通，并插入在高峰值带宽I/O通道内的输入和输出通道之间以放大衰减信号。谐振栅极晶体管可以具有嵌入在谐振栅极晶体管的栅极中的电感、电容和电阻，其作为带调谐元件以在谐振频率或在期望的谱频带上调整衰减信号的最大放大。

谐振栅极晶体管可以具有设定用于在期望的谐振频率或选择的谐振频率处提供最大放大的放大功能。可以将放大设定用于在均衡带期间提供最大放大和充当放大均衡电路。高峰值带宽I/O通道可以包括配置为差分对的导电装置和配置谐振栅极晶体管作为双向放大级的有源开关元件。

低介电常数、超低损耗电介质可以包括非晶态二氧化硅。混合计算模块还可以包括至少一个功率管理模块，该模块在混合计算模块的半导体承载件上形成或安装在其上，以将电能均匀地分配在计算系统中。功率管理模块可以包括谐振栅极晶体管。

混合计算模块还可以包括与高峰值带宽I/O通道电连通的电光收发器，该电光收发器提供计算系统内的混合计算模块之间的光通信装置。混合计算模块可以包括冗余或容错电路。

电容电路元件的高能量密度电陶瓷介质可以包括晶格，其中其单胞的中位原子质量大于25amu，优选大于70amu。电容电路元件的高能量密度电陶瓷介质可以具有70以上的相对介电常数ε_R，优选的相对介电常数范围为200≤ε_R≤800。高能量密度电陶瓷介质具有以下化学计量比：M^(I) _(1-x-y-z)M^(II) _(x)M^(III) _(y)M^(IV) _(z)Zr_(1-a-b)Hf_(b)Ti_(a)O₃，其中Zr为锆，Hf为铪，Ti为钛，O为氧，M^(I)、M^(II)、M^(III)、M^(IV)是形成热力学稳定的钙钛矿晶体的另外的金属氧化物组分，x、y、z是使所有M^(I)、M^(II)、M^(III)、M^(IV)元素组分之和满足下列约束条件的摩尔分数摩尔形成比：(1-x-y-z)+(x+y+z)＝1，并且(1-a-b)+(a+b)＝1。

另外的金属氧化物组分(M^(I)、M^(II)、M^(III)、M^(IV))可以包括钪(Sc)、钒(V)、铬(Cr)、锰(Mn)、锌(Zn)、铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、铽(Tb)、镝(Dy)、钬(Ho)、钇(Yb)、铟(In)、锡(Sn)、铅(Pb)或铋(Bi)。电容电路元件的物理尺寸可以小于超过3GHz(优选超过300GHz，更优选超过1THz)的系统工作频率的引导波长的1/20。电容电路元件的最大物理尺寸不大于几十微米，优选不大于几微米，更优选小于1微米。

电感元件的高能量密度电陶瓷介质可以包括在GHz频率下具有μ_R≥10的相对磁导率和tanδ≤10^-3的损耗正切的石榴石。石榴石可以采用斜方十二面体或斜方体晶结构，也可以采用两种晶体结构的组合，其化学式为A₃B₂(SiO₄)₃，其中A组金属氧化物与硅氧化物的摩尔浓度相等，B组金属氧化物的摩尔浓度为硅氧化物的摩尔浓度的2/3；并且优选的A组金属氧化物包括氧化钙(CaO)、氧化镁(MgO)、氧化铁(FeO)和氧化锰(MnO)，以及优选的B组金属氧化物包括：氧化铝(Al₂O₃)、氧化铁(Fe₂O₃)、氧化铬(Cr₂O₃)、氧化钒(V₂O₃)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化硅(SiO₂)、氧化钇(Y₂O₃)、氧化钴(Co₃O₄)、氧化钆(Gd₂O₃)、氧化钕(Nd₂O₃)和氧化钬(Ho₂O₃)。高能量密度电陶瓷介质可以具有受控的微观结构，该微观结构具有介于10nm到25μm的均匀的晶粒尺寸，优选介于250nm到5μm。

嵌入式无源过滤网络可以具有终止电路，终止电路包括：简单并联终止；简单并联飞行(fly-by)终止；有源并联终止、戴维南终止、串联RC并联终止或差分对飞行(fly-by)终止。终止电路可以包括平面电容、电感和电阻电路元件，这些元件集成到通道链路中，在该情况下短截线长度小于0.5厘米。终止电路可以包括电容、电感和电阻电路元件，它们嵌入在集成过孔中，并且具有零短截线长度。权利要求3的嵌入式无源过滤网络，其中均衡电路包括集成到通道链路中的平面电容、电感和电阻电路元件，在该情况下短截线长度小于0.5厘米。

嵌入式无源过滤网络可以具有均衡电路，该均衡电路包括电容、电感和电阻电路元件，这些元件嵌入在集成过孔中，并且具有零短截线长度。嵌入式无源过滤网络可以具有时钟或数据恢复电路，该电路包括集成在通道链路内的平面电容、电感和电阻电路元件，在该情况下短截线长度小于0.5厘米。无源过滤网络可以具有时钟或数据恢复电路，该电路包括嵌入在集成过孔中的电容、电感和电阻电路元件并且具有零短截线长度。

混合计算模块可以具有分布在多层表面界面的几个数据信号平面上的峰值带宽I/O通道并且包括接地墙和接地平面，并且互连密度超过200IO/mm/层。混合计算模块可以具有提供存储器功能的第一半导体晶片，第一半导体晶片通过高峰值带宽I/O通道与作为处理器单元的第二半导体晶片连接。混合计算模块可以具有在第一半导体晶片提供的存储器功能内处理的数据，该处理使用与第1代堆栈机器处理器一致的方法和体系结构。混合计算模块可以具有作为堆栈处理器的第二半导体晶片功能，并且使用与第2代堆栈机器处理器一致的方法和体系结构在堆栈处理器中处理存储在存储器中的数据。混合计算模块可以具有作为对缓存存储器的依赖最小或不依赖缓存存储器的堆栈处理器的处理器单元功能，并且使用与第3代堆栈机器处理器一致的方法和体系结构，其中数据处理动态地分配给使用与第1代堆栈机器一致的方法和体系结构的存储器，或者在堆栈处理器中使用与第2代堆栈机器和最小指令集(MISC)体系结构一致的方法和体系结构处理数据。混合计算模块可以具有控制器电路，该控制电路将通过递归或深度嵌套循环算法最有效地解析的处理器功能分配给MISC堆栈机器处理器，并且可选地将通过迭代算法最有效地解析的处理器功能分配给使用简化指令集计算(RISC)体系结构的标准处理单元或图形处理单元。

本发明的另一实施例提供了一种嵌入在多层表面界面内的高峰值带宽I/O通道，该通道构成将第一半导体晶片上的输出或输入端口与第二半导体晶片上的输入或输出端口电连接的总线电路，其中高峰值带宽I/O通道包括：与第一和第二半导体晶片上的输入和输出端口进行电连通的过孔、包括嵌入在低介电常数/超低损耗电介质中的导电装置且将过孔电互连的通道链路、包括嵌入在高峰值带宽I/O通道中的电容、电感和电阻元件的无源网络过滤电路、包括嵌入在数据信号平面内的通道链路的多层表面界面、形成电源平面和接地平面或可选的信号控制平面的附加导电装置；其中，无源网络过滤电路包括下列部件，该部件包括以飞秒响应时间进行极化和去极化的高能量密度电陶瓷介质。

多层表面界面可以形成在电介质基板或半导体晶片、半导体承载件或嵌入在半导体芯片堆栈组件中的内插电路上。半导体芯片的堆栈组件可以安装在基板或半导体承载件上，优选地，位于包括高峰值带宽I/O通道的基板或半导体承载件上。无源网络过滤电路可以作为终止电路。无源网络过滤电路可以作为均衡电路。均衡电路可以以预增强模式、后增强模式、或者预增强模式和后增强模式两者来工作。无源网络过滤电路可以作为频率谐振电路。高峰值带宽I/O通道可以具有嵌入在半导体芯片承载件、安装在半导体芯片承载件上的半导体晶片或者嵌入在半导体芯片堆栈组件内的半导体的有源半导体表面内的有源开关元件，有源开关元件与多层表面界面中的信号控制平面形成电连接，无源网络过滤电路作为时钟或数据恢复电路。在数据信号平面内形成通道链路的导电装置可以配置为差分对。

高峰值带宽I/O通道可以具有谐振栅极晶体管，即：嵌入在半导体芯片承载件、半导体晶片或有源半导体内插电路的多层表面界面的有源半导体表面中；与多层表面界面的信号控制平面进行电连通；并且，插入在高峰值带宽I/O通道内的输入和输出过孔之间以放大衰减信号。谐振栅极晶体管可以具有嵌入在晶体管的栅极中用作带调谐元件的电感、电容和电阻，以调整衰减信号的放大。谐振栅极晶体管可以具有设定用于在期望的谐振频率或选择的谐振频率提供最大放大的放大功能。谐振栅极晶体管可以具有设定用于在均衡带提供最大放大的放大功能，并且用作放大均衡电路。高峰值带宽I/O通道还可以包括配置为差分对的导电装置和配置谐振栅极晶体管作为双向放大级工作的开关。

多层表面界面可以具有低介电常数、超低损耗电介质，其包括非晶态二氧化硅。电容电路元件的高能量密度电陶瓷介质可以包括晶格，其中其单胞的中位原子质量大于25amu，优选大于70amu。电容电路元件的高能量密度电陶瓷介质可以具有70以上的相对介电常数ε_R，优选的相对介电常数范围为200≤ε_R≤800。高能量密度电陶瓷介质具有以下化学计量比：M^(I) _(1-x-y-z)M^(II) _(x)M^(III) _(y)M^(IV) _(z)Zr_(1-a-b)Hf_(b)Ti_(a)O₃，其中Zr为锆，Hf为铪，Ti为钛，O为氧，M^(I)、M^(II)、M^(III)、M^(IV)是形成热力学稳定的钙钛矿晶体的另外的金属氧化物组分，x、y、z是使所有M^(I)、M^(II)、M^(III)、M^(IV)元素组分之和满足下列约束条件的摩尔分数摩尔形成比：(1-x-y-z)+(x+y+z)＝1，并且(1-a-b)+(a+b)＝1。另外的金属氧化物组分(M^(I)、M^(II)、M^(III)、M^(IV))可以包括钪(Sc)、钒(V)、铬(Cr)、锰(Mn)、锌(Zn)、铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、铽(Tb)、镝(Dy)、钬(Ho)、钇(Yb)、铟(In)、锡(Sn)、铅(Pb)或铋(Bi)。高峰值带宽I/O通道可以包括物理尺寸小于超过3GHz的系统工作频率的引导波长的1/20的电容电路元件。电容电路元件的最大物理尺寸不大于几十微米，优选不大于几微米，更优选小于1微米。

高峰值带宽I/O通道可以具有电感元件的高能量密度电陶瓷介质，电感元件的高能量密度电陶瓷介质可以包括在GHz频率下具有μ_R≥10的相对磁导率和tanδ≤10^-3的损耗正切的石榴石。石榴石可以采用斜方十二面体或斜方体晶结构，也可以采用两种晶体结构的组合，其化学式为A₃B₂(SiO₄)₃，其中A组金属氧化物与硅氧化物的摩尔浓度相等，B组金属氧化物的摩尔浓度为硅氧化物的摩尔浓度的2/3；并且优选的A组金属氧化物包括氧化钙(CaO)、氧化镁(MgO)、氧化铁(FeO)和氧化锰(MnO)，以及优选的B组金属氧化物包括：氧化铝(Al₂O₃)、氧化铁(Fe₂O₃)、氧化铬(Cr₂O₃)、氧化钒(V₂O₃)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化硅(SiO₂)、氧化钇(Y₂O₃)、氧化钴(Co₃O₄)、氧化钆(Gd₂O₃)、氧化钕(Nd₂O₃)和氧化钬(Ho₂O₃)。高能量密度电陶瓷介质可以具有受控的微观结构，该微观结构具有介于10nm到25μm的均匀的晶粒尺寸，优选介于250nm到5μm。

嵌入式无源过滤网络可以具有终止电路，终止电路包括：简单并联终止；简单并联飞行(fly-by)终止；有源并联终止、戴维南终止、串联RC并联终止或差分对飞行(fly-by)终止。终止电路可以包括位于I/O链路中的平面电容、电感和电阻电路元件，在该情况下短截线长度小于0.5厘米。终止电路可以包括嵌入在集成过孔中的电容、电感和电阻电路元件并且具有零短截线长度。均衡电路包括位于I/O链路中的平面电容、电感和电阻电路元件，在该情况下短截线长度小于0.5厘米。均衡电路可以包括嵌入在集成过孔中的电容、电感和电阻电路元件并且具有零短截线长度。嵌入式无源过滤网络可以具有时钟或数据恢复电路，该电路包括位于I/O链路中的平面电容、电感和电阻电路元件，在该情况下短截线长度小于0.5厘米。无源过滤网络可以具有时钟或数据恢复电路，该电路包括嵌入在集成过孔中的电容、电感和电阻电路元件并且具有零短截线长度。

高峰值带宽I/O通道可以具有信号控制平面，该信号控制平面调制嵌入在有源半导体层中的有源开关元件。高峰值带宽I/O通道可以具有多个通道链路，这些通道链路分布在嵌入在多层表面界面内的多个数据信号平面上。多个通道链路可以通过接地平面和接地墙彼此相互电隔离。高峰值带宽I/O通道可以具有较高的互连密度I/O通道，并且具有超过200IO/mm/层(优选超过1000IO/mm/层)的线性逃逸密度。高峰值带宽I/O通道可以具有作为处理器单元的第一半导体晶片和作为存储器芯片的第二半导体晶片。存储器芯片可以嵌入在竖直芯片堆栈组件中并与控制器电路电连通。

本发明的另一实施例提供了一种电路模块，该电路模块包括在附接半导体晶片的基板上形成的高峰值带宽I/O通道，其中高峰值带宽I/O通道包括多层表面界面，该多层表面界面进一步包括：导电装置、覆盖通道链路的低介电常数/超低损耗电介质、附加导电装置、以及无源网络过滤电路，导电装置在数据信号平面内形成通道链路，该通道链路电连接过孔之间的信号传输，过孔形成安装在基板上的半导体晶片的输入/输出端口的电连接；附加导电装置形成分离的电源平面和接地平面，无源网络过滤电路包括嵌入在高峰值带宽I/O通道内的电容、电感和电阻元件，其中无源网络过滤电路元件进一步包括以飞秒响应时间进行极化和去极化的高能量密度电陶瓷介质。

基板可以是半导体。半导体基板可以是半导体承载件。多层表面界面可以包括信号控制平面，该信号控制平面与嵌入在半导体基板的有源平面内的有源电路电连接。嵌入在有源平面内的有源电路可以包括Op-Amp。该Op-Amp可以与嵌入在多层表面界面内的无源电路元件电连通。Op-Amp和嵌入式无源电路元件可以构成完全集成的陀螺电路。完全集成的陀螺仪电路可以作为电感元件。完全集成的陀螺仪可以作为网络过滤器。完全集成的陀螺仪可以作为无损耗变压器。嵌入在有源平面内的有源电路可以包括谐振栅极晶体管。嵌入在有源平面内的有源电路可以包括谐振栅极晶体管和有源开关元件。电路模块可以具有在基板表面异质安装的半导体晶片。电路模块可以具有嵌入在芯片堆栈组件内的多个半导体。芯片堆栈组件可以包括高峰值带宽I/O通道。

该电路模块可以具有管理下列电路功能中的任意一些或全部的半导体晶片：存储器、存储器控制器、设备控制器、中央处理器单元、图形处理器、堆栈处理器、量子处理器；阵列门场可编程性、无线电连接性、光场成像、辐射场成像、电光成像；以及特定应用的集成(ASIC)电路。该电路模块可以具有用于作为成像设备的半导体晶片，该成像设备以超过3GHz(优选超过100GHz，更优选超过1THz)的时钟速度对电磁场进行数字捕获。该电路模块可以具有存储器功能，存储器包括只读存储器、随机存取存储器、动态随机存取存储器、静态动态随机存取存储器、非易失性存储器、铁电随机存取存储器、光学存储器、电阻元件随机存取存储器。电路模块还可以具有高峰值带宽的I/O链路，该高峰值带宽的I/O链路另外包括过孔，过孔将半导体芯片承载件的输入和输出端口电连接，半导体芯片承载件与电路模块电连接。电路模块可以具有作为终止电路的无源网络过滤电路。无源网络过滤电路可以作为均衡电路。均衡电路可以以预增强模式、后增强模式、或者预增强模式和后增强模式工作。无源网络过滤电路可以作为频率谐振电路。电路模块可以具有嵌入在电路模块内的半导体的多层半导体表面界面的有源半导体表面内的有源电路，该电路模块与多层表面界面中的信号控制平面形成电连接，无源网络过滤电路用作时钟或数据恢复电路。电路模块可以具有形成数据信号平面内的通道链路的导电装置，其被配置为差分对。

电路模块可以具有有源电路，有源电路包括谐振栅极晶体管。谐振栅极晶体管可以：嵌入在半导体芯片承载件、半导体晶片或有源半导体内插电路上形成的多层表面界面的有源半导体表面内，用于与多层表面界面的信号控制平面进行电连接，并插入在高峰值带宽I/O通道内的输入和输出过孔之间，以放大衰减信号。谐振栅极晶体管可以具有嵌入在晶体管的栅极内作为带调谐元件以调整衰减信号的放大的电感、电容和电阻。谐振栅极晶体管可以具有被设定以在期望的谐振频率或选择的谐振频率提供最大放大的放大功能。谐振栅极晶体管可以具有被设定以在均衡带提供最大放大的放大功能并且作为放大均衡电路。

电路模块可以具有高峰值带宽I/O通道，电路模块另外还包括配置为差分对的导电装置和配置谐振栅极晶体管作为双向放大级的有源开关元件。多层表面界面可以具有低介电常数、超低损耗电介质，其包括非晶态二氧化硅。该电路模块可以具有电容电路元件的高能量密度电陶瓷介质，电陶瓷介质包括晶格，其中其单胞的中位原子质量大于25amu，优选大于70amu。电路模块可以具有电容电路元件的高能量密度电陶瓷介质，该电容电路元件的高能量密度电陶瓷介质可以具有70以上的相对介电常数ε_R，优选的相对介电常数范围为200≤ε_R≤800。电路模块可以具有高能量密度电陶瓷介质，该高能量密度电陶瓷介质具有以下化学计量比：

M^(I) _(1-x-y-z)M^(II) _(x)M^(III) _(y)M^(IV) _(z)Zr_(1-a-b)Hf_(b)Ti_(a)O₃，其中Zr为锆，Hf为铪，Ti为钛，O为氧，M^(I)、M^(II)、M^(III)、M^(IV)是形成热力学稳定的钙钛矿晶体的另外的金属氧化物组分，x、y、z是使所有M^(I)、M^(II)、M^(III)、M^(IV)元素组分之和满足下列约束条件的摩尔分数摩尔形成比：(1-x-y-z)+(x+y+z)＝1，并且(1-a-b)+(a+b)＝1。高能量密度电陶瓷介质可以包括另外的金属氧化物组分(M^(I)、M^(II)、M^(III)、M^(IV))，另外的金属氧化物组分(M^(I)、M^(II)、M^(III)、M^(IV))可以包括钪(Sc)、钒(V)、铬(Cr)、锰(Mn)、锌(Zn)、铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、铽(Tb)、镝(Dy)、钬(Ho)、钇(Yb)、铟(In)、锡(Sn)、铅(Pb)或铋(Bi)。电路模块可以具有电容电路元件，该电容电路元件的物理尺寸可以小于超过3GHz(优选超过300GHz，更优选超过1THz)的系统工作频率的引导波长的1/20。电路模块可以具有电容电路元件，该电容电路元件的最大物理尺寸不大于几十微米，优选不大于几微米，更优选小于1微米。

电路模块可以具有电感元件的高能量密度电陶瓷介质，电感元件的高能量密度电陶瓷介质可以包括在GHz频率下具有μ_R>10的相对磁导率和tanδ≤10^-3的损耗正切的石榴石。石榴石可以采用斜方十二面体或斜方体晶结构，也可以采用两种晶体结构的组合，其化学式为A₃B₂(SiO₄)₃，其中A组金属氧化物与硅氧化物的摩尔浓度相等，B组金属氧化物的摩尔浓度为硅氧化物的摩尔浓度的2/3；并且优选的A组金属氧化物包括氧化钙(CaO)、氧化镁(MgO)、氧化铁(FeO)和氧化锰(MnO)，以及优选的B组金属氧化物包括：氧化铝(Al₂O₃)、氧化铁(Fe₂O₃)、氧化铬(Cr₂O₃)、氧化钒(V₂O₃)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化硅(SiO₂)、氧化钇(Y₂O₃)、氧化钴(Co₃O₄)、氧化钆(Gd₂O₃)、氧化钕(Nd₂O₃)和氧化钬(Ho₂O₃)。石榴石具有高能量密度电陶瓷介质，该高能量密度电陶瓷介质可以具有受控的微观结构，该微观结构具有介于10nm到25μm的均匀的晶粒尺寸，优选介于250nm到5μm。

嵌入式无源过滤网络可以具有终止电路，终止电路包括：简单并联终止；简单并联飞行(fly-by)终止；有源并联终止、戴维南终止、串联RC并联终止或差分对飞行(fly-by)终止。嵌入式无源过滤网络可以包括下列终止电路，该终止电路可以包括平面电容、电感和电阻电路元件，这些元件位于I/O链路中，在该情况下短截线长度小于0.5厘米。嵌入式无源过滤网络可以包括下列终止电路，该终止电路可以包括电容、电感和电阻电路元件，它们嵌入在集成过孔中，并且具有零短截线长度。

嵌入式无源过滤网络可以具有均衡电路，均衡电路包括位于I/O链路中的平面电容、电感和电阻电路元件，在该情况下短截线长度小于0.5厘米。嵌入式无源过滤网络可以具有均衡电路，该均衡电路包括电容、电感和电阻电路元件，这些元件嵌入在集成过孔中，并且具有零短截线长度。嵌入式无源过滤网络可以具有时钟或数据恢复电路，该电路包括位于I/O链路中的平面电容、电感和电阻电路元件，在该情况下短截线长度小于0.5厘米。嵌入式无源过滤网络可以具有时钟或数据恢复电路，该电路包括嵌入在集成过孔中的电容、电感和电阻电路元件并且具有零短截线长度。

电路模块可以具有信号控制平面，该信号控制平面调制嵌入在有源半导体层中的有源开关元件。电路模块可以具有多个通道链路，这些通道链路分布在嵌入在多层表面界面内的多个数据信号平面上。电路模块可以具有多个通道链路，多个通道链路可以通过接地平面和接地墙彼此相互电隔离。电路模块可以具有高峰值带宽I/O通道，高峰值带宽I/O通道具有较高的互连密度I/O通道并且具有超过200IO/mm/层(优选超过1000IO/mm/层)的线性逃逸密度。电路模块可以具有配置为MAXIM拓扑的均衡电路。电路模块可以具有配置为AGILENT拓扑的均衡电路。电路模块可以具有高峰值带宽I/O通道，该高峰值带宽I/O通道进一步包括介电波导，优选地主要由低介电常数/超低损耗非晶硅介质组成，导电装置配置为发送/接收辐射元件。

本发明的进一步的实施例提供了嵌入在半导体基板上的有源半导体表面的第一区域的第一区域内的谐振栅极晶体管，该谐振栅极晶体管与包含高峰值带宽I/O通道的多层表面界面电连通，其中：一个或多个电感元件电插入晶体管的栅极内；栅极具有纵长的栅极宽度，其物理尺寸超过栅极长度≥50倍，优选≥1000倍，最优选地超过栅极长度50万倍，这样的大栅极电容和纵长的栅极宽度将晶体管的导通电阻降低到可忽略的值；电感元件的电感使大电容在预先确定的频率上产生谐振，从而使栅极在预先确定的谐振频率下以高功率效率开关或放大大电流；以及，高峰值带宽I/O通道进一步包括以飞秒响应时间进行极化和去极化的低介电常数、超低损耗电介质和高能量密度电陶瓷介质。

谐振栅极晶体管可以具有一个或多个电感和其他无源电路元件，这些元件电插入晶体管的栅极内以形成无源过滤网络，该无源过滤网络使谐振栅极晶体管在预先确定的频率带上产生谐振和放大或开关信号。一个或多个电感元件可以嵌入在栅极内并且位于有源半导体表面的第一区域内。电感和其他无源电路元件可以嵌入在栅极内并且位于有源半导体表面的第一区域内。一个或多个电感元件可以嵌入在高峰值带宽I/O通道的多层表面界面中，并通过过孔电插入栅极。电感和其他无源电路元件可以嵌入在高峰值带宽I/O通道的多层表面界面中，并通过过孔电插入栅极。

谐振栅极晶体管可以嵌入在电路模块中。该电路模块可以具有多个无源过滤网络，无源过滤网络集成在信号数据平面内或在高峰值带宽I/O通道中的过孔中，并且使用嵌入在有源半导体表面的有源开关元件来选择在谐振栅极晶体管的谐振响应中插入哪个过滤功能。谐振栅极晶体管可以嵌入在有源半导体表面的第一区域内，并通过高峰值带宽I/O通道与有源半导体表面的第二区域中的另一谐振栅极晶体管形成电连接。

电路模块可以包括完全集成的陀螺仪，完全集成的陀螺仪进一步包括Op-Amp的有源电路和逆变无源电路。完全集成的陀螺仪可以电插入谐振栅极晶体管的栅极内。完全集成的陀螺仪可以使陀螺仪的逆变无源电路成为电容。完全集成的陀螺仪的逆变无源电路可以包括复杂的无源过滤网络。完全集成的陀螺仪可以作为放大均衡电路。

电路模块可以具有用于完全集成的陀螺仪的有源Op-Amp电路，该电路与有源电路谐振栅极晶体管共同定位在有源半导体表面的第一区域中，而用于完全集成的陀螺仪的逆变无源电路位于高峰值带宽I/O通道的多层表面界面中。逆变无源电路可以包括平面无源电路部件。逆变无源电路可以包括完全集成的过孔。

权利要求141的电路模块，其中有源电路谐振栅极晶体管位于有源半导体表面的第一区域中，而用于完全集成的陀螺仪的有源Op-Amp电路位于有源半导体表面的第二区域中，逆变无源电路位于多层表面界面内，多层表面界面形成穿过高峰值带宽I/O通道的位于谐振栅极晶体管和完全集成的陀螺仪之间的电连接。

电路模块可以将有源半导体表面的第二区域集成在第二半导体器件上，第二半导体器件与形成于半导体基板上的多层表面界面结合，该半导体基板包括有源半导体表面的第一区域，使得半导体基板上的有源半导体表面的第一区域形成与有源半导体表面的第二区域的电连接，有源半导体表面的第二区域穿过高峰值带宽I/O通道集成在第二半导体器件上。

电路模块可以将有源半导体表面的第二区域集成在第二半导体器件上，第二区域与半导体基板上的有源半导体表面的第一区域竖直对齐。电路模块可以具有低介电常数、超低损耗电介质，这包括非晶态二氧化硅。该电路模块可以具有电容电路元件的高能量密度电陶瓷介质，该电陶瓷介质包括晶格，其中其单胞的中位原子质量大于25amu，优选大于70amu。电容电路元件的高能量密度电陶瓷介质可以具有70以上的相对介电常数ε_R，优选的相对介电常数范围为200≤ε_R≤800。高能量密度电陶瓷介质具有以下化学计量比：

M^(I) _(1-x-y-z)M^(II) _(x)M^(III) _(y)M^(IV) _(z)Zr_(1-a-b)Hf_(b)Ti_(a)O₃，其中Zr为锆，Hf为铪，Ti为钛，O为氧，M^(I)、M^(II)、M^(III)、M^(IV)是形成热力学稳定的钙钛矿晶体的另外的金属氧化物组分，x、y、z是使所有M^(I)、M^(II)、M^(III)、M^(IV)元素组分之和满足下列约束条件的摩尔分数摩尔形成比：

(1-x-y-z)+(x+y+z)＝1，并且(1-a-b)+(a+b)＝1。高能量密度电陶瓷介质包括另外的金属氧化物组分(M^(I)、M^(II)、M^(III)、M^(IV))，另外的金属氧化物组分(M^(I)、M^(II)、M^(III)、M^(IV))可以包括钪(Sc)、钒(V)、铬(Cr)、锰(Mn)、锌(Zn)、铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、铽(Tb)、镝(Dy)、钬(Ho)、钇(Yb)、铟(In)、锡(Sn)、铅(Pb)或铋(Bi)。电路模块可以包括物理尺寸小于超过3GHz(优选超过300GHz，更优选超过1THz)的系统工作频率的引导波长的1/20的电容电路元件。电容电路元件的最大物理尺寸不大于几十微米，优选不大于几微米，更优选小于1微米。

电路模块可以具有电感元件的高能量密度电陶瓷介质，电感元件的高能量密度电陶瓷介质可以包括在GHz频率下具有μ_R≥10的相对磁导率和tanδ≤10^-3的损耗正切的石榴石。石榴石可以采用斜方十二面体或斜方体晶结构，也可以采用两种晶体结构的组合，其化学式为A₃B₂(SiO₄)₃，其中A组金属氧化物与硅氧化物的摩尔浓度相等，B组金属氧化物的摩尔浓度为硅氧化物的摩尔浓度的2/3；并且优选的A组金属氧化物包括氧化钙(CaO)、氧化镁(MgO)、氧化铁(FeO)和氧化锰(MnO)，以及优选的B组金属氧化物包括：氧化铝(Al₂O₃)、氧化铁(Fe₂O₃)、氧化铬(Cr₂O₃)、氧化钒(V₂O₃)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化硅(SiO₂)、氧化钇(Y₂O₃)、氧化钴(Co₃O₄)、氧化钆(Gd₂O₃)、氧化钕(Nd₂O₃)和氧化钬(Ho₂O₃)。高能量密度电陶瓷介质可以具有受控的微观结构，该微观结构具有介于10nm到25μm的均匀的晶粒尺寸，优选介于250nm到5μm。

成对结合的半导体电路模块可以各自包括嵌入在每个半导体模块上的有源半导体表面内的谐振栅极晶体管，该谐振栅极晶体管与包含高峰值带宽I/O通道的多层表面界面进行电连通，其中：一个或多个电感元件电插入晶体管的栅极内；栅极具有纵长的栅极宽度，其物理尺寸超过栅极长度≥50倍，优选≥1000倍，更优选地超过栅极长度50万倍，这样的大栅极电容和纵长的栅极宽度将晶体管的导通电阻降低到可忽略的值；电感元件的电感使大电容在预先确定的频率上产生谐振，从而使栅极在预先确定的谐振频率下以高功率效率开关或放大大电流；高峰值带宽I/O通道进一步包括以飞秒响应时间进行极化和去极化的低介电常数、超低损耗电介质和高能量密度电陶瓷介质；高峰值带宽I/O通道进一步包括无源过滤网络，它们嵌入在信号数据平面上或完全集成的过孔中，过孔位于形成结合对的每个半导体电路模块的多层表面界面中；有源界面电路层位于结合界面上，其包括有源Op-Amp电路并形成完全集成的陀螺仪电路，陀螺仪电路具有嵌入到每个半导体电路模块的高峰值带宽I/O通道中的逆变无源电路；并且建立电连通和电源接口，以调制构成结合对的每个半导体电路模块中的谐振栅极晶体管和其他功能。

谐振栅极晶体管可以具有一个或多个电感和其他无源电路元件，这些元件电插入晶体管的栅极内以形成无源过滤网络，该无源过滤网络使谐振栅极晶体管在预先确定的频率带上产生谐振和放大或开关信号。成对结合的半导体电路模块可以具有作为放大均衡电路的完全集成的陀螺仪功能。高峰值带宽I/O通道可以进一步包括时钟或数据恢复电路。成对结合的半导体电路模块可以具有形成无源电路元件的高能量密度的电陶瓷介质，其物理尺寸可以小于超过3GHz(优选超过300GHz，更优选超过1THz)的系统工作频率的引导波长的1/20。

成对结合的半导体电路可以具有下列半导体电路模块功能之一：作为卫星或地面电信网络中的无线收发器。其中一个半导体电路模块可以作为天基卫星系统或地面光纤电信网络内的光或电光收发器。其中一个半导体电路模块可以作为服务器群或服务器群网络中的处理器单元。成对结合的半导体电路模块可以具有作为混合计算模块的处理器单元。其中一个半导体电路模块可以作为移动设备中的无线收发器，移动设备与区域或全球服务器群连接。

一种利用液相化学沉积方法和后端在线技术将高能量密度电陶瓷介质、导电装置和低介电常数/超低损耗电介质(优选非晶态二氧化硅介质)集成在多层表面界面内来制造高峰值带宽I/O通道的方法，该多层表面界面具有形成在基板上的亚微米特征尺寸，其中多层表面界面包括接地平面、电源平面和信号数据平面。

基板可以是半导体。

半导体基板可以包括集成在半导体基板表面的有源层内的有源电路。

有源电路可以包括高峰值带宽I/O通道，该通道可以包括信号控制平面，该信号控制平面还包括：第一层低介电常数/超低损耗电介质、导电装置层，并且形成第二层低介电常数/超低损耗电介质，其中在第一层低介电常数/超低损耗电介质内蚀刻开口，以提供与半导体基板表面有源层的过孔路径和可选的接地墙，通过在第一层低介电常数/超低损耗电介质内蚀刻的开口，应用导电装置层并以光刻方式图案化形成与半导体基板表面的有源层内的有源电路的电连接，应用的导电装置层可选地被抛光，形成第二层低介电常数/超低损耗电介质，蚀刻进入第二层低介电常数/超低损耗电介质中的开口，以提供过孔开口，可选的接地墙连接到应用的导电装置以与半导体基板的有源层内的有源电路形成电连接，然后通过导电装置填充过孔开口以完成与多层表面界面中的后续层的电连接。

该方法可以通过对基板或先前形成的低介电常数/超低损耗介电层应用导电装置而形成一个或多个接地平面。

形成接地平面层的导电装置可以是光学光刻图案，以满足高峰值带宽I/O通道的特定设计目的，或创建通过过孔与多层表面界面内的其他层上使用的导电装置形成电连接所需的开口。

信号数据平面可以包括：第一层和第二层低介电常数/超低损耗电介质，嵌入在第一层和第二层低介电常数/超低损耗电介质中的高能量密度电陶瓷，形成信号迹线以及与多层表面界面中包含的接地平面、其它信号数据平面以及电源平面的电连接的第一层和第二层导电装置层，以及第二接地平面，制造方法是：在形成于基板上的接地平面层或在多层表面界面内先前形成的接地平面层上形成第一层低介电常数/超低损耗电介质，在第一层低介电常数/超低损耗电介质中蚀刻光刻图案的开口；可选地在低介电常数/超低损耗电介质的第一层内蚀刻开口以暴露接地平面层，在附加开口中形成高能量密度电陶瓷介质以将无源电路元件集成在信号数据平面的第一层低介电常数/超低损耗电介质中，可选地抛光第一层低介电常数/超低损耗电介质和高能量密度电陶瓷介质，在第一层低介电常数/超低损耗电介质中蚀刻附加开口，形成并且光刻图案化第一导电装置层以形成位于无源电路元件之间的信号迹线，或在无源电路元件内的导电迹线，并形成与接地平面层和在多层界面内位于接地平面下方的先前形成的其他信号数据平面或电源平面建立电连接的过孔或接地墙，可选地抛光第一导电装置层，形成第二层低介电常数/超低损耗电介质，在第二层低介电常数/超低损耗电介质中蚀刻光刻图案开口；在附加开口中形成高能量密度电陶瓷介质以在信号数据平面中的第二层低介电常数/超低损耗电介质内集成无源电路元件，可选地抛光第二层低介电常数/超低损耗电介质和高能量密度电陶瓷介质，在第二层低介电常数/超低损耗电介质中蚀刻附加开口，形成和光刻图案化第二导电装置层以形成接地平面和过孔或接地墙，从而建立信号数据平面和其他信号数据平面、接地平面或多层界面内在信号数据平面上方先前形成或将要形成的电源平面之间的电连接。

该方法可以包括在信号数据平面内形成差分对导体，通过插入第三层低介电常数/超低损耗电介质和在第三导电装置层中形成的附加信号迹线来形成差分对导体，在进一步包括高能量密度电陶瓷介质的第一和第二低介电常数/超低损耗层之间光刻图案化第三导电装置层。

该方法可以包括在第一和第二导电装置层中形成过孔垫的位置光刻图案化的空隙，以及应用和可选地抛光高能量密度电陶瓷介质来填充空隙并形成集成的过孔。该方法可以包括作为平面无源电路元件形成无源电路元件。无源电路元件可以集成在过孔内。该方法可以提供配置作为无源过滤网络的无源电路元件。无源过滤网络可以是均衡电路。该方法可以在半导体基板上形成多层表面界面，该半导体基板包括集成在半导体基板表面的有源层内的有源电路。该方法可以具有多层界面，多层界面包括信号控制平面，无源过滤网络是放大均衡电路。有源电路可以包括Op-Amp。多层表面界面可以包括完全集成的陀螺仪。有源电路可以包括谐振栅极晶体管。

该方法使高能量密度电陶瓷介质包括晶格，其中单胞的中位原子质量大于25amu，优选大于70amu。该方法可以包括电容电路元件的高能量密度电陶瓷介质，该电容电路元件的高能量密度电陶瓷介质可以具有70以上的相对介电常数ε_R，优选的相对介电常数范围为200≤ε_R≤800。该方法可以具有高能量密度电陶瓷介质，该高能量密度电陶瓷介质具有以下化学计量比：

M^(I) _(1-x-y-z)M^(II) _(x)M^(III) _(y)M^(IV) _(z)Zr_(1-a-b)Hf_(b)Ti_(a)O₃，其中Zr为锆，Hf为铪，Ti为钛，O为氧，M^(I)、M^(II)、M^(III)、M^(IV)是形成热力学稳定的钙钛矿晶体的另外的金属氧化物组分，x、y、z是使所有M^(I)、M^(II)、M^(III)、M^(IV)元素组分之和满足下列约束条件的摩尔分数摩尔形成比：

(1-x-y-z)+(x+y+z)＝1，并且(1-a-b)+(a+b)＝1。另外的金属氧化物组分(M^(I)、M^(II)、M^(III)、M^(IV))可以包括钪(Sc)、钒(V)、铬(Cr)、锰(Mn)、锌(Zn)、铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、铽(Tb)、镝(Dy)、钬(Ho)、钇(Yb)、铟(In)、锡(Sn)、铅(Pb)或铋(Bi)。该方法可以包括高能量密度电陶瓷介质，该高能量密度电陶瓷介质的物理尺寸可以小于超过3GHz(优选超过300GHz，更优选超过1THz)的系统工作频率的引导波长的1/20。该方法可以包括在第一层和第二层低介电常数/超低损耗电介质中光刻图案化开口，开口的最大物理尺寸不大于几十微米，优选不大于几微米，更优选小于1微米。该方法可以包括高能量密度电陶瓷介质，该高能量密度电陶瓷介质可以包括在GHz频率下具有μ_R>10的相对磁导率和tanδ≤10^-3的损耗正切的石榴石。石榴石可以采用斜方十二面体或斜方体晶结构，也可以采用两种晶体结构的组合，其化学式为A₃B₂(SiO₄)₃，其中A组金属氧化物与硅氧化物的摩尔浓度相等，B组金属氧化物的摩尔浓度为硅氧化物的摩尔浓度的2/3；并且优选的A组金属氧化物包括氧化钙(CaO)、氧化镁(MgO)、氧化铁(FeO)和氧化锰(MnO)，以及优选的B组金属氧化物包括：氧化铝(Al₂O₃)、氧化铁(Fe₂O₃)、氧化铬(Cr₂O₃)、氧化钒(V₂O₃)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化硅(SiO₂)、氧化钇(Y₂O₃)、氧化钴(Co₃O₄)、氧化钆(Gd₂O₃)、氧化钕(Nd₂O₃)和氧化钬(Ho₂O₃)。高能量密度电陶瓷介质可以具有受控的微观结构，该微观结构具有介于10nm到25μm的均匀的晶粒尺寸，优选介于250nm到5μm。

本发明的进一步的实施例提供了一种网络计算系统，该系统包括电信系统，电信系统包含网络节点并且管理服务器群之间和内部的数据流，其中构成电信系统的硬件、网络节点内的收发电路和服务器群包括混合计算模块，混合计算模块包括：服务于支持网络计算所需的所有功能的半导体晶片，其中半导体晶片安装在基板上，基板形成混合计算模块中的半导体晶片之间的电连接，并且该基板包括多层表面界面，多层表面界面进一步包括峰值带宽I/O通道，峰值带宽I/O通道包括：低介电常数/超低损耗电介质；用于形成接地平面、电源平面和信号数据平面以及接地平面、电源平面和信号数据平面之间的电连接的导电装置；其中，信号数据平面进一步包括高能量密度电陶瓷介质，该高能量密度电陶瓷介质嵌入在低介电常数/超低损耗电介质层中并且被光刻图案化以形成无源电路元件，无源电路元件配置为无源过滤网络；并且，其中形成电容无源电路元件的高能量密度电陶瓷介质具有以飞秒时间尺度进行极化和去极化的介电响应特性，并且物理尺寸保持小于超过3GHz(优选超过300GHz，更优选超过1THz)的系统工作频率的引导波长的1/20。

基板可以是半导体承载件，其中多层界面包括控制信号层和嵌入在有源半导体层中的有源电路。网络计算系统可以具有多个半导体晶片，多个半导体晶片结合在包括内插电路的芯片堆栈中。网络计算系统可以具有包含高峰值带宽I/O通道的内插电路。内插电路可以包括半导体基板，并且多层界面包括控制信号层和嵌入在有源半导体层内的有源电路。网络计算系统可以具有混合计算模块，混合计算模块包括具有控制信号层的多层界面和嵌入在有源半导体层中的有源电路。网络计算系统可以具有有源电路，有源电路包括谐振栅极晶体管。有源电路可以包括运算放大器。混合计算模块可以包括完全集成的陀螺仪。

网络计算系统可以具有高峰值带宽I/O通道，高峰值带宽I/O通道构成半导体晶片与电光收发器之间的电连接，该电光收发器在其内部电路中还可以包括高峰值带宽I/O通道，该内部电路将混合计算模块处理的电子信号数据编码为光信号数据，光信号数据从混合计算模块传输通过本地光通信总线，并且该内部电路将混合计算模块从本地光通信总线接收的光信号数据解码为由混合计算模块处理的电子信号数据。电光收发器可以包括形成三维量子气体的材料层。网络计算系统可以包括构成区域网络的电信系统，该区域网络包括无线、光学和卫星电信系统。电信系统可构成由无线、光学和卫星电信系统组成的全球网络。无源过滤网络可以配置为均衡电路。网络计算系统可以包括实现时钟和数据恢复的均衡电路。无源过滤网络可以由平面无源电路元件构成。无源过滤网络可以嵌入到集成的过孔中。无源过滤网络可以是放大均衡电路。电信系统可以与包含具有高峰值带宽I/O通道的电路模块的移动计算设备交互。

本发明的进一步实施例提供了一种集成的过孔，该过孔包括与输入或输出电极电连通的过孔接触垫以及嵌入在形成于基板上的多层表面界面内的I/O链路，其中包含高能量密度电陶瓷介质的至少一个无源电路元件作为围绕过孔接触垫的周边的弧形结构插入过孔中，以形成电容、电感或电阻无源电路元件，这些元件与接地平面、电源平面或嵌入在过孔接触垫所在的信号数据平面内的I/O链路或在多层表面界面中位于过孔接触垫上方或下方的其他信号数据平面上的I/O链路串联或并联，过孔接触垫与该多层表面界面形成电连接，形成电容式无源电路元件的高能量密度电陶瓷介质具有以飞秒时间尺度进行极化和去极化的介电响应并且保持其物理尺寸小于超过3GHz(优选超过300GHz，更优选超过1THz)的系统工作频率的引导波长的1/20。

至少一个无源电路元件可以是无源过滤网络的一部分。无源过滤网络可以包括平面无源部件。无源过滤网络可以包括多个集成过孔。集成过孔可以包括与半导体晶片进行电连接的过孔接触垫。基板可以为半导体基板，半导体基板包括嵌入半导体表面有源层的有源电路。集成过孔可以使集成过孔与有源电路电连通。有源电路可以是谐振栅极晶体管。有源电路可以是运算放大器。集成过孔可以是完全集成的陀螺仪的一部分。有源电路可以是有源开关元件。无源过滤网络可以构成终止电路。无源过滤网络可以构成均衡电路。无源过滤网络可以在选定的频率或预先确定的频率带上产生谐振。无源过滤网络可以是时钟或数据恢复电路的一部分。过孔接触垫可以包括在过孔接触垫中串联电连接的多个无源电路元件。过孔接触垫可以包括多个无源电路元件，其中至少两个无源电路元件通过分支点并联电连接。至少一个无源电路元件可以是无源过滤网络的一部分，并且集成过孔可以构成放大均衡电路。

集成垫具有包括晶格的高能量密度电陶瓷介质，其中其单胞的中位原子质量大于25amu，优选大于70amu。电容电路元件的高能量密度电陶瓷介质可以具有70以上的相对介电常数ε_R，优选的相对介电常数范围为200≤ε_R≤800。高能量密度电陶瓷介质具有以下化学计量比：

M^(I) _(1-x-y-z)M^(II) _(x)M^(III) _(y)M^(IV) _(z)Zr_(1-a-b)Hf_(b)Ti_(a)O₃，其中Zr为锆，Hf为铪，Ti为钛，O为氧，M^(I)、M^(II)、M^(III)、M^(IV)是形成热力学稳定的钙钛矿晶体的另外的金属氧化物组分，x、y、z是使所有M^(I)、M^(II)、M^(III)、M^(IV)元素组分的和满足下列约束条件的摩尔分数摩尔形成比：

(1-x-y-z)+(x+y+z)＝1，并且(1-a-b)+(a+b)＝1。根据权利要求238的集成过孔，其中另外的金属氧化物组分(M^(I)、M^(II)、M^(III)、M^(IV))可以包括钪(Sc)、钒(V)、铬(Cr)、锰(Mn)、锌(Zn)、铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、铽(Tb)、镝(Dy)、钬(Ho)、钇(Yb)、铟(In)、锡(Sn)、铅(Pb)或铋(Bi)。

集成过孔可以具有高能量密度电陶瓷介质，高能量密度电陶瓷介质可以包括在GHz频率下具有μ_R≥10的相对磁导率和tanδ≤10^-3的损耗正切的石榴石。石榴石可以采用斜方十二面体或斜方体晶结构，也可以采用两种晶体结构的组合，其化学式为A₃B₂(SiO₄)₃，其中A组金属氧化物与硅氧化物的摩尔浓度相等，B组金属氧化物的摩尔浓度为硅氧化物的摩尔浓度的2/3；并且优选的A组金属氧化物包括氧化钙(CaO)、氧化镁(MgO)、氧化铁(FeO)和氧化锰(MnO)，以及优选的B组金属氧化物包括：氧化铝(Al₂O₃)、氧化铁(Fe₂O₃)、氧化铬(Cr₂O₃)、氧化钒(V₂O₃)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化硅(SiO₂)、氧化钇(Y₂O₃)、氧化钴(Co₃O₄)、氧化钆(Gd₂O₃)、氧化钕(Nd₂O₃)和氧化钬(Ho₂O₃)。高能量密度电陶瓷介质可以具有受控的微观结构，该微观结构具有介于10nm到25μm的均匀的晶粒尺寸，优选介于250nm到5μm。

附图说明

参考附图示意性地示出和说明本发明，其中：

图1描述了峰值带宽、构成通信链路的I/O通道数和通道内的数据速率之间的关系；

图2描述了受限提高的峰值存储器处理器带宽的现有技术；

图3A到图3F描述了导致I/O通道中插入损耗的各种因素；

图4说明了混合计算模块，其包括具有超高峰值存储器处理器带宽的I/O通道；

图5A到图5G说明了影响I/O通道内信号完整性的各种因素；

图6A、图6B、图6C说明了高峰值带宽I/O通道的结构体系及其构造；

图7A、图7B说明了由过孔形成具有最小短截线长度的无源过滤网络的方式；

图8A到图8E说明了由过孔形成具有零短截线长度的无源过滤网络的方式；

图9A到图9F说明了在I/O链路中嵌入无源均衡电路的方式；

图10A到图10D说明了在高峰值带宽I/O通道内解偶数据通道的方式；

图11A到图11C说明了在单向或双向高峰值带宽I/O通道中放大衰减信号的方式；

图12A到图12D说明了与谐振栅极晶体管模块有关的技术，该谐振栅极晶体管模块包括高峰值带宽I/O通道和完全集成的陀螺仪电路；

图13A、图13B说明了包含高峰值带宽I/O通道的网络计算和电信系统。

具体实施方式

本发明是参考上述公开的实施例进行的说明性描述。在不偏离所附权利要求中所定义的本发明范围的情况下，可以由本领域技术人员对所公开的实施例作出各种修改和更改。

本申请通过引用将保护在下列中的所有主题结合于此：在de Rochemont的美国专利号为US 7,405,698、名称为“陶瓷天线模块及其制造方法”的美国专利('698号申请)，deRochemont的美国专利号为US 8,715,839、申请日为2006年6月30日、名称为“电子部件及其制造方法”的美国专利('839号申请)，de Rochemont的美国专利号为US 8,350,657、申请日为2007年1月6日、名称为“功率管理模块及其制造方法”的美国专利('657号申请)，deRochemont的美国序列号为14/560,935号、申请日为2014年12月4日、标题为“功率管理模块及其制造方法”的美国专利('935申请)，de Rochemont和Kovacs(科瓦奇)的美国专利号为US 8,715,814号、名称为“液相化学沉积工艺制造和实施方式”的美国专利('814号申请)和美国专利号为US 8,354,294的美国专利('294号申请)，de Rochemont的名称为“具有表面FET的单片DC/DC功率管理模块”、美国专利号为US 8,552,708的美国专利('708号申请)，deRochemont的美国专利号为8,749,054、名称为“具有竖直功率FET模块的半导体承载件”的美国专利('054号申请)，de Rochemont的美国专利号为US 9,023,493、名称为“化学复杂烧蚀MAX-相材料及其制造方法”的美国专利('493号申请)，de Rochemont的美国专利号为US8,779,489和美国专利号US 9,153,532、名称为“具有谐振晶体管栅极的功率FET”的美国专利('489和'532号申请)，de Rochemont的美国专利号为US 9,123,768、名称为“具有单片集成量子点装置的半导体芯片承载件及其制造方法”的美国专利('768号申请)，deRochemont的美国专利号为US 8,952,858、名称为“频率选择性偶极天线”的美国专利('858号申请)，de Rochemont和Kovacs的美国专利号为US 9,348,385、名称为“混合计算模块”的美国专利('385号申请)，de Rochemont的名称为“完全集成的热电设备及其在航空除冰系统中的应用”的美国专利('414号申请)，de Rochemont的美国系列号为US15/958,706、名称为“谐振高能量密度存储设备”的美国专利('706号申请)，de Rochemont的美国系列号为US15/99,234、名称为“高速半导体芯片堆栈”的美国专利('234号申请)以及de Rochemont的美国系列号为US16/403,411、名称为“高速/低功率服务器框架和服务器网络”的美国专利('411号申请)。

'698申请介绍了提供超材料电介质的方法和实施例，这些超材料电介质包括人造磁性接地层，这些超材料电介质具有根据操作温度保持稳定的性能值的介电包含物。这通过将介电包含物中的微观结构控制到测量的小于或等于50nm的均匀纳米级尺寸来实现。deRochemont的'839号申请介绍了无源部件的集成，无源部件保持在印刷电路板、半导体芯片封装、晶圆级SoC晶片和电源管理系统中随温度变化保持稳定的性能值。de Rochemont的'159号申请说明了如何实施LCD以形成射频或无线应用中的无源过滤网络和四分之一波长变压器，它们已被集成到印刷电路板、陶瓷封装或半导体部件中。de Rochemont的'657号申请介绍了形成自适应电感器线圈的方法，该自适应电感器线圈可以被集成到印刷电路板、陶瓷封装或半导体部件中。de Rochemont等人的'814号申请公开了用于生产宏观上大型组成复杂材料的液相化学沉积(LCD)过程和装置，其由理论上密集的多晶微观结构网络组成，该网络包含最大尺寸小于50nm的均匀分布的晶粒。复杂材料被定义为包括半导体、金属或超合金以及金属氧化物陶瓷，de Rochemont的'814和'708号申请介绍了与完全集成的低EMI、高功率密度电感器线圈和/或高功率密度功率管理模块有关的方法和实施例。deRochemont的'489和'532号申请介绍了将以具有最小的导通电阻的任意高速度切换任意大电流的场效应晶体管集成到完全集成的硅芯片承载件中的方法。de Rochemont的'768号申请介绍了在半导体芯片承载件和单片集成微电子模块内产生三维电子气的集成半导体层的方法和实施例。de Rochemont的'302号申请介绍了通过集成具有纳米级微观结构的化学复杂半导体材料来优化热电装置性能的方法和实施例。de Rochemont的'858号申请介绍了通过折叠偶极天线或传输线的臂以通过电流矢量耦合诱发感应和电容性负载来形成电路谐振元件的方式。本申请中要求保护的各种实施例和装置是使用由de Rochemont等人在'814号申请中介绍的液相化学沉积(LCD)方法构造的。de Rochemont的'706号申请介绍使用电陶瓷电介质，电陶瓷电介质极化响应以飞秒(10^-15秒)以上与施加的电刺激同相响应，其中将电陶瓷电介质结合在谐振电路中。de Rochemont的'234号申请介绍了一种方法，该方法通过集成高能量密度的电陶瓷电介质来终止过孔处的传输线，该电陶瓷电介质的性能随温度和时间的变化在大于飞秒级的时间尺度上保持稳定，以最小化在硅过孔(TSV)处产生的寄生信号，但它并未介绍在高速芯片堆栈中形成均衡电路或时钟数据恢复电路或使符号间干扰(ISI)最小化的手段。de Rochemont的'411号申请介绍了如何提高服务器群和区域/全球服务器群网络的功率效率，但没有介绍在高速芯片堆栈中形成均衡电路或时钟数据恢复电路或最小化符号间干扰(ISI)的手段。

LCD方法允许以所需化学精度在掩埋的微电子层上集成高化学复杂的电陶瓷介质，以使成品经济可行。它使化学复杂的电陶瓷介质能够在不会损坏嵌入的有源电路的温度下选择性地沉积在半导体表面。它进一步使化学复杂的电陶瓷介质以原子尺度的化学均匀性和均匀的微观结构下进行结合，该微观结构包括具有纳米均匀性的微观结构，而与电陶瓷介质的化学复杂性无关。

I/O通道是指第一半导体芯片1或芯片1的堆栈的输出端口与第二半导体芯片2的输入端口之间的导电链路以及优化两个端口之间传输的信号的完整性所必需的中间电路和波导材料。

现在请参考图3A、图3B、图3C，图3D、图3E和表I，其为本发明独特的实施例提供背景，该实施例最小化I/O通道内的插入损耗，以便以较高的奈奎斯特(Nyquist)频率或每针I/O数据速率驱动链路数据速率。奈奎斯特频率是离散时间系统采样率的一半，是跨带宽受限通道(如通带通道、受限射频频带或分频多路通道)符号速率的上限的度量。12GHz的奈奎斯特转换为每个引脚24Gbps的I/O数据速率。24GHz的奈奎斯特转换为48Gbps数据速率等。高峰值带宽需要形成高密度(间隔紧密的)I/O通道的装置，这些通道可以在高的奈奎斯特频率下驱动，其具有由串扰、色散、信号反射和衰减引起的最小的插入损耗。

I/O通道内的插入损耗导致输入信号脉冲6的振幅减小，输出脉冲7宽化了宽度，增加了上升时间，并降低了在I/O通道中行程的振幅，如图3A、图3B所示。这些损耗和脉冲展宽效应来自多个因素，它们限制了数字脉冲能够可靠地传输数字符号的距离。这些损失随着频率的增加而急剧增加，通常用非物质方程来估计：

它在数学上近似所有贡献损耗因子，其中w是以密耳(mil)为单位的导体的宽度，f是以GHz为单位的频率，tanδ是损耗切线，ε_R是嵌入导体迹线的介电常数。

造成损耗的物理因素要么是由材料性质决定的，要么是与设计有关。材料主导因素包括由导体或介电损耗引起的信号衰减，以及电路结构中不良终止不连续处的信号反射产生的噪声问题。不良的电终止是由于不能将中和反射所需的适当材料嵌入在不连续处以及包装材料不能与高频驱动的电磁信号相响应引起的。在现代高速组件中使用的包括无源部件4和有机包装5的材料就是这种情况。设计主导因素与处理串扰和保持模式场完整性有关。如果设计相关问题得到很好的管理，实现更高数据速率的唯一限制因素就是材料衰减损失。

通过引用结合在本文中的de Rochemont的'706和'234介绍了具有纳米尺度上的均匀的微观结构的介电材料有关的技术，这些材料在电磁刺激的情况下在相位上进行响应，最高可达飞秒时间尺度(千万亿Hz频率)，以及它们在高速芯片堆栈中在过孔处终止信号(中和反射)中使用。通过引用结合在本文中的de Rochemont的'054和'768介绍与半导体承载件有关的技术，在这些承载件上安装芯片堆栈和半导体晶片，其包括集成在承载件内的总线电路，但它没有介绍形成总线电路的优选实施例，该总线电路进一步包括超低损耗、高密度I/O通道以提高数据速率和峰值存储器处理器带宽。

介质色散是导致脉冲畸变的一个因素，因为它导致形成脉冲的波包中的一些频率以不同的传播速度传播到另一些。图3C说明了信号频率可达25GHz的各种高性能介质的相对于介电强度(归一化为以GHz的测量值)的变异性。由罗杰斯公司提供的具有最高性能的可模塑有机化合物有：高性能FR-48、Theta^TM层压板和预浸料9、以及RO4350B^TM层压板/RO4450F^TM预浸料10。所有这些有机化合物都具有使得在较高的奈奎斯特频率下色散越来越成问题的介电常数，这限制了在包括这些介电材料的I/O通道中实现高数据速率的能力。

用于光纤的非晶二氧化硅11是工业上使用的最透明的介电介质。色散在厘米波长(GHz频率)是不存在的，直到微米波长才成为问题，在该情况下色散仍然很小，以至于不需要重塑光频率电磁脉冲，直到它们通过40-60公里长的介质。因此，用非晶态二氧化硅11形成I/O通道的方法期望形成低插入损耗链接。

信号衰减来源于导体损耗和介电损耗。由于外皮的影响，导体损耗随频率的增加而增加，这使得电流密度随着频率的增加而集中在靠近导体表面的更薄和更薄的区域。图3D描述了在FR4介质中形成的34英寸长的I/O通道中至5GHz的导体损耗12和介电损耗13的相对贡献。图3D清楚地说明了介电损耗13在频率增加时超过导体损耗12。因此，使用具有最低可行介电损耗13的介电介质形成高数据速率I/O通道是势在必行的。除了具有最小的色散特性外，据报道，非晶态二氧化硅的损耗切线(tanδ)落在0.0004≤tanδ≤0.00002之间。

图3E说明了至20GHz的插入损耗(以dB/英寸表示)，其作为频率的函数，使用方程1导出，它模拟了具有5密耳(127μm)的线宽的以下介电介质的低密度传输线中的串扰、色散和衰减的影响：FR4(tanδ＝0.02，εR＝4)14，Nelco 4000-13EP Si(tanδ＝0.008，εR＝3.2)15，Rogers 4350B(tanδ＝0.0037，εR＝3.48)16，Megtrone6(tanδ＝0.002，εR＝3.4)17，无定形二氧化硅(tanδ＝0.0004，εR＝3.8)18和非晶态二氧化硅(tanδ＝0.00002，εR＝3.8)19。在较高的奈奎斯特频率(尤其是超过20GHz的频率)下工作的I/O通道将优选地包括具有最小介电损耗的介质，即使在包含具有5密耳(127μm)线宽的低密度互连线的链路中也是如此。

表1说明了当包含FR414、Nelco 4000-13EP Si 15、Rogers 4350B 16、Megtrone17和具有tanδ＝0.0004的非晶态二氧化硅(α-SiO₂)18和tanδ＝0.00002的非晶态二氧化硅(α-SiO₂)19的I/O通道分别在12GHz和24GHz的奈奎斯特频率(分别对应于24Gbps和48Gbps的数据速率)下驱动时，在线宽为5密耳(127μm)到0.0025密耳(0.7)的情况下，插入损耗是如何随着互连密度的增加而变化的(较小的线宽/较紧的间距)。非晶态二氧化硅18、19在低密度I/O通道(16I/O/mm/层)的情况下明显优于可模塑有机化合物14、15、16、17，在12GHz的奈奎斯特频率下，其与FR414介质相比最大提高55％(使用α-SiO₂，tanδ＝0.00002)，与Magtrone617介质相比最大提高15％，在24GHz的奈奎斯特频率下，其与FR414介质相比最大提高69％，与Magtrone617介质相比最大提高23％。然而，峰值处理器-存储器带宽需要更高的I/O密度，尤其是在半导体技术节点的规模低于14nm的情况下。在现代技术节点更加需要的I/O通道密度(>1369I/O-mm^-2/层)的情况下，即使使用具有超低介电损耗的材料，串扰产生的插入损耗也压倒信号完整性。在这些情况下，在高密度I/O通道(2739I/O-mm^-2/层)的情况下，非晶态二氧化硅18、19明显仍然比可模塑有机化合物14、15、16、17更有优势，但在12GHz奈奎斯特频率下，它只比FR414介质最大提高0.8％，比Magtrone617介质最大提高0.07％，在24GHz奈奎斯特频率下，比FR414介质最大提高1.1％，比Magtrone617介质最大提高0.1％。

值得注意的是，在互连密度增加的情况下，非晶态二氧化硅在24GHz奈奎斯特时获得的最大提高在百分比方面总是大于在12GHz奈奎斯特时的情况。虽然很小，表I示出了随着互连密度的增加使用非晶态二氧化硅(tanδ＝0.00002)与FR414相比获得的介于25％到38％之间的“最大提高”，与Magtrone617相比随着互连密度的增加介于43％到55％之间的提高。因此，为了实现峰值处理器-存储器带宽，不仅需要在以高的奈奎斯特频率工作时I/O链路中加入超低损耗材料，而且绝对有必要开发在串扰干扰成为信号和符号干扰主导机制的情况下在高互连密度下工作时完全中和串扰的手段。

现在请参考图4-12，说明了通过在无源内插电路、包括半导体基板的有源内插电路或半导体芯片承载件102的多层表面界面200内形成超低损耗/高信号完整性I/O通道来改善峰值存储器-处理器带宽的方法和实施例。所有实施例包括优选设置在异构电路或高速半导体芯片堆栈中的嵌入式无源电路，以最小化传输线不连续处的信号反射、终止信号源和信号负载之间的信号、作为均衡电路或作为时钟数据恢复系统的功能。半导体内插电路和半导体芯片承载件还可以包括用于放大衰减信号的有源电路。所有实施例包括超低损耗电介质，优选为非晶态二氧化硅介质或某些功能等效的电介质。所有实施例都通过在所有装置之间均匀分配功率来尽量减少平行迹线之间的串扰，减少地反射和开关噪声，并降低系统噪声。

进一步包括高峰值带宽I/O通道202的混合计算模块100可以包括半导体芯片承载件102、一个或多个半导体晶片104、106，一个或多个半导体晶片104、106为安装在半导体芯片承载件102上的异质配置的单个晶片104或者作为半导体芯片堆栈106(优选高速芯片堆栈组件106)，该组件可以包括如de Rochemont'234所介绍的安装在半导体芯片承载件102上的高速半导体芯片堆栈组件。这里可以理解为，半导体芯片堆栈106也可以理解为半导体晶圆的结合组件。混合计算模块100还可以包括冗余、容错或分布式电路，这些电路由安装在半导体芯片承载件102上的单个104'或芯片堆栈组件106'组成。在半导体芯片承载件102上形成或安装的功率管理模块108通过在500MHz以上的开关速度(优选在处理器时钟速度或更高的开关速度下)切换器件的电源而将功率局部均匀地分配给半导体芯片承载件102中的所有器件104、104'、106、106'、110和任何有源电路，从而减少地反射、开关噪声和整个系统噪声，功率管理模块108进一步包括谐振栅极晶体管，如de Rochemont'489和'532所介绍的那种，通过引用将其结合于此。作为考虑到的设计保证，混合计算模块100可以包括多个功率管理模块108和谐振栅极晶体管。混合计算模块100还可以包括电光收发器110，该收发器110提供与在网络计算机中的其他设备(优选是其他混合计算模块)的光学连接。混合计算模块100包括无源电路元件112，无源电路元件112包括在半导体芯片承载件102上或其内部形成的电感、电阻和电容，这些电感、电阻和电容过滤噪声、终止信号线以最小化反射以及匹配阻抗。混合计算模块100进一步包括总线电路(为了清晰，图4中未示出，但下文进行描述)，总线电路使奈奎斯特频率在高I/O密度下很好地达到几十和几百GHz，以驱动峰值处理器-存储器带宽很好地达到TBps和以上。

现在请参考图5A、图5B、图5C、图5D、图5E、图5F、图5G以说明在现有技术中获得I/O通道中的高信号完整性的局限性，以更好地阐明本发明的优选实施例，该实施例涉及在半导体或非活性介电基板上形成的内插网络内或嵌入在半导体芯片承载件102内的总线电路内的信号终止。

对现有技术(图2)的第一个限制涉及无源部件的物理尺寸和无法使用BEOL制造技术在晶圆规模上集成粉末处理的电陶瓷介质。

作为一般规则，在电路中组装的离散部件必须具有小于工作频率引导波长的1/20的物理尺寸，才能属于“集总电路”设计近似结构。“集总电路”近似结构便于设计，因为离散部件内的瞬时场不再需要考虑。进一步的信号推动到30GHz以上，更多的波长下降到1厘米以下。这意味着无源电路元件的物理尺寸需要限制在最大长度/宽度小于0.5毫米或500μm，以保持集总电路近似结构。该申请的一个目的是实现在30GHz以上、优选在300GHz以上、优选在3THz以上工作的完全集成电路模块226，其中无源电路元件使用集总电路近似结构集成在电路中。

该水平的集成需要包含高能量密度电陶瓷介质224的无源电路元件，使用一种与BEOL构造方法兼容的方法将无源电路元件结合在电路中，该方法用于连接芯片上通信和芯片外世界之间的间隙，同时实现超过200IQ/mm/层的高互连密度。在应用于高能密度材料中时，由于沉积速率近似为1nm/hr，现代BEOL施工技术成本较高。这种商业约束将商业上可行的生产手段限制为集成单一金属元素介质，例如其中硅(Si)是金属(半导体半金属)元素的如二氧化硅(SiO₂)、氮化硅(Si₃N₄)，或钛(Ti)和铪(Hf)是唯一金属元素的二氧化钛(TiO₂)和二氧化铪(HfO₂)。这种制造限制限定介质具有约等于4(二氧化硅)、7(氮化硅)、80(氧化钛)和25(氧化铪)的介电常数。

实现期望电容所需的面积A与介质厚度I和期望电容成正比，与介质的介电常数ε₀ε_R成反比，如方程2所示。

因此，对于电容电极之间的给定厚度，具有较高介电常数ε₀ε_R(能量密度)的材料将需要集成部件内的较小面积A。在较高的信号频率下，较高能量密度的无源部件更容易落入“集总电路”设计近似结构。

de Rochemont'839和de Rochemont和Kovacs的('814申请)申请介绍的液相化学沉积(LCD)技术形成电容介质，电容介质包括具有微观结构的高化学复杂性，其使用不会损害嵌入在半导体基板中的有源元件的扩散外形的生产温度实现在纳米尺度上均匀，通过引用将两者结合于此。均匀的纳米微观结构使电容介质能够减少随机噪声符号抖动，因为它们的介电性能随着温度和时间变化保持稳定。最重要的是，这些高化学复杂性的材料使得可以以商业上可行的生产速度生产高能量密度的介质。这允许使用下面描述的BEOL技术在电路中集成高能量密度介质。

高能量密度介质具有高介电常数ε₀ε_R或磁导率μ_oμ_R，其可用于收缩部件尺寸，如下表II所示。

表II

因此，期望应用集成高化学复杂性介质(如BaTiO₂或LaHfZrTiO₃)以实现最大程度的部件小型化，使无源元件安全地保持在“集总电路”设计结构内，以将微电子电路的工作速度从GHz频率提高到THz频率。

高能量密度电陶瓷介质所实现的“损耗因子”使最大物理尺寸为500μm的无源电路元件的集成能够实现30GHz的集总电路近似结构，最大物理尺寸为50μm的无源电路元件的集成能够实现300GHz的集总电路近似结构，最大物理尺寸为5μm的无源电路元件的集成能够实现3THz的集总电路近似结构。de Rochemont'411申请介绍了生产完全集成的陀螺仪电路的方式，该陀螺仪电路使用电容电路元件和运算放大器(Op-Amp)，当物理约束限制传统电感线圈的集成时，可以在较高的频域替换为电感电路元件，通过引用将该申请结合于此。因此，结合了作为电感电路元件的完全集成的陀螺仪是该申请的优选实施例，其中Op-Amp电路与其他有源开关元件集成在有源半导体层214中。陀螺仪电容元件集成在数据信号平面210的一个或多个未使用的部分中，在高峰值带宽I/O通道的多层表面界面200内。

现有技术的第二个物理限制是在较高的频率上引起“振铃效应(ringing)”和信号反射，从而抑制较高的峰值带宽，这与需要在信号终止处增加电抗(电容或电感)有关。在MHz和低的GHz信号频率下，使用电阻负载简单地调整迹线长度足以终止信号，因为信号驻波150及其沿着具有迹线长度152的导体移动的谐波频率分量测量接近驻波150的半波长(λ_导内/2)或是信号驻波150的半波长(λ_导内/2)的整数倍。在这种情况下，信号驻波150在不连续处152自然会有零或接近零的振幅，从而通过不连续处154获得完全功率传输156，如图5A所示。不连续处可以是过孔、传输线中的弯曲、或连接到互连器件的引脚或连接件。

晶体管的缩放使得高I/O密度需要更紧密的I/O引脚、过孔和导体迹线。这些高密度条件对可用于调整迹线长度152的空间施加了物理限制，使其测量接近信号驻波150的半波长(λ_导内/2)或是信号驻波150的半波长(λ_导内/2)的整数倍。在这种情况下，驻波150在不连续处154处有非零振幅158，如图5B所示。非零振幅分量158产生反射波160，该反射波160破坏性地干扰信号驻波150，在通过不连续处154时产生急剧衰减的透射波162。

在这些情况下，电感或电容元件提供的电抗需要在不连续处154调整信号驻波150的相位(或导电长度)，使其具有在不连续处154终止(有效地具有零或接近零的振幅)的相位调整的周期性，允许以完全或几乎完全的功率传输通过。如图2所示，现有技术将其终止元件(无源元件4)定位在围绕半导体器件1、2和互连结构3的阵列内的有机封装5的表面上，位于最需要它们的位置。

第三个物理限制还涉及无法在实现适当的阻抗匹配的最佳位置处定位无源元件。图5C描述了用于传输线170的一些公共阻抗匹配构造，传输线170具有特征阻抗Z₀，它在负载垫(pad)173处将源171连接到负载172。假设这些配置不需要垫173处的电抗。这些终止包括但不限于：

i.简单并联终止174直接将负载垫172连接到接地的阻抗匹配电阻175，该电阻与传输线170的特性阻抗(Z₀)匹配；

ii.简单并联飞行(fly-by)终止176将负载垫172通过短截线177连接到阻抗匹配电阻175，该电阻175与传输线170的特性阻抗(Z₀)相匹配，并且也接地，因为负载172的物理尺寸不允许阻抗匹配电阻175处的垫之间紧密连接；

iii.有源并联终止178将负载垫172直接连接到阻抗匹配电阻175，电阻175与传输线170的特性阻抗(Z₀)匹配并且连接到电压源V_bias(偏置电压)；

iv.戴维南终止179使用戴维南分压器，其中与传输线170的特性阻抗(Z₀)相匹配的终端电阻在第一电阻180和第二电阻182之间分开，第一电阻180连接在负载垫173和电源181之间，第二电阻182直接将负载垫173连接到地面；

v.串联RC并联飞行(fly-by)终止183使用电阻184和电容185串联网络作为终端阻抗，其中通过短截线177连接到垫173的电阻184具有与传输线170的特性阻抗匹配的电阻，并且电容185阻挡电流到地面的恒定流动，而不会使信号延迟超过设计阈值；

vi.差分对(3.3V PCMIL)飞行(fly-by)终止186利用两条传输线170和两个终端电阻175，两条传输线170具有位于发射机处的两个并联电阻187，电阻187将传输线170连接到终端电压188并且电阻是传输线170的特性阻抗的两倍，终端电阻175与传输线170的特性阻抗匹配并且通过短截线177将负载垫173连接到终端电压188。

用于阻抗匹配终端的短截线177是关键的限制，它阻止在印刷电路板上组装的系统中的电路以大于2.5-3.5GHz的频率工作，或阻止堆栈芯片组件和异质模块中的电路以高于7GHz的频率工作。如图2所示，在现有技术中，通过将终端无源部件放置在围绕半导体器件1、2和高密度互连结构3的阵列中产生短截线177，该阵列需要多个导体迹线(未示出)，这些迹线需要具有相同的长度才能适当地同步该器件。

如图5D、图5E、图5F、图5G所示，由信号传输短截线177引起的时间延迟(t_{DELAY(短截线)})是高频电路设计的主要限制。最小化信号反射所需的适当的同步施加以下约束：

t_{DELAY(短截线)}<T_上升时间/3 (3a)

其中脉冲上升时间(T_上升时间)189是脉冲191的前缘190从最大脉冲高度(电压)192的10％上升到90％的时间差，以及

t_{DELAY(短截线)}＝L_短截线/v_prop (3b)

其中v_prop是短截线177上的信号的传播速度。由此推知，

其中是包覆迹线导体的相对磁导率(μ_R)乘以介电常数(ε_R)的平方根。

较高的奈奎斯特频率缩短了脉冲上升时间189，这相应地通过方程3a缩短了最小允许时间延迟(t_{DELAY(短截线)})。图5E、图5F、图5G说明了具有代表性的SPICE模拟“眼图”的现代状态的技术电路，其短截线177长度测量为1厘米(图5E)、5厘米(图5F)和0.0厘米(图5g)。“眼图”评估I/O链路中的信号完整性和反射噪声。较长的短截线长度177(L_短截线＝1厘米、0.5厘米，分别为图5E和图5F)产生更多的反射，并产生损害信号完整性的更多的噪声电路，尤其是在缩短脉冲上升时间18的较高信号频率的情况下。因此，可取的是，小于0.5厘米的较短的短截线长度177，优选是零的短截线长度177，并使用低密度介质以尽量减少反射噪声，以推动奈奎斯特频率和通道数据速率远远超过现有技术的当前限制，其中在不太高的情况下，最小短截线长度177在0.5厘米至1厘米的范围内。

现在请参考图6A、图6B、图6C，这些图用于说明结构体系及其构造方法。该申请结合了de Rochemont'234专利介绍的技术，该技术提供了在高速半导体芯片堆栈中在过孔处终止电路的不连续处的方式。本申请扩展了这些方法，从而形成以提高的峰值带宽工作的高互连密度I/O链路，当数据在第一半导体1或半导体1的堆栈的输入/输出端口与第二半导体2的输出/输入端口之间传输时，可以提高峰值存储器带宽。高峰值带宽I/O通道202可形成于半导体承载件102的总线电路中、半导体晶片104的表面上或嵌入在芯片堆栈组件106内的有源半导体或无源介电内插电路232中。本申请进一步介绍在高峰值带宽I/O通道202内集成均衡、放大、时钟和数据恢复系统的方式。

图6A描述了多层表面界面200，其中形成峰值带宽I/O通道202的电路嵌入在多层表面界面200中。高峰值带宽I/O通道202包括过孔300、402，过孔300、402构成半导体晶片104、106、228、半导体承载件102、内插电路232或高速半导体芯片堆栈上的输入和输出端口之间的电连接。低介电常数超低损耗电介质218(优选是非晶态二氧化硅介质)的导电装置222形成通道链路530，并且无源过滤网络404集成嵌入在高峰值带宽I/O通道202中。无源过滤网络404可以嵌入在通道链路530的平面上，或者可选地嵌入到集成过孔400、450中。

多层表面界面200形成在基板204上。推荐使用BEOL技术来形成表面特征，而表面特征又包括作为均衡和时钟数据恢复电路的网络过滤元件(电阻、电容、电感)。基板204优选为半导体基板，更优选为硅半导体基板，但如果在多层表面界面200中形成作为主层的绝缘介质，则还可以包括任何半导体或包括任何介电材料或任何材料。多层表面界面200是使用BEOL技术形成的，该技术可以包括任何半导体技术节点，但优选地利用22nm-90nm范围内的节点。

多层表面界面200至少包括电源平面206、一个或多个接地平面208和一个或多个数据信号平面210，它们通过低介电常数、超低损耗电介质(优选是非晶态二氧化硅介质)相互绝缘。在集成了有源开关元件的有源半导体表面214上形成时，多层表面界面200进一步包括信号控制平面212。有源半导体表面214包括在半导体芯片承载件102或有源半导体内插电路232中，这些电路放大信号或管理芯片堆栈组件106中的有源开关功能。多层表面界面200的结构体系216可以包括任意数量或组合的电源平面206、接地平面208、数据信号平面210和信号控制平面212。当多层表面界面200被构造在包含非活性介质并且简单地作为无源互连结构3的基板204上时，不需要信号控制平面212。

如图6B所示，通过在基板204(步骤1)上形成低介电常数超低损耗电介质218(优选为非晶态二氧化硅介质)来构造多层表面界面200，该基板204在形成半导体承载件102或有源半导体内插电路232时可以包括嵌入在其表面下的有源电路。在非活性基板上制造I/O链路时，可以省略控制信号平面212的创建。在形成这些结构时，尤其是当形成具有高能量密度电陶瓷介质所需的高化学复杂性的薄膜时，LCD方法是优选的，其中收缩过滤部件的物理尺寸需要高能量密度电陶瓷介质。LCD方法是唯一能够形成以飞秒响应时间进行极化和去极化的电容元件。LCD方法可以直接或间接地应用于形成层，可以包括化学机械抛光步骤以使表面平滑到理想的平面度。

常规的BEOL步骤用于在超低损耗电介质218中在需要使用嵌入在基板204中的任何有源电路的位置处蚀刻开口220(步骤2)。应用导电装置222以形成控制信号平面212及其与半导体表面214上的有源层的电连接(步骤3)。

在导电装置222上方应用超低损耗电介质218，以电隔离控制信号平面212(步骤4)。在超低损耗电介质218的需要使用信号控制平面212或有源层214的位置蚀刻开口220(步骤5)。在应用导电装置222形成接地平面208时填充开口220(步骤6)。在导电装置222上应用超低损耗电介质218，以使接地平面212与优异的导电装置层电隔离(步骤7)。在超低损耗电介质218的需要使用接地平面212或电路中的更低水平的位置处蚀刻开口220(步骤8)。当应用导电装置222形成数据信号平面210时，填充开口220，与下层进行连接(步骤9)。

在导电装置222的形成数据信号平面210的位置蚀刻开口220(步骤10)，在该位置需要应用高能量密度电陶瓷介质224以将平面无源部件嵌入在数据信号平面210中。这些技术不限于在数据信号平面210内嵌入平面无源部件。如下图所示，独特的设计要求平面无源元件嵌入到电源平面206、接地平面208和信号控制平面212中，其中步骤10所示的相同方法应用于这些层。

采用高能量密度电陶瓷介质224填充开口220并形成平面无源部件(步骤11)。在导电装置222上应用超低损耗电介质218(步骤12)，以使数据信号平面210与嵌入的电陶瓷介质224电隔离。

在超低损耗电介质218的需要电连接电路中的数据信号平面210或更高级别的电路或其正上方的接地平面的位置处蚀刻开口220(步骤13)。当应用导电装置222形成接地平面208时，填充开口220以及与下层进行连接(步骤14)。

重复步骤1至步骤14，以依次包括另外的数据信号平面210、接地平面208和电源平面206并建立多层表面界面200的结构体系216。

关于嵌入的高能量密度电陶瓷介质224，本发明的一个具体目的是最小化信号失真、功率损耗以及使用嵌入在电源平面206、接地平面208、数据信号平面210或控制信号平面212中的高能量密度的电陶瓷介质224形成的电容、电感或电阻的物理尺寸，形成高峰值带宽I/O通道202。用作电容介质的任何高能量密度电陶瓷介质224的优选实施例要求钙钛矿电陶瓷介质，其中介电极化率在飞秒时间尺度上响应，并具有随温度变化保持稳定的介电性能。这是通过具有均匀纳米微观结构的微观结构来实现的，其中所有晶粒具有相同的晶粒和晶界化学(摩尔组成变化≤±1.5mol％)和小于50nm的均匀的晶粒尺寸。

利用具有较高电子密度的高能量密度的电陶瓷介质224实现了较小的电容部件尺寸。因此，在本发明的一种优选实施例中，将高能量密度电陶瓷介质224结合在平面电容中，其中电陶瓷晶格内的平均amu大于25amu，优选大于50amu，以产生大于70(优选在200≤ε_R≤800范围内)的相对介电常数。高能量密度电陶瓷介质的基本化学计量由下列公式方程给出：

M⁽ⁱ⁾ _(1-x-y-z)M^(II) _(x)M^(III) _(y)M^(IV) _(z)Zr_(1-a-b)Hf_(b)Ti_(a)O₃ 公式(4a)

其中M^(I)、M^(II)、M^(III)、M^(IV)是形成热力学稳定的钙钛矿晶体的另外的金属氧化物组分，x、y和z是形成比率的分数摩尔百分比，其使得所有M^(I)、M^(II)、M^(III)、M^(IV)元素组分的总和满足以下约束：

(1-x-y-z)+(x+y+z)＝1 (4b)

并且，

(1-a-b)+(a+b)＝1(4c)

更高的平均amu是通过将更高的amu元素加入到钙钛矿化学式中来实现的。因此，在包含三个或三个以上金属氧化物组分的嵌入电容元件中的介绍的高能量密度电陶瓷介质224是本申请的一个具体实施例，这些金属氧化物组分进一步包括表三所列的三种(3)或更多种元素的混合物。

如在de Rochemont'234专利中所介绍的，期望电容式高能量密度电陶瓷介质具有极低的耗散电流，通过引用将该申请结合于此。因此，本发明的一个特定方面是采用少量(≤0.05mol％)二氧化硅(SiO₂)的电容式高能量密度的电陶瓷介质224，它将与导电金属氧化物类的物质一起从晶核迁移到晶界，形成电绝缘金属氧化物相，以抵抗耗散电流并中和内部导电通路的形成。

表三

石榴石是优选的高能量密度电陶瓷介质224，其嵌入在导电装置222的开口220中，以用于在电源平面206、接地平面208、数据信号平面210或控制信号平面212中嵌入电感无源元件，形成高峰值带宽I/O通道202。石榴石在GHz频率下提供高磁导率(μr≥10)和超低损耗(tanδ≤10^-3)，使它们成为优良的磁芯材料。石榴石采用斜方十二面体或斜方晶体结构，或两者的结合，具有以下化学式：

A₃B₂(SiO₄)₃ (2)

其中A组金属氧化物与氧化硅的摩尔浓度相等，B组金属氧化物的摩尔浓度为氧化硅的摩尔浓度的2/3。优选用于高渗透石榴石电陶瓷介质的A组金属氧化物包括：氧化钙(CaO)、氧化镁(MgO)、氧化铁(FeO)和氧化锰(MnO)。优选用于高渗透石榴石电陶瓷介质的B组金属氧化物包括：氧化铝(Al₂O₃)、氧化铁(Fe₂O₃)、氧化铬(Cr₂O₃)、氧化钒(V₂O₃)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化硅(SiO₂)、氧化钇(Y₂O₃)、氧化钴(Co₃O₄)、氧化钆(Gd₂O₃)、氧化钕(Nd₂O₃)和氧化钬(Ho₂O₃)。高渗透石榴石电陶瓷介质的最佳组成包括A组和/或B组金属氧化物的混合物。在本发明的优选实施例中，集成在高速半导体芯片堆栈200中的高磁导率石榴石磁芯142具有可控的微观结构，其具有从10nm到25μm(优选从250nm到5μm)的均匀晶粒尺寸。

如图6C所示，本申请中介绍的电路模块226包括集成在多层表面界面200内的高峰值带宽I/O通道202，它们形成在半导体基板上，该半导体基板作为半导体承载件102，在该半导体承载件102上安装半导体晶片228。半导体晶片228可以以单个晶片安装，也可以作为嵌入在芯片堆栈230内的多个芯片安装。半导体晶片228(优选是在安装或组装之前“变薄”的半导体晶片228)可以提供操作模块226的设计目标所需的任何功能(存储器、处理器、控制器等)。在基板234的表面上形成了内插电路232，内插电路232包括多层表面界面200，多层表面界面200进一步包含高峰值带宽I/O通道202。基板234可以包括半导体或非活性电介质，也可以作为嵌入在竖直芯片堆栈230组件中的半导体承载件102。

安装在电路模块226上或嵌入在芯片堆栈230中的半导体晶片228可用于管理任何或所有的下列电路功能：存储器、存储器控制器、设备控制器、中央处理器、堆栈处理器、图形处理器、量子处理器、现场可编程门阵列、无线电连接、光场成像、辐射场成像、电光成像和应用特定(ASIC)功能。电路模块的优选应用包括作为电荷耦合成像装置的半导体晶片104、106、228，该装置以超过3GHz(优选超过100GHz，更优选超过1THz)的时钟速度成像电磁场。

提供存储器功能的半导体晶片104、106、228可以包括任何类型的存储器，包括：只读存储器、常规随机存取存储器(RAM)、动态随机存取存储器(D RAM)、静态动态随机存取存储器(SDRAM)、非易失性存储器(如铁电随机存取存储器(FRAM)或电阻随机存取存储器(RRAM或X点))或光学存储器。

嵌入在介质基板或半导体承载件102中的高峰值带宽I/O通道可以用于将电路模块226与其他电路模块226进行电连接。

电路模块226中的存储器功能可以使用与第1代堆栈机器处理器一致的方法和信息结构处理在这些半导体晶片228中的数据，电路模块226包括具有高峰值带宽I/O通道202的半导体承载件102和提供存储器的半导体晶片228。

在电路模块226中用作存储器控制器功能的存储器可以使用与第2代堆栈机器处理器一致的方法和信息结构来处理在这些半导体晶片228中的数据，该电路模块226包括具有高峰值带宽I/O通道202的半导体承载件102和提供存储器和堆栈处理器功能的半导体晶片228。

本发明还要求保护了电路模块226内的存储器、存储器控制器和堆栈处理器功能，电路模块226包括具有高峰值带宽I/O通道202的半导体承载件102和提供存储器、存储器控制器、中央处理器、图形处理器和堆栈处理器功能的半导体晶片228，并使用与对缓存存储器依赖最小的第3代堆栈机器处理器一致的方法和信息结构处理在这些半导体晶片228内的数据，其中使用与第1代堆栈机器一致的方法将数据处理动态分配给存储器，或在堆栈机器处理晶片中使用与第2代堆栈机器和最小指令集计算(MISC)体系结构一致的方法进行处理，或由控制器电路管理，该控制器电路通过递归或深度嵌套循环算法最有效地将处理器功能分配给MISC堆栈机器处理器，并通过迭代算法最有效地将功能分配给使用简化指令集计算(RISC)体系结构的中央处理单元或图形处理。

现在请参考图7A、图7B到图9A、图9B、图9C、图9D、图9E、图9F，以说明在导电装置222内嵌入作为无源电路的电陶瓷介质224以形成配置在高峰值带宽I/O链路202内的电源平面206、接地平面208、信号数据平面210或信号控制平面212的方法。

形成高峰值带宽I/O通道202的主要目的是形成具有最小或零短截线长度177的终端。因此，本发明的一个具体实施例将电陶瓷介质224或其他材料嵌入导电装置中，作为与过孔300直接电连通的平面无源元件。如图7A和图7B中所示，平面无源过滤网络302使用过孔300作为包含导电装置222层的平面内的网络节点。无源过滤网络302是在包含导电装置222层的平面内形成的，通过刻蚀开口220形成弯曲线电极304，该电极304成为在两个过孔300(网络节点)之间形成的平面电感306的绕组，其中高磁导率电陶瓷介质224形成磁芯平面电感元件306；刻蚀开口形成两个交叉电极308A、308B，两个交叉电极308A、308B在高介电常数电陶瓷介质224插入开口220内之后成为平面电容部件310A、310B的输入/输出；以及，在导电装置222层内形成间隔的蚀刻开口220，其中插入电阻材料312以形成平面电阻314A、314B、314C、314D、314E。电阻材料312可以包括高电阻率陶瓷介质224，也可以可选地包括高电阻率金属、合金或高温合金。

平面无源过滤网络302是通过连接平面无源过滤网络302来完成的，该平面无源过滤网络302可以包括在位于过孔节点300A处的信号(数据、功率或控制)输入端内或与其电连接。它在过孔节点300B处连接到设备316，并在过孔节点300C处连接到位于接地平面208的地面318。如下文所示，过孔300还可用于将无源过滤网络连接到其他平面无源部件306、310、314，这些部件形成位于其他平面206、208、210、212、214上的其他无源过滤网络302的分支或形成其他无源过滤网络302。

虽然平面无源元件306、310、314和无源过滤网络将连接到器件316的过孔节点300与电源输入206、信号输入210、212和地面208之间的短截线长度177减少到最小，但短截线长度177不会减少到零，这是将微电子工业从GHz频率转移到THz体系所必需的。因此，意味着将短截线长度177减少到零是期望的。

现在请参考图8A、图8B、图8C、图8D、图8E，作为本发明的一个优选实施例，示出了集成过孔400、450，集成过孔400、450将具有零短截线长度177的无源电路集成到嵌入在多层表面界面200中的导电装置222层中，形成用于半导体承载件102、芯片堆栈组件106、半导体晶片228、内插电路232、电路模块226或混合计算模块100的高峰值带宽I/O通道202。

集成过孔400、450包括与无源过滤网络404的电连通的过孔接触垫402，该无源过滤网络404可以进一步包括在通道链路530的平面中形成的电感元件408、电容元件410和电阻元件412。虽然在图8A、图8B、图8C、图8D、图8E中显示为终端电路，但无源过滤网络404也可以嵌入到集成过孔400、450中，并且可以不受限制地提供在高频电路中有用的任何电气功能，例如终止、均衡、频率谐振和时钟或数据恢复。

电感元件408、电容元件410和电阻元件412在过孔接触垫402的周边周围串联、并联或串联和并联地配置为弧形元件。图8B中的平面无源过滤网络404在图8C中示出为集成过孔400。过孔接触垫402在A点处提供了通向电感元件408的信号输入，其中电感元件408包括在导电装置222层内形成的弯曲电极414并且通过包含高磁导率电陶瓷介质224(优选为石榴石电陶瓷介质)的磁芯416跟踪位于过孔接触垫402圆周外部至B点结束的弧形路径。

过孔接触垫402在C点与在导电装置222内形成的电容元件410的输入电极418并联地电连接。从输入电极418延伸的导电指状件420A跟踪弧形路径穿过以高介电常数电陶瓷介质224填充的间隙422，电陶瓷介质224将导电指状件420A连接到导电指状件420B，导电指状件420B从输出电极424围绕过孔接触垫402沿弧形路径延伸，通过导电装置222的第一弧形带426在D点并联到电感元件408的输出。导电装置的第一弧形带426在E点形成电阻元件412的输入电极，在F点处输出到与接地平面208进行电连通的导电装置222的第二弧形带428。

在图8D和图8E中以集成过孔450说明了更复杂的平面无源过滤406，其形成为集成过孔450，其中过孔接触垫402作为平面无源过滤网络406的两个分支454、456的节点452。

第一分支454在A点处将来自过孔接触垫402的输入电连接到第一弧形电感408A。第一弧形电感408A在B点处与设备负载218电连接。

第二分支456在C'点、C”点处形成源自过孔接触垫402的并联电连接。C'点将过孔接触垫402电连接到电阻元件412A，在D点与电感元件408B串联配置，终止于E点。C”点将过孔接触垫402电连接到电阻元件412B，电阻元件412B与电阻元件412A和电感元件408B并联配置，它们在E点连接。F点形成电容元件410的输入，该电容元件410与弧形带458电连通，弧形带458与地面208电连通。

过孔接触垫402将集成过孔400、450电连接到高峰值带宽I/O通道202内的其他电气平面(206、208、210、212)，其中它可以电连接到其他平面无源过滤网络520、522或配置为在高峰值带宽I/O通道202内提供终止、均衡、放大、信号方向性或时钟和数据恢复功能的平面无源过滤网络的附加分支。

图9A、图9B、图9C为本发明的优选实施例提供了背景，该实施例说明用于在高峰值带宽I/O通道202内应用无源电路以增强信号完整性的方式，其中嵌入半导体承载件102、芯片堆栈组件106、半导体晶片228、内插电路232、电路模块226或混合计算模块100。

数字通信的信号完整性关键取决于通过I/O通道保持脉冲上升时间189。由发射机502产生的数字脉冲500必须以所需的脉冲上升时间506退出I/O通道504。由传递函数H(jωt)表征的通道失真508衰减数字脉冲500的高频分量，使其在到达接收器512时具有不可读的脉冲上升时间510。

在半导体芯片承载件102、半导体晶片228或有源半导体内插电路232上形成的高峰值带宽I/O通道202内作为嵌入式无源均衡器514的嵌入式无源过滤网络404、406是本发明的一种优选实施例。将嵌入高峰值带宽I/O通道202的无源均衡器电路与半导体晶片228的有源半导体表面214、有源半导体内插电路232或半导体芯片承载件102电连接的集成的有源均衡器是本发明的另外的优选实施例。

嵌入式无源均衡器514包括无源过滤网络404、406，该网络产生与通道失真508相反的传递函数。进入嵌入式无源均衡器514的数字脉冲500将以频率补偿脉冲516退出嵌入式无源均衡器514。发射到I/O通道504的频率补偿脉冲516将在功率衰减518的情况下退出I/O通道504，其功率因导体损耗12和I/O通道504中的材料的介质损耗13而衰减，但仍将具有期望的脉冲上升时间506。

当嵌入式无源均衡器514位于I/O通道504之前时，它是以预增强模式配置的。当嵌入式无源均衡器514位于I/O通道504和接收器512之间时，它也可以配置为后增强模式。

印刷电路板电路中经常使用两种主要的过滤拓扑。MAXIM拓扑520包括具有并联到地面的电阻元件的并联RC电路。AGILENT拓扑522包括与两个电阻并联连接的电容，其中通过RL串联网络的接地并联插入在两个电阻之间。

图9D、图9E、图9F说明了与位于高峰值带宽I/O通道202内的嵌入式无源均衡器514电路的配置有关的优选实施例。为了提供清晰的说明，介电层218被移除，图9D、图9E、图9F以剖面图示出了用于电源平面206和接地平面208的导电装置222。第一实施例将嵌入式无源均衡器514配置为嵌入在高峰值带宽I/O通道202的电源平面206、数据信号平面210、控制信号平面212、有源半导体表面214或接地平面208的金属化层222内或与该金属化层222电接触的大平面均衡电路。图9D以MAXIM拓扑520和AGILENT拓扑522的形式说明了嵌入式无源均衡器电路514。

嵌入式无源均衡电路514优选具有小于100μm(优选小于10μm)的短截线长度177和整体物理尺寸524，以安全地处于“集总电路”限制内。如图9D所示，MAXIM拓扑520包括沿通道链路530在A点和B点处与平面电容528并联的第一平面电阻元件526。在B点，分支电连接到第二平面电阻元件532，该电阻元件通过在C点处的过孔(未示出)与接地平面208电连通。AGILENT拓扑522包括在A'点处的第二平面电容元件534和第二第一平面电阻536之间的并联连接。第二第一平面电阻元件536在分支B'点处具有第二第二平面电阻元件538，第二第二平面电阻元件538穿过平面电感元件540在C'点处经由过孔(未示出)电连接到接地平面。第一第二平面电阻536穿过B'点与第三平面电阻542进行串联连接，第三平面电阻542在D'点处与第二平面电容534并联。

在高峰值带宽I/O通道202内的嵌入式无源均衡器514在印刷电路板中使用时不需要设定为MAXIM拓扑520，也不需要设定为AGILENT拓扑522。相反，嵌入式无源均衡器514设定为过滤拓扑，该过滤拓扑是在半导体承载件102、内插电路232或半导体晶片228上形成的多层表面界面200的I/O通道链路的理想逆向结构。

图9E示出了本发明的一个优选实施例，该实施例通过将嵌入式无源均衡器514和/或终止电路174、176、178、179、183、186竖直地分布在多层表面界面内的多个平面上，从而消除短截线长度177，过孔300穿过该多层表面界面。嵌入在过孔550中的竖直集成无源均衡器有效地具有零短截线长度177，因为所有无源电路都位于器件218的引脚的正下方，并且嵌入在过孔550中的竖直集成无源均衡器的所有元件都具有处于“集总电路”限制内的物理尺寸。嵌入在过孔550中的具有MAXIM拓扑520的竖直集成无源均衡器可以包括过孔微轴552，该过孔微轴552作为网络过滤器在A点的输入。输入信号在B点处遇到电路分支，其中部分信号传输通过过孔垫554定向到围绕过孔微轴552形成的圆柱形导体556直到C点，C点是配置在过孔微轴552周围的平面电容元件558的输入。平面电容元件558在D点具有其输出。

嵌入在过孔550中具有MAXIM拓扑520的竖直集成无源均衡器的第二分支携带信号的另一部分从B点穿过过孔微轴552到达E点，E点是在过孔微轴552内形成的第一平面电阻元件560的输入，第一平面电阻元件560在F点输出信号。

在D点和F点输出信号，D点和F点在G点相连，G点是过孔垫562，过孔垫562的一部分包括第二平面电阻元件564，第二平面电阻元件564具有位于H点的输入，第二平面电阻元件564相应地在I点与形成接地平面208(为了清晰以剖视图说明)的导电装置222电连接。嵌入在过孔550中的具有MAXIM拓扑520的竖直集成无源均衡器具有位于J点的输出，输出与过孔垫566进行电连通，过孔垫566与高峰值带宽I/O通道202的I/O通道链路568进行电连接。

类似地，嵌入在过孔551中的具有AGILENT拓扑522的竖直集成无源均衡器可以包括过孔微轴570，该过孔微轴570在A'点处作为网络过滤器的输入。输入信号在B'处遇到电路分支，其中部分信号穿过过孔垫572定向到围绕过孔微轴570形成的圆柱形导体574到达C'点，C'点是配置在过孔微轴570周围的平面电容元件576的输入。平面电容元件576在D'点具有其输出。

嵌入在过孔551中的具有AGILENT拓扑522的竖直集成无源均衡器的第二分支携带信号的另一部分从B'点穿过过孔微轴570到达E'点，E'点是在过孔微轴570内形成的第一平面电阻元件578的输入，该元件在F'点输出信号。F'点产生分支，信号的另一部分穿过第二平面电阻元件580，第二平面电阻元件580围绕过孔微轴570以弧形方式配置并与平面电感元件582串联连接，平面电感元件582也围绕过孔微轴570以弧形方式配置，并在G'点处终止，其中它在H'点处电连接到形成接地平面208(为了清晰以剖视图说明)的导电装置222。

嵌入在过孔551中的具有AGILENT拓扑522的竖直集成无源均衡器的过孔微轴570携带一部分信号从F'点穿过第三平面电阻584，第三平面电阻584嵌入在过孔微轴570中。第三平面电阻584具有位于I'点的输出。

来自于嵌入在过孔551中的具有AGILENT拓扑522的竖直集成无源均衡器的D'点和I'点的分支信号在J'点结合，其中过孔垫586将过孔微轴570中的分支信号和圆柱导体574中的分支信号在K'点处电连接到高峰值带宽I/O通道202的I/O通道链路588。

有源终端178、179、186配置在嵌入过孔550、551内的竖直集成无源均衡器中，弧形电阻元件590插入在过孔微轴552、570和形成电源平面206的导电装置222之间。具有或没有有源终端178、179、186的嵌入在过孔550、551内的竖直集成无源均衡器是在半导体芯片承载件102、电路模块226、半导体晶片228和内插电路232上形成的高峰值带宽I/O通道202的优选实施例。包含高峰值带宽I/O通道202的半导体芯片承载件102、电路模块226、半导体晶片228和内插电路232可以进一步包括介电波导并且导电装置222配置为发送/接收辐射元件，如de Rochemont'234专利中介绍的。

如图9F所示，嵌入在过孔550、551内的竖直集成无源均衡器可以布置为预增强模式594、后增强模式596、或预增强模式594和后增强模式596两者，其用于形成具有给定信号方向性592的高峰值带宽I/O通道202。

图10A、图10B、图10C、图10D说明了减轻和消除在高峰值带宽I/O通道202中的串扰的方式。超低损耗电介质218和用于形成接地平面208的导电装置222在图10A、图10B、图10C中被移除以提供更清晰的导电装置222结构，该导电装置222用于形成I/O链路。

保证高峰值带宽I/O通道202内更高信号完整性的第一种方式是将I/O通道链路配置为差分对导线600，其中两个过孔602A、602B组合成信号线600A和参考线600B。这需要导线之一(图10A、图10B中是600A)将直接接入其相应的过孔(602A)，而另一个导线(600B)环绕过孔602A在竖直方向上较高的平面上形成平行于600A延伸的配对迹线600B，该平面位于接地平面208(为了清晰未示出)之间，该平面208将差分对导线600与位于高峰值带宽I/O通道202上的其他数据信号平面210的差分对导线600'隔开。

第二种方式是在多个数据信号平面210A、210B、210C、210D上错开差分对600、600'。控制串扰失真强度的平面内耦合长度从I/O间距长度604随着形成高峰值带宽I/O通道202的数据信号平面210A、210B、210C、210D的数量变化然后增加到其数倍。多个数据信号平面210A、210B、210C、210D的使用不需要仅限于包含差分对600的I/O链路，它的使用可以普遍应用于结合到高峰值带宽I/O通道202中的任何传输线结构，包括介电波导。

为了实现大于2500I/O-mm^-2/层的I/O密度，链路将需要近似0.75μm的线宽。使用四个数据信号平面会将耦合长度从0.75μm减少到3μm，并且增加更多的层对商业上可行的设计造成成本限制。如表四所示，在较高的奈奎斯特频率下的插入损耗仍然造成相当大的损耗，这主要是由于串扰，需要消除串扰以实现更高的数据速率和更高的峰值带宽。

表四

如图10C、图10D所示，优选的方式是消除来自高峰值带宽I/O链路的串扰，在运行在同一数据信号平面210内的数据信号线612之间插入接地墙610，以使相邻的通道链路解耦。图10C示出了具有接地墙610的高峰值带宽I/O通道202，接地墙610插入在嵌入同一数据信号平面210内的数据信号线612之间。(为了清晰，在图10C中没有示出超低损耗电介质218和用于形成接地平面208的导电装置222)。图10D描述了接地墙610的剖面图，接地墙610使形成在数据信号平面210A、210B、210C、210D上的信号线612解耦，数据信号平面210A、210B、210C、210D插入在高峰值带宽I/O通道202内的接地平面208A、208B、208C、208D之间，高峰值带宽I/O通道202包括导电装置222和超低损耗电介质218。

具有最小或零短截线长度177的嵌入终端用于减轻或消除信号反射引起的噪声。嵌入式无源均衡电路提供频率补偿，以保持在数据链路内传输的数字脉冲的信号上升时间。如果具有通过将能量均匀分配到所有器件以减少电源开关噪音和地反射的手段，则接地墙减轻串扰并消除串扰。如前所述，当进行恰当地设计时，材料损耗最终成为主要损耗因素。

现在请参考图11A、图11B、图11C、图12A，以说明用于放大由于高峰值带宽I/O通道202中的材料损耗所衰减的信号的方式。de Rochemont的'489和'532专利介绍了与谐振栅极晶体管700有关的技术，通过引用将两者结合于此。嵌入在多层表面界面200的半导体表面有源层214中的谐振栅极晶体管700被设计成用作以高速工作的有源开关元件或作为在1GHz以上高频率工作的高效放大器，其产生较小的余热。谐振栅极晶体管700的这些特性使pJ/位的能量需求急剧减少，同时以较高的奈奎斯特频率驱动信号并且扩展通道密度、位计数和数据速率。

谐振栅极晶体管700包括嵌入在具有纵长栅极宽度704的晶体管的栅极702内的电感(和其他无源)元件712。纵长的栅极宽度704产生高栅极电容，这通常限制开关速度。嵌入在栅极702内的电感元件712将抵消高栅极电容，并使得谐振栅极晶体管700在预定频率谐振。在晶体管结处产生的导通电阻R_ON与栅极长度706成正比，与栅极电容和栅极宽度704成反比。最大栅极宽度704和栅极电容耦合到最小栅极长度706，在远高于具有纵长栅极宽度的晶体管的正常截止频率的频率时，通过将导通电阻降低到可忽略的水平使器件效率最大化。

将电感元件和其他无源元件712嵌入晶体管纵长栅极702中会形成无源过滤网络404、406，其与常规晶体管栅极形成的简单低通过滤器相比更有用。适当选择嵌入在晶体管栅极702中的电感、电容和电阻的值，使其能够在设定的频率或频带上产生谐振，并且提供在这些设定的频率或频带上的高增益的晶体管功能。这些嵌入的电感元件和其他无源元件使得谐振栅极晶体管在谐振频率、期望的频谱频带或在选择的谐振频率下以最大效率设定衰减信号的最大放大。这些带宽调谐元件或终端电阻也可以设计成在均衡带宽上最大限度地放大信号，谐振栅极晶体管702作为放大均衡电路。

图11A示出了嵌入在高峰值带宽I/O通道202的组成部分的半导体芯片承载件102、半导体晶片228或有源半导体内插电路232的有源半导体表面214中的谐振栅极晶体管700。谐振栅极晶体管700包括具有纵长栅极宽度704和窄栅极长度706的晶体管栅极702、源极708、漏极710以及集成在晶体管栅极702内的谐振平面电感712。

谐振栅极晶体管700插入I/O通道714，优选是高峰值带宽I/O通道202，位于输入过孔716和输出过孔718之间。它可以设置为沿I/O通道714的不同的长度，并且当通道链路分散在多层结构中的数个数据信号平面210上时，它可以占据数个通道链路720A、720B、720C、720D的宽度，但每级都只与单个通道链路720进行电接触722以放大衰减信号724。

在差分对信号线726A、726B的情况下，源极708与参考电压726B进行电连通。在其他通道结构中，源极可以连接到参考电压或接地。在单向通道中，将衰减信号728输入到晶体管栅极702，从谐振栅极晶体管700的相对端730处与信号线726A进行电连通的漏极710处采集放大信号。

如图11C所示，高峰值带宽I/O通道202可选地包括双向谐振栅极晶体管700，其中谐振栅极晶体管700的相对端730具有与图11C中所示的图案配对的电极配置。在这种情况下，第一有源开关元件732将差分对信号线726A连接到栅极702，第二有源开关元件734通过电短线736将差分对信号线726A连接到漏极710。在相对端730处使用相同的开关配置，但以配对的方式操作。通过与被引导穿过信号控制平面212(为了清晰未显示)的信号的连接来控制第一有源开关元件732和第二有源开关元件734。

当衰减信号728被引导到I/O链路714的相对端730时，第一有源开关元件732闭合，第二有源开关元件734断开，迫使衰减信号流过晶体管栅极702，而当第二有源开关元件734闭合，在相对端的第一有源开关元件732断开，迫使利用位于相对端730的差分对电极726A来控制放大信号738。

当反向工作时，控制信号闭合第一有源开关元件732、断开第二有源开关元件734，迫使衰减信号728进入位于相对端730的晶体管栅极702，而当第一有源开关元件732断开，在电连接722处的第二有源开关元件734闭合时，允许通过位于电连接722处的差分对电极726A收集放大信号738。为了清晰，没有示出在I/O链路714中平衡阻抗匹配电路的其他有源开关元件，但对于高速电路技术领域的技术人员来说，它们是显而易见的。

图12A、图12B、图12C说明了嵌入在混合计算模块100、高峰值带宽I/O通道202、电路模块226或谐振栅极晶体管模块750中的谐振栅极晶体管的基本特征元件。虽然下文参考谐振栅极晶体管模块750进行说明，但不言而喻的是，该参考内容同样适用于在上述电路模块实施例100、202、226中应用的谐振栅极晶体管700。

本申请的优选实施例包括嵌入在半导体基板752上的有源半导体表面214的第一区域751内的谐振栅极晶体管700，该区域751与多层表面界面200形成电连接，多层表面界面200嵌入了高峰值带宽I/O通道202。电感和其他无源元件712可以直接嵌入在第一区域751的栅极702中。可选地，当设计标准允许时，电感元件和其他无源元件712可以位于多层表面界面200的一个或多个信号数据平面210内，并通过输入过孔716和输出过孔718电插入栅极702内。位于一个或多个信号数据平面210内的电感和其他无源元件712可以配置用于形成多个不同的无源过滤网络404、406，其中有源开关元件734被用来选择哪些无源过滤网络404、406被插入到栅极702中以确定谐振栅极的谐振响应。

在某些应用中，期望将多个谐振栅极晶体管作为谐振栅极晶体管模块中的单个部件电连接在一起。在这种情况下，期望在有源半导体表面214的第一区域751中嵌入谐振栅极晶体管700，并通过高峰值带宽I/O通道202与有源半导体表面214的第二区域754中的另一个谐振栅极晶体管700形成电连接。

在较高的信号频率下，高能量密度电陶瓷介质224的磁导率会是限制设计的因素，并且防止电感元件712具有足以集成到所需的电路中的足够小的尺寸。在这种情况下，集成完全集成的陀螺仪充当无损线性电感是本申请的优选实施例。

de Rochemont的'411专利介绍了与完全集成的陀螺仪755相关的技术，该完全集成的陀螺仪755包括运算放大器(Op-Amp)756和逆变无源电路758，通过引用将该申请结合于此。当逆变无源电路758为电容时，完全集成的陀螺仪755充当电感元件712。同样，当逆变无源电路758是电感时，完全集成的陀螺仪755充当电容。逆变无源电路758可以可选地包括更复杂的无源过滤网络404、406，从而使谐振栅极晶体管700充当放大均衡电路。

为了在高速电路环境中实现电路同步，优选地将Op-Amp 756电路定位在接近谐振栅极晶体管700的物理位置上。在以下每一种情况下，构成谐振栅极晶体管700的电感元件和其他无源元件712可以作为嵌入在栅极702中的平面无源部件306、310、314定位在第一区域751中，或作为平面无源元件306、310、314定位在多层表面界面200中的信号数据平面210中，或定位在高峰值带宽I/O通道202的集成过孔400、450中。谐振栅极晶体管700内的电感元件712可以另外包括平面电感元件306或包括完全集成的陀螺仪755，其中逆变无源电路758是包括高能量密度的电陶瓷介质的电容，它以飞秒响应时间进行极化和去极化。

本发明的第一方面要求保护一种谐振栅极模块750，其充当放大均衡电路并且包括完全集成的陀螺仪755，其中谐振栅极晶体管700和有源电路Op-Amp电路756共同位于高峰值带宽I/O通道202中的有源半导体表面214的第一区域751或第二区域754中。完全集成的陀螺仪755的逆变无源电路758嵌入在高峰值带宽I/O通道202的多层表面界面200内，过孔718在Op-Amp756电路和谐振栅极晶体管700之间形成电连接。在这种情况下，逆变无源电路758可以包括内部的平面无源电路部件306、310、314，也可以包括集成过孔400、450或平面无源电路部件306、310、314和集成过孔400、450的组合。

当设计或制造约束/效率不利于本申请的第一方面时，本发明的另一方面要求保护谐振栅极晶体管模块750，其中谐振栅极晶体管700的有源电路元件集成在高峰值带宽I/O通道202的多层表面界面200内的第一半导体表面214A的有源层的第一区域751内。Op-Amp756电路的有源电路元件集成在位于第二半导体器件760的有源半导体层214B的第二区域762内，该半导体器件760直接与高峰值带宽I/O通道202结合，通过该通道与谐振栅极晶体管700形成电连接。优选地，将半导体基板752与第二半导体晶片760结合，使得第一半导体表面214A的第一区域751与第二半导体器件760的第二区域762在竖直方向上对齐。在谐振栅极晶体管模块750的所有结合配置中，半导体基板752和第二半导体器件762可以包括芯片堆栈或结合的晶圆。

在本发明的这一附加方面，完全集成的陀螺仪755的逆变无源电路758嵌入在高峰值带宽I/O通道202的多层表面界面200中，过孔718在Op-Amp756电路和谐振栅极晶体管700之间形成电连接。在这种情况下，逆变无源电路758可以包括内部的平面无源电路部件306、310、314，也可以包括集成过孔400、450或平面无源电路部件306、310、314和集成过孔400、450的组合。

谐振栅极晶体管模块750的第三方面要求保护成对结合的半导体电路模块765、770，每个模块包括高峰值带宽I/O通道202、集成在半导体表面214的有源层内的谐振栅极晶体管700和嵌入在信号数据平面210内的无源过滤网络或模块的多层表面界面200的集成过孔400、450，其中有源界面层775位于结合界面并且包括在一对半导体电路模块765、770中形成完全集成的陀螺仪755电路所需的Op-Amp 758电路。

过孔718在有源界面层775中的Op-Amp 756电路和半导体电路模块765、770中的谐振栅极晶体管700之间形成电连接。完全集成的陀螺仪755电路的逆变无源电路758嵌入在模块765、770的高峰值带宽I/O通道202的多层表面界面200中。逆变无源电路758可以包括平面无源电路部件306、310、314，也可以包括集成过孔400、450，或者包括平面无源电路部件306、310、314和集成过孔400、450的组合。

用于该对结合的半导体电路模块765、770的优选电路和系统的实施例包括地面电信网络卫星内的无线收发器、天基卫星系统或地面光纤电信网络内的光学或电光收发器、或具有服务器群或服务器群网络的处理器单元(尤其是混合计算模块内的处理器单元)、或与区域或全球服务器群网络连接的移动计算设备806内的无线或处理器单元。

现在请参考图13A、图13B说明本申请的一个优选实施例，该实施例将混合计算模块100应用于网络计算系统800中，网络计算系统800由包括半导体晶片104、106、228的多个混合计算模块100组成，半导体晶片104、106、228用于网络计算所需的所有功能(存储器、处理器单元、控制器等)。如上所述，混合计算模块内的半导体晶片104、106、228作为单个异质半导体晶片104安装在基板上，优选安装在半导体承载件102上，其中基板包括高峰值带宽I/O通道。半导体晶片104、106、228也可以结合在芯片堆栈106中，芯片堆栈106包括内插电路232。

混合计算模块100中的峰值带宽I/O通道202形成半导体晶片104、106、228和电光收发器110之间的电连通连接。电光收发器110将在混合计算机模块100上处理的电子信号编码为光信号，该光信号通过光端口111(优选是光纤端口)传输到本地光通信总线802。网络计算系统800还可以包括共同位于光学面板组件上的多个混合计算模块100，其中本地光通信总线802按照de Rochemont的'411专利介绍的方式与光学面板集成。光学面板组件可以安装在机架中，并容纳在服务器群中，也可以分布在多个服务器群之间。本地光通信总线802与网络计算系统800内的其他混合计算模块100形成通信连接。同样地，电光收发器110将从本地光通信总线802接收到的光信号解码为要在混合计算模块100上处理的电子信号。

本地光通信总线802可用于光学连接服务器群850和包含收发器电路806的更大网络节点804内的所有混合计算模块100，并与区域网络852或全球网络854内的其他服务器群850形成通信连接。区域网络852和全球网络854包括无线856、光学858和卫星860电信系统。移动计算设备806通过陆地连接810或无线连接812与区域网络852和全球网络854进行交互。本申请的优选要素要求保护更大的网络节点804和移动计算设备806，它们还包括收发器808，这些收发器还包括通过高峰值带宽I/O通道202相互形成电连接的电路模块226、混合计算模块102、半导体晶片232或内插电路232。该申请的另一优选要素要求保护更大的网络节点804和移动计算设备，这些设备还包括完全集成的陀螺仪755，优选是半导体电路765、770，半导体电路765、770进一步包括完全集成的陀螺仪755和谐振栅极晶体管700，其中完全集成的陀螺仪755包括作为放大均衡电路的反向无源电路758。

网络计算系统800还可以包括混合计算模块100，混合计算模块100进一步包括电光收发器110，该电光收发器110包括形成三维量子气体介质的材料层，如在de Rochemont'768专利中所介绍的，这是本申请的另一优选实施例。

Claims (20)

1.一种计算系统，所述计算系统包括一个或多个混合计算模块，所述混合计算模块还包括嵌入在多层表面界面内的至少一个高峰值带宽I/O通道，其中，

所述多层表面界面形成在电介质或半导体基板上，以形成半导体晶片、半导体承载件、嵌入到半导体晶圆的半导体芯片堆栈或结合组件中的内插电路，所述半导体晶圆安装在基板上或半导体承载件上，

高峰值带宽I/O链路还包括过孔，所述过孔与所述半导体晶片、所述半导体承载件、或嵌入到所述半导体芯片的堆栈组件中的内插电路的输入端口和输出端口形成电连接；

所述多层表面界面包括在数据信号平面内形成通道链路的导电装置、低介电常数/超低损耗电介质、附加导电装置，所述附加导电装置形成电源平面和接地平面或形成电源平面和接地平面以及信号控制平面，所述通道链路通过电路电连接所述过孔之间的信号传输，所述信号控制平面包括有源半导体层和一个或多个控制平面，

以及，

所述多层表面界面还包括无源网络过滤电路，所述无源网络过滤电路包括嵌入在所述高峰值带宽I/O通道内的电容、电感和电阻元件，

其中，

所述无源网络过滤电路还包括以飞秒响应时间进行极化和去极化的高能量密度电陶瓷介质部件。

2.根据权利要求1所述的计算系统，其中嵌入在半导体芯片承载件、安装在所述半导体芯片承载件上的半导体晶片或嵌入在半导体芯片堆栈组件内的半导体的有源半导体表面内的有源开关元件与所述多层表面界面中的信号控制平面形成电连接，并且所述无源网络过滤电路用作时钟或数据恢复电路。

3.根据权利要求1所述的计算系统，其中谐振栅极晶体管：

嵌入在形成于半导体芯片承载件、半导体晶片或有源半导体内插电路上的多层界面的有源半导体表面内，

与所述多层表面界面的所述信号控制平面电连通，

以及，

插入所述高峰值带宽I/O通道中的输入过孔和输出过孔之间以放大衰减信号。

4.根据权利要求3所述的计算系统，其中嵌入在所述谐振栅极晶体管的栅极内的电感、电容和电阻用作带调谐元件，以设定在谐振频率或在所需频谱频带上的所述衰减信号的最大放大。

5.根据权利要求3所述的计算系统，其中所述高峰值带宽I/O通道还包括配置为差分对的导电装置和将所述谐振栅极晶体管配置为以双向放大级工作的有源开关元件。

6.根据权利要求1所述的计算系统，其中所述高峰值带宽I/O通道分布在所述多层表面界面的数个数据信号平面上，并且包括接地墙和接地平面，并且互连密度超过200IO/mm/层。

7.一种高峰值带宽I/O通道，所述高峰值带宽I/O通道嵌入在多层表面界面内，所述高峰值带宽I/O通道形成将第一半导体晶片上的输出端口或输入端口与第二半导体晶片上的输入端口或输出端口电连接的总线电路，其中所述高峰值带宽I/O通道包括：

过孔，所述过孔与所述第一半导体晶片和所述第二半导体晶片上的所述输入端口和所述输出端口电连通，

通道链路，所述通道链路包括嵌入在低介电常数/超低损耗电介质中的导电装置，所述通道链路将所述过孔电互连，

无源网络过滤电路，所述无源网络过滤电路包括嵌入在所述高峰值带宽I/O通道内的电容、电感和电阻元件；

多层表面界面，所述多层表面界面包括嵌入在数据信号平面内的通道链路；

附加导电装置，所述附加导电装置用于形成电源平面和接地平面或形成电源平面和接地平面以及信号控制平面；

其中，

所述无源网络过滤电路包括具有以飞秒响应时间进行极化和去极化的高能量密度电陶瓷介质的部件。

8.根据权利要求7所述的高峰值带宽I/O通道，其中所述多层表面界面形成在电介质基板或半导体晶片、半导体承载件或嵌入到半导体芯片的堆栈组件中的内插电路上。

9.根据权利要求8所述的高峰值带宽I/O通道，其中有源开关元件嵌入在半导体芯片承载件、安装在所述半导体芯片承载件上的半导体晶片或者嵌入到所述半导体芯片的堆栈组件中的半导体的有源半导体表面内，与所述多层表面界面中的信号控制平面形成电连接，并且所述无源网络过滤电路用作时钟或数据恢复电路。

10.根据权利要求7所述的高峰值带宽I/O通道，其中所述信号控制平面被用于调节嵌入在有源半导体层内的有源开关元件。

11.根据权利要求10所述的高峰值带宽I/O通道，其中多个通道链路分布在嵌入在所述多层表面界面内的多个数据信号平面上。

12.根据权利要求11所述的高峰值带宽I/O通道，其中所述多个通道链路通过接地平面和接地墙彼此电隔离。

13.根据权利要求12所述的高峰值带宽I/O通道，其中所述高峰值带宽I/O通道是高互连密度的I/O通道且线性逃逸密度超过200IO/mm/层。

14.一种网络计算系统，包括电信系统，所述电信系统包含网络节点且管理服务器群之间和服务器群内的数据流，其中构成所述电信系统的硬件、网络节点内的收发器电路和服务器群包括混合计算模块，所述混合计算模块包括：

半导体晶片，所述半导体晶片具有支持网络计算所需的所有功能，

其中，

所述半导体晶片安装在基板上，所述基板形成所述混合计算模块中的所述半导体晶片之间的电连接，以及

所述基板包括多层表面界面，所述多层表面界面还包括高峰值带宽I/O通道，所述高峰值带宽I/O通道包括：

低介电常数/超低损耗电介质；

导电装置，所述导电装置用于形成接地平面、电源平面和信号数据平面以及所述接地平面、所述电源平面和所述信号数据平面之间的电连接；

其中，

所述信号数据平面还包括高能量密度电陶瓷介质，所述高能量密度电陶瓷介质嵌入在所述低介电常数/超低损耗电介质层中并且被光刻图案化以形成无源电路元件，所述无源电路元件配置用作无源过滤网络；

以及，

其中形成电容无源电路元件的所述高能量密度电陶瓷介质具有以飞秒的时间尺度进行极化和去极化的介电响应并且物理尺寸保持为小于超过3GHz的系统工作频率的引导波长的1/20。

15.根据权利要求14所述的网络计算系统，其中所述基板是半导体承载件，其中所述多层表面界面包括控制信号层和嵌入在有源半导体层内的有源电路。

16.根据权利要求15所述的网络计算系统，其中多个半导体晶片被结合在包括内插电路的芯片堆栈中。

17.根据权利要求16所述的网络计算系统，其中所述内插电路包括高峰值带宽I/O通道。

18.根据权利要求14所述的网络计算系统，其中所述混合计算模块包括多层界面，所述多层界面具有控制信号层和嵌入在有源半导体层内的有源电路。

19.根据权利要求14所述的网络计算系统，其中所述高峰值带宽I/O通道形成所述半导体晶片和电光收发器之间的电连接，所述电光收发器在其内部电路中还包括高峰值带宽I/O通道，所述内部电路将由所述混合计算模块处理的电子信号数据编码为从所述混合计算模块传输通过本地光通信总线的光信号数据并且将由所述混合计算模块从所述本地光通信总线接收的光信号数据解码为将由所述混合计算模块处理的电子信号数据。

20.根据权利要求14所述的网络计算系统，其中所述无源过滤网络被嵌入在集成过孔内。