JP7424840B2 - 電圧検出装置、及び電源装置 - Google Patents
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Description
本発明は、電圧検出装置、及び電源装置に関する。
従来の電源装置では、入力電圧の過電圧や低電圧等の判定行うものがある。このような電源装置では、コンパレータを用いて、入力電圧の過電圧や低電圧の判定を行っていた。
しかしながら、従来の電源装置では、入力電圧の過電圧や低電圧等を判定を行うものであり、入力電圧のアナログ値を検出するものではなかった。そのため、従来の電源装置では、例えば、入力電圧の急変による出力電圧の変動に応答することが困難であった。
本発明は、上記問題を解決すべくなされたもので、その目的は、簡易な構成で入力電圧の電圧値を高精度に検出することができる電圧検出装置、及び電源装置を提供することにある。
上記問題を解決するために、本発明の一態様は、一次側コイルと二次側コイルとを有するトランスと、第１の電源線と第２の電源線との間に接続された複数のスイッチ素子を有し、前記トランスの前記一次側コイルに接続されるスイッチング回路と、前記トランスの前記二次側コイルから出力される交流信号を整流する整流部と、前記スイッチング回路のスイッチングを制御する電源制御部とを備える電源装置の入力電圧を検出する電圧検出装置であって、前記電源装置の出力電圧とは異なる電圧であって、前記トランスの前記二次側コイルの一端から出力される電圧を入力電圧として検出する電圧検出部と、前記スイッチング回路の前記複数のスイッチ素子のうちの、前記第１の電源線と前記第２の電源線との間に前記一次側コイルを導通させるスイッチ素子がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整する検出制御部とを備えることを特徴とする電圧検出装置である。
また、本発明の一態様は、一次側コイルと二次側コイルとを有するトランスと、第１の電源線と第２の電源線との間に接続された複数のスイッチ素子を有し、前記トランスの前記一次側コイルに接続されるスイッチング回路と、前記トランスの前記二次側コイルから出力される交流信号を整流する整流部と、前記スイッチング回路のスイッチングを制御する電源制御部とを備える電源装置の入力電圧を検出する電圧検出装置であって、前記トランスの前記二次側コイルの一端から出力される電圧を入力電圧として検出する電圧検出部と、前記スイッチング回路の前記複数のスイッチ素子のうちの、前記第１の電源線と前記第２の電源線との間に前記一次側コイルを導通させるスイッチ素子がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整する検出制御部とを備え、前記スイッチング回路は、４つのスイッチ素子を有するフルブリッジ回路であり、前記検出制御部は、前記フルブリッジ回路の前記４つのスイッチ素子のうちの、前記第１の電源線に接続された第１のスイッチ素子と、前記第２の電源線に接続された第２のスイッチ素子との両方がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整することを特徴とする電圧検出装置である。
また、本発明の一態様は、一次側コイルと二次側コイルとを有するトランスと、第１の電源線と第２の電源線との間に接続された複数のスイッチ素子を有し、前記トランスの前記一次側コイルに接続されるスイッチング回路と、前記トランスの前記二次側コイルから出力される交流信号を整流する整流部と、前記スイッチング回路のスイッチングを制御する電源制御部とを備える電源装置の入力電圧を検出する電圧検出装置であって、前記トランスの前記二次側コイルの一端から出力される電圧を入力電圧として検出する電圧検出部と、前記スイッチング回路の前記複数のスイッチ素子のうちの、前記第１の電源線と前記第２の電源線との間に前記一次側コイルを導通させるスイッチ素子がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整する検出制御部とを備え、前記スイッチング回路は、４つのスイッチ素子を有するフルブリッジ回路であり、前記検出制御部は、前記フルブリッジ回路の前記４つのスイッチ素子のうちの、前記第１の電源線に接続された第１のスイッチ素子と、前記第２の電源線に接続された第２のスイッチ素子との両方がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整することを特徴とする電圧検出装置である。
また、本発明の一態様は、上記の電圧検出装置において、前記検出制御部は、前記スイッチ素子がオン状態になる期間のうち、前記複数のスイッチ素子のスイッチングによる影響を受けない所定の範囲内に前記検出タイミングが収まるように調整することを特徴とする。
また、本発明の一態様は、上記の電圧検出装置において、前記トランスの前記二次側コイルの一端から出力される電圧を平滑化する平滑化回路を備え、前記電圧検出部は、前記平滑化回路が平滑化した電圧を、前記入力電圧として検出することを特徴とする。
また、本発明の一態様は、上記の電圧検出装置において、前記検出制御部は、前記スイッチ素子がオン状態になる期間のうち、前記複数のスイッチ素子のスイッチングによる影響を受けない所定の範囲内に前記検出タイミングが収まるように調整することを特徴とする。前記スイッチング回路は、４つのスイッチ素子を有するフルブリッジ回路であり、前記検出制御部は、前記フルブリッジ回路の前記４つのスイッチ素子のうちの、前記第１の電源線に接続された第１のスイッチ素子と、前記第２の電源線に接続された第２のスイッチ素子との両方がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整することを特徴とする。
また、本発明の一態様は、上記の電圧検出装置において、前記検出制御部は、前記スイッチ素子がオン状態になる期間のうち、前記複数のスイッチ素子のスイッチングによる影響を受けない所定の範囲内に前記検出タイミングが収まるように調整することを特徴とする。前記電源制御部は、前記４つのスイッチ素子を位相シフト制御し、前記検出制御部は、前記位相シフト制御による前記両方がオン状態になる期間の変化に応じて、前記検出タイミングを変更することを特徴とする。
また、本発明の一態様は、上記の電圧検出装置において、前記検出タイミングの調整値を、前記複数のスイッチ素子のスイッチングにおける所定の基準タイミングからの遅延時間情報として記憶する不揮発性記憶部を備え、前記検出制御部は、前記不揮発性記憶部が記憶する前記遅延時間情報に基づいて、前記検出タイミングを調整することを特徴とする。
また、本発明の一態様は、上記に記載の電圧検出装置と、前記トランスと、前記スイッチング回路と、前記整流部と、前記電源制御部とを備えることを特徴とする電源装置である。
本発明によれば、検出制御部が、第１の電源線と第２の電源線との間に一次側コイルを導通させるスイッチ素子がオン状態になる期間の中間点のタイミングで、電圧検出部が入力電圧を検出するように、電圧検出部の検出タイミングを調整する。これにより、電圧検出装置は、スイッチングの際のスパイク電流の影響を低減させつつ、安定した入力電圧のアナログ値を検出することができる。よって、電圧検出装置は、簡易な構成で入力電圧の電圧値を高精度に検出することができる。
以下、本発明の一実施形態による電圧検出装置、及び電源装置について、図面を参照して説明する。
図１は、本実施形態による電源装置１の一例を示すブロック図である。
図１に示すように、電源装置１は、直流電源２と、チョークコイル３と、平滑コンデンサ４と、電圧検出装置１０と、スイッチング回路２０と、トランス３０と、整流部４０と、制御部５０とを備える。
図１に示すように、電源装置１は、直流電源２と、チョークコイル３と、平滑コンデンサ４と、電圧検出装置１０と、スイッチング回路２０と、トランス３０と、整流部４０と、制御部５０とを備える。
直流電源２は、例えば、リチウムイオン電池や鉛蓄電池などのバッテリであり、電源装置１に直流電力を供給する。直流電源２は、例えば、電源線Ｌ１（第１の電源線）と電源線Ｌ２（第２の電源線）との間に所定の電圧の直流電力を供給する。
スイッチング回路２０は、例えば、４つのスイッチ素子（Ｑ１～Ｑ４）を有するフルブリッジ回路であり、複数のスイッチ素子（Ｑ１～Ｑ４）のスイッチングにより負荷部（トランス３０）に流れる電流の向きを変更する。スイッチング回路２０は、トランス３０の一次側コイル３１に接続されており、直流電源２から供給された直流電力を交流電力に変換して、後述するトランス３０の一次側コイル３１に供給する。
また、スイッチング回路２０は、第１のスイッチ素子２１と、第２のスイッチ素子２２とを備える。
また、スイッチング回路２０は、第１のスイッチ素子２１と、第２のスイッチ素子２２とを備える。
４つのスイッチ素子（Ｑ１～Ｑ４）のそれぞれは、例えば、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。
スイッチ素子Ｑ１とスイッチ素子Ｑ２とは、電源線Ｌ１と電源線Ｌ２との間に、中間のノードＮ１を介して、直列に接続されている。
また、スイッチ素子Ｑ３とスイッチ素子Ｑ４とは、電源線Ｌ１と電源線Ｌ２との間に、中間のノードＮ２を介して、直列に接続されている。
スイッチ素子Ｑ１とスイッチ素子Ｑ２とは、電源線Ｌ１と電源線Ｌ２との間に、中間のノードＮ１を介して、直列に接続されている。
また、スイッチ素子Ｑ３とスイッチ素子Ｑ４とは、電源線Ｌ１と電源線Ｌ２との間に、中間のノードＮ２を介して、直列に接続されている。
スイッチ素子Ｑ１は、ドレイン端子が電源線Ｌ１に、ソース端子がノードＮ１に、ゲート端子が制御部５０から出力される制御信号線に、それぞれ接続されている。
スイッチ素子Ｑ２は、ドレイン端子がノードＮ１に、ソース端子が電源線Ｌ２に、ゲート端子が制御部５０から出力される制御信号線に、それぞれ接続されている。
スイッチ素子Ｑ２は、ドレイン端子がノードＮ１に、ソース端子が電源線Ｌ２に、ゲート端子が制御部５０から出力される制御信号線に、それぞれ接続されている。
スイッチ素子Ｑ３は、ドレイン端子が電源線Ｌ１に、ソース端子がノードＮ２に、ゲート端子が制御部５０から出力される制御信号線に、それぞれ接続されている。
スイッチ素子Ｑ４は、ドレイン端子がノードＮ２に、ソース端子が電源線Ｌ２に、ゲート端子が制御部５０から出力される制御信号線に、それぞれ接続されている。
スイッチ素子Ｑ４は、ドレイン端子がノードＮ２に、ソース端子が電源線Ｌ２に、ゲート端子が制御部５０から出力される制御信号線に、それぞれ接続されている。
ここで、スイッチ素子Ｑ１及びスイッチ素子Ｑ３は、電源線Ｌ１に接続された第１のスイッチ素子２１に含まれる。また、スイッチ素子Ｑ２及びスイッチ素子Ｑ４は、電源線Ｌ２に接続された第２のスイッチ素子２２に含まれる。スイッチング回路２０は、トランス３０の一次側コイル３１に接続され、一次側コイル３１に交流信号を供給する。
また、４つのスイッチ素子（Ｑ１～Ｑ４）は、後述する制御部５０によって、位相シフト制御される。
また、４つのスイッチ素子（Ｑ１～Ｑ４）は、後述する制御部５０によって、位相シフト制御される。
トランス３０は、一次側コイル３１と二次側コイル３２とを有し、一次側コイル３１に供給された交流電力を変換して二次側コイル３２から出力する。
一次側コイル３１は、ノードＮ１とノードＮ２との間に接続され、スイッチング回路２０によって生成された交流信号が供給される。
二次側コイル３２は、中間点（センタータップ）のノードＮ３を介して、直列に接続された二次側コイル３２Ａと二次側コイル３２Ｂとを有している。
なお、トランス３０の二次側コイル３２から出力される交流信号は、整流部４０に出力される。
一次側コイル３１は、ノードＮ１とノードＮ２との間に接続され、スイッチング回路２０によって生成された交流信号が供給される。
二次側コイル３２は、中間点（センタータップ）のノードＮ３を介して、直列に接続された二次側コイル３２Ａと二次側コイル３２Ｂとを有している。
なお、トランス３０の二次側コイル３２から出力される交流信号は、整流部４０に出力される。
二次側コイル３２Ａは、第１端が後述する整流部４０のスイッチ素子４１のドレイン端子に、第２端がノードＮ３（センタータップ）に接続されている。
また、二次側コイル３２Ｂは、第１端がノードＮ３（センタータップ）に、第２端が後述する整流部４０のスイッチ素子４２のドレイン端子に接続されている。
また、二次側コイル３２Ｂは、第１端がノードＮ３（センタータップ）に、第２端が後述する整流部４０のスイッチ素子４２のドレイン端子に接続されている。
整流部４０は、トランス３０の二次側コイル３２から出力される交流信号を整流する同期整流回路である。整流部４０は、後述する制御部５０によって導通状態が制御されるスイッチ素子４１とスイッチ素子４２とを備える。
スイッチ素子４１は、ドレイン端子が二次側コイル３２Ａの第１端（ノードＮ４）に、ソース端子がグランド端子に、ゲート端子が制御部５０から出力される制御信号線に、それぞれ接続されている。
スイッチ素子４２は、ドレイン端子が二次側コイル３２Ｂの第２端（ノードＮ５）に、ソース端子がグランド端子に、ゲート端子が制御部５０から出力される制御信号線に、それぞれ接続されている。
スイッチ素子４１とスイッチ素子４２とは、制御部５０から出力される制御信号によって、一次側コイル３１及び二次側コイル３２に流れる電流の向きに応じて、交互にオン状態（導通状態）にされる。
スイッチ素子４１とスイッチ素子４２とは、制御部５０から出力される制御信号によって、一次側コイル３１及び二次側コイル３２に流れる電流の向きに応じて、交互にオン状態（導通状態）にされる。
チョークコイル３は、ノードＮ３とノードＮ７との間に接続され、目的の周波数より高い電流を阻止して、ノードＮ７の出力電圧を平滑化する。
平滑コンデンサ４は、ノードＮ７（出力端子）と、グランド端子との間に接続され、ノードＮ７の出力電圧を平滑化する。
チョークコイル３及び平滑コンデンサ４は、出力電圧のノイズを除去し平滑化するために用いられる。
平滑コンデンサ４は、ノードＮ７（出力端子）と、グランド端子との間に接続され、ノードＮ７の出力電圧を平滑化する。
チョークコイル３及び平滑コンデンサ４は、出力電圧のノイズを除去し平滑化するために用いられる。
電圧検出装置１０は、電源装置１の入力電圧を検出する検出装置であって、平滑化回路１１と、ＡＤＣ（Analog to Digital Converter）１２と、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）１３と、制御部５０の検出制御部５２とを備える。
平滑化回路１１は、トランス３０の二次側コイル３２の一端（例えば、ノードＮ４）から出力される電圧を平滑化する。平滑化回路１１は、例えば、スイッチ素子４２をオン状態にしている状態における二次側コイル３２の電圧を平滑化して、ＡＤＣ１２に出力する。なお、平滑化回路１１がノードＮ４から出力する電圧は、直流電源２から出力される電源装置１の入力電圧を、トランス３０を介して出力した電圧であり、電源装置１の入力電圧に対応する電圧である。そのため、平滑化回路１１が出力する電圧を検出することで、電源装置１の入力電圧を検出することが可能である。
また、平滑化回路１１は、抵抗（１１１、１１２）と、コンデンサ１１３とを備えている。
また、平滑化回路１１は、抵抗（１１１、１１２）と、コンデンサ１１３とを備えている。
抵抗１１１と抵抗１１２とは、ノードＮ４とグランド端子との間に、中間のノードＮ６を介して、直列に接続されている。抵抗１１１及び抵抗１１２は、抵抗分圧により、ノードＮ４に出力される電圧を分圧してノードＮ６から出力する。
コンデンサ１１３は、ノードＮ６とグランド端子との間に接続され、ノードＮ６の電圧を平滑化する。
コンデンサ１１３は、ノードＮ６とグランド端子との間に接続され、ノードＮ６の電圧を平滑化する。
ＡＤＣ１２（電圧検出部の一例）は、平滑化回路１１が平滑化した電圧を、入力電圧として検出する。ＡＤＣ１２は、後述する検出制御部５２の制御に基づいて、平滑化回路１１が平滑化した電圧を検出するタイミングを制御され、検出した当該電圧値を、直流電源２の出力電圧（電源装置１の入力電圧）として検出する。ＡＤＣ１２は、検出値を制御部５０に出力する。
ＥＥＰＲＯＭ１３（不揮発性記憶部の一例）は、後述する検出制御部５２の検出タイミングの調整値を、複数のスイッチ素子（Ｑ１～Ｑ４）のスイッチングにおける所定の基準タイミングからの遅延時間情報として記憶する。ＥＥＰＲＯＭ１３は、遅延時間情報を、例えば、電源装置１の出荷検査時のキャリブレーション（校正）によって記憶される。
また、ＥＥＰＲＯＭ１３は、後述する電源制御部５１の制御に用いる各種情報を記憶する。ＥＥＰＲＯＭ１３は、例えば、電源制御部５１のフィードバック制御、及びフィードフォワード制御に用いるゲイン情報、等を予め記憶している。
制御部５０は、例えば、ＣＰＵ（Central Processing Unit）などを含むプロセッサであり、電源装置１を統括的に制御する。制御部５０は、電源制御部５１と、検出制御部５２とを備える。
検出制御部５２は、入力電圧を検出するための制御を行う。検出制御部５２は、スイッチング回路２０の複数のスイッチ素子（Ｑ１～Ｑ４）のうちの、電源線Ｌ１と電源線Ｌ２との間にトランス３０を導通させるスイッチ素子（例えば、スイッチ素子Ｑ１及びスイッチ素子Ｑ４）がオン状態になる期間の中間点のタイミングで、ＡＤＣ１２が電圧を検出するように、ＡＤＣ１２の検出タイミングを調整する。
検出制御部５２は、上述したトランス３０を導通させるスイッチ素子がオン状態になる期間のうち、複数のスイッチ素子（Ｑ１～Ｑ４）による影響を受けない所定の範囲内に検出タイミングが収まるように調整する。具体的に、検出制御部５２は、フルブリッジ回路（スイッチング回路２０）の４つのスイッチ素子（Ｑ１～Ｑ４）のうちの、電源線Ｌ１に接続された第１のスイッチ素子２１と、電源線Ｌ２に接続された第２のスイッチ素子２２との両方がオン状態になる期間の中間点のタイミングで、ＡＤＣ１２が電圧を検出するように、ＡＤＣ１２の検出タイミングを調整する。検出制御部５２は、例えば、スイッチ素子Ｑ１とスイッチ素子Ｑ４との両方がオン状態になる期間の中間点のタイミングで、ＡＤＣ１２が電圧を検出するように、ＡＤＣ１２の検出タイミングを調整する。
なお、ＥＥＰＲＯＭ１３には、例えば、スイッチ素子Ｑ１がオフ状態（非導通状態）になるタイミングを基準にした遅延時間情報が予め記憶されている。検出制御部５２は、ＥＥＰＲＯＭ１３（不揮発性記憶部）が記憶する遅延時間情報に基づいて、検出タイミングを調整する。また、検出制御部５２は、位相シフト制御による両方がオン状態になる期間の変化に応じて、検出タイミングを変更する。検出タイミングの調整の詳細については、後述する。
電源制御部５１は、電圧検出装置１０（検出制御部５２）が検出した入力電圧に基づいて、スイッチング回路２０のスイッチングを制御する。電源制御部５１は、例えば、位相シフト制御により、４つのスイッチ素子（Ｑ１～Ｑ４）のスイッチングを制御する。電源制御部５１は、不図示のＣＴ（Current Transformer）などにより検出された出力電流と、例えば、ノードＮ７の電圧を不図示のＡＤＣなどで検出した出力電圧とに基づいて、フィードバック制御を行うとともに、電圧検出装置１０（検出制御部５２）が検出した入力電圧に基づいて、フィードフォワード制御を行う。
電源制御部５１は、フィードバック制御、及びフィードフォワード制御により得られた位相差の変化量（Δ位相差）に基づいて、位相シフト制御により、４つのスイッチ素子（Ｑ１～Ｑ４）のスイッチングを制御する。
なお、電源制御部５１によるフィードバック制御及びフィードフォワード制御の詳細については後述する。
なお、電源制御部５１によるフィードバック制御及びフィードフォワード制御の詳細については後述する。
次に、図面を参照して、本実施形態による電圧検出装置１０及び電源装置１の動作について説明する。
図２は、本実施形態における平滑化回路１１の検出波形の一例を示す図である。
図２は、本実施形態における平滑化回路１１の検出波形の一例を示す図である。
図２において、波形Ｗ０は、上述した図１に示すノードＮ６の検出信号の波形である。また、グラフの横軸は、時間を示し、縦軸は、検出信号の電圧を示している。
図２に示すように、波形Ｗ０は、例えば、スイッチ素子Ｑ１及びスイッチ素子Ｑ４がいずれもオン状態であり、整流部４０のスイッチ素子４２がオン状態、且つスイッチ素子４１がオフ状態である場合に、検出信号の電圧が上昇する。
図２に示すように、波形Ｗ０は、例えば、スイッチ素子Ｑ１及びスイッチ素子Ｑ４がいずれもオン状態であり、整流部４０のスイッチ素子４２がオン状態、且つスイッチ素子４１がオフ状態である場合に、検出信号の電圧が上昇する。
なお、波形Ｗ０のうちで、検出信号の電圧が急峻に変化している箇所Ｐ１は、スイッチ素子（Ｑ１～Ｑ４）のスイッチングのタイミング周辺に相当する。そのため、ＡＤＣ１２では、このような箇所Ｐ１での検出を避けて、時刻Ｔ１のようなタイミングで電圧を検出する。すなわち、検出制御部５２は、複数のスイッチ素子（Ｑ１～Ｑ４）による影響を受けない所定の範囲内に検出タイミングが収まるように調整する。
次に、図３を参照して、電圧検出装置１０及び電源装置１の全体の動作について説明する。
図３は、本実施形態における電源装置１の動作の一例を示すタイムチャートである。
図３は、本実施形態における電源装置１の動作の一例を示すタイムチャートである。
図３において、波形Ｗ１～波形Ｗ４は、上から順に、スイッチ素子Ｑ１～スイッチ素子Ｑ４のスイッチングの状態を示している。また、波形Ｗ５は、スイッチ素子Ｑ１とスイッチ素子Ｑ４との両方がオン状態、及びスイッチ素子Ｑ２とスイッチ素子Ｑ３との両方がオン状態になるタイミングを示すタイミング信号である。なお、波形Ｗ５において、スイッチ素子Ｑ１とスイッチ素子Ｑ４との両方がオン状態を正極性とし、スイッチ素子Ｑ２とスイッチ素子Ｑ３との両方がオン状態を負極性として表している。
また、波形Ｗ６は、上述した平滑化回路１１から出力される検出信号であって、入力電圧に対応した電圧を示す信号を示している。また、波形Ｗ７は、電源制御部５１によるフィードバック（Ｆ／Ｂ）制御の周期割り込みを示している。
また、波形Ｗ８は、ＡＤＣ１２の変換タイミングを示している。
なお、図３に示す波形Ｗ１～波形Ｗ８の横軸は、時間である。
また、波形Ｗ８は、ＡＤＣ１２の変換タイミングを示している。
なお、図３に示す波形Ｗ１～波形Ｗ８の横軸は、時間である。
図３において、制御部５０の電源制御部５１は、制御の１周期の期間ＴＲ１として、位相シフト制御により、波形Ｗ１～波形Ｗ４に示すように、スイッチ素子Ｑ１～スイッチ素子Ｑ４のスイッチングを制御する。電源制御部５１は、電圧検出装置１０（検出制御部５２）により検出された入力電圧などに基づいて、フィードフォワード制御及びフィードバック制御を実行して位相差を算出し、位相シフト制御を行う。なお、位相差の期間ＴΔθは、例えば、スイッチ素子Ｑ３をオフ状態にしてから、スイッチ素子Ｑ１をオフ状態にするまでの期間である。
また、検出制御部５２は、波形Ｗ５におけるスイッチ素子Ｑ１とスイッチ素子Ｑ４との両方がオン状態になる期間Ｔ１４ＯＮの中央部分のタイミング（波形Ｗ８の黒色塗りつぶし部分）で、ＡＤＣ１２の検出を行うように制御する。検出制御部５２は、ＡＤＣ１２が検出した電圧値を、対応する入力電圧として取得し、当該入力電圧を電源制御部５１に出力する。
電源制御部５１は、電圧検出装置１０（検出制御部５２）により検出された入力電圧に基づいて、位相差の期間ＴΔθの算出及び更新を行い（波形Ｗ７を参照）、更新した位相差の期間ＴΔθに基づいて、スイッチング回路２０の４つのスイッチ素子（Ｑ１～Ｑ４）のスイッチングを制御する。
なお、図３において、拡大波形Ｇ１は、領域Ａ１を拡大した波形Ｗ１～波形Ｗ６、及び波形Ｗ８の各波形を示している。ここで、遅延値ＤＴ３４は、位相差の期間ＴΔθの起点であるスイッチ素子Ｑ３がオフ状態になる時刻から、スイッチ素子Ｑ４がオン状態になるまでの遅延値である。また、期間Ｔ１４ＯＮは、上述したように、スイッチ素子Ｑ１とスイッチ素子Ｑ４との両方がオン状態になる期間である。また、遅延値ＤＴＣＫは、スイッチ素子Ｑ３がオフ状態になる時刻から、ＡＤＣ１２の検出タイミングまでの遅延値である。
このような状況において、遅延値ＤＴＣＫは、下記の（１）式により表される。
このような状況において、遅延値ＤＴＣＫは、下記の（１）式により表される。
遅延値ＤＴＣＫ ＝ 遅延値ＤＴ３４＋（位相差の期間ＴΔθ－遅延値ＤＴ３４）／２
＝ 遅延値ＤＴ３４＋期間Ｔ１４ＯＮ／２ ・・・ （１）
＝ 遅延値ＤＴ３４＋期間Ｔ１４ＯＮ／２ ・・・ （１）
式（１）に基づいて算出された遅延値ＤＴＣＫは、ＥＥＰＲＯＭ１３に記憶されている。
また、本実施形態では、電源制御部５１は、位相シフト制御を行うため、出力電流に応じて、位相差の期間ＴΔθが変更される。そのため、ＥＥＰＲＯＭ１３には、例えば、位相差の期間ＴΔθの値と、遅延値ＤＴＣＫとを対応付けて予め記憶されている。
また、本実施形態では、電源制御部５１は、位相シフト制御を行うため、出力電流に応じて、位相差の期間ＴΔθが変更される。そのため、ＥＥＰＲＯＭ１３には、例えば、位相差の期間ＴΔθの値と、遅延値ＤＴＣＫとを対応付けて予め記憶されている。
検出制御部５２は、例えば、位相差の期間ＴΔθの値に対応付けられた遅延値ＤＴＣＫをＥＥＰＲＯＭ１３から取得し、取得した遅延値ＤＴＣＫにより、ＡＤＣ１２の検出タイミングを調整する。なお、ＡＤＣ１２の検出期間（波形Ｗ８の黒色塗りつぶし期間を参照）には、ＡＤＣ１２のサンプルホールド期間及びアナログ－デジタル変換期間が含まれる。
検出制御部５２は、調整した検出タイミングによりＡＤＣ１２が検出した検出値を出力電流として、電源制御部５１に出力する。
検出制御部５２は、調整した検出タイミングによりＡＤＣ１２が検出した検出値を出力電流として、電源制御部５１に出力する。
次に、図４を参照して、電源制御部５１によるフィードバック制御について説明する。
図４は、本実施形態における電源装置１のフィードバック制御の一例を示す図である。
図４は、本実施形態における電源装置１のフィードバック制御の一例を示す図である。
図４に示すように、電源制御部５１は、出力電圧の電圧偏差、出力電流の電流偏差、及び出力電力の電力偏差に基づいて、フィードバック制御を実行し、フィードバック制御の制御量（ＦＢ制御量）を算出する。
ここで、出力電圧の電圧偏差は、目標の出力電圧と、検出した出力電圧との差分であり、出力電流の電流偏差は、目標の出力電流と、検出した出力電流との差分である。また、出力電力の電力偏差は、目標の出力電力と、検出した出力電力との差分である。出力電力は、検出した出力電流及び出力電圧から電源制御部５１によって算出される。
また、電源制御部５１は、電圧検出装置１０（検出制御部５２）により検出された入力電圧に基づいて、フィードフォワード制御を実行し、フィードバック制御とフィードフォワード制御とを組み合わせて、位相差の変化量（Δ位相差）を算出する。電源制御部５１は、位相差の変化量（Δ位相差）に基づいて、位相シフト制御の位相差を更新する。このように、電源制御部５１は、フィードバック制御とフィードフォワード制御とを組み合わせて、４つのスイッチ素子（Ｑ１～Ｑ４）を位相シフト制御する。本実施形態による電源装置１は、入力電圧の情報を使用してフィードフォワード制御をことにより、応答性能を容易に向上させることができる。
次に、本実施形態による電源装置１及び電圧検出装置１０の電圧検出に関するキャリブレーション処理（校正処理）について説明する。電源装置１及び電圧検出装置１０は、出荷前に、以下のようなキャリブレーション処理が実行される。
電源装置１の制御部５０は、電源装置１の直流電源２からの入力電圧を、例えば、入力電圧を最大値（Ｍａｘ値）、標準値（「Ｔｙｐ値」、及び最小値（Ｍｉｎ値）に変更して、検出電圧値と、直流電源２からの入力電圧との差分が所定の値以下になるように、検出タイミングの遅延値ＤＴＣＫを調整する。制御部５０は、このようにキャリブレーション処理した結果の遅延値ＤＴＣＫを、ＥＥＰＲＯＭに記憶させる。
以上説明したように、本実施形態による電圧検出装置１０は、トランス３０と、スイッチング回路２０と、整流部４０と、電源制御部５１とを備える電源装置１の入力電圧を検出する電圧検出装置１０であって、ＡＤＣ１２（電圧検出部）と、検出制御部５２とを備える。ここで、トランス３０は、一次側コイル３１と二次側コイル３２とを有する。スイッチング回路２０は、電源線Ｌ１（第１の電源線）と電源線Ｌ２（第２の電源線）との間に接続された複数のスイッチ素子（Ｑ１～Ｑ４）を有し、トランス３０の一次側コイル３１に接続されている。整流部４０は、トランス３０の二次側コイル３２から出力される交流信号を整流する。電源制御部５１は、スイッチング回路２０のスイッチングを制御する。また、ＡＤＣ１２は、トランス３０の二次側コイル３２の一端から出力される電圧を入力電圧として検出する。検出制御部５２は、スイッチング回路２０の複数のスイッチ素子（Ｑ１～Ｑ４）のうちの、電源線Ｌ１と電源線Ｌ２との間に一次側コイル３１を導通させるスイッチ素子（例えば、スイッチ素子Ｑ１及びスイッチ素子Ｑ４）がオン状態になる期間の中間点のタイミングで、ＡＤＣ１２が入力電圧を検出するように、ＡＤＣ１２の検出タイミングを調整する。
これにより、検出制御部５２が、電源線Ｌ１と電源線Ｌ２との間に一次側コイル３１を導通させるスイッチ素子（例えば、スイッチ素子Ｑ１及びスイッチ素子Ｑ４）がオン状態になる期間の中間点のタイミングで、ＡＤＣ１２が入力電圧を検出するように、電圧検出部の検出タイミングを調整する。すなわち、本実施形態による電圧検出装置１０は、スイッチングの際のスパイク電流の影響を低減させつつ、安定した入力電圧のアナログ値を検出することができる。よって、本実施形態による電圧検出装置１０は、簡易な構成で入力電圧の電圧値を高精度に検出することができる。
また、本実施形態では、検出制御部５２は、スイッチ素子（Ｑ１、Ｑ２）がオン状態になる期間（期間Ｔ１４ＯＮ）のうち、複数のスイッチ素子（Ｑ１～Ｑ４）による影響を受けない所定の範囲内に検出タイミングが収まるように調整する。
これにより、本実施形態による電圧検出装置１０は、複数のスイッチ素子（Ｑ１～Ｑ４）のスイッチングによる影響を低減することができるため、さらに入力電圧の検出精度を向上させることができる。
これにより、本実施形態による電圧検出装置１０は、複数のスイッチ素子（Ｑ１～Ｑ４）のスイッチングによる影響を低減することができるため、さらに入力電圧の検出精度を向上させることができる。
また、本実施形態による電圧検出装置１０は、トランス３０の二次側コイル３２の一端から出力される電圧を平滑化する平滑化回路１１を備える。検出制御部５２が、平滑化回路１１が平滑化した電圧を、入力電圧として検出する。
これにより、本実施形態による電圧検出装置１０は、さらに安定して入力電圧を検出することができるため、入力電圧の検出精度をさらに向上させることができる。
これにより、本実施形態による電圧検出装置１０は、さらに安定して入力電圧を検出することができるため、入力電圧の検出精度をさらに向上させることができる。
また、本実施形態では、スイッチング回路２０は、４つのスイッチ素子（Ｑ１～Ｑ４）を有するフルブリッジ回路である。検出制御部５２は、フルブリッジ回路の４つのスイッチ素子（Ｑ１～Ｑ４）のうちの、電源線Ｌ１に接続された第１のスイッチ素子２１と、電源線Ｌ２に接続された第２のスイッチ素子２２との両方がオン状態になる期間の中間点のタイミングで、ＡＤＣ１２が入力電圧を検出するように、ＡＤＣ１２の検出タイミングを調整する。
これにより、本実施形態による電圧検出装置１０は、第１のスイッチ素子２１と第２のスイッチ素子２２との両方がオン状態になる期間の中間点のタイミングでＡＤＣ１２に電圧を検出するようにしたので、スイッチング回路２０がフルブリッジ回路である場合であっても、適切に入力電圧を検出することができる。
また、本実施形態では、電源制御部５１は、４つのスイッチ素子（Ｑ１～Ｑ４）を位相シフト制御する。検出制御部５２は、位相シフト制御による両方がオン状態になる期間の変化に応じて、検出タイミングを変更する。
これにより、本実施形態による電圧検出装置１０は、位相シフト制御による両方がオン状態になる期間の変化に応じて、ＡＤＣ１２の検出タイミングを適切に調整することができる。よって、本実施形態による電圧検出装置１０は、位相シフト制御を行う場合であっても、適切に入力電圧を検出することができる。
また、本実施形態による電圧検出装置１０は、検出タイミングの調整値を、複数のスイッチ素子（Ｑ１～Ｑ４）のスイッチングにおける所定の基準タイミングからの遅延時間情報として記憶するＥＥＰＲＯＭ１３（不揮発性記憶部）を備える。検出制御部５２は、ＥＥＰＲＯＭ１３が記憶する遅延時間情報に基づいて、検出タイミングを調整する。
これにより、本実施形態による電圧検出装置１０は、ＥＥＰＲＯＭ１３（不揮発性記憶部）を備るという簡易な構成により、適切に出力電流を検出することができる。
これにより、本実施形態による電圧検出装置１０は、ＥＥＰＲＯＭ１３（不揮発性記憶部）を備るという簡易な構成により、適切に出力電流を検出することができる。
また、本実施形態による電源装置１は、上記に記載の電圧検出装置１０と、トランス３０と、スイッチング回路２０と、整流部４０と、電源制御部５１とを備える。
これにより、本実施形態による電源装置１は、上記に記載の電圧検出装置１０と同様の効果を奏し、入力電圧の検出精度を向上させることができる。また、本実施形態による電源装置１は、入力電圧の検出精度を向上させることができるため、例えば、フィードフォワード制御を簡単に実行することができる。
これにより、本実施形態による電源装置１は、上記に記載の電圧検出装置１０と同様の効果を奏し、入力電圧の検出精度を向上させることができる。また、本実施形態による電源装置１は、入力電圧の検出精度を向上させることができるため、例えば、フィードフォワード制御を簡単に実行することができる。
なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の実施形態において、電圧検出部の一例として、ＡＤＣ１２を用いる例を説明したが、これに限定されるものではなく、他の方式の電圧検出部を用いてもよい。例えば、ＡＤＣ１２の代わりに、検出タイミングにより所定の閾値電圧と比較するコンパレータを用いるようにしてもよい。
例えば、上記の実施形態において、電圧検出部の一例として、ＡＤＣ１２を用いる例を説明したが、これに限定されるものではなく、他の方式の電圧検出部を用いてもよい。例えば、ＡＤＣ１２の代わりに、検出タイミングにより所定の閾値電圧と比較するコンパレータを用いるようにしてもよい。
また、上記の実施形態において、電源装置１は、整流部４０として、同期整流回路を用いる例を説明したが、これに限定されるものではなく、例えば、整流部４０として、ダイオードを備えた非同期整流回路を用いるようにしてもよい。
また、上記の実施形態において、電圧検出装置１０は、電源装置１の入力電圧を検出する例を説明したが、これに限定されるものではなく、例えば、モータ制御装置などの他の装置の入力電圧を検出するようにしてもよい。
また、上記の実施形態において、トランス３０の一例として、センタータップ形式のトランスを用いる例を説明したが、これに限定されるものではなく、他の形式のトランスであってもよい。
また、上記の実施形態において、制御部５０は、電源回路としての制御を行う電源制御部５１と、電圧検出を制御する検出制御部５２との両方を備える例を説明したが、これに限定されるものではない、例えば、電源制御部５１と、検出制御部５２とのいずれか一方を、制御部５０の外部に備えるようにしてもよい。
また、上記の実施形態において、検出制御部５２は、第１のスイッチ素子２１と第２のスイッチ素子２２との両方がオン状態になる期間の中間点のタイミングで、ＡＤＣ１２が電圧を検出するように検出タイミングを調整する例を説明したが、これに限定されるものではない。検出制御部５２は、例えば、複数のスイッチ素子（Ｑ１～Ｑ４）による影響を受けない所定の範囲内であれば、中間点のタイミングからずれた検出タイミングに調整するようにしてもよい。
また、上記の実施形態において、電圧検出装置１０は、平滑化回路１１を備える例を説明したが、これに限定されるものではなく、平滑化回路１１を備えない他の形態であってもよい。また、平滑化回路１１は、上記の実施形態で説明したものに限定されるものではなく、他の方式の平滑化回路であってもよい。
例えば、平滑化回路１１は、抵抗（１１１、１１２）を優先して備え、コンデンサ１１３を備えないようにしてもよい。
また、上記の平滑化回路１１において、コンデンサ１１３は、例えば、ノイズや電圧の振動が心配される場合には検出に影響のない範囲で、追加されてもよい。
また、上記の平滑化回路１１において、コンデンサ１１３は、例えば、ノイズや電圧の振動が心配される場合には検出に影響のない範囲で、追加されてもよい。
また、上記の実施形態において、スイッチング回路２０がフルブリッジ回路である例を説明したが、これに限定されるものではなく、例えば、ハーフブリッジ回路や他の方式のスイッチング回路であってもよい。
また、上記の実施形態において、電源装置１は、フルブリッジ回路及びトランス３０を用いた電源回路として説明したが、これに限定されるものではなく、他の方式の電源回路に適用してもよい。例えば、電源回路は、絶縁方式・非絶縁方式に限定されるものでなく、他の方式であってもよい。
また、上記の実施形態において、電源装置１は、フルブリッジ回路及びトランス３０を用いた電源回路として説明したが、これに限定されるものではなく、他の方式の電源回路に適用してもよい。例えば、電源回路は、絶縁方式・非絶縁方式に限定されるものでなく、他の方式であってもよい。
１ 電源装置
２ 直流電源
３ チョークコイル
４ 平滑コンデンサ
１０ 電圧検出装置
１１ 平滑化回路
１２ ＡＤＣ
１３ ＥＥＰＲＯＭ
２０ スイッチング回路
２１ 第１のスイッチ素子
２２ 第２のスイッチ素子
３０ トランス
３１ 一次側コイル
３２、３２Ａ、３２Ｂ 二次側コイル
４０ 整流部
４１、４２、Ｑ１、Ｑ２、Ｑ３、Ｑ４ スイッチ素子
５０ 制御部
５１ 電源制御部
５２ 検出制御部
１１１、１１２ 抵抗
１１３ コンデンサ
２ 直流電源
３ チョークコイル
４ 平滑コンデンサ
１０ 電圧検出装置
１１ 平滑化回路
１２ ＡＤＣ
１３ ＥＥＰＲＯＭ
２０ スイッチング回路
２１ 第１のスイッチ素子
２２ 第２のスイッチ素子
３０ トランス
３１ 一次側コイル
３２、３２Ａ、３２Ｂ 二次側コイル
４０ 整流部
４１、４２、Ｑ１、Ｑ２、Ｑ３、Ｑ４ スイッチ素子
５０ 制御部
５１ 電源制御部
５２ 検出制御部
１１１、１１２ 抵抗
１１３ コンデンサ
Claims (7)
- 一次側コイルと二次側コイルとを有するトランスと、第１の電源線と第２の電源線との間に接続された複数のスイッチ素子を有し、前記トランスの前記一次側コイルに接続されるスイッチング回路と、前記トランスの前記二次側コイルから出力される交流信号を整流する整流部と、前記スイッチング回路のスイッチングを制御する電源制御部とを備える電源装置の入力電圧を検出する電圧検出装置であって、
前記電源装置の出力電圧とは異なる電圧であって、前記トランスの前記二次側コイルの一端から出力される電圧を入力電圧として検出する電圧検出部と、
前記スイッチング回路の前記複数のスイッチ素子のうちの、前記第１の電源線と前記第２の電源線との間に前記一次側コイルを導通させるスイッチ素子がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整する検出制御部と
を備えることを特徴とする電圧検出装置。 - 一次側コイルと二次側コイルとを有するトランスと、第１の電源線と第２の電源線との間に接続された複数のスイッチ素子を有し、前記トランスの前記一次側コイルに接続されるスイッチング回路と、前記トランスの前記二次側コイルから出力される交流信号を整流する整流部と、前記スイッチング回路のスイッチングを制御する電源制御部とを備える電源装置の入力電圧を検出する電圧検出装置であって、
前記トランスの前記二次側コイルの一端から出力される電圧を入力電圧として検出する電圧検出部と、
前記スイッチング回路の前記複数のスイッチ素子のうちの、前記第１の電源線と前記第２の電源線との間に前記一次側コイルを導通させるスイッチ素子がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整する検出制御部と
を備え、
前記スイッチング回路は、４つのスイッチ素子を有するフルブリッジ回路であり、
前記検出制御部は、前記フルブリッジ回路の前記４つのスイッチ素子のうちの、前記第１の電源線に接続された第１のスイッチ素子と、前記第２の電源線に接続された第２のスイッチ素子との両方がオン状態になる期間の中間点のタイミングで、前記電圧検出部が前記入力電圧を検出するように、前記電圧検出部の検出タイミングを調整する
ことを特徴とする電圧検出装置。 - 前記検出制御部は、前記スイッチ素子がオン状態になる期間のうち、前記複数のスイッチ素子のスイッチングによる影響を受けない所定の範囲内に前記検出タイミングが収まるように調整する
ことを特徴とする請求項１又は請求項２に記載の電圧検出装置。 - 前記トランスの前記二次側コイルの一端から出力される電圧を平滑化する平滑化回路を備え、
前記電圧検出部は、前記平滑化回路が平滑化した電圧を、前記入力電圧として検出する
ことを特徴とする請求項１から請求項３のいずれか一項に記載の電圧検出装置。 - 前記電源制御部は、前記４つのスイッチ素子を位相シフト制御し、
前記検出制御部は、前記位相シフト制御による前記両方がオン状態になる期間の変化に応じて、前記検出タイミングを変更する
ことを特徴とする請求項２に記載の電圧検出装置。 - 前記検出タイミングの調整値を、前記複数のスイッチ素子のスイッチングにおける所定の基準タイミングからの遅延時間情報として記憶する不揮発性記憶部を備え、
前記検出制御部は、前記不揮発性記憶部が記憶する前記遅延時間情報に基づいて、前記検出タイミングを調整する
ことを特徴とする請求項１から請求項５のいずれか一項に記載の電圧検出装置。 - 請求項１から請求項６のいずれか一項に記載の電圧検出装置と、前記トランスと、前記スイッチング回路と、前記整流部と、前記電源制御部とを備えることを特徴とする電源装置。
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| WO2018168328A1 (ja) | 2017-03-14 | 2018-09-20 | 日本電産株式会社 | パワー半導体スイッチング素子のダメージ予測装置及びダメージ予測方法、ａｃ－ｄｃコンバータ、ｄｃ－ｄｃコンバータ |
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