JP6501401B2 - 位相検出回路及びスイッチング電源装置 - Google Patents

Description

本発明は、共振電流において電圧に対して電流の位相進みを検出する位相検出回路と、それを有するスイッチング電源装置と、に関するものである。

従来、直列の共振回路を有する電流共振型のスイッチング電源装置は、例えば、特許文献２〜５に記載されている。この種のスイッチング電源装置では、電源とグランドとの間に直列に接続されて相補的にオン／オフ動作する第１スイッチング素子及び第２スイッチング素子を有するハーフブリッジ型のスイッチング回路と、その第２スイッチング素子に並列に接続された直列の共振回路等と、を備えている。そして、入力される直流電圧をスイッチング回路によりスイッチングして交流電圧に変換し、この変換した交流電圧により直列の共振回路を共振させて、交流電圧を生成するようになっている。

又、過負荷時や起動時等で共振外れの状態に陥った場合、電源とグランドとの間に直列に接続された第１スイッチング素子及び第２スイッチング素子が同時にオン状態になって貫通電流が流れることを防止する対策が取られている。

例えば、特許文献５のスイッチング電源装置では、第１スイッチング素子及び第２スイッチング素子をオン／オフ動作させるための制御信号を生成する制御回路により、直列の共振回路を構成しているコンデンサの電圧の変化量を検出し、この変化量と閾値とを比較し、この比較結果に応じて第２スイッチング素子をオフするタイミングを制御し、貫通電流を防止している。

しかしながら、特許文献５に記載されたスイッチング電源装置では、フルブリッジ型のスイッチング回路に対応していない、直列の共振回路における高電圧を直接検出する必要がある、更に、直列の共振回路を流れる共振電流を直接観察していないので精度が不足する場合がある、といった不都合な問題を有している。特許文献２及び３のスイッチング電源装置においては、電流状態を検出する抵抗を共振回路に挿入する必要があり、これによる効率低下の問題を有している。又、特許文献４のスイッチング電源においては、共振外れの状態に陥った後にボディダイオード電流が流れなくなるまでスイッチング素子をオフし続けることになるため、この間出力電圧が低下してしまう問題を有している。

これに対し、特許文献１には、出力側に直列の共振回路と負荷を有するスイッチング電源装置としてのインバータ装置において、出力電流の位相が出力電圧の位相に対して進み位相になった場合に、これを検出する位相検出回路としての進相検知回路が記載されている。

この進相検知回路は、２つのスイッチング素子を直列に接続したスイッチング回路を有するインバータ回路と、前記２つのスイッチング素子をオン／オフ動作させる制御信号を出力する制御回路と、共振回路及びこの共振回路に接続された負荷により構成されて前記インバータ回路に接続された出力回路と、前記出力回路に流れる電流を検出する変流器と、前記変流器の出力電流を整流する整流回路と、前記整流回路の出力電圧に基づき、前記出力回路の電流と位相が合致した位相を有する矩形波信号を出力する出力電流位相検出回路と、を備えている。

更に、前記進相検知回路は、前記制御回路からの制御信号に基づき、前記出力回路に流れる電流の位相と比較するための基準矩形波信号を出力する比較基準信号出力回路と、前記出力電流位相検出回路が出力した矩形波信号及び前記比較基準信号出力回路が出力した基準矩形波信号を比較し、前記出力回路の電流位相が前記出力回路の電圧位相に近付いたこと、或いは前記出力回路の電流位相が前記出力回路の電圧位相より進んだことを示す単一の矩形波信号を出力する位相比較回路と、を備えている。

そのため、電流位相が電圧位相に対し進み位相、或いはその状態に近付いたことを検知でき、この進相検知信号に基づき、スイッチング回路内の貫通電流を防止できる、等といった効果がある。

特開２００１−１８６７７２号公報 特開２００５−５１９１８号公報 特開２００５−１９８４５７号公報 特開２００７−６６１４号公報 特開２０１２−１２０３１４号公報

しかしながら、従来の特許文献１に記載された進相検知回路では、電圧位相と電流位相が略一致してからでないと進相検知信号が出力されないため、急速に電流位相が進みに転じた場合は、検知遅れが生じることになる。又、２つのスイッチング素子が同時にオフ状態になるデッドタイムのパルス波形に基づき、位相比較回路によって単一の矩形波信号を出力しているので、２つのスイッチング素子の動作の変動等によってパルス波形の幅が変化し、例えば、パルス波形の幅が小さくなった場合には、電流の位相進みの検出精度が劣る、といった課題があった。

本発明の位相検出回路は、入力される交流電圧により所定の共振周波数にて共振して共振電流を流し、前記共振電流を検出して得られた検出電流を矩形波に変換して出力する矩形波変換手段と、デッドタイム期間に相当するパルス波形と、前記矩形波と、を入力し、進相検出信号を出力する比較判定手段と、を備えている。

そして、前記パルス波形は、直列に接続されて相補的にオン／オフ動作する２つのスイッチング素子が同時にオフ状態になるデッドタイムに、予め定められた調整時間を延ばした波形である。更に、前記比較判定手段は、前記パルス波形と前記矩形波とを比較し、前記パルス波形と前記矩形波とが重なったら、電圧に対して電流位相進みと判定して前記進相検出信号を出力することを特徴とする。

本発明のスイッチング電源装置は、前記位相検出回路を備えることを特徴とする。

本発明の位相検出回路及びスイッチング電源装置によれば、デッドタイムに、調整時間を延ばしたパルス波形を生成し、このパルス波形の幅を調整可能にして余裕を持たせている。これにより、パルス波形を用いて、安全且つ早めに、電流の位相進みを検出することができる。

図１は図２中の制御回路２０及び位相検出回路３０の構成例を示す機能ブロック図である。 図２は本発明の実施例１におけるスイッチング電源装置を示す概略の構成図である。 図３は図２中のコンバータ主回路１０の動作を示す波形図である。 図４Ａは電流位相進みが発生していない場合の動作を示す模式的な波形図である。 図４Ｂは電流位相進みが発生する直前の場合の動作を示す模式的な波形図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図２は、本発明の実施例１におけるスイッチング電源装置を示す概略の構成図である。

このスイッチング電源装置は、例えば、電流共振型コンバータ（これは「ＬＬＣコンバータ」とも言う。）であり、太陽電池等の直流電源から供給される直流の入力電圧Ｖｉｎを入力する正側入力端子１ａとグランドＧＮＤ側の負側入力端子１ｂとを有している。入力端子１ａ，１ｂには、コンバータ主回路１０を介して、直流の出力電圧Ｖｏｕｔを出力する正側出力端子１７ａとグランドＧＮＤ側の負側出力端子１７ｂとが接続されている。

コンバータ主回路１０は、直流の入力電圧Ｖｉｎを平滑する入力コンデンサ１１と、平滑された電圧をスイッチングするフルブリッジ型のスイッチング回路１２と、スイッチングされた電圧により共振する直列の共振回路１３と、この共振回路１３の出力側に接続された入出力端子間絶縁用の変圧器（以下「トランス」という。）１４と、このトランス１４の出力電圧を全波整流するフルブリッジ型の整流回路１５と、全波整流された電圧を平滑して直流の出力電圧Ｖｏｕｔを出力する出力コンデンサ１６と、により構成されている。

スイッチング電源装置には、更に、コンバータ主回路１０を周波数制御するために複数（例えば、４つ）の制御信号Ｓ２５−１〜Ｓ２５−４を出力する制御回路２０と、共振回路１３を流れる共振電流Ｉｒの位相進み（即ち、電圧に対して共振電流Ｉｒの位相進み）を検出する位相検出回路３０と、その共振電流Ｉｒを検出する変流器３１と、が設けられている。位相検出回路３０は、制御回路２０及び変流器３１に接続されている。

前記コンバータ主回路１０において、正側入力端子１ａ及び負側入力端子１ｂには、入力コンデンサ１１を介して、スイッチング回路１２が接続されている。スイッチング回路１２は、スイッチング素子である４つの電界効果トランジスタ（以下「ＦＥＴ」という。）１２−１〜１２−４を有し、正側入力端子１ａと負側入力端子１ｂとの間に、ＦＥＴ１２−１、ノードＮ１及びＦＥＴ１２−２が直列に接続されると共に、ＦＥＴ１２−３、ノードＮ２及びＦＥＴ１２−４が直列に接続されている。ノードＮ１，Ｎ２には、直列の共振回路１３、及びトランス１４が接続されている。

ＦＥＴ１２−１，１２−２は、制御信号Ｓ２５−１，Ｓ２５−２により相補的にオン／オフ動作し、更に、ＦＥＴ１２−３，１２−４も、制御信号Ｓ２５−３，Ｓ２５−４により相補的にオン／オフ動作する。各ＦＥＴ１２−１，１２−２，１２−３，１２−４のドレイン・ソース間には、それぞれボディダイオード１２−１ａ，１２−２ａ，１２−３ａ，１２−４ａが逆並列に接続されている。

例えば、制御信号Ｓ２５−１〜Ｓ２５−４により、ＦＥＴ１２−１，１２−４がオン状態、ＦＥＴ１２−２，１２−３がオフ状態の場合、入力端子１ａから入力された直流の入力電流は、オン状態のＦＥＴ１２−１→ノードＮ１→共振回路１３及びトランス１４の１次側→ノードＮ２→オン状態のＦＥＴ１２−４→入力端子１ｂへ流れる。

ノードＮ１に接続された共振回路１３は、キャパシタンスＣｒの共振用コンデンサ１３ａと、インダクタンスＬｒの共振用インダクタ１３ｂと、を有し、これらが直列に接続されている。共振回路１３は、共振用コンデンサ１３ａのキャパシタンスＣｒと共振用インダクタ１３ｂのインダクタンスＬｒとで決まる固有の共振周波数ｆｒを有し、例えば、コンデンサ１３ａ及びインダクタ１３ｂに共振電流Ｉｒが流れると、このコンデンサ１３ａ及びインダクタ１３ｂの両端電極間に、共振電圧が生じる。インダクタ１３ｂの一端の電極側には、トランス１４が接続されている。

トランス１４は、インダクタ１３ｂの一端の電極とノードＮ１との間に接続された１次巻線１４ａと、この１次巻線１４ａに対して絶縁された２次巻線１４ｂとを有している。１次巻線１４ａと２次巻線１４ｂとの巻数比Ｎは、Ｎ１：Ｎ２である。１次巻線１４ａには、これと並列に、トランス１４の励磁インダクタンスＬｍであるインダクタ１４ｃが存在している。例えば、コンデンサ１３ａ及びインダクタ１３ｂに共振電流Ｉｒが流れると、この共振電流Ｉｒは、インダクタ１４ｃに流れる励磁電流Ｉｍと、１次巻線１４ａに流れる１次電流Ｉｔとに分流する（即ち、Ｉｒ＝Ｉｍ＋Ｉｔ）。この時のインダクタ１４ｃの両端電極間に生じる励磁電圧と、１次巻線１４ａの両端電極間に生じる１次電圧とは、等しい。１次巻線１４ａに１次電流が流れると、２次巻線１４ｂの両端電極間に交流の２次電圧が生じる。この２次巻線１４ｂの両端電極には、整流回路１５が接続されている。

整流回路１５は、２次巻線１４ｂに発生する２次電圧を全波整流する回路であり、例えば、４つのダイオード１５−１〜１５−４からなるダイオードブリッジ回路により構成されている。この整流回路１５の出力側には、平滑用の出力コンデンサ１６を介して、正側出力端子１７ａとグランドＧＮＤ側の負側出力端子１７ｂとが接続されている。出力端子１７ａから直流の出力電流が出力されると、出力端子１７ａ，１７ｂ間には直流の出力電圧Ｖｏｕｔが現れる。

前記制御回路２０は、出力端子１７ａ，１７ｂからの出力電圧Ｖｏｕｔと、位相検出回路３０からの進相検出信号Ｓ４０と、を入力し、ＦＥＴ１２−１〜１２−４をオン／オフ動作させるための制御信号Ｓ２５−１〜Ｓ２５−４を出力すると共に、デッドタイム期間に相当する２つのパルス波形信号Ｓ２４ａ，Ｓ２４ｂを位相検出回路３０へ出力する機能を有している。各パルス波形信号Ｓ２４ａ，Ｓ２４ｂは、貫通電流防止のために、２つのＦＥＴ１２−１及びＦＥＴ１２−２が同時にオフ状態になると共に、２つのＦＥＴ１２−３及びＦＥＴ１２−４が同時にオフ状態になるデッドタイムＤＴに、予め定められた調整時間α（例えば、数百ｎＳ）を延ばした波形の信号である。この制御回路２０は、デジタル信号処理に特化したマイクロプロセッサ（以下「マイコン」という。）であるデジタルシグナルプロセッサ（ＤＳＰ）等の制御マイコンや、或いは、実回路により構成されている。

前記位相検出回路３０は、共振電流Ｉｒを検出して低電流の検出電流Ｉｃｔを出力する変流器３１に接続されている。前記位相検出回路３０は、変流器３１からの検出電流Ｉｃｔと、制御回路２０からのパルス波形信号Ｓ２４ａ，Ｓ２４ｂと、に基づき、共振回路１３を流れる共振電流Ｉｒの位相進みを検出して、進相検出信号Ｓ４０を制御回路２０へ出力する回路である。

図１は、図２中の制御回路２０及び位相検出回路３０の構成例を示す機能ブロック図である。

制御回路２０は、例えば、中央処理装置（ＣＰＵ）によりコンバータ主回路１０をプログラム制御するための制御マイコンにより構成されており、出力電圧検出手段２１を有している。出力電圧検出手段２１は、出力端子１７ａ，１７ｂから出力される直流の出力電圧Ｖｏｕｔを検出して検出信号Ｓ２１を出力する機能を有し、この出力側に、誤差増幅手段２２が接続されている。誤差増幅手段２２は、目標出力電圧Ｖｔｈと検出信号Ｓ２１との誤差を増幅してその誤差を減少させるような誤差信号Ｓ２２を出力するものであり、この出力側に、パルス生成手段２３が接続されている。

パルス生成手段２３は、誤差増幅手段２２から出力される誤差信号Ｓ２２の電圧を周波数変換して複数対（例えば、２対）のスイッチングパルスＳ２３を生成して駆動手段２５へ出力すると共に、その各対内のスイッチングパルスＳ２３が共にオフ状態になるデッドタイムＤＴの信号を生成してパルス幅調整手段２４へ出力する機能を有している。パルス幅調整手段２４は、デッドタイムＤＴに、予め定められた調整時間αを延ばした２つのパルス波形信号Ｓ２４ａ，Ｓ２４ｂを生成して位相検出回路３０へ出力するものである。駆動手段２５は、２対のスイッチングパルスＳ２３を駆動して、４つの制御信号Ｓ２５−１〜Ｓ２５−４を生成するものであり、ドライバにより構成されている。

位相検出回路３０は、変流器３１の２次側である出力側に接続された矩形波変換手段を有している。矩形波変換手段は、変流器３１で検出された検出電流Ｉｃｔを電圧に変換した後に第１の矩形波信号Ｓ３６と第２の矩形波信号Ｓ３７とに変換して出力するものであり、例えば、整流部としての正側の第１整流回路３２及び負側の第２整流回路３３と、電流／電圧変換部としての第１、第２抵抗３４，３５と、コンパレート部としての正側の矩形波変換用の第１コンパレータ３６及び負側の矩形波変換用の第２コンパレータ３７と、により構成されている。

正側の第１整流回路３２は、変流器３１の一方の電極に接続され、その変流器３１から出力された正の検出電流Ｉｃｔを半波整流する回路であり、例えば、整流ダイオードにより構成されている。第１抵抗３４は、第１整流回路３２の出力側及び第１コンパレータ３６の入力側間と、グランドＧＮＤと、の間に接続され、第１整流回路３２の出力電流を第１出力電圧に変換するものである。第１コンパレータ３６は、第１抵抗３４で変換された第１出力電圧を基準電圧と比較して第１の矩形波信号Ｓ３６を出力するものである。

負側の第２整流回路３３は、変流器３１の他方の電極に接続され、変流器３１から出力された負の検出電流Ｉｃｔを半波整流する回路であり、例えば、整流ダイオードにより構成されている。第２抵抗３５は、第２整流回路３３の出力側及び第２コンパレータ３７の入力側間と、グランドＧＮＤと、の間に接続され、第２整流回路３３の出力電流を第２出力電圧に変換するものである。第２コンパレータ３７は、第２抵抗３５で変換された第２出力電圧を基準電圧と比較して第２の矩形波信号Ｓ３７を出力するものである。

これらの第１、第２整流回路３２，３３、第１、第２抵抗３４，３５、及び第１、第２コンパレータ３６，３７により構成される矩形波変換手段の出力側には、比較判定手段が接続されている。

比較判定手段は、第１、第２コンパレータ３６，３７から出力される矩形波信号Ｓ３６，Ｓ３７と、パルス幅調整手段２４から出力されるパルス波形信号Ｓ２４ａ，Ｓ２４ｂと、を比較し、そのパルス波形信号Ｓ２４ａ，Ｓ２４ｂと矩形波信号Ｓ３６，Ｓ３７とが重なったら、電圧に対して電流位相進みと判定して進相検出信号Ｓ４０を出力するものであり、ゲート回路により構成されている。

ゲート回路は、例えば、パルス波形信号Ｓ２４ａと矩形波信号Ｓ３６との論理積を求める第１アンドゲート３８と、パルス波形信号Ｓ２４ｂと矩形波信号Ｓ３７との論理積を求める第２アンドゲート３９と、第１アンドゲート３８の出力信号と第２アンドゲート３９の出力信号との否定論理和を求めて進相検出信号Ｓ４０を出力するノアゲート４０と、により構成されている。

（実施例１の動作）
スイッチング電源装置の全体の動作（Ｉ）と、デッドタイム領域で電流位相進みが発生した場合の動作（ＩＩ）と、を説明する。

（Ｉ） スイッチング電源装置の全体の動作
図３（ａ）〜（ｄ）は、図２中のコンバータ主回路１０の動作を示す波形図であり、同図（ａ）はＦＥＴ１２−１，１２−４のオン／オフ状態の波形図、同図（ｂ）はＦＥＴ１２−２，１２−３のオン／オフ状態の波形図、同図（ｃ）はスイッチング回路１２及び共振回路１３を流れる電流の波形図、更に、同図（ｄ）はスイッチング回路１２及び共振回路１３を流れる電流が電圧より進み位相の場合の電流の波形図である。

図３（ａ）〜（ｃ）に示すように、２つのＦＥＴ１２−１，１２−２間、及び２つのＦＥＴ１２−３，１２−４間、にそれぞれ貫通電流が流れないように、制御回路２０から出力される制御信号Ｓ２５−１〜Ｓ２５−４により、ＦＥＴ１２−１とＦＥＴ１２−２とが、更に、ＦＥＴ１２−３とＦＥＴ１２−４とが、それぞれ同時にオフ状態になるデッドタイムＤＴを介して、それぞれ相補的にオン／オフ動作する。

例えば、制御信号Ｓ２５−１〜Ｓ２５−４により、ＦＥＴ１２−１，１２−４がオン状態、ＦＥＴ１２−２，１２−３がオフ状態になると、図２の入力端子１ａに入力された直流の入力電流により、オン状態のＦＥＴ１２−１のドレイン・ソース間にドレイン電流が流れる。このドレイン電流は、ノードＮ１を介して、共振回路１３へ流れる。共振回路１３へ流れた電流は、インダクタ１４ｃへ励磁電流Ｉｍとして分流すると共に、トランス１４の１次巻線１４ａへ１次電流Ｉｔとして分流する。分流した励磁電流Ｉｍと１次電流Ｉｔとは合流し、スイッチング回路１２内のノードＮ２へ流れる。ノードＮ２へ流れた電流は、オン状態のＦＥＴ１２−４のドレイン・ソース間を介して入力端子１ｂへ流出する。

トランス１４の１次巻線１４ａに１次電流Ｉｔが流れると、その１次巻線１４ａの両端電極間に１次電圧が生じる。すると、トランス１４の２次巻線１４ｂに２次電流（＝Ｉｔ＊（Ｎ）＝Ｉｔ＊（Ｎ１／Ｎ２））が誘起され、この２次巻線１４ｂの両端電極間に２次電圧（＝１次電圧＊（１／Ｎ）＝１次電圧＊（Ｎ２／Ｎ１））が発生する。２次電流は、整流回路１５にて全波整流され、全波整流された電流が出力コンデンサ１６にて平滑され、平滑された直流の出力電圧Ｖｏｕｔが出力端子１７ａ，１７ｂら出力される。

例えば、出力端子１７ａ，１７ｂに接続された負荷の変動等によって出力電圧Ｖｏｕｔが変動した場合、この出力電圧Ｖｏｕｔが図１中の制御回路２０内の出力電圧検出手段２１により検出される。出力電圧検出手段２１により検出された検出信号Ｓ２１は、誤差増幅手段２２により、目標出力電圧Ｖｔｈと比較され、検出信号Ｓ２１と目標出力電圧Ｖｔｈとの誤差が増幅されてその誤差が減少するような誤差信号Ｓ２２が、誤差増幅手段２２から出力される。

誤差信号Ｓ２２の電圧は、パルス生成手段２３により、周波数に変換されて２対のスイッチングパルスＳ２３が生成される。生成された２対のスイッチングパルスＳ２３は、駆動手段２５によって駆動され、スイッチング周波数ｆｓが制御された４つの制御信号Ｓ２５−１〜Ｓ２５−４が生成される。この４つの制御信号Ｓ２５−１〜Ｓ２５−４により、ＦＥＴ１２−１〜１２−４のスイッチング周期が変更されて出力電圧Ｖｏｕｔの変動が抑制され、出力電圧Ｖｏｕｔが一定になる定電圧制御が行われる。

ここで、ＦＥＴ１２−１〜１２−４をオン／オフするスイッチング周波数ｆｓが、共振回路１３の共振周波数ｆｒより低い場合、図３（ｄ）に示すように、スイッチング回路１２及び共振回路１３に流れる電流が電圧より進み位相となる。

例えば、ＦＥＴ１２−１，１２−４がオン状態であるとする。この時、共振回路１３及びトランス１４の１次巻線１４ａには、直流の入力電圧Ｖｉｎが印加され、ＦＥＴ１２−１、共振回路１３、トランス１４の１次巻線１４ａ、及びＦＥＴ１２−４には、図３（ｄ）に示す電流が流れる。

この電流は、スイッチング周波数ｆｓより周波数が高いため、ＦＥＴ１２−１，１２−４がオフする以前に位相が反転し、ＦＥＴ１２−１，１２−４がオフする時点では、ＦＥＴ１２−１，１２−４のボディダイオード１２−１ａ，１２−４ａを通じて、共振回路１３及び１次巻線１４ａから入力端子１ａへ電流が流れる。即ち、共振回路１３及び１次巻線１４ａには、直流の入力電圧Ｖｉｎが印加されたままの状態であるが、電流の位相が反転しているので、その結果、共振回路１３及び１次巻線１４ａに印加された電圧に対して電流の位相が進んでいる。

この状態で、ＦＥＴ１２−２，１２−３がオンする。この時、ＦＥＴ１２−１，１２−４のボディダイオード１２−１ａ，１２−４ａは、電流が流れている状態で電圧が印加されることになり、そのボディダイオード１２−１ａ，１２−４ａには、オフまでの間、大きなリカバリ電流が流れる。このリカバリ電流は、ＦＥＴ１２−１，１２−４には大きなストレスとなり、その繰り返しによってＦＥＴ１２−１，１２−４が劣化する恐れがある。又、リカバリ電流は、出力とは無関係に、入力端子１ａ，１ｂに接続された直流電源を短絡する形で流れるため、コンバータ主回路１０の全体としては損失の原因になる、といった問題がある。

このような電流が進み位相になることによる問題を解決するために、本実施例１の制御回路２０及び位相検出回路３０では、以下の（ＩＩ）のように動作する。

（ＩＩ） デッドタイム領域で電流位相進みが発生する直前の動作
図４Ａは、図１及び図２中の制御回路２０及び位相検出回路３０において電流位相進みが発生していない場合の動作を示す模式的な波形図である。更に、図４Ｂは、図１及び図２中の制御回路２０及び位相検出回路３０において電流位相進みが発生する直前の場合の動作を示す模式的な波形図である。

図４Ａ及び図４Ｂにおいて、上側の幅の広い矩形波は、ＦＥＴ１２−１，１２−４の制御信号Ｓ２５−１，Ｓ２５−４、下側の幅の広い矩形波は、ＦＥＴ１２−２，１２−３の制御信号Ｓ２５−２，Ｓ２５−３である。上側の幅の広い矩形波及び下側の幅の広い矩形波は、説明の便宜上、正負逆向きに図示されている。交流波形は、共振電流Ｉｒである。又、パルス波形信号Ｓ２４ａ，Ｓ２４ｂは、説明の便宜上、正負逆向きに図示されている。

図４Ａに示すように、デッドタイム領域において共振電流Ｉｒに電流位相進みが発生していない場合、図１中の制御回路２０内のパルス生成手段２３は、デッドタイムＤＴの信号を生成し、パルス幅調整手段２４へ出力する。パルス幅調整手段２４は、デッドタイムＤＴに、調整時間α（例えば、数百ｎＳ）を延ばしたパルス波形信号Ｓ２４ａ，Ｓ２４ｂを生成し、位相検出回路３０へ与える。

図２中の共振回路１３、インダクタ１４ｃ、及びトランス１４の１次巻線１４ａを流れる交流の共振電流Ｉｒは、変流器３１で検出され、この変流器３１から交流の検出電流Ｉｃｔが出力されて、位相検出回路３０へ送られる。正の検出電流Ｉｃｔは、位相検出回路３０内の整流回路３２で半波整流され、抵抗３４によって電圧に変換された後、コンパレータ３６により、基準電圧と比較されて矩形波信号Ｓ３６に変換される。同様に、負の検出電流Ｉｃｔは、位相検出回路３０内の整流回路３３で半波整流され、抵抗３５によって電圧に変換された後、コンパレータ３７により、基準電圧と比較されて矩形波信号Ｓ３７に変換される。

変換された矩形波信号Ｓ３６とパルス波形信号Ｓ２４ａとは、アンドゲート３８により、論理積が取られる。同様に、変換された矩形波信号Ｓ３７とパルス波形信号Ｓ２４ｂとは、アンドゲート３９により、論理積が取られる。共振電流Ｉｒには、位相進みが発生していないので、各アンドゲート３８，３９により取られた論理積が論理“０”となる。そのため、ノアゲート４０により、否定論理和が取られと、その否定論理和が論理“１”となり、その結果、ノアゲート４０から、進相検出信号Ｓ４０が出力されない。

これに対し、図４Ｂに示すように、デッドタイム領域において共振電流Ｉｒに電流位相進みが発生している場合、コンパレータ３６，３７で変換された矩形波信号Ｓ３６，Ｓ３７とパルス波形信号Ｓ２４ａ，Ｓ２４ｂとが、アンドゲート３８，３９により、それぞれ論理積が取られる。共振電流Ｉｒには、位相進みが発生する直前になっているので、パルス波形信号Ｓ２４ａとＦＥＴ１２−１，１２−４の制御信号Ｓ２５−１，Ｓ２５−４とが重なると共に、パルス波形信号Ｓ２４ｂとＦＥＴ１２−２，１２−３の制御信号Ｓ２５−２，Ｓ２５−３とが重なる。そのため、各アンドゲート３８，３９により取られた論理積が論理“１”となるので、ノアゲート４０により、否定論理和が取られと、その否定論理和が論理“０”となる。その結果、ノアゲート４０から、進相検出信号Ｓ４０が出力される。

ノアゲート４０から進相検出信号Ｓ４０が出力されると、制御回路２０内のパルス生成手段２３は、電流位相進みを改善するような２対のスイッチングパルスＳ２３を生成する。この２対のスイッチングパルスＳ２３は、駆動手段２５により駆動されて制御信号Ｓ２５−１〜Ｓ２５−４が生成されるので、ＦＥＴ１２−１〜１２−４のオン／オフ動作により、電流位相進みの改善されたスイッチング動作が行われる。

（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。

（１） デッドタイム領域で電流位相進みが発生すると、ＦＥＴ１２−１及びＦＥＴ１２−２間に貫通電流が発生すると共に、ＦＥＴ１２−３及びＦＥＴ１２−４間に貫通電流が発生するので、それを防止する必要がある。そこで、本実施例１では、デッドタイムＤＴに、調整時間αを延ばしたパルス波形信号Ｓ２４ａ，Ｓ２４ｂを生成し、このパルス波形信号Ｓ２４ａ，Ｓ２４ｂの幅を調整可能にして余裕を持たせている。そのため、位相検出回路３０は、パルス波形信号Ｓ２４ａ，Ｓ２４ｂを用いて、安全且つ早めに、電流の位相進みを検出することができる。

（２） その他の一般的な効果としては、次のようなものがある。共振電流Ｉｒ（励磁電流Ｉｍを含む）を変流器３１で検出するため、フルブリッジ型のスイッチング回路１２のみならず、ハーフブリッジ型のスイッチング回路等、電位の制約を受けずに対応が可能である。変流器３１で、高電圧電位を低電圧電位に変換できるため、ノイズの影響を受けにくく、制御回路２０が２次側にある場合にも対応が可能である。共振電流Ｉｒ（励磁電流Ｉｍを含む）を変流器３１で直接検出しているため、電流検出精度を高くできる。更に、電流検出用の抵抗を共振回路に挿入する必要が無いため、効率低下の影響を受けにくい。

（変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ） コンバータ主回路１０の回路構成は、図２のものに限定されない。例えば、トランス１４の１次側に設けられるフルブリッジ型のスイッチング回路１２は、２つのＦＥＴを直列接続したハーフブリッジ型のスイッチング回路に変更しても良い。トランス１４の２次側に設けられるフルブリッジ型の整流回路１５は、センタータップ型の整流回路に変更しても良い。直列の共振回路１３は、２次側に設けても良い。トランス１４を設けない回路構成に変更しても良い。更に、ＦＥＴ１２−１〜１２−４は、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）等の他のスイッチング素子を使用しても良い。

（ｂ） 図１中の制御回路２０は、定電圧制御を行う構成になっているが、定電流制御を行う構成に変更しても良い。又、制御回路２０は、制御マイコンで構成されているが、半導体素子等を用いた実回路で構成しても良い。

（ｃ） 図１中の位相検出回路３０は、他の回路構成に変更しても良い。例えば、アンドゲート３８，３９及びノアゲート４０は、他のゲート回路で構成しても良い。

１０ コンバータ主回路
１２ スイッチング回路
１２−１〜１２−４ ＦＥＴ
１３ 共振回路
２０ 制御回路
２１ 出力電圧検出手段
２２ 誤差増幅手段
２３ パルス生成手段
２４ パルス幅調整手段
２５ 駆動手段
３０ 位相検出回路
３１ 変流器
３２，３３ 整流回路
３４，３５ 抵抗
３６，３７ コンパレータ
３８，３９ アンドゲート
４０ ノアゲート

Claims (7)

1. 入力される交流電圧により所定の共振周波数にて共振して共振電流を流し、前記共振電流を検出して得られた検出電流を矩形波に変換して出力する矩形波変換手段と、
   デッドタイム期間に相当するパルス波形と、前記矩形波と、を入力し、進相検出信号を出力する比較判定手段と、
   を備える位相検出回路であって、
   前記パルス波形は、
   直列に接続されて相補的にオン／オフ動作する２つのスイッチング素子が同時にオフ状態になるデッドタイムに、予め定められた調整時間を延ばした波形であり、
   前記比較判定手段は、
   前記パルス波形と前記矩形波とを比較し、前記パルス波形と前記矩形波とが重なったら、電圧に対して電流位相進みと判定して前記進相検出信号を出力することを特徴とする位相検出回路。
2. 前記矩形波変換手段は、
   前記検出電流を整流する整流部と、
   前記整流部の出力電流を電圧に変換する電流／電圧変換部と、
   前記電流／電圧変換部の出力電圧と基準電圧とを比較して前記出力電圧を前記矩形波に変換して出力するコンパレート部と、
   を有することを特徴とする請求項１記載の位相検出回路。
3. 前記比較判定手段は、
   前記パルス波形と前記矩形波とを比較判定して前記進相検出信号を出力するゲート回路により構成されていることを特徴とする請求項１又は２記載の位相検出回路。
4. 前記整流部は、
   前記検出電流の正極／負極をそれぞれ半波整流する第１整流回路及び第２整流回路により構成され、
   前記電流／電圧変換部は、
   前記第１整流回路の出力電流を第１出力電圧に変換する第１抵抗と、前記第２整流回路の出力電流を第２出力電圧に変換する第２抵抗と、により構成され、
   前記コンパレート部は、
   前記第１出力電圧と前記基準電圧とを比較して前記第１出力電圧を第１の前記矩形波に変換して出力する第１コンパレータと、前記第２出力電圧と前記基準電圧とを比較して前記第２出力電圧を、前記第１の矩形波とは異なる第２の矩形波に変換して出力する第２コンパレータと、により構成され、
   ていることを特徴とする請求項２記載の位相検出回路。
5. 前記ゲート回路は、
   前記パルス波形と第１の前記矩形波との論理積を求める第１アンドゲートと、
   前記パルス波形と、前記第１の矩形波とは異なる第２の矩形波と、の論理積を求める第２アンドゲートと、
   前記第１アンドゲートの出力信号と前記第２アンドゲートの出力信号との否定論理和を求めて前記進相検出信号を出力するノアゲートと、
   を有することを特徴とする請求項３記載の位相検出回路。
6. 請求項１〜５のいずれか１項記載の位相検出回路、
   を備えることを特徴とするスイッチング電源装置。
7. 請求項６記載のスイッチング電源装置は、更に、
   制御信号により直流電圧をスイッチングして前記交流電圧を出力する前記２つのスイッチング素子と、
   前記所定の共振周波数にて共振して前記共振電流を流す共振回路と、
   前記位相検出回路に与える前記パルス波形と前記制御信号とを生成する制御回路と、
   を備えることを特徴とするスイッチング電源装置。

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