JP7392533B2 - inspection system - Google Patents
inspection system Download PDFInfo
- Publication number
- JP7392533B2 JP7392533B2 JP2020047628A JP2020047628A JP7392533B2 JP 7392533 B2 JP7392533 B2 JP 7392533B2 JP 2020047628 A JP2020047628 A JP 2020047628A JP 2020047628 A JP2020047628 A JP 2020047628A JP 7392533 B2 JP7392533 B2 JP 7392533B2
- Authority
- JP
- Japan
- Prior art keywords
- inspection system
- lead terminal
- bonding
- inspected
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000007689 inspection Methods 0.000 title claims description 47
- 239000004065 semiconductor Substances 0.000 claims description 59
- 238000001514 detection method Methods 0.000 claims description 32
- 230000008859 change Effects 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 238000012360 testing method Methods 0.000 description 18
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000004044 response Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
Description
本発明は、検査システムに関する。 The present invention relates to an inspection system.
従来、半導体装置(例えば半導体集積回路)の製造工程において、半導体チップをパッケージングする際に、半導体チップに形成されたボンディングパッドとパッケージ基板側に備えられたリード端子とを電気的に接続するボンディング工程がある。 Conventionally, in the manufacturing process of semiconductor devices (for example, semiconductor integrated circuits), when packaging semiconductor chips, bonding is used to electrically connect bonding pads formed on the semiconductor chip and lead terminals provided on the package substrate side. There is a process.
このようなボンディング工程においては、微細な金属ワイヤ(ボンディングワイヤ)を用いてボンディングパッドとリード端子とを接続するワイヤボンディングが広く知られている。また、複数のボンディングパッドを設け、1つのリード端子からそれぞれの電源用ボンディングパッドに個別にワイヤボンディングするマルチボンディングという手法も知られている。 In such a bonding process, wire bonding, in which a bonding pad and a lead terminal are connected using a fine metal wire (bonding wire), is widely known. Also known is a method called multi-bonding, in which a plurality of bonding pads are provided and wire bonding is performed from one lead terminal to each power supply bonding pad individually.
特許文献1には、断線を検出するために電源用ボンディングパッドから回路部に至るそれぞれの経路上にスイッチなどを設け、マルチボンディングされているボンディングワイヤの断線を検出する技術が開示されている。
しかしながら、特許文献1に開示の技術によれば、断線を検出するために電源用ボンディングパッドから内部回路に至るそれぞれの経路上に設けたスイッチにおいて、通常使用時に内部回路の動作電流にIRドロップが発生してしまい、内部回路の回路動作へ影響してしまう、という問題がある。
However, according to the technology disclosed in
本発明は、上記に鑑みてなされたものであって、内部回路の回路動作への影響無く、ボンディングワイヤの断線や接続不良による高抵抗状態を検出することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to detect a high resistance state due to disconnection or poor connection of a bonding wire without affecting the circuit operation of the internal circuit.
上述した課題を解決し、目的を達成するために、本発明は、半導体チップに形成された複数のボンディングパッドと、前記半導体チップを搭載するパッケージ基板に備えられたリード端子と、をそれぞれボンディング接続するボンディングワイヤの高抵抗状態を検査する検査システムにおいて、前記ボンディングワイヤの高抵抗状態検査に際して、検査対象となる複数の前記ボンディングワイヤにそれぞれ電流を流す通電手段と、前記通電手段により生じる複数の前記ボンディングパッド間の所定位置における電圧変化量を検出する検出手段と、を備えることを特徴とする。 In order to solve the above problems and achieve the objects, the present invention provides bonding connections between a plurality of bonding pads formed on a semiconductor chip and lead terminals provided on a package substrate on which the semiconductor chip is mounted. In an inspection system for inspecting a high resistance state of a bonding wire, the bonding wire includes an energizing means for passing current through each of the plurality of bonding wires to be inspected, and a plurality of energizing means generated by the energizing means. It is characterized by comprising a detection means for detecting the amount of voltage change at a predetermined position between bonding pads.
本発明によれば、内部回路の回路動作への影響無く、ボンディングワイヤの断線や接続不良による高抵抗状態を検出することができる、という効果を奏する。 According to the present invention, it is possible to detect a high resistance state due to disconnection or poor connection of the bonding wire without affecting the circuit operation of the internal circuit.
以下に添付図面を参照して、検査システムの実施の形態を詳細に説明する。 Embodiments of the inspection system will be described in detail below with reference to the accompanying drawings.
(第1の実施の形態) (First embodiment)
図1は、第1の実施の形態にかかる検査システム100の構成を示す図である。図1に示すように、検査システム100は、検査の対象となる半導体装置(半導体集積回路)1と、半導体装置1を検査する半導体検査装置2と、を備える。半導体装置1は、パッケージ基板10に半導体チップ20を搭載している。
FIG. 1 is a diagram showing the configuration of an
半導体チップ20は、周縁部に、第1電源用ボンディングパッド21、第2電源用ボンディングパッド22を備える。第1電源用ボンディングパッド21、第2電源用ボンディングパッド22は、半導体チップ20に形成された集積回路部23への電源供給を受けるための電極パッドである。
The
パッケージ基板10は、電源用電極リード端子11を備える。電源用電極リード端子11は、ボンディングワイヤ12により第1電源用ボンディングパッド21にボンディングされ、ボンディングワイヤ13により第2電源用ボンディングパッド22にボンディングされている。すなわち、1つの電源用電極リード端子11から2つの電源用ボンディングパッド21,22に個別にボンディングされるダブルボンディングとなっている。
The
半導体チップ20の集積回路部23には、電源用ボンディングパッド21,22の後段に、検出手段として機能する電圧検出回路231が形成されている。また、半導体チップ20の集積回路部23には、電源用ボンディングパッド22の後段に、通電手段として機能する電流を流す回路232が形成されている。これらの回路は、集積回路部23の他の回路(内部回路233)と同じプロセスで形成することができる。
In the
電流を流す回路232は、電源用ボンディングパッド22からスイッチSW1と抵抗R1とを直列接続している。スイッチSW1は、例えば、MOSFET(Metal-Oxide-SemiConductor Field-Effect Transistor)等のスイッチング素子を用いて構成することができる。
The
電圧検出回路231は、電流を流す回路232によってボンディングワイヤ12,13に任意のタイミングで電流を流すことにより生じる2つの電源用ボンディングパッド21,22の近傍のN1ノードにおける電圧変化量を検出する。
The
半導体検査装置2は、半導体装置1の検査に用いられる。半導体検査装置2は、電源V1によって半導体装置1の電源用電極リード端子11に電源電圧Vを印加する。半導体検査装置2は、電圧検出回路231で検出される電圧に応じて、ボンディングワイヤ12,13の断線や接続不良による高抵抗状態を判定する。
The
次に、半導体装置1のボンディングワイヤ12,13の断線や接続不良による高抵抗状態の検査について説明する。
Next, a description will be given of inspection of a high resistance state due to disconnection or poor connection of the
通常動作時は、半導体検査装置2からの制御信号によって電流を流す回路232のスイッチSW1をOFFにして使用し、内部回路233の動作に影響を与えないようにする。
During normal operation, the switch SW1 of the
一方、ボンディングワイヤ12,13のテスト時には、半導体検査装置2からの制御信号によって電流を流す回路232のスイッチSW1をONにして電流を流す回路232によって電流を流す。この際、電圧検出回路231は、2つの電源用ボンディングパッド21,22の近傍のN1ノードにおける電圧を測定する。
On the other hand, when testing the
この場合、複数のボンディングワイヤ12,13の合成抵抗を含む抵抗Rw、スイッチSW1と抵抗R1の合成抵抗R、印可電圧Vとすると、N1ノードにおける電圧は(R/R+Rw)*Vで表すことができる。なお、ここで電源用電極リード端子11等の抵抗は便宜上無視している。また、内部回路233の消費電流も便宜上無視している。
In this case, assuming a resistance Rw including the combined resistance of
半導体検査装置2は、電圧検出回路231を介して、N1ノードにおける電圧が(R/R+Rw)*Vがターゲット範囲よりも小さい値になっていないかどうかをモニタすることで、問題なくボンディング出来ているかどうかを判断する。
The
また、半導体検査装置2は、半導体検査装置2からの制御信号、もしくは半導体チップ20内で生成した制御信号によって電流を流す回路232のスイッチSW1をOFFにした状態でN1ノードにおける電圧V’を測定しておき、その後半導体検査装置2からの制御信号によってスイッチSW1をONして電圧を測定して差分をとることで、印可電圧Vのばらつきや、スイッチSW1がOFFのときにでも発生するIRドロップの影響などを取り除くことができる。
In addition, the
また、内部回路233の影響を受けないようにするために、ボンディングワイヤ12,13のテスト時には、内部回路233で電流を消費しないようにパワーダウンにしておくと、なおよい。
Furthermore, in order to avoid being influenced by the
このように本実施形態によれば、通常使用時にボンディングワイヤが断線状態や接続不良により通常よりも高抵抗となっていることを検出する回路によってIRドロップが発生してしまうことなく、ボンディングワイヤ12,13が断線状態や接続不良により通常よりも高抵抗となっている高抵抗状態を検出することができるので、内部回路の回路動作への影響無く、ボンディングワイヤ12,13の断線や接続不良を検出することができる。
As described above, according to the present embodiment, the
なお、本実施形態においては、電流を流す回路232は、抵抗RとスイッチSW1とを直列接続して構成したが、スイッチSW1のみにより構成するようにしてもよい。このような構成にする場合には、スイッチSW1のON抵抗が抵抗の役割を果たす。
In this embodiment, the
(変形例1)
ここで、図2は検査システム100の構成の変形例1を示す図である。図2に示す変形例1においては、半導体チップ20は、周縁部に、第1グラウンド用ボンディングパッド24、第2グラウンド用ボンディングパッド25を備える。
(Modification 1)
Here, FIG. 2 is a diagram showing a first modification of the configuration of the
パッケージ基板10は、グラウンド用電極リード端子14を備える。グラウンド用電極リード端子14は、ボンディングワイヤ15により第1グラウンド用ボンディングパッド24にボンディングされ、ボンディングワイヤ16により第2グラウンド用ボンディングパッド25にボンディングされている。すなわち、1つのグラウンド用電極リード端子14から2つのグラウンド用ボンディングパッド24,25に個別にボンディングされるダブルボンディングとなっている。
The
電流を流す回路232は、グラウンド用ボンディングパッド25からスイッチSW1と抵抗R1と電源V1とを直列接続している。電源V1は、電源電圧Vを印加する。
A current flowing
このような構成により、半導体検査装置2は、ボンディングワイヤ15,16のテスト時には、半導体検査装置2からの制御信号、もしくは半導体チップ20内で生成した制御信号によって電流を流す回路232のスイッチSW1をONにして電流を流す回路232によって電流を流し、ノードN1の電圧をモニタする。
With this configuration, when testing the
(変形例2)
ここで、図3は検査システム100の構成の変形例2を示す図である。図1または図2では電源用電極リード端子11もしくはグラウンド用電極リード端子14のどちらかのリード端子しか記載しなかったが、図3は電源用電極リード端子11およびグラウンド用電極リード端子14の両方を半導体装置1に設けた例である。
(Modification 2)
Here, FIG. 3 is a diagram showing a second modification of the configuration of the
電流を流す回路232は、電源用ボンディングパッド22とグラウンド用ボンディングパッド25との間に設けられる。
A
また、半導体チップ20の集積回路部23には、グラウンド用ボンディングパッド24,25の後段に、検出手段として機能する電圧検出回路234が形成されている。電圧検出回路234は、2つのグラウンド用ボンディングパッド24,25の近傍のN2ノードにおける電圧変化量を検出する。
Further, in the
このような構成により、半導体検査装置2は、ボンディングワイヤ12,13,15,16のテスト時には、半導体検査装置2からの制御信号によって電流を流す回路232のスイッチSW1をONにして電流を流す回路232によって電流を流し、ノードN1、N2の電圧をモニタする。
With such a configuration, when testing the
なお、図3の変形例3では二つの電圧検出回路231,234を備えたが、これに限るものではなく、一つの電圧検出回路を兼用するようにしてもよい。
Note that although the third modification in FIG. 3 includes two
(変形例3)
ここで、図4は検査システム100の構成の変形例3を示す図である。図4に示すように、半導体チップ20には、レジスタ235,236を備えるようにしてもよい。電圧検出回路231,234によって得られた電圧変化量は、レジスタ235,236にそれぞれ格納される。
(Modification 3)
Here, FIG. 4 is a diagram showing a third modification of the configuration of the
このようにすることで、半導体検査装置2において別のテスト用のリード端子、ICピンなどが不要となる。
By doing so, separate test lead terminals, IC pins, and the like are not required in the
また、測定対象が多い場合に、一つのテスト用のリード端子から順番にテストするよりも、試験時間短縮することができる。 Furthermore, when there are many objects to be measured, the test time can be reduced compared to sequentially testing one test lead terminal.
(第2の実施の形態)
次に、第2の実施の形態について説明する。
(Second embodiment)
Next, a second embodiment will be described.
第2の実施の形態は、ボンディングパッド近傍の電圧変化量の検出について、別のリード端子を介して行うようにした点が、第1の実施の形態と異なる。以下、第2の実施の形態の説明では、第1の実施の形態と同一部分の説明については省略し、第1の実施の形態と異なる箇所について説明する。 The second embodiment differs from the first embodiment in that the amount of voltage change near the bonding pad is detected via a separate lead terminal. Hereinafter, in the description of the second embodiment, description of the same parts as the first embodiment will be omitted, and only parts different from the first embodiment will be described.
図5は、第2の実施の形態にかかる検査システム100の構成を示す図である。図5に示すように、半導体装置1のパッケージ基板10は、電源用電極リード端子11、グラウンド用電極リード端子14に加えて、別のリード端子である電圧検出用リード端子17を備える。なお、本実施形態の半導体チップ20の集積回路部23には、前述した電圧検出回路231,234は備えられていない。本実施形態のボンディングパッド近傍の電圧変化量の検出は、例えば、電圧検出用リード端子17を介して行われる。
FIG. 5 is a diagram showing the configuration of an
電圧検出用リード端子17は、ボンディングワイヤ18により電圧検出用ボンディングパッド26にボンディングされている。
The voltage
電圧検出用ボンディングパッド26と第1電源用ボンディングパッド21との間には、スイッチSW2が設けられている。電圧検出用ボンディングパッド26と第1グラウンド用ボンディングパッド24との間には、スイッチSW3が設けられている。スイッチSW2,SW3は、例えば、MOSFET等のスイッチング素子を用いて構成することができる。
A switch SW2 is provided between the voltage detection bonding pad 26 and the first power
半導体検査装置2は、電源V1によって半導体装置1の電源用電極リード端子11に電源電圧Vを印加する。また、半導体検査装置2は、電圧センサSと、判定部50と、を備える。電圧センサSは、検出手段として機能するものであって、電圧検出用リード端子17の電圧を計測する。判定部50は、電圧センサSで計測した電圧に基づいて、ボンディングワイヤ12,13,15,16の断線や接続不良による高抵抗状態を判定する。
The
次に、半導体装置1のボンディングワイヤ12,13,15,16の断線や接続不良による高抵抗状態の検査について説明する。
Next, a description will be given of inspection of a high resistance state due to disconnection or poor connection of the
半導体検査装置2の判定部50は、半導体検査装置2からの制御信号によってスイッチSW2をONおよびスイッチSW3をOFFにし、半導体検査装置2からの制御信号、もしくは半導体チップ20内で生成した制御信号によってスイッチSW1をOFFにした状態でN1ノードにおける電圧を測定しておき、その後、半導体検査装置2からの制御信号によってスイッチSW1をONにしてN1ノードにおける電圧を測定し、差分をとることで、問題なくボンディング出来ているかどうかを判断する。
The
同様に、半導体検査装置2の判定部50は、半導体検査装置2からの制御信号、もしくは半導体チップ20内で生成した制御信号によってスイッチSW2をOFFおよびスイッチSW3をONにし、半導体検査装置2からの制御信号によってスイッチSW1をOFFにした状態でN2ノードにおける電圧を測定しておき、その後、半導体検査装置2からの制御信号によってスイッチSW1をONしてN2ノードにおける測定し、差分をとることで、問題なくボンディング出来ているかどうかを判断する。
Similarly, the
このように本実施形態によれば、通常使用時にボンディングワイヤが断線状態や接続不良により通常よりも高抵抗となっていることを検出する回路によってIRドロップが発生してしまうことなく、ボンディングワイヤ12,13,15,16が断線状態や接続不良により通常よりも高抵抗となっていることを検出することができるので、内部回路の回路動作への影響無く、ボンディングワイヤ12,13,15,16の断線や接続不良による高抵抗状態を検出することができる。
As described above, according to the present embodiment, the
10 パッケージ基板
11,14 リード端子
12,13,15,16 ボンディングワイヤ
17 別のリード端子
20 半導体チップ
21,22,24,25 ボンディングパッド
50 判定部
100 検査システム
231,234 検出手段、電圧検出回路
232 通電手段
235,236 レジスタ
S 検出手段
10
Claims (13)
前記ボンディングワイヤの高抵抗状態検査に際して、検査対象となる複数の前記ボンディングワイヤにそれぞれ電流を流す通電手段と、
前記通電手段により生じる複数の前記ボンディングパッド間の所定位置における電圧変化量を検出する検出手段と、
を備えることを特徴とする検査システム。 In an inspection system that inspects a high resistance state of bonding wires that bond and connect a plurality of bonding pads formed on a semiconductor chip and lead terminals provided on a package substrate on which the semiconductor chip is mounted,
When inspecting the high resistance state of the bonding wires, an energizing means for passing current through each of the plurality of bonding wires to be inspected;
detection means for detecting the amount of voltage change at a predetermined position between the plurality of bonding pads caused by the energization means;
An inspection system comprising:
ことを特徴とする請求項1に記載の検査システム。 The detection means detects the amount of voltage change of the bonding pad to which the bonding wire to be inspected is bonded via a lead terminal different from the lead terminal.
The inspection system according to claim 1, characterized in that:
ことを特徴とする請求項2に記載の検査システム。 The detection means includes a determination unit that determines a high resistance state of the bonding wire to be inspected that is bonded to the lead terminal based on the value of the voltage output from the other lead terminal.
The inspection system according to claim 2, characterized in that:
ことを特徴とする請求項1に記載の検査システム。 The detection means detects the amount of voltage change of the bonding pad by a voltage detection circuit provided on the semiconductor chip.
The inspection system according to claim 1, characterized in that:
ことを特徴とする請求項4に記載の検査システム。 The voltage detection circuit is provided for each lead terminal to which the bonding wire to be inspected is connected.
The inspection system according to claim 4, characterized in that:
ことを特徴とする請求項4に記載の検査システム。 The voltage detection circuit is shared between the plurality of lead terminals to which the bonding wires to be inspected are respectively connected.
The inspection system according to claim 4, characterized in that:
ことを特徴とする請求項1ないし5の何れか一項に記載の検査システム。 The lead terminal to which the bonding wire to be inspected is connected is a power supply lead terminal;
The inspection system according to any one of claims 1 to 5, characterized in that:
ことを特徴とする請求項1ないし5の何れか一項に記載の検査システム。 The lead terminal to which the bonding wire to be inspected is connected is a ground lead terminal;
The inspection system according to any one of claims 1 to 5, characterized in that:
ことを特徴とする請求項1ないし5の何れか一項に記載の検査システム。 The lead terminals to which the bonding wires to be inspected are connected are a power supply lead terminal and a ground lead terminal;
The inspection system according to any one of claims 1 to 5, characterized in that:
ことを特徴とする請求項1ないし9の何れか一項に記載の検査システム。 The energizing means includes a resistor and a switch.
The inspection system according to any one of claims 1 to 9, characterized in that:
ことを特徴とする請求項1ないし9の何れか一項に記載の検査システム。 The energizing means includes a switch.
The inspection system according to any one of claims 1 to 9, characterized in that:
ことを特徴とする請求項10または11に記載の検査システム。 The switch provided in the energizing means is a transistor that operates according to an external control signal.
The inspection system according to claim 10 or 11, characterized in that:
ことを特徴とする請求項1ないし12の何れか一項に記載の検査システム。 The amount of voltage change obtained by the detection means is stored in a register.
The inspection system according to any one of claims 1 to 12.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020047628A JP7392533B2 (en) | 2020-03-18 | 2020-03-18 | inspection system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020047628A JP7392533B2 (en) | 2020-03-18 | 2020-03-18 | inspection system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021150441A JP2021150441A (en) | 2021-09-27 |
JP7392533B2 true JP7392533B2 (en) | 2023-12-06 |
Family
ID=77849353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020047628A Active JP7392533B2 (en) | 2020-03-18 | 2020-03-18 | inspection system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7392533B2 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013225535A (en) | 2012-04-19 | 2013-10-31 | Yokogawa Electric Corp | Semiconductor device and semiconductor testing device |
JP2016012944A (en) | 2010-12-24 | 2016-01-21 | ルネサスエレクトロニクス株式会社 | Crystal oscillation device and semiconductor device |
US20160231373A1 (en) | 2015-02-06 | 2016-08-11 | Toyota Jidosha Kabushiki Kaisha | Semiconductor chip and method for detecting disconnection of wire bonded to semiconductor chip |
JP2020150116A (en) | 2019-03-13 | 2020-09-17 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
-
2020
- 2020-03-18 JP JP2020047628A patent/JP7392533B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016012944A (en) | 2010-12-24 | 2016-01-21 | ルネサスエレクトロニクス株式会社 | Crystal oscillation device and semiconductor device |
JP2013225535A (en) | 2012-04-19 | 2013-10-31 | Yokogawa Electric Corp | Semiconductor device and semiconductor testing device |
US20160231373A1 (en) | 2015-02-06 | 2016-08-11 | Toyota Jidosha Kabushiki Kaisha | Semiconductor chip and method for detecting disconnection of wire bonded to semiconductor chip |
JP2016145720A (en) | 2015-02-06 | 2016-08-12 | トヨタ自動車株式会社 | Semiconductor chip and method for detecting disconnection of wire bonded to semiconductor chip |
JP2020150116A (en) | 2019-03-13 | 2020-09-17 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP2021150441A (en) | 2021-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7965095B2 (en) | Separate testing of continuity between an internal terminal in each chip and an external terminal in a stacked semiconductor device | |
US5909112A (en) | Configuration and test process for semiconductor overcurrent detecting circuit | |
WO2008004414A1 (en) | Semiconductor device having defect detecting function | |
US6239604B1 (en) | Method for inspecting an integrated circuit by measuring a voltage drop in a supply line of sub-circuit thereof | |
US6833722B2 (en) | Electronic circuit device with a short circuit switch using transistors and method of testing such a device | |
JP4262996B2 (en) | Semiconductor device | |
JP7392533B2 (en) | inspection system | |
TWI498574B (en) | Integrated circuit chip and testing method thereof | |
US7263759B2 (en) | Methods of manufacturing and testing bonding wires | |
JP2005322768A (en) | Semiconductor integrated circuit | |
JP2007315789A (en) | Semiconductor integrated circuit and its mounting inspection method | |
JP2011158347A (en) | Semiconductor device and inspection system | |
JP2006170878A (en) | Electronic circuit device, and measuring method therefor | |
JPH11237441A (en) | Semiconductor integrated circuit device, its manufacture, and its inspection method | |
JP2012163466A (en) | Semiconductor device | |
TWI830323B (en) | Semiconductor device and test method of semiconductor device | |
JP2009065037A (en) | Semiconductor integrated circuit and inspecting device therefor | |
JP2002022803A (en) | Semiconductor device and test method for semiconductor device | |
JP2007234816A (en) | Semiconductor device | |
JP2010190839A (en) | Semiconductor device | |
JP2010223791A (en) | Semiconductor device and inspecting method for the same | |
JPH05341014A (en) | Semiconductor module mono-body, semiconductor module device, and method for testing | |
JP2016066862A (en) | Semiconductor device | |
JP2005274516A (en) | Semiconductor integrated circuit and method for testing the same | |
JP3157733B2 (en) | Inspection method for high power monolithic semiconductor device with integrated circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20231012 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231024 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20231106 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7392533 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |