JP2005322768A

JP2005322768A - Semiconductor integrated circuit

Info

Publication number: JP2005322768A
Application number: JP2004139507A
Authority: JP
Inventors: Ten Obara; 天小原
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-05-10
Filing date: 2004-05-10
Publication date: 2005-11-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of self-diagnosing the open failure of a power source and a GND. <P>SOLUTION: The semiconductor integrated circuit 20 comprises a plurality of pads 25; an internal wiring 40 connected to the plurality of pads 25; a monitor circuit 30 connected to the plurality of pads 25; and a detection circuit 60 connected to the monitor circuit 30. The monitor circuit 30 outputs a plurality of measurement signals SV corresponding to each potential of the plurality of pads 25 to the detection circuit 60. The detection circuit 60 detects a difference of potential in the plurality of pads 25 based on inputted plurality of measurement signals SV. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路に関し、特に、オープン不良検出回路を備える半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit including an open defect detection circuit.

近年、パッケージ内部に半導体集積回路（ＬＳＩチップ）が収納された半導体デバイスにおいて、パッケージ外部につながるリード（電源端子、グランド端子）と、ＬＳＩチップ上のパッドとの接続にはボンディングワイヤを使用するのが一般的であるが、パッケージを小型化するために半田バンプにより接続する方法も急速に増加しつつある。また、実装基板と半導体デバイスとの接続方法としても、リードを半田で接着する方式が一般的であったが、ＢＧＡパッケージのように半田ボールを使用した実装方法も広く普及している。これらの半導体デバイスでは、ＬＳＩチップと実装基板を確実に接続する方法の確立が重要であるが、組み立て時のストレスや、実装時のストレス、実使用中のストレスなどの要因でボンディングワイヤの断線、半田クラックによる断線が生じるのは避けられない。そこで、断線が生じたことを検知する手段の確立が重要となる。通常の信号線の場合、断線すると動作異常になるため検知可能であるが、複数ある電源やＧＮＤ端子のうちの一部が断線した場合には検知することが困難である。ＬＳＩの高集積化や低電圧化が進むにつれて、電源やＧＮＤ端子の断線は無視できなくなるため、それを検出する技術が注目されている。 In recent years, in a semiconductor device in which a semiconductor integrated circuit (LSI chip) is housed in a package, a bonding wire is used to connect a lead (power supply terminal, ground terminal) connected to the outside of the package and a pad on the LSI chip. However, in order to reduce the size of the package, the method of connecting by solder bumps is rapidly increasing. Also, as a method for connecting the mounting substrate and the semiconductor device, a method of bonding the leads with solder has been common, but a mounting method using solder balls as in the BGA package is also widely used. In these semiconductor devices, it is important to establish a method for securely connecting the LSI chip and the mounting substrate, but bonding wires are broken due to factors such as stress during assembly, stress during mounting, and stress during actual use. It is inevitable that the wire breaks due to solder cracks. Therefore, it is important to establish means for detecting the occurrence of disconnection. In the case of a normal signal line, it can be detected because the operation becomes abnormal when the signal line is disconnected, but it is difficult to detect when a part of a plurality of power supplies or GND terminals is disconnected. As the integration of LSIs and the lowering of voltage progress, disconnection of power supply and GND terminal cannot be ignored, and a technique for detecting it is drawing attention.

複数ある電源やＧＮＤ端子のうちの一部の断線や接触不良を検出する従来の技術として、パッケージ化後の半導体デバイスにおいて、電源−ＧＮＤ端子間に電流経路をつくり、これら端子間に電圧を印加することによって流れる電流の値を端子間に接続された電流計により計測するものが知られている。このような、従来技術として、特許文献１に記載されるものが知られている。 As a conventional technique for detecting disconnection or contact failure of some power supplies and GND terminals, a current path is created between the power supply and GND terminals in a packaged semiconductor device, and voltage is applied between these terminals. What measures the value of the electric current which flows by doing by the ammeter connected between terminals is known. As such a prior art, what is described in Patent Document 1 is known.

特開２０００−１９３７０９号公報JP 2000-193709 A

しかしながら、従来技術のように、電流値を測定することによって接触不良を検出するためには、電流測定用の装置が必要である。さらに、この装置を電源−ＧＮＤ間に接続して測定を行う必要性があるため、電源端子の数が増加すればするほど、測定の回数が増加し、半導体集積回路のテストにかかる時間が増加すると共にコストが増加することになる。 However, as in the prior art, in order to detect a contact failure by measuring a current value, a device for current measurement is required. Further, since it is necessary to perform measurement by connecting this apparatus between the power source and the GND, the number of measurement increases as the number of power supply terminals increases, and the time required for testing the semiconductor integrated circuit increases. As a result, the cost increases.

したがって、本発明の目的は、外付けの測定装置（テスタ）を必要とせず、内部で断線、接触不良等のオープン不良を検出することができる半導体集積回路を提供することにある。 Accordingly, an object of the present invention is to provide a semiconductor integrated circuit that does not require an external measuring device (tester) and can detect open defects such as disconnection and contact failure internally.

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 [Means for Solving the Problems] will be described below using the numbers and symbols used in [Best Mode for Carrying Out the Invention]. These numbers and symbols are added in parentheses in order to clarify the correspondence between the description of [Claims] and [Best Mode for Carrying Out the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].

本発明に係る半導体集積回路（２０）は、複数のパッド（２５）と、その複数のパッド（２５）に接続された内部配線（４０）と、その複数のパッド（２５）に接続されたモニタ回路（３０）と、そのモニタ回路（３０）に接続された検出回路（６０）とを備える。モニタ回路（３０）は、複数のパッド（２５）のそれぞれの電位に対応する値を示す複数の測定信号（ＳＶ）を、検出回路（６０）に出力する。検出回路（６０）は、入力された複数の測定信号（ＳＶ）に基づき、複数のパッド（２５）における電位の非対称（電位の差）を検出する。 A semiconductor integrated circuit (20) according to the present invention includes a plurality of pads (25), an internal wiring (40) connected to the plurality of pads (25), and a monitor connected to the plurality of pads (25). A circuit (30) and a detection circuit (60) connected to the monitor circuit (30) are provided. The monitor circuit (30) outputs a plurality of measurement signals (SV) indicating values corresponding to the respective potentials of the plurality of pads (25) to the detection circuit (60). The detection circuit (60) detects potential asymmetry (potential difference) in the plurality of pads (25) based on the plurality of input measurement signals (SV).

本発明に係る半導体集積回路（２０）において、モニタ回路（３０）は、複数のパッド（２５）に接続されたセレクタ回路（３３）と、そのセレクタ回路（３３）に接続された変換回路（５０）とを備える。このセレクタ回路（３３）は、複数のパッド（２５）のそれぞれの電位を順番に変換回路（５０）に供給する。変換回路（５０）は、供給される電位に対応する値を示す測定信号（ＳＶ）を生成し、その測定信号（ＳＶ）を検出回路（６０）に出力する。また、本発明に係る半導体集積回路（２０）において、モニタ回路（３０）は、複数のパッド（２５）のそれぞれに接続された複数の変換回路（５０）を備えてもよい。その複数の変換回路（５０）のそれぞれは、複数のパッド（２５）のそれぞれの電位に対応する値を示す測定信号（ＳＶ）を生成し、その測定信号（ＳＶ）を検出回路（６０）に出力する。 In the semiconductor integrated circuit (20) according to the present invention, the monitor circuit (30) includes a selector circuit (33) connected to the plurality of pads (25) and a conversion circuit (50) connected to the selector circuit (33). ). The selector circuit (33) sequentially supplies the potentials of the plurality of pads (25) to the conversion circuit (50). The conversion circuit (50) generates a measurement signal (SV) indicating a value corresponding to the supplied potential, and outputs the measurement signal (SV) to the detection circuit (60). In the semiconductor integrated circuit (20) according to the present invention, the monitor circuit (30) may include a plurality of conversion circuits (50) connected to each of the plurality of pads (25). Each of the plurality of conversion circuits (50) generates a measurement signal (SV) indicating a value corresponding to the potential of each of the plurality of pads (25), and sends the measurement signal (SV) to the detection circuit (60). Output.

本発明に係る半導体集積回路（２０）において、変換回路（５０）は、ＡＤコンバータ（５１）を備える。このＡＤコンバータ（５１）は、上述の電位をデジタル信号に変換し、そのデジタル信号を測定信号（ＳＶ）として検出回路（６０）に出力する。 In the semiconductor integrated circuit (20) according to the present invention, the conversion circuit (50) includes an AD converter (51). The AD converter (51) converts the above-described potential into a digital signal, and outputs the digital signal as a measurement signal (SV) to the detection circuit (60).

本発明に係る半導体集積回路（２０）において、変換回路（５０）は、上述の電位が供給される発振器（５２）と、その発振器（５２）に接続されたカウンタ（５３）とを備える。発振器（５２）は、その電位に応じた周波数を有するクロック信号（ＳＣ）をカウンタ（５３）に出力する。カウンタ（５３）は、そのクロック信号（ＳＣ）の周波数を検出し、その周波数を示すデジタル信号を測定信号（ＳＶ）として検出回路（６０）に出力する。検出回路（６０）は、複数の測定信号（ＳＶ）のそれぞれが示す周波数に基づき、複数のパッド（２５）における電位の非対称を検出する。 In the semiconductor integrated circuit (20) according to the present invention, the conversion circuit (50) includes an oscillator (52) to which the above-mentioned potential is supplied and a counter (53) connected to the oscillator (52). The oscillator (52) outputs a clock signal (SC) having a frequency corresponding to the potential to the counter (53). The counter (53) detects the frequency of the clock signal (SC) and outputs a digital signal indicating the frequency to the detection circuit (60) as a measurement signal (SV). The detection circuit (60) detects potential asymmetry in the plurality of pads (25) based on the frequency indicated by each of the plurality of measurement signals (SV).

本発明に係る半導体集積回路（２０）において、変換回路（５０）は、上述の電位が供給されるワンショットパルス発生回路（５４）と、そのワンショットパルス発生回路（５４）に接続されたカウンタ（５５）とを備える。ワンショットパルス発生回路（５４）は、その電位に応じたパルス幅（Ｗ）を有するパルス（ＳＰ）を生成し、そのパルス（ＳＰ）をカウンタ（５５）に出力する。カウンタ（５５）は、パルス幅（Ｗ）を検出し、そのパルス幅（Ｗ）を示すデジタル信号を測定信号（ＳＶ）として検出回路（６０）に出力する。検出回路（６０）は、複数の測定信号（ＳＶ）のそれぞれが示すパルス幅（Ｗ）に基づき、複数のパッド（２５）における電位の非対称を検出する。 In the semiconductor integrated circuit (20) according to the present invention, the conversion circuit (50) includes a one-shot pulse generation circuit (54) to which the above-described potential is supplied and a counter connected to the one-shot pulse generation circuit (54). (55). The one-shot pulse generation circuit (54) generates a pulse (SP) having a pulse width (W) corresponding to the potential, and outputs the pulse (SP) to the counter (55). The counter (55) detects the pulse width (W) and outputs a digital signal indicating the pulse width (W) to the detection circuit (60) as a measurement signal (SV). The detection circuit (60) detects potential asymmetry in the plurality of pads (25) based on the pulse width (W) indicated by each of the plurality of measurement signals (SV).

以上に説明されたように、本発明に係る半導体集積回路（２０）及び半導体デバイス（１０）によれば、専用のテスタを用いることなく、「オープン故障」の検出動作が実行される。従って、半導体デバイス（１０）が実装基板（１００）に実装された後に、「ボンディング不良」に加えて「実装不良」をも検出することが可能となる。 As described above, according to the semiconductor integrated circuit (20) and the semiconductor device (10) according to the present invention, the detection operation of “open failure” is executed without using a dedicated tester. Therefore, after the semiconductor device (10) is mounted on the mounting substrate (100), it is possible to detect “mounting failure” in addition to “bonding failure”.

本発明に係る半導体集積回路（２０）において、検出回路（６０）は、複数のパッド（２５）における電位の非対称の検出動作を定期的に実行する。このように、本発明に係る半導体集積回路（２０）は、オープン故障を「自己診断」することが可能である。これは、過酷な環境や高信頼性が要求される環境で使用される場合に特に有用である。 In the semiconductor integrated circuit (20) according to the present invention, the detection circuit (60) periodically performs an asymmetric detection operation of potentials in the plurality of pads (25). Thus, the semiconductor integrated circuit (20) according to the present invention can “self-diagnose” an open failure. This is particularly useful when used in harsh environments or environments that require high reliability.

本発明に係る半導体集積回路（２０）は、内部配線（４０）に接続された電流回路（８０）を更に備えてもよい。この電流回路（８０）は、通常動作時よりも大きな電流を内部配線（４０）に流す。また、本発明に係る半導体集積回路（２０）は、検出回路（６０）に接続されたメモリ（９０）を更に備えてもよい。この場合、検出回路（６０）は、測定信号（ＳＶ）が示す値をそのメモリ（９０）に格納する。そして、検出回路（６０）は、測定信号（ＳＶ）が入力される度に、その入力された測定信号（ＳＶ）が示す値と、メモリ（９０）に格納された過去の値とを比較し、値の経時変化を検出する。 The semiconductor integrated circuit (20) according to the present invention may further include a current circuit (80) connected to the internal wiring (40). The current circuit (80) allows a larger current to flow through the internal wiring (40) than during normal operation. The semiconductor integrated circuit (20) according to the present invention may further include a memory (90) connected to the detection circuit (60). In this case, the detection circuit (60) stores the value indicated by the measurement signal (SV) in the memory (90). Each time the measurement signal (SV) is input, the detection circuit (60) compares the value indicated by the input measurement signal (SV) with the past value stored in the memory (90). , Detect the change in value over time.

本発明に係る半導体デバイス（１０）は、上述の半導体集積回路（２０）と、その半導体集積回路（２０）を収納するパッケージ（１１）と、複数のリード（１５）とを備える。この複数のリード（１５）は、半導体集積回路（２０）の複数のパッド（２５）のそれぞれにボンディングワイヤ（２２）を介して接続される。 A semiconductor device (10) according to the present invention includes the above-described semiconductor integrated circuit (20), a package (11) that houses the semiconductor integrated circuit (20), and a plurality of leads (15). The plurality of leads (15) are connected to each of the plurality of pads (25) of the semiconductor integrated circuit (20) via bonding wires (22).

本発明に係る半導体集積回路によれば、モニタ回路及び検出回路によって各電源端子の電位の違いを検出できるため、テスター等の装置を用いることなくボンディング不良を検出することが可能となる。 According to the semiconductor integrated circuit of the present invention, since the difference in potential between the power supply terminals can be detected by the monitor circuit and the detection circuit, it is possible to detect a bonding failure without using a device such as a tester.

本発明に係る半導体集積回路によれば、その半導体集積回路がパッケージ化（モールディング）され半導体デバイスとして機器に実装された後でも、内蔵されたモニタ回路及び検出回路によって各電源端子の電位の違いを測定することができるため、実装後の不良である実装不良も検出することが可能となる。 According to the semiconductor integrated circuit of the present invention, even after the semiconductor integrated circuit is packaged (molded) and mounted on a device as a semiconductor device, the potential difference of each power supply terminal is detected by the built-in monitor circuit and detection circuit. Since it can be measured, it is possible to detect a mounting defect which is a defect after mounting.

本発明に係る半導体集積回路は、内蔵されたモニタ回路及び検出回路を有しているため、電源が投入されたタイミングや、通常動作時に定期的に発生されるタイミングにてそのモニタ回路や検出回路を動作させることによって、容易にオープン故障を自己診断することが可能である。 Since the semiconductor integrated circuit according to the present invention has a built-in monitor circuit and detection circuit, the monitor circuit and the detection circuit are provided at the timing when the power is turned on or periodically generated during normal operation. By operating the, it is possible to easily self-diagnose an open failure.

添付図面を参照して、本発明による半導体集積回路（ＬＳＩチップ）及び半導体デバイスを説明する。 A semiconductor integrated circuit (LSI chip) and a semiconductor device according to the present invention will be described with reference to the accompanying drawings.

図１は、実装基板上に実装された本発明に係る半導体デバイスを示す平面図である。半導体デバイス１０はＬＳＩチップ（半導体集積回路）２０を備え、このＬＳＩチップ２０はパッケージ１１に収納されている。ＬＳＩチップ２０は、複数のパッド２５を備え、複数のパッド２５は、複数の電源用パッド２５ａと複数のグランド用パッド２５ｂを含む。ＬＳＩチップ２０内部には、複数の電源用パッド２５ａから電源電位が、又、複数のグランド用パッド２５ｂからグランド電位がそれぞれ供給される。 FIG. 1 is a plan view showing a semiconductor device according to the present invention mounted on a mounting substrate. The semiconductor device 10 includes an LSI chip (semiconductor integrated circuit) 20, and the LSI chip 20 is housed in a package 11. The LSI chip 20 includes a plurality of pads 25, and the plurality of pads 25 includes a plurality of power supply pads 25a and a plurality of ground pads 25b. The LSI chip 20 is supplied with a power supply potential from a plurality of power supply pads 25a and from a plurality of ground pads 25b.

パッケージ１１には、複数のパッド２５のそれぞれに対応する複数のリード１５が設けられている。複数のリード１５は、複数の電源用リード１５ａと複数のグランド用リード１５ｂを含む。複数の電源用リード１５ａのそれぞれは、ボンディングワイヤ２２を介して複数の電源用パッド２５ａに接続され、複数のグランド用リード１５ｂのそれぞれは、ボンディングワイヤ２２を介して複数のグランド用パッド２５ｂに接続されている。また、これら複数のリード１５は、電源端子やグランド端子としてパッケージ１１から露出されている。１つの電源用リード１５ａと１つのグランド用リード１５ｂは、対になって配置されている。 The package 11 is provided with a plurality of leads 15 corresponding to the plurality of pads 25. The plurality of leads 15 include a plurality of power leads 15a and a plurality of ground leads 15b. Each of the plurality of power supply leads 15a is connected to a plurality of power supply pads 25a via bonding wires 22, and each of the plurality of ground leads 15b is connected to a plurality of ground pads 25b via bonding wires 22. Has been. The plurality of leads 15 are exposed from the package 11 as power supply terminals and ground terminals. One power supply lead 15a and one ground lead 15b are arranged in pairs.

以上のような半導体デバイス１０が、実装基板１００上に設置されている。実装基板１００には、電源１２０につながる基板上の電源配線１１０ａとグランドにつながる基板上のグランド配線１１０ｂとが配置されている。複数の電源用リード１５ａは、接続配線１１２を介して電源配線１１０ａに接続され、複数のグランド用リード１５ｂは、接続配線１１２を介してグランド配線１１０ｂに接続されている。このように、複数の電源用パッド２５ａには電源電位が印加され、複数のグランド用パッド２５ｂにはグランド電位が印加される。ここで、ボンディングワイヤ２２や接続配線１１２のいずれかにオープン故障が発生した場合（「ボンディング不良」、「実装不良」）、ＬＳＩチップ２０には所定の電位が供給されなくなる。これは、ＬＳＩチップ２０や半導体デバイス１０の不具合の原因となる。 The semiconductor device 10 as described above is installed on the mounting substrate 100. On the mounting substrate 100, a power supply wiring 110a on the substrate connected to the power supply 120 and a ground wiring 110b on the substrate connected to the ground are arranged. The plurality of power supply leads 15 a are connected to the power supply wiring 110 a through the connection wiring 112, and the plurality of ground leads 15 b are connected to the ground wiring 110 b through the connection wiring 112. As described above, the power supply potential is applied to the plurality of power supply pads 25a, and the ground potential is applied to the plurality of ground pads 25b. Here, when an open failure occurs in either the bonding wire 22 or the connection wiring 112 (“bonding failure”, “mounting failure”), a predetermined potential is not supplied to the LSI chip 20. This causes a malfunction of the LSI chip 20 and the semiconductor device 10.

図２は、本発明に係るＬＳＩチップ２０の構成を示すブロック図である。複数のパッド２５は、ＬＳＩチップ２０内の内部配線４０に接続されており、ＬＳＩチップ２０内で互いに短絡されている。ここで、複数のパッド２５は、複数の電源用パッド２５ａあるいは複数のグランド用パッド２５ｂを示し、内部配線４０は、電源用の内部配線あるいはグランド用の内部配線を示す。以下の説明において、簡単のため、電源用の配線に対する構成が示される。グランド用の配線に対する構成も、以下に示される構成と同様である。 FIG. 2 is a block diagram showing the configuration of the LSI chip 20 according to the present invention. The plurality of pads 25 are connected to the internal wiring 40 in the LSI chip 20 and are short-circuited to each other in the LSI chip 20. Here, the plurality of pads 25 indicate a plurality of power supply pads 25a or a plurality of ground pads 25b, and the internal wiring 40 indicates a power supply internal wiring or a ground internal wiring. In the following description, for the sake of simplicity, a configuration for power supply wiring is shown. The configuration for the ground wiring is the same as the configuration shown below.

図２に示されるように、本発明に係るＬＳＩチップ２０は、複数のパッド２５と、内部配線４０と、モニタ回路３０と、検出回路６０とを備えている。モニタ回路３０は、複数のパッド２５のそれぞれにおける電位を検出できるように接続されている。例えば、複数のパッド２５はノード４２において内部配線４０に接続し、モニタ回路３０は、ノード４２あるいはその近傍を介して、複数のパッド２５に接続されている。オープン不良を検出するための検出回路６０は、モニタ回路３０に接続され、ＣＰＵ（Central Processing Unit）６６を備えている。 As shown in FIG. 2, the LSI chip 20 according to the present invention includes a plurality of pads 25, an internal wiring 40, a monitor circuit 30, and a detection circuit 60. The monitor circuit 30 is connected so that the potential at each of the plurality of pads 25 can be detected. For example, the plurality of pads 25 are connected to the internal wiring 40 at the node 42, and the monitor circuit 30 is connected to the plurality of pads 25 via the node 42 or the vicinity thereof. A detection circuit 60 for detecting an open defect is connected to the monitor circuit 30 and includes a CPU (Central Processing Unit) 66.

また、モニタ回路３０は、セレクタ回路３３と変換回路５０を備えている。セレクタ回路３３は、複数のパッド２５のそれぞれにおける電位を検出できるように接続されており、変換回路５０は、セレクタ回路３３に接続されている。 The monitor circuit 30 includes a selector circuit 33 and a conversion circuit 50. The selector circuit 33 is connected so that the potential at each of the plurality of pads 25 can be detected, and the conversion circuit 50 is connected to the selector circuit 33.

このようなＬＳＩチップ２０において、複数のパッド２５のそれぞれにおける電位は、モニタ回路３０のセレクタ回路３３に入力される。セレクタ回路３３は、ＣＰＵ６６からの選択信号ＳＳに従い、複数のパッド２５のそれぞれの電位を順番に変換回路５０に供給する。変換回路５０は、供給される電位に対応する出力として、測定信号ＳＶを検出回路６０に出力する。この測定信号ＳＶは、後述されるように、パッド２５の電位に対応する値を示す。複数のパッド２５のそれぞれの電位に対して複数の測定信号ＳＶが生成され、その複数の測定信号ＳＶは検出回路６０に入力される。そして、ＣＰＵ６６は、複数の測定信号ＳＶが示す値に基づき、複数のパッド２５における電位の違い（非対称）を検出する。 In such an LSI chip 20, the potential at each of the plurality of pads 25 is input to the selector circuit 33 of the monitor circuit 30. The selector circuit 33 supplies the respective potentials of the plurality of pads 25 to the conversion circuit 50 in order according to the selection signal SS from the CPU 66. The conversion circuit 50 outputs the measurement signal SV to the detection circuit 60 as an output corresponding to the supplied potential. As will be described later, the measurement signal SV indicates a value corresponding to the potential of the pad 25. A plurality of measurement signals SV are generated for each potential of the plurality of pads 25, and the plurality of measurement signals SV are input to the detection circuit 60. Then, the CPU 66 detects a difference (asymmetry) in potential between the plurality of pads 25 based on the values indicated by the plurality of measurement signals SV.

例えば、図２中のパッド２５ｘに接続されているボンディングワイヤ２２又は接続配線１１２（図１参照）にオープン故障が発生した場合、そのパッド２５ｘに対する電源電位の供給は停止する。この時、そのパッド２５ｘ以外のパッド２５には電源電位が印加されるが、パッド２５ｘの電位は、内部配線４０の配線抵抗のため電源電位よりも低くなる。このように、複数のパッド２５における電位は異なり、非対称になる。つまり、複数のパッド２５における電位の違い（非対称）を検出することによって、ボンディングワイヤ２２又は接続配線１１２のオープン故障を検知することが可能となる。 For example, when an open failure occurs in the bonding wire 22 or the connection wiring 112 (see FIG. 1) connected to the pad 25x in FIG. 2, the supply of the power supply potential to the pad 25x is stopped. At this time, the power supply potential is applied to the pads 25 other than the pad 25x, but the potential of the pad 25x is lower than the power supply potential due to the wiring resistance of the internal wiring 40. Thus, the potentials at the plurality of pads 25 are different and asymmetric. That is, it is possible to detect an open failure of the bonding wire 22 or the connection wiring 112 by detecting a difference in potential (asymmetrical) in the plurality of pads 25.

ＣＰＵ６６は、パッド２５ｘの電位と他のパッド２５の電位との差または比を算出する。算出された値が所定の閾値を超えた場合、ＣＰＵ６６は、複数のパッド２５における電位が非対称であると判断する。この時、ＣＰＵ６６はエラー信号ＥＲＲを出力し、そのエラー信号ＥＲＲはポートのいずれかから出力される。 The CPU 66 calculates the difference or ratio between the potential of the pad 25x and the potential of the other pad 25. When the calculated value exceeds a predetermined threshold, the CPU 66 determines that the potentials at the plurality of pads 25 are asymmetric. At this time, the CPU 66 outputs an error signal ERR, and the error signal ERR is output from one of the ports.

グランド用の配線に対する構成・動作も、上記の構成・動作と同様である。ただし、この場合、オープン故障が発生したボンディングワイヤ２２又は接続配線１１２に接続されているパッド２５の電位は、他のパッド２５の電位よりも高くなる。ＣＰＵ６６は、上記の場合と同様に、複数のパッド２５における電位の違い（非対称）を検出する。これにより、ボンディングワイヤ２２又は接続配線１１２のオープン故障が検知される。 The configuration and operation for the ground wiring are the same as the above configuration and operation. However, in this case, the potential of the pad 25 connected to the bonding wire 22 or the connection wiring 112 in which the open failure has occurred becomes higher than the potential of the other pads 25. The CPU 66 detects the difference in potential (asymmetrical) in the plurality of pads 25 as in the above case. Thereby, an open failure of the bonding wire 22 or the connection wiring 112 is detected.

以上に説明されたように、本発明に係るＬＳＩチップ２０及び半導体デバイス１０によれば、専用のテスタを用いることなく、「オープン故障」の検出動作が実行される。従って、半導体デバイス１０が実装基板１００に実装された後も（図１参照）、ボンディングワイヤ２２や接続配線１１２の断線が検出され得る。つまり、本発明によれば、「ボンディング不良」のみならず「実装不良」をも検出することが可能となる。 As described above, according to the LSI chip 20 and the semiconductor device 10 of the present invention, the “open failure” detection operation is executed without using a dedicated tester. Therefore, even after the semiconductor device 10 is mounted on the mounting substrate 100 (see FIG. 1), the disconnection of the bonding wire 22 and the connection wiring 112 can be detected. That is, according to the present invention, not only “bonding failure” but also “mounting failure” can be detected.

また、専用のテスタが不要であり、検出機構（検出回路６０及びモニタ回路３０）を内蔵しているため、本発明に係るＬＳＩチップ２０及び半導体デバイス１０は、オープン故障を「自己診断」することが可能である。例えば、複数のパッド２５における電位の違いの検出動作が、半導体デバイス１０の電源がＯＮされた時に実行されるように設定されていれば、電源がＯＮされる度に自己診断が行われる。また、通常動作時において、ＣＰＵ６６が検出機構に対して検出動作を定期的に実行させることにより、ＣＰＵ６６による指示が行われる度に自己診断が行われることになる。したがって、本検出機構を備えた半導体集積回路は、過酷な環境や高信頼性が要求される環境で使用される場合、例えば、高信頼性が求められる車載用ＩＣにおいても好適である。 In addition, since a dedicated tester is not required and the detection mechanism (the detection circuit 60 and the monitor circuit 30) is built in, the LSI chip 20 and the semiconductor device 10 according to the present invention “self-diagnose” an open failure. Is possible. For example, if the detection operation of the potential difference in the plurality of pads 25 is set to be executed when the power of the semiconductor device 10 is turned on, the self-diagnosis is performed every time the power is turned on. In addition, during normal operation, the CPU 66 causes the detection mechanism to periodically execute a detection operation, so that self-diagnosis is performed each time an instruction is issued by the CPU 66. Therefore, the semiconductor integrated circuit provided with this detection mechanism is suitable for, for example, an in-vehicle IC that requires high reliability when used in a harsh environment or an environment that requires high reliability.

以下、本発明に係るモニタ回路３０について、更に詳しく説明する。 Hereinafter, the monitor circuit 30 according to the present invention will be described in more detail.

（第一の実施の形態）
図３は、本発明の第一の実施の形態に係るモニタ回路３０の構成を示すブロック図である。本実施の形態において、変換回路５０は、ＡＤコンバータ５１を備えている。セレクタ回路３３は、選択信号ＳＳに従い、複数のパッド２５のそれぞれの電位を順番にＡＤコンバータ５１に入力する。ＡＤコンバータ５１は、入力された電位をＡＤ変換し、その電位の値を示すデジタル信号を生成する。このデジタル信号は、測定信号ＳＶとして、ＡＤコンバータ５１から検出回路６０に出力される。そして、検出回路６０は、複数の測定信号ＳＶに基づき、複数のパッド２５における電位の非対称を検出する。本実施の形態において、ＡＤコンバータ５１は、既に搭載されている別の回路のＡＤコンバータと共用されてもよい。 (First embodiment)
FIG. 3 is a block diagram showing the configuration of the monitor circuit 30 according to the first embodiment of the present invention. In the present embodiment, the conversion circuit 50 includes an AD converter 51. The selector circuit 33 inputs the potentials of the plurality of pads 25 to the AD converter 51 in order according to the selection signal SS. The AD converter 51 performs AD conversion on the input potential and generates a digital signal indicating the value of the potential. This digital signal is output from the AD converter 51 to the detection circuit 60 as the measurement signal SV. The detection circuit 60 detects potential asymmetry at the plurality of pads 25 based on the plurality of measurement signals SV. In the present embodiment, the AD converter 51 may be shared with an AD converter of another circuit that is already mounted.

このように、本実施の形態に係るＬＳＩチップ２０及び半導体デバイス１０によれば、内蔵された検出機構によってボンディング不良及び実装不良を検出することが可能となる。また、検出機構が定期的（電源ＯＮ時や、通常動作時の任意のタイミング）に検出動作を行うことによって、それらオープン故障を自己診断することが可能となる。 Thus, according to the LSI chip 20 and the semiconductor device 10 according to the present embodiment, it is possible to detect bonding failure and mounting failure by the built-in detection mechanism. Further, when the detection mechanism performs a detection operation periodically (when the power is turned on or at an arbitrary timing during normal operation), it becomes possible to self-diagnose these open faults.

（第二の実施の形態）
図４は、本発明の第二の実施の形態に係るモニタ回路３０の構成を示すブロック図である。本実施の形態において、変換回路５０は、電位が供給される発振器５２と、その発振器５２に接続されたカウンタ５３を備えている。また、カウンタ５３は、ＰＬＬ（Phase Locked Loop）回路７０に接続されている。カウンタ５３には、ＰＬＬ回路７０から参照クロック信号ＣＬＫが供給されている。 (Second embodiment)
FIG. 4 is a block diagram showing the configuration of the monitor circuit 30 according to the second embodiment of the present invention. In the present embodiment, the conversion circuit 50 includes an oscillator 52 to which a potential is supplied and a counter 53 connected to the oscillator 52. The counter 53 is connected to a PLL (Phase Locked Loop) circuit 70. A reference clock signal CLK is supplied from the PLL circuit 70 to the counter 53.

セレクタ回路３３は、選択信号ＳＳに従い、複数のパッド２５のそれぞれの電位を順番に発振器５２に供給する。この発振器５２は、供給された電位とグランドとの電位差を動作電圧として動作し、供給された電位に応じた周波数を有するクロック信号ＳＣを生成する。この発振器５２として、ＣＲ発振器やＶＣＯ（Voltage Controlled Oscillator；電圧制御発振器）が例示される。生成されたクロック信号ＳＣは、カウンタ５３に出力される。カウンタ５３は、ＰＬＬ７０からの参照クロック信号ＣＬＫを参照することによって、クロック信号ＳＣの周波数を算出する。そして、カウンタ５３は、算出された周波数を示すデジタル信号を測定信号ＳＶとして検出回路６０に出力する。検出回路６０は、複数の測定信号ＳＶのそれぞれが示す周波数に基づき、複数のパッド２５における電位の違い（非対称）を検出する。 The selector circuit 33 supplies each potential of the plurality of pads 25 to the oscillator 52 in order according to the selection signal SS. The oscillator 52 operates using a potential difference between the supplied potential and the ground as an operating voltage, and generates a clock signal SC having a frequency corresponding to the supplied potential. Examples of the oscillator 52 include a CR oscillator and a VCO (Voltage Controlled Oscillator). The generated clock signal SC is output to the counter 53. The counter 53 calculates the frequency of the clock signal SC by referring to the reference clock signal CLK from the PLL 70. Then, the counter 53 outputs a digital signal indicating the calculated frequency to the detection circuit 60 as the measurement signal SV. The detection circuit 60 detects potential differences (asymmetrical) in the plurality of pads 25 based on the frequencies indicated by the plurality of measurement signals SV.

（第三の実施の形態）
図５は、本発明の第三の実施の形態に係るモニタ回路３０の構成を示すブロック図である。本実施の形態において、変換回路５０は、電位が供給されるワンショットパルス（ＯＳＰ）発生回路５４と、そのワンショットパルス発生回路５４に接続されたカウンタ５５を備えている。また、カウンタ５５は、ＰＬＬ回路７０に接続されている。カウンタ５５には、ＰＬＬ回路７０から参照クロック信号ＣＬＫが供給されている。 (Third embodiment)
FIG. 5 is a block diagram showing a configuration of the monitor circuit 30 according to the third embodiment of the present invention. In the present embodiment, the conversion circuit 50 includes a one-shot pulse (OSP) generation circuit 54 to which a potential is supplied, and a counter 55 connected to the one-shot pulse generation circuit 54. The counter 55 is connected to the PLL circuit 70. The counter 55 is supplied with a reference clock signal CLK from the PLL circuit 70.

セレクタ回路３３は、選択信号ＳＳに従い、複数のパッド２５のそれぞれの電位を順番にワンショットパルス発生回路５４に供給する。このワンショットパルス発生回路５４は、供給された電位とグランドとの電位差を動作電圧として動作し、１つのパルスを生成する。この１つのパルスを示すパルス信号ＳＰは、カウンタ５５に出力される。図６は、ワンショットパルス発生回路５４によって生成されるパルス信号ＳＰの例及び参照クロック信号ＣＬＫを示す。一般的に、生成されるパルスの立ち上がりエッジＥＲ及び立ち下がりエッジＥＦの期間は、ワンショットパルス発生回路５４の動作電圧に依存することが知られている。つまり、ワンショットパルス発生回路５４は、供給された電位に応じたパルス幅を有するパルスを生成する。 The selector circuit 33 supplies each potential of the plurality of pads 25 to the one-shot pulse generation circuit 54 in order according to the selection signal SS. The one-shot pulse generation circuit 54 operates with the potential difference between the supplied potential and the ground as an operating voltage, and generates one pulse. The pulse signal SP indicating this one pulse is output to the counter 55. FIG. 6 shows an example of the pulse signal SP generated by the one-shot pulse generation circuit 54 and the reference clock signal CLK. In general, it is known that the period of the rising edge ER and the falling edge EF of the generated pulse depends on the operating voltage of the one-shot pulse generation circuit 54. That is, the one-shot pulse generation circuit 54 generates a pulse having a pulse width corresponding to the supplied potential.

カウンタ５５は、ワンショットパルス発生回路５４から出力されたパルス信号ＳＰを受け取り、そのパルス信号ＳＰが示すパルスの幅Ｗを検出する。具体的には、図６に示されるように、所定の閾値を参照することによって、パルスの開始時刻ｔ１及び終了時刻ｔ２が決定される。そして、カウンタ５５は、ＰＬＬ７０からの参照クロック信号ＣＬＫを参照することによって、パルス幅Ｗを算出する。その後、カウンタ５５は、算出されたパルス幅Ｗを示すデジタル信号を測定信号ＳＶとして検出回路６０に出力する。検出回路６０は、複数の測定信号ＳＶのそれぞれが示すパルス幅Ｗに基づき、複数のパッド２５における電位の違い（非対称）を検出する。 The counter 55 receives the pulse signal SP output from the one-shot pulse generation circuit 54, and detects the pulse width W indicated by the pulse signal SP. Specifically, as shown in FIG. 6, the pulse start time t1 and end time t2 are determined by referring to a predetermined threshold. The counter 55 calculates the pulse width W by referring to the reference clock signal CLK from the PLL 70. Thereafter, the counter 55 outputs a digital signal indicating the calculated pulse width W to the detection circuit 60 as the measurement signal SV. The detection circuit 60 detects a potential difference (asymmetric) between the plurality of pads 25 based on the pulse width W indicated by each of the plurality of measurement signals SV.

（第四の実施の形態）
図７は、本発明の第四の実施の形態に係るモニタ回路３０の構成を示すブロック図である。本実施の形態において、変換回路５０は、各々のパッド２５に対して直接設けられている。つまり、本実施の形態に係るモニタ回路３０は、複数の変換回路５０を備え、その複数の変換回路５０のそれぞれは、複数のパッド２５のそれぞれにおける電位を直接検出できるように設けられている。また、複数の変換回路５０には、セレクタ回路３４が接続されている。 (Fourth embodiment)
FIG. 7 is a block diagram showing the configuration of the monitor circuit 30 according to the fourth embodiment of the present invention. In the present embodiment, conversion circuit 50 is provided directly for each pad 25. That is, the monitor circuit 30 according to the present embodiment includes a plurality of conversion circuits 50, and each of the plurality of conversion circuits 50 is provided so as to directly detect the potential at each of the plurality of pads 25. A selector circuit 34 is connected to the plurality of conversion circuits 50.

複数の変換回路５０の各々は、上述の第一〜第三の実施の形態で示された変換回路５０と同様である。すなわち、複数の変換回路５０のそれぞれは、複数のパッド２５のそれぞれにおける電位に対応する値を示す測定信号ＳＶを生成する。生成された複数の測定信号ＳＶは、複数の変換回路５０のそれぞれからセレクタ回路３４に出力される。セレクタ回路３４は、検出回路６０からの選択信号ＳＳに従い、複数の測定信号ＳＶを順番に検出回路６０に出力する。検出回路６０は、複数の測定信号ＳＶが示す値に基づき、複数のパッド２５における電位の違い（非対称）を検出する。 Each of the plurality of conversion circuits 50 is the same as the conversion circuit 50 described in the first to third embodiments. That is, each of the plurality of conversion circuits 50 generates a measurement signal SV indicating a value corresponding to the potential at each of the plurality of pads 25. The plurality of generated measurement signals SV are output from each of the plurality of conversion circuits 50 to the selector circuit 34. The selector circuit 34 sequentially outputs a plurality of measurement signals SV to the detection circuit 60 in accordance with the selection signal SS from the detection circuit 60. The detection circuit 60 detects potential differences (asymmetrical) in the plurality of pads 25 based on values indicated by the plurality of measurement signals SV.

（第五の実施の形態）
図８は、本発明の第五の実施の形態にかかるＬＳＩチップ２０の構成を等価的に示すブロック図である。図８において、図２に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係るＬＳＩチップ２０は、複数のパッド２５、モニタ回路３０、内部配線４０、検出回路６０に加え、少なくとも１つの電流回路を備えている。この電流回路は内部配線４０に接続され、この電流回路がＯＮされると、通常動作時よりも大きな電流が内部配線４０に流れる。この電流回路として、シンク回路が例示される。 (Fifth embodiment)
FIG. 8 is a block diagram equivalently showing the configuration of the LSI chip 20 according to the fifth embodiment of the present invention. In FIG. 8, the same components as those shown in FIG. 2 are denoted by the same reference numerals, and the description thereof is omitted as appropriate. The LSI chip 20 according to the present embodiment includes at least one current circuit in addition to the plurality of pads 25, the monitor circuit 30, the internal wiring 40, and the detection circuit 60. This current circuit is connected to the internal wiring 40. When this current circuit is turned on, a larger current flows through the internal wiring 40 than during normal operation. A sink circuit is exemplified as this current circuit.

図８において、ＬＳＩチップ２０は、グランドに接続された複数のシンク回路８０を備えている。また、この複数のシンク回路８０のそれぞれは、複数のパッド２５のそれぞれが接続される複数のノード４２近傍に接続されている。更に、複数のシンク回路８０は、シンク回路選択回路８５に接続されている。このシンク回路選択回路８５は、検出回路６０からのシンク回路選択信号ＳＳＩに応答し、複数のシンク回路８０のいずれかをＯＮする。 In FIG. 8, the LSI chip 20 includes a plurality of sink circuits 80 connected to the ground. Each of the plurality of sink circuits 80 is connected in the vicinity of the plurality of nodes 42 to which the plurality of pads 25 are connected. Further, the plurality of sink circuits 80 are connected to a sink circuit selection circuit 85. The sink circuit selection circuit 85 turns on one of the plurality of sink circuits 80 in response to the sink circuit selection signal SSI from the detection circuit 60.

このようなＬＳＩチップ２０において、あるシンク回路８０がＯＮされた場合、内部配線４０には大電流が流れる。従って、故障箇所に接続されているパッド２５における電位の降下の幅は、上述の第一〜第四の実施の形態における電位の降下の幅よりも大きくなる。つまり、複数のパッド２５における電位の非対称はより顕著になり、検出回路６０によるその非対称の検出精度が向上する。 In such an LSI chip 20, when a certain sink circuit 80 is turned on, a large current flows through the internal wiring 40. Accordingly, the width of the potential drop in the pad 25 connected to the failure location is larger than the width of the potential drop in the first to fourth embodiments. That is, the potential asymmetry in the plurality of pads 25 becomes more prominent, and the detection accuracy of the asymmetry by the detection circuit 60 is improved.

内部配線４０が電源用の配線である場合、電流回路は、図８に示されるように内部配線４０とグランドとの間に接続される。一方、内部配線４０がグランド用の配線である場合、電流回路は、内部配線４０と電源との間に接続される。この時は、故障箇所に接続されているパッド２５（グランド用パッド２５ｂ）における電位の上昇が増幅される。 When the internal wiring 40 is a power supply wiring, the current circuit is connected between the internal wiring 40 and the ground as shown in FIG. On the other hand, when the internal wiring 40 is a ground wiring, the current circuit is connected between the internal wiring 40 and the power source. At this time, the increase in potential at the pad 25 (ground pad 25b) connected to the failure location is amplified.

本実施の形態に係る構成は、上述の第一〜第四の実施の形態に適用することが可能である。これにより、上述の実施の形態による効果に加えて、複数のパッド２５における電位の違いの検出精度が向上するという効果が得られる。また、図８に示されるように、複数の電流回路（８０）が、複数のパッド２５のそれぞれの近傍に設置されることが好ましい。これにより、故障箇所の精密な解析が可能となる。 The configuration according to the present embodiment can be applied to the first to fourth embodiments described above. Thereby, in addition to the effect by the above-mentioned embodiment, the effect that the detection precision of the difference in the electric potential in the some pad 25 improves is acquired. In addition, as shown in FIG. 8, it is preferable that a plurality of current circuits (80) be installed in the vicinity of each of the plurality of pads 25. As a result, a precise analysis of the failure location is possible.

（第六の実施の形態）
図９は、本発明の第六の実施の形態に係るＬＳＩチップの構成を示すブロック図である。図９において、図２に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係るＬＳＩチップ２０は、検出回路６０に接続された不揮発性メモリ９０を更に備えている。この場合、ＣＰＵ６６は、入力された複数の測定信号ＳＶが示す値を、その不揮発性メモリ９０に格納する。そして、ＣＰＵ６６は、測定信号ＳＶが入力される度に、入力された測定信号が示す値と、不揮発性メモリ９０に格納されている過去の値との比較を行う。このように、測定信号ＳＶが示す値の経時変化が検出される。比較によって得られる値の変化率が所定の閾値を超えた場合、ＣＰＵ６６は、オープン故障が発生したと判断し、エラー信号ＥＲＲを出力する。 (Sixth embodiment)
FIG. 9 is a block diagram showing a configuration of an LSI chip according to the sixth embodiment of the present invention. In FIG. 9, the same components as those shown in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted as appropriate. The LSI chip 20 according to the present embodiment further includes a nonvolatile memory 90 connected to the detection circuit 60. In this case, the CPU 66 stores the values indicated by the plurality of input measurement signals SV in the nonvolatile memory 90. Then, every time the measurement signal SV is input, the CPU 66 compares the value indicated by the input measurement signal with the past value stored in the nonvolatile memory 90. In this way, a change with time of the value indicated by the measurement signal SV is detected. When the rate of change of the value obtained by the comparison exceeds a predetermined threshold value, the CPU 66 determines that an open failure has occurred and outputs an error signal ERR.

本実施の形態に係る構成は、上述の第一〜第五の実施の形態に適用することが可能である。これにより、上述の実施の形態による効果に加えて、複数のパッド２５に印加される電位の経時変化を精密に解析できるという効果が得られる。 The configuration according to the present embodiment can be applied to the first to fifth embodiments described above. Thereby, in addition to the effect by the above-mentioned embodiment, the effect that the change with time of the potential applied to the plurality of pads 25 can be precisely analyzed is obtained.

上述の各実施の形態において、検出機構が複数のパッド２５における電位の違いを検出すること、すなわち、電位の相対的な差を検出し、相対的な差が許容範囲に入っているか否かを判断することについて説明がなされたが、検出機構が電位の期待値と複数のパッド２５における電位とを比較し、その差が許容範囲に入っているか否かを判断するように構成されてもよい。 In each of the above-described embodiments, the detection mechanism detects a difference in potential between the plurality of pads 25, that is, detects a relative difference in potential and determines whether or not the relative difference is within an allowable range. Although the determination has been described, the detection mechanism may be configured to compare the expected value of the potential with the potential at the plurality of pads 25 and determine whether or not the difference is within an allowable range. .

また、各実施の形態では、検出回路６０がエラー信号ＥＲＲを出力するものについて記載されたが、エラー信号ＥＲＲは、図示されない信号端子を介して半導体デバイス１０の外部に伝達されるものであっても良い。 In each embodiment, the detection circuit 60 outputs the error signal ERR. However, the error signal ERR is transmitted to the outside of the semiconductor device 10 through a signal terminal (not shown). Also good.

また、各実施の形態では、半導体デバイス１０内のボンディングワイヤ２２のオープン不良について説明したが、半導体デバイス１０内のＬＳＩチップ２０が半田バンプにより接続されている場合にも、ＬＳＩチップ２０の半田バンプと半導体デバイス１０との間に複数ある電源やＧＮＤ端子のうちの一部のオープン不良を検出することが可能である。また、半導体デバイス１０を実装基板１００に実装する際にＢＧＡを用いて接続が行われる場合にも、半導体デバイス１０と実装基板１００との間に複数ある電源やＧＮＤ端子のうちの一部のオープン不良を検出することが可能である。すなわち、ＬＳＩチップ２０は、内部に検出機構を有しているため、接続方法にかかわらず、ＬＳＩチップ２０と半導体デバイス１０と間に複数ある電源やＧＮＤ端子のうちの一部のオープン不良、及び半導体デバイス１０と実装基板１００との間に複数ある電源やＧＮＤ端子のうちの一部のオープン不良を検出することが可能である。 In each embodiment, the open defect of the bonding wire 22 in the semiconductor device 10 has been described. However, when the LSI chip 20 in the semiconductor device 10 is connected by solder bumps, the solder bumps of the LSI chip 20 are also described. It is possible to detect a part of open defects among a plurality of power supplies and GND terminals between the semiconductor device 10 and the semiconductor device 10. Further, even when a connection is made using a BGA when the semiconductor device 10 is mounted on the mounting substrate 100, some of the power supplies and GND terminals that are present between the semiconductor device 10 and the mounting substrate 100 are open. It is possible to detect defects. In other words, since the LSI chip 20 has a detection mechanism inside, regardless of the connection method, some open failures among a plurality of power supplies and GND terminals between the LSI chip 20 and the semiconductor device 10, and It is possible to detect some open defects among a plurality of power supplies and GND terminals between the semiconductor device 10 and the mounting substrate 100.

図１は、実装基板上に実装された本発明に係る半導体デバイスを示す平面図である。FIG. 1 is a plan view showing a semiconductor device according to the present invention mounted on a mounting substrate. 図２は、本発明に係るＬＳＩチップの構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of the LSI chip according to the present invention. 図３は、本発明の第一の実施の形態に係るモニタ回路の構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of the monitor circuit according to the first embodiment of the present invention. 図４は、本発明の第二の実施の形態に係るモニタ回路の構成を示すブロック図である。FIG. 4 is a block diagram showing the configuration of the monitor circuit according to the second embodiment of the present invention. 図５は、本発明の第三の実施の形態に係るモニタ回路の構成を示すブロック図である。FIG. 5 is a block diagram showing the configuration of the monitor circuit according to the third embodiment of the present invention. 図６は、本発明の第三の実施の形態に係るＬＳＩチップの動作を説明する図である。FIG. 6 is a diagram for explaining the operation of the LSI chip according to the third embodiment of the present invention. 図７は、本発明の第四の実施の形態に係るモニタ回路の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a monitor circuit according to the fourth embodiment of the present invention. 図８は、本発明の第五の実施の形態に係るＬＳＩチップの構成を示すブロック図である。FIG. 8 is a block diagram showing a configuration of an LSI chip according to the fifth embodiment of the present invention. 図９は、本発明の第六の実施の形態に係るＬＳＩチップの構成を示すブロック図である。FIG. 9 is a block diagram showing a configuration of an LSI chip according to the sixth embodiment of the present invention.

Explanation of symbols

１０半導体デバイス
１１パッケージ
１５リード
２０ＬＳＩチップ（半導体集積回路）
２２ボンディングワイヤ
２５パッド
３０モニタ回路
３３セレクタ回路
３４セレクタ回路
４０内部電源／グランド配線
５０変換回路
５１ＡＤコンバータ
５２発振器
５３カウンタ
５４ワンショットパルス発生回路
５５カウンタ
６０検出回路
６６ＣＰＵ
７０ＰＬＬ
８０シンク回路
８５シンク回路選択回路
９０不揮発性メモリ
１００実装基板
１１０基板上電源／グランド配線
１１２接続配線
１２０電源 10 Semiconductor Device 11 Package 15 Lead 20 LSI Chip (Semiconductor Integrated Circuit)
22 Bonding wire 25 Pad 30 Monitor circuit 33 Selector circuit 34 Selector circuit 40 Internal power supply / ground wiring 50 Conversion circuit 51 AD converter 52 Oscillator 53 Counter 54 One-shot pulse generation circuit 55 Counter 60 Detection circuit 66 CPU
70 PLL
80 Sink circuit 85 Sink circuit selection circuit 90 Non-volatile memory 100 Mounting board 110 Power supply / ground wiring on board 112 Connection wiring 120 Power supply

Claims

Multiple pads,
Internal wiring connected to the plurality of pads;
A monitor circuit connected to the plurality of pads;
A detection circuit connected to the monitor circuit,
The monitor circuit outputs a plurality of measurement signals indicating values corresponding to the respective potentials of the plurality of pads to the detection circuit,
The detection circuit detects a difference in potential between the plurality of pads based on the plurality of measurement signals.

The monitor circuit is
A selector circuit connected to the plurality of pads;
A conversion circuit connected to the selector circuit,
The selector circuit sequentially supplies the potentials of the plurality of pads to the conversion circuit;
The semiconductor integrated circuit according to claim 1, wherein the conversion circuit generates the measurement signal indicating a value corresponding to the supplied potential and outputs the measurement signal to the detection circuit.

The monitor circuit includes a plurality of conversion circuits connected to the plurality of pads,
The each of the plurality of conversion circuits generates the measurement signal indicating a value corresponding to the potential of each of the plurality of pads, and outputs the measurement signal to the detection circuit. Semiconductor integrated circuit.

The conversion circuit includes an AD converter,
The semiconductor integrated circuit according to claim 2, wherein the AD converter converts the potential into a digital signal and outputs the digital signal as the measurement signal to the detection circuit.

The conversion circuit includes:
An oscillator to which the potential is supplied;
A counter connected to the oscillator, and
The oscillator outputs a clock signal having a frequency corresponding to the potential to the counter,
The counter detects the frequency of the clock signal, and outputs a digital signal indicating the frequency to the detection circuit as the measurement signal,
The semiconductor integrated circuit according to claim 2, wherein the detection circuit detects a difference in potential at the plurality of pads based on the frequency indicated by each of the plurality of measurement signals.

The conversion circuit includes:
A one-shot pulse generation circuit to which the potential is supplied;
A counter connected to the one-shot pulse generation circuit,
The one-shot pulse generation circuit generates a pulse having a pulse width corresponding to the potential, and outputs the pulse to the counter.
The counter detects the pulse width, and outputs a digital signal indicating the pulse width to the detection circuit as the measurement signal,
The semiconductor integrated circuit according to claim 2, wherein the detection circuit detects a potential difference between the plurality of pads based on the pulse width indicated by each of the plurality of measurement signals.

The semiconductor integrated circuit according to claim 1, wherein the detection circuit periodically executes a detection operation for detecting the difference in potential.

The semiconductor integrated circuit according to claim 1, further comprising a current circuit connected to the internal wiring and configured to flow a larger current to the internal wiring than during normal operation.

Further comprising a memory connected to the detection circuit;
The detection circuit stores the value indicated by the measurement signal in the memory;
Each time the measurement signal is input, the detection circuit compares the value indicated by the input measurement signal with the past value stored in the memory, and detects a change in the value with time. 9. The semiconductor integrated circuit according to claim 1, wherein:

A semiconductor integrated circuit according to any one of claims 1 to 9,
A package for housing the semiconductor integrated circuit;
A semiconductor device comprising: a plurality of leads connected to each of a plurality of pads of the semiconductor integrated circuit via bonding wires.