JP2016012944A - Crystal oscillation device and semiconductor device - Google Patents
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Abstract
Description
本発明は、水晶発振装置及び水晶発振器に接続される半導体装置に関し、特に、32kHzを代表とする低周波数用の水晶発振装置及び水晶発振器に接続される半導体装置に適用して有効な技術に関する。 The present invention relates to a crystal oscillation device and a semiconductor device connected to a crystal oscillator, and more particularly to a technique effectively applied to a low-frequency crystal oscillation device represented by 32 kHz and a semiconductor device connected to the crystal oscillator.
例えば、特許文献1には、低消費電力化のため、水晶発振回路におけるインバータ回路に流れる電流をインバータ回路の電源電圧側と接地電源電圧側にそれぞれ挿入した電流源で制御する構成が示されている。また、特許文献2には、水晶発振回路において、負荷容量に可変容量を適用することに加えて、インバータ回路の電源電圧を電圧変換回路を介して可変設定可能にすることで、発振周波数の可変範囲を拡大した構成が示されている。更に、特許文献3には、多層基板上に実装される負荷容量や水晶振動子等を含んだ水晶発振器において、この負荷容量や水晶振動子等の実装領域に対向する内層部分を空にする構成が示されている。これによって、パターン間などの静電容量の影響を大幅に低減し、発振周波数等が設計値に対して大きく外れてしまうのを防止することができる。
For example,
例えば、マイクロコンピュータ(マイコン)を代表とする各種電子機器では、通常、時計機能を実現するための水晶発振装置を搭載している。水晶発振装置は、電池等のバッテリによって動作する場合が多く、高精度と共に特に低消費電力化等が求められる。水晶発振装置を低消費電力化するためには、小さい負荷容量値(CL値)に対応した低CL値対応の水晶振動子を用いることが有益である。図30は、一般的な水晶発振装置の構成例を示す回路図である。図31は、本発明の前提として検討した発振回路部の配置例を示す概略図である。 For example, various electronic devices represented by a microcomputer (microcomputer) typically have a crystal oscillation device for realizing a clock function. The crystal oscillation device is often operated by a battery such as a battery, and high accuracy and particularly low power consumption are required. In order to reduce the power consumption of the crystal oscillation device, it is beneficial to use a crystal resonator that supports a low CL value corresponding to a small load capacitance value (CL value). FIG. 30 is a circuit diagram showing a configuration example of a general crystal oscillation device. FIG. 31 is a schematic diagram showing an arrangement example of the oscillation circuit unit studied as a premise of the present invention.
図30に示す水晶発振装置は、半導体パッケージPKGxと、その外付け部品となる水晶振動子XTAL、容量Cd,Cg、および制限用の抵抗Rd等によって構成される。Rdは、省略することも可能である。PKGx内の半導体チップには、インバータ回路(反転論理回路又は負性抵抗生成回路)IVと、その入力(XIN)と出力(XOUT)の間に接続された高抵抗の帰還抵抗Rfとを含んだ発振回路部OSCBKが形成されている。XTALは、XINとXOUTの間に接続され、CgはXINと接地電源電圧GNDの間に、CdはXOUTとGNDの間にそれぞれ接続される。このような構成によって、XOUTに例えば発振周波数32kHz等の発振信号が生成される。 The crystal oscillation device shown in FIG. 30 includes a semiconductor package PKGx, a crystal resonator XTAL as an external component, capacitors Cd and Cg, a limiting resistor Rd, and the like. Rd can be omitted. The semiconductor chip in the PKGx includes an inverter circuit (inverted logic circuit or negative resistance generation circuit) IV and a high resistance feedback resistor Rf connected between its input (XIN) and its output (XOUT). An oscillation circuit unit OSCBK is formed. XTAL is connected between XIN and XOUT, Cg is connected between XIN and the ground power supply voltage GND, and Cd is connected between XOUT and GND. With such a configuration, an oscillation signal having an oscillation frequency of 32 kHz, for example, is generated at XOUT.
また、図31に示すように、半導体パッケージPKGx内の発振回路部OSCBKは、例えば、OSCBK内のGND(VSS)と前述した外付け部品のGNDとの間に差を持たせないように、PKGxの電源端子(VCC,VSS)の近傍に配置される。所謂白物家電等に使用するローエンドマイコンでは、外部端子数が少ないため、電源ペア(VCCとVSS)が1組しか存在しないことが多い。その場合は配線抵抗による電圧降下IR_Dropを最小にするために電源ペアは辺の真ん中に置かれる。そのためOSCBKも辺の真ん中の近くに置かれることになる。 Further, as shown in FIG. 31, the oscillation circuit unit OSCBK in the semiconductor package PKGx has, for example, a PKGx so as not to have a difference between the GND (VSS) in the OSCBK and the GND of the external component described above. Are arranged in the vicinity of the power supply terminals (VCC, VSS). In low-end microcomputers used for so-called white goods and the like, the number of external terminals is small, so there is often only one power supply pair (VCC and VSS). In that case, the power supply pair is placed in the middle of the side in order to minimize the voltage drop IR_Drop due to the wiring resistance. Therefore, OSCBK is also placed near the middle of the side.
ここで、前述した負荷容量値(CL値)とは、水晶振動子XTALから見た等価容量値を意味する。図30の場合において、各種寄生容量を無視すると、CL値はCgとCdの直列接続の容量値に該当する。一般的に広く普及している水晶振動子のCL値は、12.5pF(標準CL値と称す)等であり、この場合、実際の寄生容量を加味してそれぞれ10〜20pF等の値を持つCd,Cgが用いられる。一方、近年では、3〜7pF等の低CL値に対応したXTALが開発されており、この場合には、それぞれ2〜8pF等の値を持つCd,Cgが必要となる。このような低CL値対応のXTALを用いると、発振余裕度を十分に確保した状態でCd,Cg等への充放電電流を小さくできることから低消費電力化が図れる。しかしながら、その一方で、標準CL値を用いる場合と比較して、例えば、(1)チップや配線基板の寄生容量、(2)ノイズ耐性等の観点で十分な注意が必要となることが見出された。 Here, the aforementioned load capacitance value (CL value) means an equivalent capacitance value viewed from the crystal resonator XTAL. In the case of FIG. 30, if various parasitic capacitances are ignored, the CL value corresponds to the capacitance value of the series connection of Cg and Cd. The CL value of a crystal resonator that is generally widely used is 12.5 pF (referred to as a standard CL value) or the like. In this case, the CL value has a value of 10 to 20 pF, taking into account the actual parasitic capacitance. Cd and Cg are used. On the other hand, in recent years, XTAL corresponding to low CL values such as 3 to 7 pF has been developed. In this case, Cd and Cg having values of 2 to 8 pF and the like are required. When such an XTAL corresponding to a low CL value is used, the charge / discharge current to Cd, Cg, etc. can be reduced in a state where the oscillation margin is sufficiently ensured, so that the power consumption can be reduced. However, on the other hand, compared with the case of using the standard CL value, for example, it is found that sufficient attention is required in terms of (1) parasitic capacitance of the chip and the wiring board, and (2) noise resistance. It was done.
まず、(1)チップや配線基板の寄生容量に関しては、例えば、寄生容量が大きくなると、その分容量値が小さな負荷容量(Cd,Cg)が必要となり、現実的にこのような小さな外付け負荷容量を入手できなくなる恐れがある。特に、図31で述べたようなローエンドマイコン等では、外部端子数が少なくその信号割り当ての自由度も低いため、外部端子間の寄生容量が問題となり得る。また、低CL値になるほど、容量値が変動した際の周波数感度が高くなるため、寄生容量のばらつきに伴い発振動作に不具合が生じる恐れがある。なお、標準CL値を用いた場合には、例えば1〜3pF程度の寄生容量が存在した場合でも、Cd,Cgの値の調整によって十分に寄生容量を補償でき、また周波数感度が低いため、各容量値の精度が若干低くても大きな問題は生じない。 First, regarding (1) the parasitic capacitance of a chip or a wiring board, for example, when the parasitic capacitance increases, a load capacitance (Cd, Cg) having a smaller capacitance value is required, and such a small external load is practically required. There is a risk that capacity will not be available. In particular, in a low-end microcomputer or the like as described with reference to FIG. 31, since the number of external terminals is small and the degree of freedom of signal allocation is low, parasitic capacitance between external terminals can be a problem. Also, the lower the CL value, the higher the frequency sensitivity when the capacitance value fluctuates, and there is a possibility that a problem occurs in the oscillation operation due to variations in parasitic capacitance. When the standard CL value is used, for example, even when a parasitic capacitance of about 1 to 3 pF exists, the parasitic capacitance can be sufficiently compensated by adjusting the values of Cd and Cg, and the frequency sensitivity is low. Even if the accuracy of the capacitance value is slightly low, no major problem occurs.
次に、(2)ノイズ耐性に関しては、低消費電力化に伴い負荷容量(Cd,Cg)を充放電する電流が小さくなるため、水晶発振装置全体がノイズに対してより敏感になってくる。また、図30の外部端子(XIN,XOUT)におけるEMC(Electromagnetic Compatibility)の対策もより重要性が増してくる。更に、電源ノイズに関しても、図31で説明したように、特に電源ペアが1組しか存在しないような場合には、チップ内部や配線基板上での電源の揺らぎが近くの発振回路部OSCBKに影響を及ぼす恐れがある。そのため、例えば端子配置、配線基板パターン、あるいはチップ内レイアウト等の最適化によって十分なノイズ対策を行うことが望ましい。 Next, regarding (2) noise immunity, the current for charging / discharging the load capacitance (Cd, Cg) is reduced as the power consumption is reduced, so that the entire crystal oscillation device becomes more sensitive to noise. Also, EMC (Electromagnetic Compatibility) countermeasures at the external terminals (XIN, XOUT) in FIG. 30 are becoming more important. Further, regarding the power supply noise, as described with reference to FIG. 31, especially when only one power supply pair exists, the fluctuation of the power supply in the chip or on the wiring board affects the nearby oscillation circuit unit OSCBK. There is a risk of affecting. Therefore, it is desirable to take sufficient noise countermeasures by optimizing the terminal arrangement, the wiring board pattern, or the in-chip layout, for example.
図32は、本発明の前提として検討した水晶発振装置において、その配線基板のレイアウト構成例を示す概略図である。図32では、配線基板PCBx上に半導体パッケージPKGx、水晶振動子XTAL、容量Cg,Cd、および抵抗Rdが実装され、これらがPCBx上で適宜接続されている。PKGxは、発振入力信号XIN用、発振出力信号XOUT用、接地電源電圧VSS用、所定の信号XX用を含む複数の外部端子PNを備えている。ここでは、PN(XIN)とPN(XOUT)が隣接して配置されている。PN(XIN)は、PCBx上の配線パターンLN_XINに接続され、PN(XOUT)は、Rdを介してPCBx上の配線パターンLN_XOUTに接続される。LN_XINとLN_XOUTは、互いにノイズを与えないように、間隔をおいて延伸する。また、PN(XIN)に隣接するPN(XX)からの配線パターンLN_XXは、できるだけLN_XINと併走しないように、LN_XINの延伸方向と直交する方向に向けて延伸している。 FIG. 32 is a schematic diagram showing a layout configuration example of the wiring board in the crystal oscillation device studied as a premise of the present invention. In FIG. 32, a semiconductor package PKGx, a crystal resonator XTAL, capacitors Cg and Cd, and a resistor Rd are mounted on a wiring board PCBx, and these are appropriately connected on the PCBx. The PKGx includes a plurality of external terminals PN including an oscillation input signal XIN, an oscillation output signal XOUT, a ground power supply voltage VSS, and a predetermined signal XX. Here, PN (XIN) and PN (XOUT) are arranged adjacent to each other. PN (XIN) is connected to the wiring pattern LN_XIN on PCBx, and PN (XOUT) is connected to the wiring pattern LN_XOUT on PCBx via Rd. LN_XIN and LN_XOUT extend at intervals so as not to give noise to each other. Further, the wiring pattern LN_XX from the PN (XX) adjacent to the PN (XIN) extends in a direction orthogonal to the extending direction of the LN_XIN so as not to run along with the LN_XIN as much as possible.
XTALはLN_XINとLN_XOUTの間に接続され、Cgの一端はLN_XINに接続され、Cdの一端はLN_XOUTに接続される。PN(VSS)は、PCBx上の配線パターンLN_VSS1aに接続され、LN_VSS1aは、前述したXTAL,Cg,Cd,LN_XIN,LN_XOUTの形成領域又は実装領域を囲むように略ループ状に配置されている。ただし、LN_VSS1aの末端は、完全にループを形成しないように開放状態となっている。Cg,Cdの他端は、このLN_VSS1aにそれぞれ接続される。このようなループ状のLN_VSS1aを用いることで、前述したXTAL,Cg,Cd,LN_XIN,LN_XOUTの領域とその外部との間のノイズの伝達を抑制することが可能となる。また、当該領域の下層(中層)部分は、空となっている。これは、特にLN_XIN,LN_XOUTと下層(中層)との間の寄生容量等を低減するためである。 XTAL is connected between LN_XIN and LN_XOUT, one end of Cg is connected to LN_XIN, and one end of Cd is connected to LN_XOUT. The PN (VSS) is connected to the wiring pattern LN_VSS1a on the PCBx, and the LN_VSS1a is arranged in a substantially loop shape so as to surround the above-described XTAL, Cg, Cd, LN_XIN, and LN_XOUT formation regions. However, the end of LN_VSS1a is in an open state so as not to completely form a loop. The other ends of Cg and Cd are connected to the LN_VSS 1a. By using such a loop-shaped LN_VSS 1a, it is possible to suppress the transmission of noise between the XTAL, Cg, Cd, LN_XIN, and LN_XOUT regions described above and the outside thereof. Moreover, the lower layer (middle layer) portion of the region is empty. This is particularly for reducing parasitic capacitance between LN_XIN and LN_XOUT and the lower layer (middle layer).
この図32のレイアウト構成例は、前述した寄生容量やノイズの観点である程度の注意を払ったものとなっている。しかしながら、特に低CL値対応の水晶振動子を用いる場合、図32のレイアウト構成例では、十分とは言えず、更なる工夫が必要となることが見出された。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、低負荷容量値対応の水晶振動子を十分に適用することが可能な水晶発振装置を提供することにある。 The layout configuration example of FIG. 32 pays some attention from the viewpoint of the parasitic capacitance and noise described above. However, it has been found that the use of a crystal unit corresponding to a low CL value is not sufficient in the layout configuration example of FIG. 32 and further contrivance is required. The present invention has been made in view of the above, and one of its purposes is to provide a crystal oscillation device capable of sufficiently applying a crystal resonator corresponding to a low load capacitance value. is there.
また、本発明者等は、前述したレイアウトの観点に加えて回路の観点からも検討を行った。図50は、一般的な水晶発振装置の構成例を示す回路図である。図50に示す水晶発振装置は、半導体パッケージPKGxと、その外付け部品となる水晶振動子XTAL、容量Cd,Cg、および制限用の抵抗Rd等によって構成される。Rdは、省略することも可能である。PKGx内の半導体チップには、インバータ回路(反転論理回路又は負性抵抗生成回路)IVoと、その入力(XIN)と出力(XOUT)の間に接続された高抵抗(例えば10MΩ等)の帰還抵抗Rfとを含んだ発振回路部OSCBKが形成されている。XTALは、XINとXOUTの間に接続され、CgはXINと接地電源電圧GNDの間に、CdはXOUTとGNDの間にそれぞれ接続される。このような構成によって、XOUTに例えば32kHz等の周波数を持つ発振信号が生成される。 In addition to the layout viewpoint described above, the inventors have also studied from the viewpoint of the circuit. FIG. 50 is a circuit diagram showing a configuration example of a general crystal oscillation device. The crystal oscillation device shown in FIG. 50 includes a semiconductor package PKGx, a crystal resonator XTAL serving as an external component, capacitors Cd and Cg, a limiting resistor Rd, and the like. Rd can be omitted. The semiconductor chip in the PKGx includes an inverter circuit (inverted logic circuit or negative resistance generation circuit) IVo and a high resistance (for example, 10 MΩ) feedback resistor connected between the input (XIN) and the output (XOUT). An oscillation circuit unit OSCBK including Rf is formed. XTAL is connected between XIN and XOUT, Cg is connected between XIN and the ground power supply voltage GND, and Cd is connected between XOUT and GND. With such a configuration, an oscillation signal having a frequency of, for example, 32 kHz is generated at XOUT.
このような水晶発振装置は、電池等のバッテリによって動作する場合が多く、特に低消費電力化が求められる。水晶発振装置を低消費電力化するためには、負荷容量値(CL値)が小さい水晶振動子XTALを用いることが有益である。CL値とは、XTALから見た等価容量値を意味し、図50の例ではCgとCdの直列接続の容量値に該当する。一般的には、例えば12.5pF(標準CL値と称す)等のCL値に対応したXTALが広く用いられているが、近年では、例えば3〜7pF(低CL値と称す)等のCL値に対応したXTALが開発されており、このような低CL値対応のXTALを用いることが有益となる。しかしながら、このような低CL値対応のXTALを用いて低消費電力化を図る場合、例えば、次の(1)〜(4)のような事態が生じ得ることが本発明者等によって見出された。 Such a crystal oscillation device is often operated by a battery such as a battery, and particularly low power consumption is required. In order to reduce the power consumption of the crystal oscillation device, it is beneficial to use the crystal resonator XTAL having a small load capacitance value (CL value). The CL value means an equivalent capacitance value viewed from XTAL, and corresponds to the capacitance value of Cg and Cd connected in series in the example of FIG. In general, XTAL corresponding to a CL value such as 12.5 pF (referred to as a standard CL value) is widely used. However, in recent years, a CL value such as 3 to 7 pF (referred to as a low CL value) is used. XTAL corresponding to the above has been developed, and it is beneficial to use such an XTAL corresponding to a low CL value. However, the inventors have found that, for example, the following situations (1) to (4) may occur when the power consumption is reduced using the XTAL corresponding to the low CL value. It was.
(1)広範囲な電源電圧(特に低電源電圧)に十分に対応できない恐れがある。水晶発振装置は、様々な電子機器で使用されるため広範囲な電源電圧(例えば1.62V〜5.5V)に対応できることが望ましく、特に、電子機器の低消費電力化(すなわち低電源電圧化)のトレンドを受けて、低電源電圧に対応できることが有益となる。こうした中、例えば特許文献1の技術を用いた場合、図50のインバータ回路IVoにおいて電源電圧と接地電源電圧の間に直列接続されるトランジスタ段数が多くなり、低電源電圧に対応できない恐れがある。また、例えば特許文献2のような技術を用いた場合、特許文献1と同様にトランジスタ段数の増大が懸念されると共に、電圧変換回路が低電源電圧に対応できない場合もある。
(1) There is a possibility that a wide range of power supply voltages (particularly a low power supply voltage) cannot be sufficiently handled. Since the crystal oscillation device is used in various electronic devices, it is desirable to be able to cope with a wide range of power supply voltages (for example, 1.62 V to 5.5 V), and in particular, low power consumption of electronic devices (that is, low power supply voltage). In response to this trend, it is beneficial to be able to handle low power supply voltages. Under these circumstances, for example, when the technique of
(2)発振開始時間が増大する恐れがある。低消費電力化を図るためには、図50のインバータ回路IVoの消費電流を小さくすることが有益である。発振起動時には、このインバータ回路IVoの出力電流で外付けの容量Cg,Cd(例えば5〜20pF)が充電され、動作点付近の電圧に持ち上げられてから(水晶振動子XTALの両端子の電圧がほぼ等しくなってから)、ノイズ起因の微小発振が成長して安定発振動作に至る。そのため、IVoの電流を小さくすると、発振開始時間が例えば2s以上といった大きな値になってしまう恐れがある。 (2) The oscillation start time may increase. In order to reduce power consumption, it is beneficial to reduce the current consumption of the inverter circuit IVo in FIG. At the time of oscillation start-up, external capacitors Cg and Cd (for example, 5 to 20 pF) are charged with the output current of the inverter circuit IVo and raised to a voltage near the operating point (the voltages at both terminals of the crystal resonator XTAL are increased). After becoming almost equal), a small oscillation caused by noise grows and leads to a stable oscillation operation. Therefore, if the current of IVo is reduced, the oscillation start time may become a large value such as 2 s or more.
(3)ノイズ耐性が低下する恐れがある。従来のように比較的大きい電流で発振動作を行っている際には、外付けの容量Cg,Cdを充放電する電流が大きく、発振信号の振幅(図50のXOUTにおける振幅)は、ほぼ電源電圧レベルの振幅となる。しかしながら、電力削減のため小さい電流で発振動作を行う場合、外付けの容量Cg,Cdを充放電する電流が小さくなり、発振信号の振幅(図50のXOUTにおける振幅)は、例えば、100〜300mV程度になり得る。そのため、外来ノイズによる影響を受け易くなり、また影響を受けた場合の回復も遅いためノイズ耐性劣化が顕著に現れるようになる。 (3) Noise resistance may be reduced. When the oscillation operation is performed with a relatively large current as in the prior art, the current for charging / discharging the external capacitors Cg and Cd is large, and the amplitude of the oscillation signal (the amplitude at XOUT in FIG. 50) is almost equal to the power supply. The amplitude of the voltage level. However, when the oscillation operation is performed with a small current for power reduction, the current for charging / discharging the external capacitors Cg and Cd is small, and the amplitude of the oscillation signal (the amplitude at XOUT in FIG. 50) is, for example, 100 to 300 mV. Can be about. Therefore, it becomes easy to be affected by the external noise, and since the recovery when it is affected is slow, the noise tolerance deterioration becomes noticeable.
(4)水晶振動子XTALの選択肢が限定され、市場からの多様な要求に対応できない(すなわち汎用性が低下する)恐れがある。図50の水晶発振装置を低CL値対応の水晶振動子XTALに特化して設計した場合、当該水晶発振装置に標準CL値対応のXTALを適用することは困難となる。しかしながら、低CL値対応のXTALは、標準CL値対応のXTALに比べてコストが高いこと等から、ユーザに対しては低CL値対応のXTALか標準CL値対応のXTALかを選択肢として与えられるようにすることが望ましい。 (4) The choices of the crystal unit XTAL are limited, and there is a possibility that it cannot respond to various demands from the market (that is, the versatility decreases). When the crystal oscillator of FIG. 50 is specifically designed for the low CL value compatible crystal resonator XTAL, it is difficult to apply the standard CL value compatible XTAL to the crystal oscillator. However, since the XTAL corresponding to the low CL value is more expensive than the XTAL corresponding to the standard CL value, the user can be given an option of XTAL corresponding to the low CL value or XTAL corresponding to the standard CL value. It is desirable to do so.
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、低消費電力化に寄与できる水晶発振装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 The present invention has been made in view of the above, and one of its purposes is to provide a crystal oscillation device that can contribute to low power consumption. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of a typical embodiment will be briefly described as follows.
本実施の形態による水晶発振装置は、配線基板上に半導体パッケージと水晶振動子が実装されたものとなっている。半導体パッケージは、水晶振動子の接続用となる第1および第2外部端子を備える。配線基板には、第1外部端子から延伸し水晶振動子の一端に接続される第1配線パターンと、第2外部端子から第1配線パターンとほぼ同一方向に延伸し水晶振動子の他端に接続される第2配線パターンとが形成される。ここで、配線基板には、更に、第1配線パターンと第2配線パターンの間の領域に配置され、接地電源電圧に電気的に接続される第3配線パターンが形成される。 In the crystal oscillation device according to the present embodiment, a semiconductor package and a crystal resonator are mounted on a wiring board. The semiconductor package includes first and second external terminals for connecting a crystal resonator. The wiring board includes a first wiring pattern extending from the first external terminal and connected to one end of the crystal unit, and extending from the second external terminal in substantially the same direction as the first wiring pattern and extending to the other end of the crystal unit. A second wiring pattern to be connected is formed. Here, the wiring board is further formed with a third wiring pattern disposed in a region between the first wiring pattern and the second wiring pattern and electrically connected to the ground power supply voltage.
このような構成例を用いると、第1外部端子と第2外部端子との間のピン間の寄生容量を低減でき、またピン間のカップリングノイズを低減することが可能になる。その結果、寄生容量の低減やノイズ耐性の向上がより一層必要とされる低負荷容量値対応の水晶振動子において、当該要求を十分に満たすことが可能になる。 By using such a configuration example, it is possible to reduce the parasitic capacitance between the pins between the first external terminal and the second external terminal, and it is possible to reduce the coupling noise between the pins. As a result, it is possible to satisfactorily satisfy the requirements in a crystal unit that supports a low load capacitance value that requires further reduction in parasitic capacitance and improvement in noise resistance.
また、本実施の形態による水晶発振装置は、仮に前述した第1外部端子と第2外部端子が隣接配置される場合であっても、半導体パッケージ内の半導体チップにおいて、第1外部端子用の第1パッドと第2外部端子用の第2パッドとの間に間隔を確保し、この間に電源配線を配置するような構成となっている。これによっても、ピン間の寄生容量の低減や、カップリングノイズの低減が可能になる。 Further, in the crystal oscillation device according to the present embodiment, even if the first external terminal and the second external terminal described above are disposed adjacent to each other, the first external terminal for the first external terminal is provided in the semiconductor chip in the semiconductor package. An interval is secured between one pad and the second pad for the second external terminal, and the power supply wiring is arranged between them. This also makes it possible to reduce parasitic capacitance between pins and to reduce coupling noise.
また、本実施の形態による半導体装置は、基準電流を生成する基準電流生成回路と、一端に電源電圧が供給され、当該基準電流をカレントミラーすることで第1電流を生成する電流源と、当該第1電流が供給され、ソース接地となる発振用MISトランジスタと、そのドレイン(第1ノード)を入力とするコンパレータ回路ブロックを備える。また、当該半導体装置は、発振用MISトランジスタのゲート(第2ノード)とドレイン(第1ノード)間に挿入された帰還抵抗を備える。半導体装置の外部において、第1ノードおよび第2ノードと接地電源電圧ノードの間にはそれぞれ容量が接続され、第1ノードと第2ノードの間には水晶振動子が接続される。ここで、コンパレータ回路ブロックは、第1ノードに生成された第1振幅を持つ第1発振信号を第1比較電圧を基準として大小判定し、第1振幅よりも大きい第2振幅を持つ第2発振信号を生成する。 In addition, the semiconductor device according to the present embodiment includes a reference current generation circuit that generates a reference current, a power source voltage that is supplied to one end, a current source that generates a first current by current mirroring the reference current, An oscillation MIS transistor that is supplied with a first current and is grounded to the source, and a comparator circuit block that has its drain (first node) as an input are provided. The semiconductor device also includes a feedback resistor inserted between the gate (second node) and the drain (first node) of the oscillation MIS transistor. Outside the semiconductor device, capacitors are connected between the first node and the second node and the ground power supply voltage node, respectively, and a crystal resonator is connected between the first node and the second node. Here, the comparator circuit block determines the first oscillation signal having the first amplitude generated at the first node with reference to the first comparison voltage, and the second oscillation having the second amplitude larger than the first amplitude. Generate a signal.
このように、水晶発振部の反転論理回路を、電流源と発振用MISトランジスタからなるソース接地増幅回路で構成することで、半導体装置(水晶発振部)の特に低電源電圧化(言い換えれば低消費電力化)が可能になる。更に、低負荷容量値(低CL値)対応の水晶振動子に応じて第1電流を小さく設定し、これによる第1振幅の低下をコンパレータ回路ブロックで補償する回路トポロジーを用いることで、半導体装置(水晶発振部)の低消費電力化が可能になる。 As described above, the inversion logic circuit of the crystal oscillation unit is configured by the common source amplifier circuit including the current source and the oscillation MIS transistor, so that the power supply voltage (in other words, low consumption) of the semiconductor device (crystal oscillation unit) is reduced. (Electricity) becomes possible. Further, by using a circuit topology in which the first current is set small according to the crystal oscillator corresponding to the low load capacitance value (low CL value), and the decrease in the first amplitude caused thereby is compensated by the comparator circuit block, the semiconductor device The power consumption of the (crystal oscillator) can be reduced.
また、前述した半導体装置は、水晶発振部の反転論理回路の電流源が、水晶振動子のCL値に応じて第1電流の電流値を第1電流値か第2電流値に可変設定可能な可変電流源となっている。これによって、ユーザが選定する水晶振動子の選択肢として、低CL値対応のみならず、標準CL値対応を与えることが可能になる。この際に、発振用MISトランジスタはサブスレッショルド領域で動作させ、第1電流の電流値は、「標準CL値/低CL値」の値が「M」の場合、「第2電流値/第1電流値」の値が「M」の2乗となるように設定されることが望ましい。これによって、CL値に依らず発振余裕度が一定に保てるため、マージン設計が不要となり、その分、第1電流の電流値を小さく設定することが可能になる。更に、第1電流の電流値は、基準電流生成回路をPTAT回路とすること等で、温度に比例して増加させることが望ましい。これによっても、発振余裕度が一定に保てるため、その分、第1電流の電流値を小さく設定することが可能になる。 In the semiconductor device described above, the current source of the inverting logic circuit of the crystal oscillation unit can variably set the current value of the first current to the first current value or the second current value according to the CL value of the crystal resonator. It is a variable current source. As a result, it is possible to provide not only a low CL value but also a standard CL value as an option for the crystal resonator selected by the user. At this time, the oscillation MIS transistor is operated in the subthreshold region, and when the value of the “standard CL value / low CL value” is “M”, the current value of the first current is “second current value / first It is desirable to set the value of “current value” to be the square of “M”. As a result, since the oscillation margin can be kept constant regardless of the CL value, the margin design becomes unnecessary, and the current value of the first current can be set to be small accordingly. Furthermore, it is desirable that the current value of the first current be increased in proportion to the temperature by using a PTAT circuit as the reference current generation circuit. Also by this, the oscillation margin can be kept constant, and accordingly, the current value of the first current can be set small.
また、前述したコンパレータ回路ブロックは、水晶発振部の反転論理回路の回路構成を反映したレプリカ回路によって第1比較電圧を生成するように構成されることが望ましい。これによって、反転論理回路におけるPVTばらつきが第1比較電圧にも反映されるため、第1比較電圧の電圧レベルを適切に設定でき、第2発振信号の波形品質(例えばデューティ特性)を向上させることが可能になる。 The comparator circuit block described above is preferably configured to generate the first comparison voltage by a replica circuit reflecting the circuit configuration of the inverting logic circuit of the crystal oscillation unit. As a result, the PVT variation in the inverting logic circuit is also reflected in the first comparison voltage, so that the voltage level of the first comparison voltage can be set appropriately and the waveform quality (for example, duty characteristic) of the second oscillation signal is improved. Is possible.
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、低負荷容量値対応の水晶振動子を十分に適用できる水晶発振装置を実現することが可能になる。また、低消費電力化に寄与できる水晶発振装置が実現可能になる。 The effects obtained by the representative embodiments of the invention disclosed in the present application will be briefly described. It becomes possible to realize a crystal oscillation device that can sufficiently apply a crystal resonator corresponding to a low load capacitance value. . In addition, a crystal oscillation device that can contribute to lower power consumption can be realized.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant, and one is the other. Some or all of the modifications, details, supplementary explanations, and the like are related. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFET(Metal Insulator Semiconductor Field Effect Transistor)(MISトランジスタと略す)の一例としてMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(MOSトランジスタと略す)を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、pチャネル型MOSトランジスタ(PMOSトランジスタ)にはゲートに矢印の記号を付すことで、nチャネル型MOSトランジスタ(NMOSトランジスタ)と区別することとする。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。 The circuit elements constituting each functional block of the embodiment are not particularly limited, but are formed on a semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as a CMOS (complementary MOS transistor). . In the embodiment, MOSFET (Metal Oxide Semiconductor Field Effect Transistor) (abbreviated as MOS transistor) is used as an example of MISFET (Metal Insulator Semiconductor Field Effect Transistor) (abbreviated as MIS transistor), but non-oxidized as a gate insulating film. It does not exclude membranes. In the drawing, a p-channel MOS transistor (PMOS transistor) is distinguished from an n-channel MOS transistor (NMOS transistor) by adding an arrow symbol to the gate. Although the connection of the substrate potential of the MOS transistor is not particularly specified in the drawing, the connection method is not particularly limited as long as the MOS transistor can operate normally.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
《水晶発振装置全体の代表的な実施の形態[1A]》
図1は、本発明の一実施の形態による水晶発振装置全体の概略構成例を示すものであり、図1(a)は平面図、図1(b)は図1(a)におけるA−A’間の断面図である。図1(a)に示す水晶発振装置は、配線基板PCBと、PCB上に実装された半導体パッケージPKGおよび各種外付け部品と、PCB上の各種配線パターンによって構成される。PKGは、半導体チップCPと、発振入力信号XIN用、発振出力信号XOUT用、および接地電源電圧VSS用を含む複数の外部端子(外部リード)PNと、CPとPNを適宜接続するボンディングワイヤBWを備えている。ここでは、一方向に向けて(X軸方向において)順に、回路ブロックCB1用の外部端子PN2、OSCBK用の外部端子PN3,PNi,PNs1,PNo、回路ブロックCB2用の外部端子PN1,PNs2が配置されている。
<< Representative Embodiment of Whole Crystal Oscillator [1A] >>
FIG. 1 shows a schematic configuration example of an entire crystal oscillation device according to an embodiment of the present invention. FIG. 1 (a) is a plan view, and FIG. 1 (b) is an AA in FIG. 1 (a). FIG. The crystal oscillation device shown in FIG. 1A includes a wiring board PCB, a semiconductor package PKG and various external components mounted on the PCB, and various wiring patterns on the PCB. The PKG includes a semiconductor chip CP, a plurality of external terminals (external leads) PN including an oscillation input signal XIN, an oscillation output signal XOUT, and a ground power supply voltage VSS, and bonding wires BW that appropriately connect CP and PN. I have. Here, the external terminal PN2 for the circuit block CB1, the external terminals PN3, PNi, PNs1, PNo for the OSCBK, and the external terminals PN1, PNs2 for the circuit block CB2 are arranged in order (in the X-axis direction) in one direction. Has been.
半導体チップCPは、発振回路部OSCBKと、回路ブロックCB1,CB2と、複数のセルCLを備えている。複数のCLは、CPの一辺に沿って(X軸方向において)順に配置されている。OSCBKは、図30に示したようなインバータ回路IVおよび帰還抵抗Rf等を備え、OSCBKとCPの一辺との間には、OSCBK用の4個のセルCLが配置される。この4個のセルCLの中には、それぞれ、パッドPD3、XIN用のパッドPDi、VSS用のパッドPDs1、XOUT用のパッドPDoが配置される。PDiおよびPDoは、図30に示すようにインバータ回路IVの入力および出力に接続され、PDs1は、当該IVの接地電源電圧ノードに接続される。PD3,PDi,PDs1,PDoは、ここではCP1の一辺に沿って順に等間隔で配置され、それぞれボンディングワイヤBWを介して、PN3,PNi,PNs1,PNoに接続される。なお、PD3,PN3は、例えば、電源電圧VCC用等であるが、場合によっては、省略することも可能である。 The semiconductor chip CP includes an oscillation circuit unit OSCBK, circuit blocks CB1 and CB2, and a plurality of cells CL. The plurality of CLs are arranged in order along one side of the CP (in the X-axis direction). OSCBK includes an inverter circuit IV and a feedback resistor Rf as shown in FIG. 30, and four cells CL for OSCBK are arranged between one side of OSCBK and CP. In the four cells CL, a pad PD3, a pad PDi for XIN, a pad PDs1 for VSS, and a pad PDo for XOUT are arranged, respectively. PDi and PDo are connected to the input and output of inverter circuit IV as shown in FIG. 30, and PDs1 is connected to the ground power supply voltage node of the IV. Here, PD3, PDi, PDs1, and PDo are arranged at equal intervals in order along one side of CP1, and are connected to PN3, PNi, PNs1, and PNo via bonding wires BW, respectively. PD3 and PN3 are for power supply voltage VCC, for example, but may be omitted depending on circumstances.
回路ブロックCB2と半導体チップCPの一辺との間には、CB2用の複数(ここでは2個以上)のセルCLが配置される。2個のCLの一方はパッドPD1を含み、他方はVSS用のパッドPDs2を含む。PD1とPDs2は、CPの一辺に沿って(X軸方向において)順に配置され、PD1の隣に前述したXOUT用のパッドPDoが配置される。ただし、PDs1とPDoの間隔よりも、PD1とPDoの間隔の方が広くなるように各CLが配置されている。PD1,PDs2は、それぞれボンディングワイヤBWを介して、PN1,PNs2に接続される。回路ブロックCB1とCPの一辺との間には、パッドPD2を含むCB1用の1個以上のセルCLが配置される。PD2の隣には、前述したOSCBK用のPD3が配置される。ただし、PDiとPD3の間隔よりも、PD2とPD3の間隔の方が広くなるように各CLが配置されている。PD2は、ボンディングワイヤBWを介してPN2に接続される。 A plurality (two or more in this case) of cells CL for CB2 are arranged between the circuit block CB2 and one side of the semiconductor chip CP. One of the two CLs includes a pad PD1, and the other includes a VSS pad PDs2. PD1 and PDs2 are arranged in order along one side of the CP (in the X-axis direction), and the aforementioned XOUT pad PDo is arranged next to PD1. However, the CLs are arranged so that the interval between PD1 and PDo is wider than the interval between PDs1 and PDo. PD1 and PDs2 are connected to PN1 and PNs2 via bonding wires BW, respectively. One or more cells CL for CB1 including the pad PD2 are arranged between the circuit block CB1 and one side of the CP. The OSCBK PD3 described above is arranged next to the PD2. However, the CLs are arranged such that the interval between PD2 and PD3 is wider than the interval between PDi and PD3. PD2 is connected to PN2 via a bonding wire BW.
配線基板PCB上には、外付け部品として容量Cg,Cdおよび水晶振動子XTALが実装される。また、PCBでは、図1(a)、(b)に示すように、第1配線層(例えば部品実装面となる最上層)LY1において、配線パターンLN_XINと,LN_XOUT,LN_VSS1a,LN_VSS1bが形成される。LN_XINは、一端が外部端子PNiに接続され、略Y軸方向に延伸し、他端がXTALの一端に接続される。LN_XOUTは、一端が外部端子PNoに接続され、略Y軸方向に延伸し、他端がXTALの他端に接続される。LN_VSS1bは、一端が外部端子PNs1に接続され、LN_XINとLN_XOUTの間の領域で略Y軸方向に延伸し、他端付近にCg,Csの一端が接続される。Cgの他端はLN_XINに接続され、Cdの他端はLN_XOUTに接続される。LN_VSS1aは、一端が外部端子PNs2に接続され、前述したXTAL,Cg,Cd,LN_XIN,LN_XOUT,LN_VSS1bの形成領域又は実装領域を囲むように略ループ状に配置されている。 Capacitors Cg and Cd and a crystal resonator XTAL are mounted on the wiring board PCB as external components. Further, in the PCB, as shown in FIGS. 1A and 1B, the wiring pattern LN_XIN, LN_XOUT, LN_VSS1a, and LN_VSS1b are formed in the first wiring layer (for example, the uppermost layer serving as a component mounting surface) LY1. . One end of LN_XIN is connected to the external terminal PNi, extends substantially in the Y-axis direction, and the other end is connected to one end of XTAL. One end of LN_XOUT is connected to the external terminal PNo, extends substantially in the Y-axis direction, and the other end is connected to the other end of XTAL. One end of the LN_VSS1b is connected to the external terminal PNs1, extends substantially in the Y-axis direction in a region between LN_XIN and LN_XOUT, and one end of Cg and Cs is connected near the other end. The other end of Cg is connected to LN_XIN, and the other end of Cd is connected to LN_XOUT. One end of the LN_VSS1a is connected to the external terminal PNs2, and is arranged in a substantially loop shape so as to surround the formation region or mounting region of the above-described XTAL, Cg, Cd, LN_XIN, LN_XOUT, and LN_VSS1b.
また、PCBでは、図1(a)、(b)に示すように、前述した第1配線層LY1での各配線パターン(LN_XIN,LN_XOUT,LN_VSS1a,LN_VSS1b)から絶縁層(誘電体層)ISLを挟んで下層部分(Z軸方向)となる第n配線層LYnにおいて、VSS用となる面状の配線パターンLN_VSSnが形成されている。言い換えれば、LY1での各配線パターンは、Z軸方向においてLN_VSSnとの間で対向する部分を持つ。LYnは、望ましくは最下層であるが、必ずしもこれに限定されるものではなく、最上層と最下層の間に位置する内層であってもよい。前述したLN_VSS1bの他端付近は、スルーホールTHを介してLN_VSSnに接続され、LN_VSS1aの一端付近および他端付近もスルーホールTHを介してLN_VSSnに接続される。 In the PCB, as shown in FIGS. 1A and 1B, an insulating layer (dielectric layer) ISL is formed from each wiring pattern (LN_XIN, LN_XOUT, LN_VSS1a, LN_VSS1b) in the first wiring layer LY1. A planar wiring pattern LN_VSSn for VSS is formed in the n-th wiring layer LYn, which is a lower layer portion (Z-axis direction). In other words, each wiring pattern at LY1 has a portion facing LN_VSSn in the Z-axis direction. LYn is desirably the lowermost layer, but is not necessarily limited thereto, and may be an inner layer positioned between the uppermost layer and the lowermost layer. The vicinity of the other end of the aforementioned LN_VSS1b is connected to LN_VSSn through the through hole TH, and the vicinity of one end and the other end of the LN_VSS1a are also connected to LN_VSSn through the through hole TH.
このような構成例において、その主要な特徴は、次のような点にある。第1の特徴は、XIN用の外部端子PNi(パッドPDi)とXOUT用の外部端子PNo(パッドPDo)の間にVSS用の外部端子PNs1(パッドPDs1)を配置した点にある。第2の特徴は、第1の特徴と同様に、XIN用の配線パターンLN_XINとXOUT用の配線パターンLN_XOUTの間にVSS用の配線パターンLN_VSS1bを配置した点にある。第3の特徴は、このLN_VSS1bに容量Cg,Cdの一端を接続した点にある。第4の特徴は、第1配線層LY1における各配線パターンの下層にVSS用の配線パターンLN_VSSnを設けた点にある。第5の特徴は、OSCBK用の各パッドと、CB1用およびCB2用の各パッドとの間にある程度の間隔を確保している点にある。 In such a configuration example, the main features are as follows. The first feature is that the VSS external terminal PNs1 (pad PDs1) is arranged between the XIN external terminal PNi (pad PDi) and the XOUT external terminal PNo (pad PDo). As in the first feature, the second feature is that a VSS wiring pattern LN_VSS1b is arranged between the XIN wiring pattern LN_XIN and the XOUT wiring pattern LN_XOUT. The third feature is that one end of capacitors Cg and Cd is connected to this LN_VSS1b. The fourth feature is that a VSS wiring pattern LN_VSSn is provided below each wiring pattern in the first wiring layer LY1. The fifth feature is that a certain amount of space is secured between each pad for OSCBK and each pad for CB1 and CB2.
まず、第1および第2の特徴により、XINノードとXOUTノードの間に存在する直接的な寄生容量(ピン間の寄生容量)を低減できる。その結果、互いに逆極性の発振信号で振動するXINノードとXOUTノードの間のカップリングノイズを低減でき、更に、場合によってはXTALの負荷容量値(CL値)に影響する寄生容量を低減することが可能となる。図3は、XINノードとXOUTノード間に生じる寄生容量の一例を表す回路図である。図3に示すように、XINノードとXOUTノード間には、直接的な寄生容量(ピン間の寄生容量)Cs’が存在し、XINノードと接地電源電圧GND間およびXOUTノードとGND間には、それぞれ、寄生容量Cg’およびCd’が存在する。この場合、水晶振動子XTAL側から見た負荷容量(寄生容量)CL’の値は、式(1)のように、Cg’とCd’の直列接続に伴う合成容量に、Cs’を並列接続した値となる。 First, the first and second features can reduce the direct parasitic capacitance (parasitic capacitance between pins) existing between the XIN node and the XOUT node. As a result, it is possible to reduce the coupling noise between the XIN node and the XOUT node that vibrate with the oscillation signals having opposite polarities, and further reduce the parasitic capacitance that affects the load capacitance value (CL value) of XTAL in some cases. Is possible. FIG. 3 is a circuit diagram illustrating an example of parasitic capacitance generated between the XIN node and the XOUT node. As shown in FIG. 3, there is a direct parasitic capacitance (parasitic capacitance between pins) Cs ′ between the XIN node and the XOUT node, and between the XIN node and the ground power supply voltage GND and between the XOUT node and GND. , There are parasitic capacitances Cg ′ and Cd ′, respectively. In this case, the value of the load capacitance (parasitic capacitance) CL ′ viewed from the crystal resonator XTAL side is obtained by connecting Cs ′ in parallel to the combined capacitance associated with the series connection of Cg ′ and Cd ′ as shown in Equation (1). It becomes the value.
CL’=(Cg’・Cd’)/(Cg’+Cd’)+Cs’ (1)
ここで、例えば前述した図32の構成例を代表に、寄生容量を低減するため、一般的にはCg’やCd’の値を低減することが重要視されるが、Cg’やCd’の値を増加させても、Cs’の値を低減する方がより有効な場合がある。例えば、Cg’=Cd’=1pFでCs’=3pFの場合、CL’=3.5pFとなり、Cg’=Cd’=2pFでCs’=2pFの場合、CL’=3.0pFとなり、Cg’=Cd’=3pFでCs’=1pFの場合、CL’=2.5pFとなる。このことから、XTALの負荷容量値(CL値)にはCg’,Cd’に比べてCs’が大きく影響し、Cg’,Cd’が微増しても、Cs’を減らせればCL値に影響する寄生容量(CL’)を低減できることが判る。
CL ′ = (Cg ′ · Cd ′) / (Cg ′ + Cd ′) + Cs ′ (1)
Here, for example, in order to reduce the parasitic capacitance as a representative example of the configuration in FIG. 32 described above, it is generally considered important to reduce the values of Cg ′ and Cd ′. Even if the value is increased, it may be more effective to reduce the value of Cs ′. For example, when Cg ′ = Cd ′ = 1 pF and Cs ′ = 3 pF, CL ′ = 3.5 pF, and when Cg ′ = Cd ′ = 2 pF and Cs ′ = 2 pF, CL ′ = 3.0 pF, and Cg ′ When Cd ′ = 3 pF and Cs ′ = 1 pF, CL ′ = 2.5 pF. Therefore, the load capacity value (CL value) of XTAL is greatly influenced by Cs ′ compared to Cg ′ and Cd ′, and even if Cg ′ and Cd ′ increase slightly, if Cs ′ can be decreased, the CL value will be increased. It can be seen that the affected parasitic capacitance (CL ′) can be reduced.
図1(a)、(b)の構成例の場合、XINノード(PDi,BW,PNi,LN_XIN)とXOUTノード(PDo,BW,PNo,LN_XOUT)の間にVSS(GND)ノード(PDs1,BW,PNs1,LN_VSS1b)が存在するため、Cg’,Cd’の値は若干増大する。ただし、Cs’の値は、VSSノードを挟んでいるためほぼゼロとみなすことができる。なお、比較例として図32の場合には、XINノードとXOUTノードの間で、その距離等に応じてある程度のピン間容量が存在することになる。Cs’が低減できると、前述したように寄生容量(CL’)を低減できることに加えて、XINノードとXOUTノード間のカップリングノイズが低減できる。 In the case of the configuration example in FIGS. 1A and 1B, the VSS (GND) node (PDs1, BW) between the XIN node (PDi, BW, PNi, LN_XIN) and the XOUT node (PDo, BW, PNo, LN_XOUT). , PNs1, LN_VSS1b), the values of Cg ′ and Cd ′ are slightly increased. However, the value of Cs ′ can be regarded as almost zero because the VSS node is sandwiched. In the case of FIG. 32 as a comparative example, a certain amount of inter-pin capacitance exists between the XIN node and the XOUT node according to the distance or the like. If Cs ′ can be reduced, the parasitic capacitance (CL ′) can be reduced as described above, and the coupling noise between the XIN node and the XOUT node can be reduced.
次に、第3の特徴により、ノイズ耐性(EMC)の向上が実現可能になる。Cg,Cdの一端(LN_VSS1b側)には、LN_XIN,LN_XOUTで生じる逆極性の発振信号が結合するが、これらは逆極性であるため、Cgの一端とCdの一端を近距離で結合することで当該発振信号が相殺され、LN_VSS1bの電位レベルを一定に保つことが可能となる。その結果、GNDノイズが低減でき、ノイズ耐性の向上が図れる。一方、比較例として図32の場合には、Cgの一端とCdの一端がLN_VSS1aを介して遠距離で接続されるため、Cgの一端の電位レベルとCdの一端の電位レベルとが一致しない事態が生じ得る。この電位レベルの不一致は、ノイズの発生源になり得る。 Next, the third feature makes it possible to improve noise immunity (EMC). Oscillation signals of opposite polarity generated by LN_XIN and LN_XOUT are coupled to one end (LN_VSS1b side) of Cg and Cd. Since these are opposite polarities, one end of Cg and one end of Cd are coupled at a short distance. The oscillation signal is canceled and the potential level of LN_VSS1b can be kept constant. As a result, GND noise can be reduced and noise resistance can be improved. On the other hand, in the case of FIG. 32 as a comparative example, one end of Cg and one end of Cd are connected at a long distance via LN_VSS1a, so that the potential level of one end of Cg does not match the potential level of one end of Cd. Can occur. This mismatch in potential level can be a source of noise.
続いて、第4の特徴により、ノイズ耐性(EMC)の向上が実現可能になる。図1(a)に示すように、略ループ状のLN_VSS1aを設けることで、XTAL,Cg,Cd,LN_XIN,LN_XOUT,LN_VSS1bの形成領域又は実装領域とその外部との間のノイズの伝達を低減することが可能になる。ただし、その反面、略ループ状のLN_VSS1aがアンテナとして機能することでノイズ発生源となる恐れがある。そこで、LN_VSSnを設けることで、このLN_VSS1aのループ内における電磁波の通過を遮断し、LN_VSS1aのアンテナとしての効果を抑制する。なお、LN_VSSnを設けることで、図3に示した寄生容量Cg’,Cd’が増大する恐れがあるが、前述したように、寄生容量としてはピン間の寄生容量が支配的であるため、特に、大きな問題とはならない。ただし、Cg’,Cd’の増大が過大になると問題が生じ得るので、その観点で、図1(b)に述べたように、LN_VSSnをLN_XIN,LN_XOUTから最も距離が離れた最下層とする方が望ましい。 Subsequently, the fourth feature makes it possible to improve noise resistance (EMC). As shown in FIG. 1A, by providing a substantially loop-shaped LN_VSS1a, transmission of noise between the formation region or mounting region of XTAL, Cg, Cd, LN_XIN, LN_XOUT, and LN_VSS1b and the outside thereof is reduced. It becomes possible. However, on the other hand, there is a possibility that the substantially loop-shaped LN_VSS 1a functions as an antenna and becomes a noise generation source. Therefore, by providing LN_VSSn, the passage of electromagnetic waves in the loop of LN_VSS1a is blocked, and the effect of LN_VSS1a as an antenna is suppressed. The provision of LN_VSSn may increase the parasitic capacitances Cg ′ and Cd ′ shown in FIG. 3, but as described above, the parasitic capacitance between the pins is dominant as the parasitic capacitance. It ’s not a big problem. However, problems may arise if the increase in Cg ′ and Cd ′ becomes excessive. From this point of view, as described in FIG. 1B, LN_VSSn is the lowest layer farthest from LN_XIN and LN_XOUT. Is desirable.
次に、第5の特徴により、OSCBKと、CB1,CB2との間の寄生成分を低減し、ノイズの伝達を低減することが可能になる。その結果、特に、XINノードおよびXOUTノードにおけるノイズ耐性の向上が図れる。OSCBKは、その機能上、CB1,CB2から見るとノイズの発生源となり、また、逆に、CB1,CB2からのノイズを受けて比較的容易に誤動作を生じ得る。そこで、OSCBK用の各セルCLとCB1用の各セルCLとの間隔や、OSCBK用の各セルCLとCB2用の各セルCLとの間隔を離すことでノイズの伝達を抑制する。 Next, according to the fifth feature, it is possible to reduce the parasitic component between the OSCBK and the CB1 and CB2, and to reduce noise transmission. As a result, noise resistance can be improved particularly at the XIN node and the XOUT node. The OSCBK is a source of noise when viewed from CB1 and CB2 in terms of its function, and conversely, it can easily malfunction due to the noise from CB1 and CB2. Therefore, the transmission of noise is suppressed by increasing the distance between each cell CL for OSCBK and each cell CL for CB1 and the distance between each cell CL for OSCBK and each cell CL for CB2.
以上のような特徴を備えることで、特に、低CL値(例えばCL値=3〜7pF)対応の水晶振動子XTALを用いた水晶発振装置を容易に実現することが可能になる。特に低CL値対応の水晶発振装置では、前述したように寄生容量(CL’)の低減やノイズの低減が求められるが、図1(a)、(b)の構成例を用いることで、これらの要求を満たすことができる。また、低CL値対応の水晶発振装置を用いることで、消費電力の低減が可能となる。水晶発振装置では、一般的に、式(2)で与えられる発振余裕度(Rm/Re)と呼ばれる指標を規定値以上に保つ必要がある。ωは発振周波数(角速度)であり、gmは、発振回路部OSCBKにおけるインバータ回路IVの相互コンダクタンスである。発振余裕度は、外付け容量Cd,Cgの積に反比例するので、発振余裕度を一定としてCd,Cgを小さくするとgmを小さくできるため、OSCBKに流す電流も小さくできる。 By providing the above-described features, it is possible to easily realize a crystal oscillation device using a crystal resonator XTAL compatible with a low CL value (for example, CL value = 3 to 7 pF). In particular, in a crystal oscillator that supports a low CL value, as described above, reduction of parasitic capacitance (CL ′) and reduction of noise are required. By using the configuration examples of FIGS. Can meet the demands of. In addition, power consumption can be reduced by using a crystal oscillation device that supports a low CL value. In a crystal oscillation device, it is generally necessary to keep an index called an oscillation margin (Rm / Re) given by the equation (2) above a specified value. ω is an oscillation frequency (angular velocity), and gm is a mutual conductance of the inverter circuit IV in the oscillation circuit unit OSCBK. Since the oscillation allowance is inversely proportional to the product of the external capacitors Cd and Cg, if Cd and Cg are reduced with the oscillation allowance being constant, gm can be reduced, so that the current flowing through the OSCBK can also be reduced.
(Rm/Re)=gm/(Cg・Cd・ω2) (2)
《水晶発振装置全体の代表的な実施の形態[2A]》
図2は、本発明の一実施の形態による水晶発振装置において、図1とは異なる全体の概略構成例を示す平面図である。ここでは、図1との相違点に着目して説明する。まず、図2に示す半導体パッケージPKGは、図1の場合と異なり、XIN用の外部端子PNiとXOUT用の外部端子PNoが隣接して配置され、また、回路ブロックCB2用の外部端子として、VSS用の外部端子PNs2に加えて電源電圧VCC用の外部端子PNvが備わっている。図2のPCB上の各配線パターンに関しては、図1の場合とほぼ同様であるが、前述したPNiとPNoの隣接配置に伴いLN_VSS1bの一端がオープンとなっており、更に、容量Cg,Cdの一端がLN_VSS1aに接続された構成となっている。すなわち、図2では、LN_XINとLN_XOUTの間に、スルーホールTHによってLN_VSSnに接続されたVSS用の島(LN_VSS1b)が存在している。
(Rm / Re) = gm / (Cg · Cd · ω 2 ) (2)
<< Representative Embodiment of Entire Crystal Oscillator [2A] >>
FIG. 2 is a plan view showing an overall schematic configuration example different from FIG. 1 in the crystal oscillation device according to one embodiment of the present invention. Here, it demonstrates paying attention to difference with FIG. First, the semiconductor package PKG shown in FIG. 2 is different from the case of FIG. 1 in that the XIN external terminal PNi and the XOUT external terminal PNo are arranged adjacent to each other, and VSS is used as the external terminal for the circuit block CB2. In addition to the external terminal PNs2, the external terminal PNv for the power supply voltage VCC is provided. Each wiring pattern on the PCB in FIG. 2 is almost the same as that in FIG. 1, but one end of LN_VSS 1b is opened along with the adjacent arrangement of PNi and PNo, and the capacitances Cg and Cd One end is connected to the LN_VSS 1a. That is, in FIG. 2, there is a VSS island (LN_VSS1b) connected to LN_VSSn by through hole TH between LN_XIN and LN_XOUT.
図2の半導体チップCP内では、発振回路部OSCBKとCPの一辺の間にOSCBK用の3個のセルCLが配置されている。3個のセルCLは、X軸方向に沿って順に配置され、その両側のCLがそれぞれXIN用のパッドPDiとXOUT用のパッドPDoを備え、その間のセルCLpwが電源供給用のセルとなっている。PDiおよびPDoは、それぞれボンディングワイヤBWを介してPNi,PNoに接続される。また、回路ブロックCB2とCPの一辺の間には、X軸方向に沿って順に2個のセルCLが配置される。2個のCLは、それぞれ、VSS用のパッドPDs2と、VCC用のパッドPDvを含んでおり、PDs2,PDvがそれぞれボンディングワイヤBWを介してPNs2,PNvに接続される。ここで、PDvはCP内のメタル配線MLvccを介してOSCBK内の電源供給用のCLpwに接続され、同様に、PDs2はCP内のメタル配線MLvssを介してOSCBK内のCLpwに接続される。OSCBK内のインバータ回路IV(図30)等は、このCLpwを介して供給された電源で動作を行う。 In the semiconductor chip CP of FIG. 2, three cells CL for OSCBK are arranged between the oscillation circuit portions OSCBK and one side of the CP. The three cells CL are sequentially arranged along the X-axis direction, the CLs on both sides thereof are respectively provided with the XIN pad PDi and the XOUT pad PDo, and the cell CLpw between them is a power supply cell. Yes. PDi and PDo are connected to PNi and PNo via bonding wires BW, respectively. In addition, two cells CL are arranged in order along the X-axis direction between one side of the circuit blocks CB2 and CP. Each of the two CLs includes a VSS pad PDs2 and a VCC pad PDv, and PDs2 and PDv are connected to PNs2 and PNv via bonding wires BW, respectively. Here, PDv is connected to CLpw for power supply in OSCBK via metal wiring MLvcc in CP, and similarly PDs2 is connected to CLpw in OSCBK via metal wiring MLvss in CP. The inverter circuit IV (FIG. 30) in the OSCBK operates with the power supplied via this CLpw.
このような構成例において、その主要な特徴は、次のような点にある。まず、第6の特徴として、OSCBK内においてXIN用のPDiを含むセルCLとXOUT用のPDoを含むセルCLの間に電源供給用のセルCLpwが配置された点にある。すなわち、図2は、図1の場合と異なり、OSCBKに向けた専用の電源が備わっておらず、共通使用となる1組の電源用外部端子PNv,PNs2から電源が供給される構成例となっている。このような構成例は、例えば外部端子数が少ないローエンドマイコン等で用いられ、この場合、外部端子の制約上、PNiとPNoが隣接して配置されることも有り得る。ただし、このようにPNiとPNoが隣接配置される場合でも、図2に示すように、半導体チップCPの内部では、PDiとPDoの間にセルCLpwを挟んで間隔を確保し、更に、CLpwから電源(VCC,VSS)が供給される構成とする。これによって、前述した第1の特徴(PNi(PDi)とPNo(PDo)の間にPNs1(PDs1)を配置)と同様に、ピン間の寄生容量の低減が図れると共に、ピン間のカップリングノイズの低減が図れる。 In such a configuration example, the main features are as follows. A sixth feature is that a power supply cell CLpw is arranged between a cell CL including XIN PDi and a cell CL including XOUT PDo in the OSCBK. That is, unlike FIG. 1, FIG. 2 is a configuration example in which power is supplied from a set of external power supply terminals PNv and PNs2 that are commonly used, without a dedicated power supply for OSCBK. ing. Such a configuration example is used in, for example, a low-end microcomputer having a small number of external terminals. In this case, PNi and PNo may be arranged adjacent to each other due to restrictions on external terminals. However, even when PNi and PNo are arranged adjacent to each other in this way, as shown in FIG. 2, inside the semiconductor chip CP, a space is secured by sandwiching the cell CLpw between PDi and PDo, and further from CLpw. A power supply (VCC, VSS) is supplied. As a result, similar to the first feature (where PNs1 (PDs1) is disposed between PNi (PDi) and PNo (PDo)), parasitic capacitance between pins can be reduced, and coupling noise between pins can be reduced. Can be reduced.
また、図2の構成例は、図1の場合と同様に、第2の特徴(LN_XINとLN_XOUTの間にLN_VSS1bを配置)と、第4の特徴(下層にLN_VSSnを配置)と、第5の特徴(OSCBK用の各パッドと、CB1用およびCB2用の各パッドとの間に間隔を確保)を備えている。これらによって図1の場合と同様の効果が得られる。また、図2の構成例は、前述した第3の特徴(LN_VSS1bにCg,Cdの一端を接続)を備えていないが、勿論、当該特徴を備えた構成とすることも可能である。ただし、図2の場合では、図1の場合と異なり、OSCBK向けのVSS用の外部端子PNs1が存在せず、OSCBKの接地電源電圧ノードとLN_VSS1bの間に若干距離が生じることになるためCg,Cdの一端をLN_VSS1aに接続している。 2, as in the case of FIG. 1, the second feature (LN_VSS1b is disposed between LN_XIN and LN_XOUT), the fourth feature (LN_VSSn is disposed in the lower layer), the fifth feature, It has a feature (a space is secured between each pad for OSCBK and each pad for CB1 and CB2). As a result, the same effect as in the case of FIG. 1 can be obtained. In addition, the configuration example of FIG. 2 does not include the above-described third feature (one end of Cg and Cd is connected to LN_VSS1b), but of course, a configuration having this feature is also possible. However, in the case of FIG. 2, unlike the case of FIG. 1, there is no VSS external terminal PNs1 for OSCBK, and a slight distance is generated between the ground power supply voltage node of OSCBK and LN_VSS1b. One end of Cd is connected to LN_VSS1a.
以上、本発明による水晶発振装置全体の代表的な実施の形態について説明を行ったが、以降、前述した各特徴の詳細や更なる特徴について、主に、ピン配置、半導体チップCPのレイアウト、配線基板PCBのレイアウトの観点から個別に説明を行う。 The typical embodiment of the entire crystal oscillation device according to the present invention has been described above. Hereinafter, the details of each feature described above and further features will be mainly described in pin arrangement, layout of the semiconductor chip CP, and wiring. A description will be given individually from the viewpoint of the layout of the substrate PCB.
《水晶発振装置の詳細なピン配置》
《ピン配置(比較例)》
図33は、本発明の前提として検討した水晶発振装置において、その詳細なピン配置の一例を示す概略図である。図33に示す半導体パッケージPKGxは、半導体チップCPxと複数の外部端子PNを備えている。CPxには、発振回路部OSCBKが含まれ、OSCBKとCPxの一辺の間でX軸方向に沿って、XIN用のパッドPDiを含むセルCLとXOUT用のパッドPDoを含むCLが隣接して配置されている。また、このXIN用のCLの隣やXOUT用のCLの隣には、所定のパッドPDを含んだCLがX軸方向に沿って順次複数配置される。PDi,PDoを含めて各パッドPDは、等間隔で配置されている。また、各パッドPDは、ボンディングワイヤBWを介して所定の外部端子PNに適宜接続される。しかしながら、このようなパッド配置では、XINノードとXOUTノード間のピン間の寄生容量が大きくなり、また、XINノードとXOUTノードのノイズ耐性が十分に保てない恐れがある。
<Detailed pin arrangement of crystal oscillator>
<< Pin arrangement (comparative example) >>
FIG. 33 is a schematic diagram showing an example of a detailed pin arrangement in a crystal oscillation device studied as a premise of the present invention. A semiconductor package PKGx shown in FIG. 33 includes a semiconductor chip CPx and a plurality of external terminals PN. CPx includes an oscillation circuit unit OSCBK, and a cell CL including a pad PDi for XIN and a CL including a pad PDo for XOUT are arranged adjacent to each other along the X-axis direction between one side of OSCBK and CPx. Has been. A plurality of CLs including a predetermined pad PD are sequentially arranged along the X-axis direction next to the XIN CL and the XOUT CL. The pads PD including PDi and PDo are arranged at equal intervals. Each pad PD is appropriately connected to a predetermined external terminal PN via a bonding wire BW. However, with such a pad arrangement, the parasitic capacitance between the pins between the XIN node and the XOUT node increases, and there is a possibility that the noise tolerance of the XIN node and the XOUT node cannot be maintained sufficiently.
《ピン配置[1]》
図4は、本発明の一実施の形態による水晶発振装置において、その詳細なピン配置の一例を示す概略図である。図4に示す半導体パッケージPKG1aは、半導体チップCP1と複数の外部端子PNを備えている。CP1には、発振回路部OSCBKが含まれ、OSCBKとCP1の一辺の間でX軸方向に沿って順に5個のセルCLが配置されている。5個のCLは、それぞれ、3個のVSS用のパッドPDs1,PDs3,PDs4と、XIN用のパッドPDiと、XOUT用のパッドPDoを含んでいる。これらのパッドは、X軸方向に沿って、PDs3,PDi,PDs1,PDo,PDs4の順で配置される。また、この5個のパッドは、ボンディングワイヤBWを介して順に隣接して配置された5本の外部端子PNにそれぞれ接続される。
<< Pin assignment [1] >>
FIG. 4 is a schematic diagram showing an example of a detailed pin arrangement in the crystal oscillation device according to the embodiment of the present invention. A semiconductor package PKG1a shown in FIG. 4 includes a semiconductor chip CP1 and a plurality of external terminals PN. CP1 includes an oscillation circuit unit OSCBK, and five cells CL are arranged in order along the X-axis direction between one side of OSCBK and CP1. Each of the five CLs includes three VSS pads PDs1, PDs3, and PDs4, an XIN pad PDi, and an XOUT pad PDo. These pads are arranged in the order of PDs3, PDi, PDs1, PDo, and PDs4 along the X-axis direction. The five pads are connected to five external terminals PN arranged adjacently in order via bonding wires BW.
このように、XINノード(PDi,BW,PN)とXOUTノード(PDo,BW,PN)のそれぞれをVSS(GND)ノードで挟み込んだ構成とすることで、第1の特徴で述べたように、XINノードとXOUTノードにおけるピン間の寄生容量およびカップリングノイズを低減することが可能となる。この際に、XINノードとXOUTノードの間に加えて、XINノードとXOUTノードの外側にもVSS(GND)ノードが配置されているため、XINノードとXOUTノードのノイズ耐性も大きく向上させることが可能になる。また、図4では、第5の特徴で述べたように、OSCBK用の各セルCLは、所定の回路ブロック用の各セルCLから分離して配置されており、これによってノイズ耐性の向上が図られている。なお、ここでは、PDs4に隣接して更にOSCBK用のVCC用のパッドPDv1が配置されており、OSCBKは、ここから供給される電源によって動作する。 As described in the first feature, the XIN node (PDi, BW, PN) and the XOUT node (PDo, BW, PN) are sandwiched between the VSS (GND) nodes as described above. It is possible to reduce the parasitic capacitance between the pins and the coupling noise at the XIN node and the XOUT node. At this time, since the VSS (GND) node is arranged outside the XIN node and the XOUT node in addition to the XIN node and the XOUT node, the noise resistance of the XIN node and the XOUT node can be greatly improved. It becomes possible. Further, in FIG. 4, as described in the fifth feature, each cell CL for OSCBK is arranged separately from each cell CL for a predetermined circuit block, thereby improving noise resistance. It has been. Here, a VCC pad PDv1 for OSCBK is further disposed adjacent to PDs4, and the OSCBK is operated by the power supplied from here.
《ピン配置[2]》
図5は、図4を変形したピン配置の一例を示す概略図である。図5に示す半導体パッケージPKG1bは、半導体チップCP2と複数の外部端子PNを備えている。CP2において、発振回路部OSCBKとCP2の一辺の間には、図4と同様にX軸方向に沿って順に5個のセルCLが配置されるが、図4の場合と異なり、VSS用のパッドPDs4を含んだセルCLの代わりにVCC用のパッドPDv2を含んだセルが配置されている。これによって、図4の場合と比較してOSCBK用のセル(パッド)が1個削減され、回路面積(又は外部端子数)の低減が可能となる。このような構成例を用いると、XOUTノードがVSS(GNDノード)とVCCノードに挟まれることになるが、この場合でも十分にピン間の寄生容量およびカップリングノイズの低減やノイズ耐性の向上が図れる。ただし、通常、VCCノードの方がVSSノードに比べて若干ノイズ量が大きく、また、XINノードはXOUTノードよりも信号量が小さく、よりノイズ耐性が低いため、ここでは、XINノード側ではなくXOUTノード側にVCCノードを配置している。
<< Pin assignment [2] >>
FIG. 5 is a schematic view showing an example of pin arrangement obtained by modifying FIG. A semiconductor package PKG1b shown in FIG. 5 includes a semiconductor chip CP2 and a plurality of external terminals PN. In CP2, five cells CL are arranged in order along the X-axis direction between the oscillation circuit portions OSCBK and one side of CP2, as in FIG. 4, but unlike the case of FIG. 4, a pad for VSS is used. A cell including a pad PDv2 for VCC is arranged instead of the cell CL including PDs4. As a result, one OSCBK cell (pad) is reduced as compared with the case of FIG. 4, and the circuit area (or the number of external terminals) can be reduced. When such a configuration example is used, the XOUT node is sandwiched between the VSS (GND node) and the VCC node. Even in this case, the parasitic capacitance between the pins and the coupling noise can be sufficiently reduced and the noise resistance can be improved. I can plan. However, since the VCC node usually has a slightly larger amount of noise than the VSS node, and the XIN node has a smaller signal amount and lower noise resistance than the XOUT node, the XOUT node is not the XIN node side. A VCC node is arranged on the node side.
《ピン配置[3]》
図6は、図5を変形したピン配置の一例を示す概略図である。図6に示す半導体パッケージPKG1cは、半導体チップCP3と複数の外部端子PNを備えている。CP3において、発振回路部OSCBKとCP3の一辺の間には、X軸方向に沿って順に4個のセルCLが配置されている。4個のCLは、それぞれ、VCC用のパッドPDv3、XIN用のパッドPDiと、VSS用のパッドPDs1と、XOUT用のパッドPDoを含んでおり、これらのパッドが、X軸方向において、PDv3,PDi,PDs1,PDoの順で配置されている。
<< Pin assignment [3] >>
FIG. 6 is a schematic diagram illustrating an example of a pin arrangement obtained by modifying FIG. A semiconductor package PKG1c shown in FIG. 6 includes a semiconductor chip CP3 and a plurality of external terminals PN. In CP3, four cells CL are arranged in order along the X-axis direction between the oscillation circuit units OSCBK and one side of CP3. Each of the four CLs includes a VCC pad PDv3, an XIN pad PDi, a VSS pad PDs1, and an XOUT pad PDo. These pads are PDv3 in the X-axis direction. PDi, PDs1, and PDo are arranged in this order.
このように、図6の構成例は、図5の構成例から更にOSCBK用のセル(パッド)を1個削除することで、回路面積(又は外部端子数)の低減が図られている。XINノードは、VCCノードとVSSノードで挟み込まれているため、図5で述べたようにXINノードとXOUTノードにおけるピン間の寄生容量の低減やカップリングノイズの低減、ならびにXINノードのノイズ耐性の向上が十分に可能となっている。また、XOUTノードに関しては、一方側にVSSノードが配置され、他方側では、第5の特徴で述べたような間隔が確保されることで、ピン間の寄生容量の低減やカップリングノイズの低減ならびにXOUTノードのノイズ耐性の向上が図られている。すなわち、パッドPD1を含む他の回路ブロック用のセルCLは、PDoとPDs1の間隔よりもPDoとPD1の間隔の方が広くなるように配置されている。 As described above, the configuration example of FIG. 6 further reduces the circuit area (or the number of external terminals) by deleting one OSCBK cell (pad) from the configuration example of FIG. Since the XIN node is sandwiched between the VCC node and the VSS node, as described in FIG. 5, the parasitic capacitance between pins at the XIN node and the XOUT node is reduced, coupling noise is reduced, and the noise resistance of the XIN node is reduced. Improvement is fully possible. As for the XOUT node, a VSS node is arranged on one side, and on the other side, an interval as described in the fifth feature is secured, thereby reducing parasitic capacitance between pins and coupling noise. In addition, the noise resistance of the XOUT node is improved. That is, cells CL for other circuit blocks including the pad PD1 are arranged so that the interval between PDo and PD1 is wider than the interval between PDo and PDs1.
《ピン配置[4]》
図7は、図6を変形したピン配置の一例を示す概略図である。図7に示す半導体パッケージPKG2は、半導体チップCP4と外部端子PNi,PNoを含む複数の外部端子PNを備えている。CP4において、発振回路部OSCBKとCP4の一辺の間には、X軸方向に沿って順に3個のセルCLが配置されている。3個のCLの内の両側のCLは、それぞれ、XIN用のパッドPDiと、XOUT用のパッドPDoを含んでいる。また、3個のCLの内の真ん中のセルCLaは、特に、パッドを含んでいない。PDiとPDoは、互いに隣接して配置されたPNi,PNoにボンディングワイヤBWを介してそれぞれ接続される。
<< Pin assignment [4] >>
FIG. 7 is a schematic view showing an example of a pin arrangement obtained by modifying FIG. A semiconductor package PKG2 shown in FIG. 7 includes a plurality of external terminals PN including a semiconductor chip CP4 and external terminals PNi and PNo. In CP4, three cells CL are arranged in order along the X-axis direction between the oscillation circuit units OSCBK and one side of CP4. The CLs on both sides of the three CLs each include an XIN pad PDi and an XOUT pad PDo. Further, the middle cell CLa among the three CLs does not particularly include a pad. PDi and PDo are connected to PNi and PNo arranged adjacent to each other via bonding wires BW.
このように、図7の構成例は、図6の構成例から更にOSCBK用のセル(パッド)を1個削除した構成となっている。前述した第6の特徴とほぼ同様に、PNiとPNoは隣接して配置されるが、CP4内では、PDiとPDoがセルCLaを介して離れて配置されており、これによりXINノードとXOUTノード間のピン間の寄生容量ならびにカップリングノイズの低減が図られている。また、第5の特徴のように、PDiを含んだセルCLと、これに並んで配置され、パッドPD2を含んだ所定の回路ブロック用のセルCLとの間にはある程度の間隔が確保され、同様に、PDoを含んだセルCLと、これに並んで配置され、パッドPD1を含んだ所定の回路ブロック用のセルCLとの間にもある程度の間隔が確保される。具体的には、PDiとPDoの間隔の1/2よりも、PDiとPD2の間隔が広く配置され、同様に、PDiとPDoの間隔の1/2よりも、PDoとPD1の間隔が広く配置される。これによって、XINノードおよびXOUTノードと所定の回路ブロックとの間の寄生容量が低減でき、XINノードおよびXOUTノードのノイズ耐性を向上させることができる。 As described above, the configuration example of FIG. 7 has a configuration in which one OSCBK cell (pad) is further deleted from the configuration example of FIG. As in the sixth feature described above, PNi and PNo are arranged adjacent to each other, but in CP4, PDi and PDo are arranged apart via the cell CLa, so that the XIN node and the XOUT node are arranged. The parasitic capacitance between the pins and the coupling noise are reduced. Further, as in the fifth feature, a certain amount of space is secured between the cell CL including PDi and the cell CL for a predetermined circuit block arranged side by side and including the pad PD2, Similarly, a certain amount of space is ensured between the cell CL including PDo and the cell CL for a predetermined circuit block arranged side by side and including the pad PD1. Specifically, the interval between PDi and PD2 is arranged wider than 1/2 of the interval between PDi and PDo, and similarly, the interval between PDo and PD1 is arranged wider than 1/2 of the interval between PDi and PDo. Is done. Thereby, the parasitic capacitance between the XIN node and the XOUT node and the predetermined circuit block can be reduced, and the noise resistance of the XIN node and the XOUT node can be improved.
《ピン配置[5]》
図8は、図7を変形したピン配置の一例を示す概略図である。図8に示す半導体パッケージPKG3は、半導体チップCP5と外部端子PNi,PNnc,PNoを含む複数の外部端子PNを備えている。PNncは、PNiとPNoの間に配置される。CP5において、発振回路部OSCBKとCP5の一辺の間には、X軸方向に沿って順に2個のセルCLが配置されている。2個のCLは、それぞれ、XIN用のパッドPDiと、XOUT用のパッドPDoを含んでいる。PDi,PDoは、PNi,PNoにボンディングワイヤBWを介してそれぞれ接続される。また、PNncには特に何も接続されない。
<< Pin assignment [5] >>
FIG. 8 is a schematic diagram illustrating an example of a pin arrangement obtained by modifying FIG. A semiconductor package PKG3 shown in FIG. 8 includes a plurality of external terminals PN including a semiconductor chip CP5 and external terminals PNi, PNnc, PNo. PNnc is arranged between PNi and PNo. In CP5, two cells CL are arranged in order along the X-axis direction between the oscillation circuit units OSCBK and one side of CP5. Each of the two CLs includes an XIN pad PDi and an XOUT pad PDo. PDi and PDo are connected to PNi and PNo via bonding wires BW, respectively. In addition, nothing is connected to PNnc.
このように、図8の構成例は、図7の構成例から更にOSCBK用のセルを1個削除した構成となっている。ここでは、第7の特徴として、PDiとPDoは隣接配置されるが、その代わりに、PNiとPNoの間にPNncを挟むことで、XINノードとXOUTノード間のピン間の寄生容量ならびにカップリングノイズの低減が図られている。また、図7の場合と同様に、OSCBK用のパッドPDi,PDoと、所定の回路ブロック用のパッドPD1,PD2との間にある程度の間隔を確保することで、寄生容量の低減やノイズ耐性の向上が図られている。 As described above, the configuration example of FIG. 8 has a configuration in which one OSCBK cell is further deleted from the configuration example of FIG. Here, as a seventh feature, PDi and PDo are arranged adjacent to each other, but instead, by interposing PNnc between PNi and PNo, parasitic capacitance and coupling between pins between the XIN node and the XOUT node are coupled. Noise is reduced. Further, as in the case of FIG. 7, a certain amount of space is secured between the OSCBK pads PDi and PDo and the predetermined circuit block pads PD1 and PD2, thereby reducing parasitic capacitance and noise resistance. Improvements are being made.
《半導体チップの詳細なレイアウト》
《チップレイアウト[1]》
図9は、本発明の一実施の形態による水晶発振装置において、その構成要素となる半導体チップの主要部のレイアウト構成例を示す概略図である。図9に示す半導体チップCP3aは、CP3aの一辺に沿って(X軸方向に沿って)順に配置された4個のセルCLを含んでいる。4個のCLは、発振回路部OSCBK用であり、それぞれ、VCC用のパッドPDv3、XIN用のパッドPDi、VSS用のパッドPDs1、XOUT用のパッドPDoを備えている。各パッドの配列は、図6の場合と同様に、PDv3,PDi,PDs1,PDoの順である。
<Detailed layout of semiconductor chip>
<< Chip layout [1] >>
FIG. 9 is a schematic diagram showing a layout configuration example of a main part of a semiconductor chip as a component in the crystal oscillation device according to the embodiment of the present invention. The semiconductor chip CP3a shown in FIG. 9 includes four cells CL arranged in order along one side of the CP3a (along the X-axis direction). The four CLs are for the oscillation circuit unit OSCBK, and each includes a VCC pad PDv3, an XIN pad PDi, a VSS pad PDs1, and an XOUT pad PDo. The arrangement of the pads is in the order of PDv3, PDi, PDs1, and PDo as in the case of FIG.
PDv3からはチップの内部方向(Y軸方向)に向けてメタル配線MLvcc3が延伸し、PDs1からはY軸方向に向けてメタル配線MLvss1が延伸している。MLvcc3,MLvss1は、最上層のメタル配線層PMを用いて形成される。一方、PDiからは、Y軸方向に向けたメタル配線MLxinが延伸し、PDoからはY軸方向に向けてメタル配線MLxoutが延伸している。MLxin,MLxoutは、PMよりも下層となる第1層目のメタル配線層M1を用いて形成され、図示はしないが、セルCL内において、最上層のPMに位置するPDi,PDoにコンタクトホールを介してそれぞれ接続されている。 The metal wiring MLvcc3 extends from the PDv3 toward the internal direction of the chip (Y-axis direction), and the metal wiring MLvss1 extends from the PDs1 toward the Y-axis direction. MLvcc3 and MLvss1 are formed using the uppermost metal wiring layer PM. On the other hand, the metal wiring MLxin extends in the Y-axis direction from PDi, and the metal wiring MLxout extends in the Y-axis direction from PDo. MLxin and MLxout are formed using the first metal wiring layer M1 which is lower than PM, and although not shown, contact holes are formed in PDi and PDo located in the uppermost PM in the cell CL. Are connected to each other.
4個のセルCLに対してY軸方向に近接して給電領域VARが設けられる。VARでは、M1とPMの間に位置する2層分のメタル配線層M2,M3を用いて網目状のメタル配線が形成されている。VARにおける最上層には、前述したMLvcc3,MLvss1が配置されており、このMLvcc3,MLvss1がそれぞれコンタクトホール(図示せず)を介してこの網目状のメタル配線に適宜接続されている。VARにおける半導体基板上には、図30に示したように、インバータ回路IV等を含む発振回路部OSCBKが形成されており、OSCBKは、この網目状のメタル配線からの電源供給を受けて動作する。また、MLxinはIVの入力に接続され、MLxoutはIVの出力に接続される。 A power supply region VAR is provided adjacent to the four cells CL in the Y-axis direction. In the VAR, a mesh-like metal wiring is formed by using two metal wiring layers M2 and M3 located between M1 and PM. The MLvcc3 and MLvss1 described above are arranged in the uppermost layer in the VAR, and the MLvcc3 and MLvss1 are appropriately connected to the mesh metal wiring via contact holes (not shown). As shown in FIG. 30, an oscillation circuit unit OSCBK including an inverter circuit IV and the like is formed on a semiconductor substrate in the VAR. The OSCBK operates by receiving power supply from the mesh metal wiring. . MLxin is connected to the IV input, and MLxout is connected to the IV output.
このように、図9のレイアウト構成例は、第8の特徴として、発振回路部OSCBKに対して、相対的に上層部分(PM,M3,M2)を用いて電源を供給し、相対的に下層部分(M1)を用いて信号を供給している。また、電源ラインには網目状のメタル配線を用いている。これにより、OSCBKに対してノイズが小さい電源を供給できると共に、XINノードおよびXOUTノードの寄生容量を低減することが可能となる。電源ノイズの低減は、上層のメタル配線層を用いるほど配線抵抗を低減でき、更に、網目状のメタル配線を用いることでIRドロップの低減等が可能になることから得られる。また、寄生容量の低減は、セルCL内において信号を下層のメタル配線層M1に落とし込むことで、信号と電源を同一メタル配線層内で並走させないことから得られる。 As described above, in the layout configuration example of FIG. 9, as an eighth feature, the power is supplied to the oscillation circuit unit OSCBK using the relatively upper layer portions (PM, M3, M2), and the lower layer is relatively disposed. The signal is supplied using the portion (M1). Moreover, mesh-like metal wiring is used for the power supply line. As a result, it is possible to supply power with low noise to the OSCBK and reduce the parasitic capacitance of the XIN node and the XOUT node. The power supply noise can be reduced because the wiring resistance can be reduced as the upper metal wiring layer is used, and further, the IR drop can be reduced by using the mesh metal wiring. Further, the parasitic capacitance can be reduced by dropping the signal into the lower metal wiring layer M1 in the cell CL so that the signal and the power source do not run in parallel in the same metal wiring layer.
《チップレイアウト[2]》
図10は、図9を変形したレイアウト構成例を示す概略図である。図10に示す半導体チップCP3bは、図9の半導体チップCP3aと比較として、VCC用のメタル配線MLvcc3とVSS用のメタル配線MLvss1が近接かつ並行にY軸方向に向けて延伸する構成となっている。すなわち、MLvcc3は、セルCLの領域において、一旦、MLvss1に向けてX軸方向に延伸し、その後、Y軸方向に向けて延伸する構成となっている。当該レイアウト構成例も用いた場合でも、図9と同様な効果が得られる。
<< Chip layout [2] >>
FIG. 10 is a schematic diagram showing a layout configuration example obtained by modifying FIG. The semiconductor chip CP3b shown in FIG. 10 has a configuration in which the VCC metal wiring MLvcc3 and the VSS metal wiring MLvss1 extend in the vicinity of and in parallel to the Y-axis direction as compared with the semiconductor chip CP3a of FIG. . That is, MLvcc3 is configured to once extend in the X-axis direction toward MLvss1 and then extend in the Y-axis direction in the region of the cell CL. Even when the layout configuration example is also used, the same effect as in FIG. 9 can be obtained.
《チップレイアウト[3]》
図11は、図9を変形した他のレイアウト構成例を示す概略図である。図11に示す半導体チップCP1は、図9と比較して、図9におけるVCC用のパッドPDv3を含んだセルCLがVSS用のパッドPDs3を含んだセルCLに置き換わり、更に、図9におけるXOUT用のパッドPDoを含んだセルCLの隣にVSS用のパッドPDs4を含んだセルCLが追加された構成となっている。すなわち、各パッドの配置が、図4の構成例に対応したものとなっている。PDs3からは、チップの内部方向(Y軸方向)に向けてメタル配線MLvss3が延伸し、PDs4からはY軸方向に向けてメタル配線MLvss4が延伸している。MLvss3,MLvss4は、最上層のメタル配線層PMを用いて形成され、図9の場合と同様に、給電領域VARにおける網目状のメタル配線に適宜接続される。当該レイアウト構成例も用いた場合でも、図9と同様な効果が得られる。また、このように電源配線が増加するほど、半導体チップ内でXINノード,XOUTノードと電源間の寄生容量が増大する恐れがあるため、このようなレイアウト構成例を用いることがより有益となる。
<< Chip layout [3] >>
FIG. 11 is a schematic diagram showing another layout configuration example obtained by modifying FIG. In the semiconductor chip CP1 shown in FIG. 11, the cell CL including the VCC pad PDv3 in FIG. 9 is replaced with the cell CL including the VSS pad PDs3 in FIG. The cell CL including the VSS pad PDs4 is added next to the cell CL including the pad PDo. That is, the arrangement of each pad corresponds to the configuration example of FIG. The metal wiring MLvss3 extends from the PDs3 toward the internal direction (Y-axis direction) of the chip, and the metal wiring MLvss4 extends from the PDs4 toward the Y-axis direction. MLvss3 and MLvss4 are formed using the uppermost metal wiring layer PM, and are appropriately connected to the mesh-like metal wiring in the power supply region VAR, as in the case of FIG. Even when the layout configuration example is also used, the same effect as in FIG. 9 can be obtained. Further, since the parasitic capacitance between the XIN node and the XOUT node and the power supply in the semiconductor chip may increase as the power supply wiring increases in this way, it is more useful to use such a layout configuration example.
《チップレイアウト[4]》
図12は、図11を変形したレイアウト構成例を示す概略図である。図12に示す半導体チップCP2は、図11と比較して、図11におけるVSS用のパッドPDs4を含んだセルCLがVCC用のパッドPDv2を含んだセルCLに置き換わった構成となっている。すなわち、各パッドの配置が、図5の構成例に対応したものとなっている。PDv2からは、チップの内部方向(Y軸方向)に向けてメタル配線MLvcc2が延伸している。MLvcc2は、最上層のメタル配線層PMを用いて形成され、図11の場合と同様に、給電領域VARにおける網目状のメタル配線に適宜接続される。当該レイアウト構成例も用いた場合でも、図11と同様な効果が得られる。
<< Chip layout [4] >>
FIG. 12 is a schematic diagram showing a layout configuration example obtained by modifying FIG. Compared with FIG. 11, the semiconductor chip CP2 shown in FIG. 12 has a configuration in which the cell CL including the VSS pad PDs4 in FIG. 11 is replaced with the cell CL including the VCC pad PDv2. That is, the arrangement of each pad corresponds to the configuration example of FIG. From the PDv2, the metal wiring MLvcc2 extends in the chip internal direction (Y-axis direction). MLvcc2 is formed using the uppermost metal wiring layer PM, and is appropriately connected to a mesh-like metal wiring in the power supply region VAR, as in the case of FIG. Even when the layout configuration example is used, the same effect as in FIG. 11 can be obtained.
《チップレイアウト[5]》
図13は、本発明の一実施の形態による水晶発振装置において、図9等とは異なる半導体チップの主要部のレイアウト構成例を示す概略図である。図13に示す半導体チップCP4は、CP4の一辺に沿って(X軸方向に沿って)順に配置された3個のセルCLを含んでいる。3個のCLは、発振回路部OSCBK用であり、その両側のCLがそれぞれXIN用のパッドPDiとXOUT用のパッドPDoを備え、その間のセルCLpwが電源供給用のセルとなっている。また、図13では、当該OSCBK用の各セル領域から一定の間隔を置いて、所定の回路ブロック用のセル領域が存在している。当該セル領域の中には、VSS用のパッドPDs2を含んだセルCLと、VCC用のパッドPDvを含んだセルCLが備わっている。すなわち、各パッドの配列は、図2または図7の構成例に対応したものとなっている。
<< Chip layout [5] >>
FIG. 13 is a schematic diagram showing a layout configuration example of a main part of a semiconductor chip different from FIG. 9 and the like in the crystal oscillation device according to the embodiment of the present invention. A semiconductor chip CP4 shown in FIG. 13 includes three cells CL arranged in order along one side of CP4 (along the X-axis direction). The three CLs are for the oscillation circuit unit OSCBK, and the CLs on both sides thereof are respectively provided with XIN pads PDi and XOUT pads PDo, and the cell CLpw between them is a power supply cell. In FIG. 13, there is a cell area for a predetermined circuit block at a predetermined interval from each cell area for the OSCBK. The cell region includes a cell CL including a VSS pad PDs2 and a cell CL including a VCC pad PDv. That is, the arrangement of each pad corresponds to the configuration example of FIG. 2 or FIG.
PDvからは、メタル配線MLvccが電源供給用のCLpwに向けてX軸方向に(チップの一辺に沿って)延伸し、CLpwに到達したのちチップの内部方向(Y軸方向)に延伸している。同様に、PDs2からは、メタル配線MLvssがCLpwに向けてX軸方向に延伸し、CLpwに到達したのちMLvccと近接かつ並行した状態でY軸方向に延伸している。MLvcc,MLvssは、最上層のメタル配線層PMを用いて形成される。このY軸方向に延伸したMLvcc,MLvssは、図9等の場合と同様に、OSCBK用の給電領域VARにおいて網目状のメタル配線に適宜接続される。また、PDi,PDoからは、図9等の場合と同様に、第1層目のメタル配線層M1を用いたメタル配線MLxin,MLxoutがY軸方向に延伸している。このような構成例を用いることで、OSCBKが専用の電源を備えない場合でも、図9の場合と同様の理由で、OSCBKに対してノイズが小さい電源を供給できると共に、XINノードおよびXOUTノードの寄生容量を低減することが可能となる。 From PDv, metal wiring MLvcc extends in the X-axis direction (along one side of the chip) toward CLpw for power supply, and extends in the internal direction of the chip (Y-axis direction) after reaching CLpw. . Similarly, from PDs2, the metal wiring MLvss extends in the X-axis direction toward CLpw, and after reaching CLpw, extends in the Y-axis direction in a state close to and parallel to MLvcc. MLvcc and MLvss are formed using the uppermost metal wiring layer PM. MLvcc and MLvss extending in the Y-axis direction are appropriately connected to a mesh-like metal wiring in the power supply region VAR for OSCBK as in the case of FIG. From PDi and PDo, as in the case of FIG. 9 and the like, metal wirings MLxin and MLxout using the first metal wiring layer M1 extend in the Y-axis direction. By using such a configuration example, even when the OSCBK does not have a dedicated power source, the OSCBK can be supplied with low noise power for the same reason as in FIG. 9, and the XIN node and the XOUT node can be supplied. Parasitic capacitance can be reduced.
《チップレイアウト[6]》
図14は、図13を変形したレイアウト構成例を示す概略図である。図14に示す半導体チップCP4aは、図13と比較して、図13における電源供給用のセルCLpw(図14ではセルCLpw1)に加えて、更に、XIN用のパッドPDiに隣接して電源供給用のセルCLpw2が加わった構成となっている。すなわち、PDiを含むセルCLをCLpw1とCLpw2で挟んだ構成となっている。図13に示したパッドPDvからのメタル配線MLvccは、図14では、CLpw1に向けてX軸方向に(チップの一辺に沿って)延伸し、CLpw1に到達したのちチップの内部方向(Y軸方向)に延伸している。一方、図13に示したパッドPDs2からのメタル配線MLvssは、図14では、CLpw2に向けてX軸方向に延伸し、CLpw2に到達したのちチップのY軸方向に延伸している。MLvcc,MLvssは、図13と同様に、給電領域VARにおける網目状のメタル配線に適宜接続される。
<< Chip layout [6] >>
FIG. 14 is a schematic diagram showing a layout configuration example obtained by modifying FIG. Compared to FIG. 13, the semiconductor chip CP4a shown in FIG. 14 has a power supply cell adjacent to the XIN pad PDi in addition to the power supply cell CLpw in FIG. 13 (cell CLpw1 in FIG. 14). The cell CLpw2 is added. That is, the cell CL including PDi is sandwiched between CLpw1 and CLpw2. In FIG. 14, the metal wiring MLvcc from the pad PDv shown in FIG. 13 extends in the X-axis direction (along one side of the chip) toward CLpw1, and after reaching CLpw1, the internal direction of the chip (Y-axis direction) ). On the other hand, in FIG. 14, the metal wiring MLvss from the pad PDs2 shown in FIG. 13 extends in the X-axis direction toward CLpw2, and after reaching CLpw2, extends in the Y-axis direction of the chip. MLvcc and MLvss are appropriately connected to a mesh-like metal wiring in the power supply region VAR, as in FIG.
このような構成例を用いると、図13の場合と同様に、OSCBKに対してノイズが小さい電源を供給できると共に、XINノードおよびXOUTノードの寄生容量を低減することが可能となる。更に、図13の場合と比較して、パッドPDi用のセルCLの両側を電源供給用のセルCLpw1,CLpw2で挟みこんでいるため、XINノードのノイズ耐性を向上させることが可能になる。すなわち、XOUTノードよりもXINノードの方が信号量が小さく、ノイズ耐性が低いため、XINノードの方のノイズ耐性を優先的に高めることが有益となる。 When such a configuration example is used, similarly to the case of FIG. 13, it is possible to supply power with low noise to the OSCBK and reduce the parasitic capacitance of the XIN node and the XOUT node. Furthermore, compared with the case of FIG. 13, since both sides of the cell CL for the pad PDi are sandwiched between the power supply cells CLpw1 and CLpw2, it is possible to improve the noise resistance of the XIN node. That is, since the XIN node has a smaller signal amount and lower noise resistance than the XOUT node, it is beneficial to preferentially increase the noise resistance of the XIN node.
《チップレイアウト[5’]》
図15は、図13の構成例において、その各セルの詳細な構成例を示す概略図である。図15に示すように、XIN用のパッドPDiを含むセルCL内には、ESD保護素子(クランプ素子)CLP1が設けられ、同様に、XOUT用のパッドPDoを含むセルCL内にも、ESD保護素子(クランプ素子)CLP1が設けられる。CLP1は、PDi,PDoと接地電源電圧GNDの間をクランプする。また、電源供給用のセルCLpw内には、ESD保護素子(クランプ素子)CLP2が設けられる。CLP2は、メタル配線MLvccとメタル配線MLvssの間をクランプする。
<< Chip layout [5 '] >>
FIG. 15 is a schematic diagram showing a detailed configuration example of each cell in the configuration example of FIG. As shown in FIG. 15, an ESD protection element (clamp element) CLP1 is provided in the cell CL including the XIN pad PDi. Similarly, the ESD protection is provided in the cell CL including the XOUT pad PDo. An element (clamp element) CLP1 is provided. CLP1 clamps between PDi and PDo and the ground power supply voltage GND. Further, an ESD protection element (clamp element) CLP2 is provided in the cell CLpw for power supply. CLP2 clamps between the metal wiring MLvcc and the metal wiring MLvss.
CLP2は、例えば、MLvss側をアノード、MLvcc側をカソードとするpn接合ダイオードD2や、MLvccとMLvssの間にソース・ドレイン経路が接続され、MLvssにゲートが接続されたnチャネル型MOSトランジスタMNd等によって構成される。一方、CLP1は、GND側をアノード、PDi,PDo側をカソードとするpn接合ダイオードD1等によって構成される。信号用となるCLP1においてMNdのような保護素子を適用すると、寄生容量の増大やリーク電流の増大等が過大となるため、ここではpn接合ダイオードを適用している。
The CLP2 includes, for example, a pn junction diode D2 having an anode on the MLvss side and a cathode on the MLvcc side, an n-channel MOS transistor MNd having a source / drain path connected between MLvcc and MLvss, and a gate connected to MLvss. Consists of. On the other hand, the CLP1 is constituted by a pn junction diode D1 having the anode on the GND side and the cathode on the PDi and PDo sides. If a protection element such as MNd is applied to the
図15の構成例は、次のような特徴を備えている。まず、第9の特徴として、XIN,XOUT用のパッドPDi,PDoには、電源電圧(VCC)側のクランプ素子は接続されず、GND側のクランプ素子のみが接続されたことが挙げられる。これは、水晶発振装置を幅広い電源電圧に対応させるためである。すなわち、仮にPDi,PDoに電源電圧側のクランプ素子を接続すると、当該クランプ素子の容量値が電源電圧の値に応じて変化し、XINノード,XOUTノードの寄生容量の値が変化する(強いては発振が不安定となる)恐れがあり、これを防止するためである。 The configuration example of FIG. 15 has the following features. First, the ninth feature is that the clamp element on the power supply voltage (VCC) side is not connected to the pads PDi and PDo for XIN and XOUT, but only the clamp element on the GND side is connected. This is to make the crystal oscillation device compatible with a wide range of power supply voltages. That is, if a clamp element on the power supply voltage side is connected to PDi and PDo, the capacitance value of the clamp element changes according to the value of the power supply voltage, and the parasitic capacitance values of the XIN node and XOUT node change (forcibly) This is to prevent the oscillation from becoming unstable.
続いて、第10の特徴として、CLpw内にESD保護素子CLP2を設けたことが挙げられる。通常、ESD保護素子は、外部端子の直近(例えばPDs2やPDvのセル内)に設けられるが、この場合、外部端子からOSCBKまでの電源経路に距離が存在するため、例えば、MLvcc,MLvssにサージが直接混入したような場合に、OSCBKを十分に保護できない恐れがある。そこで、図15の構成例ように、OSCBKの直近にCLP2を配置することで、OSCBKの十分なサージからの保護が実現可能になる。なお、外部端子の直近(例えばPDs2やPDvのセル内)には、ESD保護素子を配置してもよく、場合によっては省略することも可能である。なお、ここでは、図13の構成例を例に説明を行ったが、パッドPDi,PDoのESD保護素子に関しては、他の構成例でも同様に適用可能である。また、電源供給用のセルにおけるESD保護素子に関しては、例えば、図14の構成例も含めてOSCBKが専用の電源を備えない構成に対して同様に適用可能である。
Subsequently, as a tenth feature, an ESD protection element CLP2 is provided in CLpw. Usually, the ESD protection element is provided in the immediate vicinity of the external terminal (for example, in the cell of PDs2 or PDv). In this case, however, there is a distance in the power supply path from the external terminal to OSCBK. When OS is directly mixed, there is a possibility that OSCBK cannot be sufficiently protected. Therefore, as shown in the configuration example of FIG. 15, by arranging the
《半導体パッケージのレイアウト》
図16は、本発明の一実施の形態による水晶発振装置において、そのパッケージ構成の一例を示す概略図である。図16に示す半導体パッケージPKGは、前述した図13等の構成例と同様に、発振回路部OSCBKに専用の電源を備えない半導体チップCP4bを搭載している。半導体パッケージPKGは、VSS用の外部端子PNs2とVCC用の外部端子PNvからなる一組の電源端子を備えており、PKG内のCP4bは、この一組の電源端子から供給された電源によって所定の動作を行う。CP4bは、ここでは、OSCBKに加えて、所定の回路ブロックCBを備えている。そして、CP4bには、OSCBKに対応して複数のセルCLからなるセル領域CLBoが配置され、CBに対応して複数のCLからなるセル領域CLBcが、CLBoとは一定の距離を置いて配置される。
<Semiconductor package layout>
FIG. 16 is a schematic diagram showing an example of the package configuration of the crystal oscillation device according to the embodiment of the present invention. A semiconductor package PKG shown in FIG. 16 includes a semiconductor chip CP4b that does not have a dedicated power supply in the oscillation circuit section OSCBK, as in the configuration example of FIG. The semiconductor package PKG includes a set of power supply terminals including an external terminal PNs2 for VSS and an external terminal PNv for VCC, and the CP 4b in the PKG is predetermined by the power supplied from the one set of power supply terminals. Perform the action. Here, the CP 4b includes a predetermined circuit block CB in addition to the OSCBK. In CP4b, a cell region CLBo consisting of a plurality of cells CL is arranged corresponding to OSCBK, and a cell region CLBc consisting of a plurality of CLs corresponding to CB is arranged at a certain distance from CLBo. The
ここで、CLBc内では、第11の特徴として、外部端子PNs2に対応して2個のパッドPDs21,PDs22が配置され、外部端子PNvに対応して2個のパッドPDv11,PDv12が配置される。PDs21,PDs22は、それぞれ異なるボンディングワイヤBWを介してPNs2に共通に接続され、PDv11,PDv12は、それぞれ異なるボンディングワイヤBWを介してPNvに共通に接続される。PDs21,PDv11には、図13等で述べたようなOSCBKに延伸するメタル配線MLvss,MLvccがそれぞれ接続される。一方、PDs22,PDv12は、それぞれメタル配線ML1,ML2を介して回路ブロックCBに接続される。
Here, in the CLBc, as eleventh features, two pads PDs21 and PDs22 are arranged corresponding to the external terminal PNs2, and two pads PDv11 and PDv12 are arranged corresponding to the external terminal PNv. PDs 21 and PDs 22 are commonly connected to
このように、第11の特徴を用いることで、電源ノイズの低減が実現可能になる。例えば、電源が一組しか存在せず、仮にPNs2,PNvに対応するパッドがそれぞれ1個であった場合には、CBからの電源ノイズが当該パッドを介してOSCBK側に回り込み、発振の不具合が生じる恐れがある。そこで、図16の構成例のように、1個の外部端子に対応して2個のパッドを設け、1個の外部端子からそれらにダブルボンディングを行うと、CBからの電源ノイズは、2本のボンディングワイヤBWを介してOSCBK側に回り込むことになる。この際に、BWは、インダクタ成分を持っているため、電源の寄生容量成分と併せてロウパスフィルタを構成し、その結果、CBからOSCBK側に回り込む電源ノイズを減衰させることが可能となる。なお、ここでは、1個の外部端子に2個のパッドを対応させたが、更に拡張して3個以上のパッドに対応させることも可能である。 Thus, by using the eleventh feature, it is possible to reduce power supply noise. For example, if there is only one set of power supplies and there is only one pad corresponding to PNs2 and PNv, the power supply noise from the CB circulates to the OSCBK side via the pads, causing oscillation problems. May occur. Therefore, as shown in the configuration example of FIG. 16, when two pads are provided corresponding to one external terminal and double bonding is performed from one external terminal, power supply noise from the CB is two. This leads to the OSCBK side via the bonding wire BW. At this time, since the BW has an inductor component, it forms a low-pass filter together with the parasitic capacitance component of the power supply, and as a result, it is possible to attenuate power supply noise that circulates from the CB to the OSCBK side. In this example, two pads are associated with one external terminal. However, it is possible to further expand to accommodate three or more pads.
《配線基板の詳細なレイアウト》
《基板レイアウト[1]》
図17は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板のレイアウト構成例を示す概略図である。図17において、配線基板PCB1上には、半導体パッケージPKG1dが実装される。PKG1dでは、X軸方向に沿って順に、所定の信号XX用の外部端子PNxx、XIN用の外部端子PNi、VSS用の外部端子PNs1、XOUT用の外部端子PNoが配置され、1本の外部端子を挟んでVSS用の外部端子PNs2が配置されている。PCB1の最上層の配線層(図1(b)の第1配線層LY1に該当)には、PKG1dの実装部分においてVSS用の配線パターンLN_VSS1dが形成されている。このLN_VSS1dには、前述したVSS用の2本の外部端子PNs1,PNs2が接続される。
<Detailed layout of wiring board>
<< Board layout [1] >>
FIG. 17 is a schematic view showing a layout configuration example of a wiring board as a component in the crystal oscillation device according to one embodiment of the present invention. In FIG. 17, a semiconductor package PKG1d is mounted on the wiring board PCB1. In the PKG1d, a predetermined signal XX external terminal PNxx, an XIN external terminal PNi, a VSS external terminal PNs1, and an XOUT external terminal PNo are arranged in order along the X-axis direction. An external terminal PNs2 for VSS is disposed across the circuit. In the uppermost wiring layer of the PCB 1 (corresponding to the first wiring layer LY1 in FIG. 1B), the VSS wiring pattern LN_VSS1d is formed in the mounting portion of the PKG1d. The two external terminals PNs1 and PNs2 for VSS described above are connected to the LN_VSS1d.
PCB1上には、外付け部品として容量Cg,Cdおよび水晶振動子XTALが実装される。また、PCB1では、最上層の配線層(図1(b)のLY1)において、LN_VSS1dに加えて、配線パターンLN_XIN,LN_XOUT,LN_VSS1a,LN_VSS1b,LN_VSS1c,LN_XXが形成される。LN_XINは、一端がXIN用のPNiに接続され、略Y軸方向に延伸し、他端がCgの一端に接続される。LN_XOUTは、一端がXOUT用のPNoに接続され、略Y軸方向に抵抗Rd(省略可能)を介して延伸し、他端がCdの一端に接続される。LN_XINおよびLN_XOUTは、X軸方向に延伸する分岐配線を持ち、LN_XINの分岐配線の先とLN_XOUTの分岐配線の先との間にXTALが接続される。
Capacitors Cg and Cd and a crystal resonator XTAL are mounted on the
LN_VSS1bは、一端がVSS用のPNs1に接続され、LN_XINとLN_XOUTの間の領域で略Y軸方向に延伸する。Cg,Cdの他端は、VSS用の配線パターンLN_VSS1cに接続される。LN_VSS1aは、一端がVSS用のPNs2に接続され、前述したXTAL,Cg,Cd,LN_XIN,LN_XOUT,LN_VSS1b,LN_VSS1cの形成領域又は実装領域を囲むように略ループ状に配置されている。LN_VSS1cは、最上層の配線層(図1(b)のLY1)において、LN_VSS1aに接続される。また、LN_XXは、一端がXX用のPNxxに接続され、一旦、PKG1dの内側方向に延伸したのち(PKG1dの実装部分内で延伸したのち)、所定の方向に延伸する。
One end of the LN_VSS 1 b is connected to the
また、PCB1では、前述した最上層の配線層での各配線パターン(LN_XIN,LN_XOUT,LN_VSS1a,LN_VSS1b,LN_VSS1c)の下層部分(Z軸方向)の配線層(図1(b)の第n配線層LYnに該当)において、VSS用となる面状の配線パターンLN_VSSnが形成されている。LYnは、望ましくは最下層であるが、必ずしもこれに限定されるものではなく、最上層と最下層の間に位置する内層であってもよい。前述したLN_VSS1bの他端付近は、スルーホールTHを介してLN_VSSnに接続され、LN_VSS1aの一端付近および他端付近もスルーホールTHを介してLN_VSSnに接続される。 Further, in PCB1, the wiring layer (the nth wiring layer of FIG. 1B) in the lower layer part (Z-axis direction) of each wiring pattern (LN_XIN, LN_XOUT, LN_VSS1a, LN_VSS1b, LN_VSS1c) in the uppermost wiring layer described above. (Corresponding to LYn), a planar wiring pattern LN_VSSn for VSS is formed. LYn is desirably the lowermost layer, but is not necessarily limited thereto, and may be an inner layer positioned between the uppermost layer and the lowermost layer. The vicinity of the other end of the aforementioned LN_VSS1b is connected to LN_VSSn through the through hole TH, and the vicinity of one end and the other end of the LN_VSS1a are also connected to LN_VSSn through the through hole TH.
ここで、図17の構成例は、次のような特徴を備えている。まず、前述した第1の特徴(PNiとPNoの間にPNs1が配置)、第2の特徴(LN_XINとLN_XOUTの間にLN_VSS1bが配置)、第4の特徴(下層にLN_VSSnが配置)を備え、これによりピン間の寄生容量の低減効果、ピン間のカップリングノイズの低減効果、ならびにノイズ耐性の向上効果等が得られる。更に、第12の特徴として、容量Cg,Cdの他端を短い配線(LN_VSS1c)で一旦結合したのち、LN_VSS1aに接続している点が挙げられる。これによって、第3の特徴と同様に、LN_VSS1aに直接接続する場合(図32の構成例の場合)と比較してノイズ耐性の向上が図れる。ただし、更にノイズ耐性を向上させるためには、図1の構成例等にように、半導体パッケージのVSSノードにより近く配置されたLN_VSS1bに接続する方が望ましい。また、第13の特徴として、配線パターンLN_XXの配線方向が挙げられる。LN_XXをPNxxから半導体パッケージの内側方向に一旦延伸させることで、外側方向に延伸させる場合(図32の構成例の場合)と比較して、XINノードとの間の寄生容量およびカップリングノイズを低減でき、XINノードのノイズ耐性を向上させることが可能になる。 Here, the configuration example of FIG. 17 has the following features. First, the first feature (PNs1 is disposed between PNi and PNo), the second feature (LN_VSS1b is disposed between LN_XIN and LN_XOUT), and the fourth feature (LN_VSSn is disposed in the lower layer) are provided. Thereby, the effect of reducing the parasitic capacitance between the pins, the effect of reducing the coupling noise between the pins, and the effect of improving the noise resistance can be obtained. Further, as a twelfth feature, the other ends of the capacitors Cg and Cd are once coupled with a short wiring (LN_VSS1c) and then connected to the LN_VSS1a. As a result, as in the third feature, noise resistance can be improved as compared with the case of direct connection to the LN_VSS 1a (in the configuration example of FIG. 32). However, in order to further improve the noise tolerance, it is desirable to connect to the LN_VSS 1b arranged closer to the VSS node of the semiconductor package as in the configuration example of FIG. A thirteenth feature is the wiring direction of the wiring pattern LN_XX. By extending LN_XX from PNxx to the inside of the semiconductor package, the parasitic capacitance and coupling noise with the XIN node are reduced compared to the case of extending to the outside (in the configuration example of FIG. 32). It is possible to improve the noise resistance of the XIN node.
なお、図17では、VSS用の配線パターンLN_VSS1aにおいてVSS用の外部端子PNs2に近い箇所がVSS用のポート(PORT)に接続されている。VSS用のポート(PORT)とは、当該配線基板上に実装される図示しない電源生成装置(DC−DCコンバータ等)のVSS端子を意味する。ポート(PORT)の接続位置は、特にこれに限定されるものではないが、できるだけ半導体パッケージのVSSノード(VSS用の外部端子)から近い位置とする方が望ましい。この観点で、接続位置を例えばLN_VSS1d等とすることも可能である。一方、比較例として仮に接続位置をLN_VSS1aのPNs2側ではない端部等とした場合、発振動作に伴いPNs2からLN_VSS1aの全体を介してポート(PORT)に電流が流れることになるため、ノイズ耐性の観点で好ましくない。 In FIG. 17, in the VSS wiring pattern LN_VSS1a, a portion close to the VSS external terminal PNs2 is connected to the VSS port (PORT). The VSS port (PORT) means a VSS terminal of a power generation device (DC-DC converter or the like) (not shown) mounted on the wiring board. The connection position of the port (PORT) is not particularly limited to this, but it is desirable that the connection position be as close as possible to the VSS node (VSS external terminal) of the semiconductor package. From this point of view, the connection position can be set to LN_VSS1d, for example. On the other hand, if the connection position is not the PNs2 side of the LN_VSS1a as a comparative example, current flows from the PNs2 to the port (PORT) through the entire LN_VSS1a along with the oscillation operation. It is not preferable from the viewpoint.
《基板レイアウト[2]》
図18は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板の他のレイアウト構成例を示す概略図である。図18において、配線基板PCB2上には、図17と同様の半導体パッケージPKG1dならびに外付け部品(容量Cg,Cd、抵抗Rd、水晶振動子XTAL)が実装され、図17とほぼ同様の配線パターンが形成されている。図17との相違点は次の2点である。1点目は、XIN用の外部端子PNiから延びる配線パターンLN_XINの末端と、XOUT用の外部端子PNoから延びる配線パターンLN_XOUTの末端との間にXTALが接続された点である。2点目は、Cg,Cdの一端がVSS用の外部端子PNs1から延びる配線パターンLN_VSS1bに接続され、Cgの他端がLN_XINに、Cdの他端がLN_XOUTに接続された点である。このように、図18の構成例は、図17で述べた第12の特徴の代わりに図1で述べた第3の特徴(LN_VSS1bにCg,Cdの一端が接続される)を備えたものとなっている。これによって、図17の構成例と比較して、更なるノイズ耐性の向上が期待できる。なお、その他の特徴に関しては、図17の場合と同様である。
<< Board layout [2] >>
FIG. 18 is a schematic diagram showing another layout configuration example of a wiring board as a component in the crystal oscillation device according to the embodiment of the present invention. 18, a semiconductor package PKG1d similar to that in FIG. 17 and external components (capacitances Cg, Cd, resistor Rd, crystal resonator XTAL) are mounted on the wiring board PCB2, and a wiring pattern substantially similar to that in FIG. Is formed. Differences from FIG. 17 are the following two points. The first point is that XTAL is connected between the end of the wiring pattern LN_XIN extending from the XIN external terminal PNi and the end of the wiring pattern LN_XOUT extending from the XOUT external terminal PNo. The second point is that one end of Cg and Cd is connected to the wiring pattern LN_VSS1b extending from the VSS external terminal PNs1, the other end of Cg is connected to LN_XIN, and the other end of Cd is connected to LN_XOUT. Thus, the configuration example of FIG. 18 includes the third feature described in FIG. 1 (one end of Cg and Cd is connected to LN_VSS1b) instead of the twelfth feature described in FIG. It has become. As a result, further improvement in noise resistance can be expected as compared with the configuration example of FIG. The other features are the same as in the case of FIG.
《基板レイアウト[3]》
図19は、図18を変形したレイアウト構成例を示す概略図である。図19において、配線基板PCB3上には、図18とは異なる外部端子PNを備えた半導体パッケージPKG1aが実装される。PKG1aでは、X軸方向に沿って順に、VSS用の外部端子PNs3、XIN用の外部端子PNi、VSS用の外部端子PNs1、XOUT用の外部端子PNo、VSS用の外部端子PNs4が配置されている。すなわち、前述した図4の構成例と同様に、PNi,PNoのそれぞれがVSSで挟まれた配置となっている。
<< Board layout [3] >>
FIG. 19 is a schematic diagram showing a layout configuration example obtained by modifying FIG. 19, a semiconductor package PKG1a having an external terminal PN different from that in FIG. 18 is mounted on the wiring board PCB3. In the PKG 1a, an external terminal PNs3 for VSS, an external terminal PNi for XIN, an external terminal PNs1 for VSS, an external terminal PNo for XOUT, and an external terminal PNs4 for VSS are arranged in order along the X-axis direction. . That is, as in the configuration example of FIG. 4 described above, each of PNi and PNo is sandwiched between VSS.
PCB3上において、PKG1aの実装部分に形成されたVSS用の配線パターンLN_VSS1dには、前述したVSS用の3個の外部端子PNs3,PNs1,PNs4が接続される。PNi,PNs1,PNoから延伸する各配線パターンLN_XIN,LN_VSS1b,LN_XOUTや、これに接続される各種外付け部品(容量Cg,Cd、抵抗Rd、水晶振動子XTAL)の実装に関しては、図18の構成例と同様である。ここで、図19の構成例と図18の構成例では、VSS用の配線パターンLN_VSS1aの構成が若干異なっている。LN_VSS1aは、図18の構成例ではPNs2を起点に略ループ状に形成され、その終点が最上層の配線層(図1(b)のLY1)において開放状態とされたが、図19の構成例ではPNs4とPNs3の間で完全にループを構成するように形成されている。すなわち、最上層の配線層においては、LN_VSS1aとLN_VSS1dによって完全なループ配線が形成される。
On the
このような構成例を用いると、図18で述べた各種効果に加えて、XINノード、XOUTノードおよび各種外付け部品をVSSノードとなるループ配線によって完全にガードすることができるため、図18の構成例と比較して、更なるノイズ耐性の向上が期待できる。ただし、当該ループ配線がループアンテナとして機能することによるノイズ耐性の低下が懸念されるが、ここでは、第4の特徴で述べたように、下層にVSS用となる面状の配線パターンLN_VSSnを設けているため特に問題は生じない。なお、図18の構成例におけるLN_VSS1aは、仮にLN_VSSnが存在しない場合、一端が開放されているためループアンテナとしての機能は果たさないが、モノポールアンテナとして機能することがある。この場合、LN_VSS1aの配線長に応じた周波数で共振が生じ、当該周波数のノイズが生じる可能性がある。また、図19では、VSS用のポートの接続位置は示していないが、例えば、LN_VSS1aにおけるPNs4の近辺や、LN_VSS1aにおけるPNs3の近辺や、あるいはLN_VSS1d等とすることも可能である。 When such a configuration example is used, in addition to the various effects described in FIG. 18, the XIN node, the XOUT node, and various external components can be completely guarded by the loop wiring serving as the VSS node. Compared to the configuration example, further improvement in noise resistance can be expected. However, although there is a concern that the noise resistance is lowered due to the loop wiring functioning as a loop antenna, here, as described in the fourth feature, a planar wiring pattern LN_VSSn for VSS is provided in the lower layer. Therefore, no particular problem occurs. Note that, if LN_VSSn does not exist, LN_VSS1a in the configuration example of FIG. 18 does not function as a loop antenna because one end is open, but may function as a monopole antenna. In this case, resonance occurs at a frequency corresponding to the wiring length of the LN_VSS 1a, and noise at the frequency may occur. In FIG. 19, the connection position of the VSS port is not shown. However, for example, it is possible to use the vicinity of PNs4 in LN_VSS1a, the vicinity of PNs3 in LN_VSS1a, or LN_VSS1d.
《基板レイアウト[4]》
図20は、図18を変形した他のレイアウト構成例を示す概略図である。図20において、配線基板PCB2a上には、図18とは異なる外部端子PNを備えた半導体パッケージPKG2aが実装される。PKG2aでは、X軸方向に沿って順に、所定の信号XX用の外部端子PNxx、XIN用の外部端子PNi、XOUT用の外部端子PNoが配置され、1本の外部端子を挟んでVSS用の外部端子PNs2が配置されている。すなわち、前述した図2、図7等の構成例と同様に、PNiとPNoが隣接配置された構成例となっている。
<< Board layout [4] >>
FIG. 20 is a schematic diagram showing another layout configuration example obtained by modifying FIG. In FIG. 20, a semiconductor package PKG2a having an external terminal PN different from that in FIG. 18 is mounted on the wiring board PCB2a. In the PKG 2a, an external terminal PNxx for a predetermined signal XX, an external terminal PNi for XIN, and an external terminal PNo for XOUT are arranged in order along the X-axis direction, and an external for VSS is sandwiched by one external terminal. Terminal PNs2 is arranged. That is, similar to the configuration examples of FIGS. 2 and 7 and the like described above, PNi and PNo are adjacently arranged.
PCB2a上において、PKG2aの実装部分に形成されたVSS用の配線パターンLN_VSS1dには、前述したVSS用の外部端子PNs2が接続される。各外部端子PNxx,PNi,PNo,PNs2から延伸する各配線パターンLN_XX,LN_XIN,LN_XOUT,LN_VSS1aに関しては、図18の場合と同様である。ただし、ここでは、PNiとPNoの間にVSS用の外部端子が存在しないため、LN_XINとLN_XOUTの間の領域で、VSS用の配線パターンLN_VSS1bが島状に孤立して配置される。LN_VSS1bは、スルーホールTHを介して下層のVSS用の配線パターンLN_VSSnに接続されている。また、各種外付け部品(容量Cg,Cd、抵抗Rd、水晶振動子XTAL)の実装に関しては、図18の場合と同様である。 On the PCB 2a, the VSS external terminal PNs2 described above is connected to the VSS wiring pattern LN_VSS1d formed on the mounting portion of the PKG 2a. The wiring patterns LN_XX, LN_XIN, LN_XOUT, and LN_VSS1a extending from the external terminals PNxx, PNi, PNo, and PNs2 are the same as those in FIG. However, since there is no external terminal for VSS between PNi and PNo here, the VSS wiring pattern LN_VSS1b is isolated and arranged in an island shape in the region between LN_XIN and LN_XOUT. The LN_VSS1b is connected to the lower-layer VSS wiring pattern LN_VSSn through the through hole TH. The mounting of various external components (capacitances Cg, Cd, resistance Rd, crystal resonator XTAL) is the same as in the case of FIG.
このような構成例を用いると、XIN用の外部端子PNiとXOUT用の外部端子PNoが隣接する場合であっても、第2の特徴で述べたように、LN_VSS1bを設けることで、XINノードとXOUTノードにおけるピン間の寄生容量やカップリングノイズを低減することが可能になる。また、第3の特徴で述べたように、このLN_VSS1bにg,Cdの一端を接続することで、ノイズ耐性の向上が図れる。なお、その他の特徴ならびに効果に関しては、図18の場合と同様である。 Using such a configuration example, even when the external terminal PNi for XIN and the external terminal PNo for XOUT are adjacent, as described in the second feature, by providing the LN_VSS1b, the XIN node It becomes possible to reduce the parasitic capacitance between the pins and the coupling noise at the XOUT node. Further, as described in the third feature, noise immunity can be improved by connecting one end of g and Cd to the LN_VSS 1b. Other features and effects are the same as in the case of FIG.
《基板レイアウト[5]》
図21は、図20を変形したレイアウト構成例を示す概略図である。図21に示す配線基板PCB2b上には、図20と同様の半導体パッケージPKG2aおよび各種外付け部品(容量Cg,Cd、抵抗Rd、水晶振動子XTAL)が実装され、図20と同様の各種配線パターンが形成されている。図21の構成例と図20の構成例の違いは、配線パターンLN_VSS1bが、図20の構成例では島状に孤立して配置されていたのに対して、図21の構成例では、外部端子PNiと外部端子PNoの間の空間を利用して、PKG2aの実装部分に形成されたVSS用の配線パターンLN_VSS1dに接続されている点にある。このような構成例を用いると、図20で述べた各種効果に加えて、更なるノイズ耐性の向上が実現可能になる。すなわち、図20の構成例では、PKG2aのVSSノードと配線パターンLN_VSS1bの間に距離が存在するため、VSSレベルの不一致が生じる恐れがあるが、図21の構成例を用いることで当該距離が短縮でき、VSSレベルの不一致に伴う電源ノイズの発生を抑制することが可能になる。
<< Board layout [5] >>
FIG. 21 is a schematic diagram showing a layout configuration example obtained by modifying FIG. A semiconductor package PKG2a similar to FIG. 20 and various external components (capacitances Cg, Cd, resistor Rd, crystal resonator XTAL) are mounted on the wiring board PCB2b illustrated in FIG. 21, and various wiring patterns similar to FIG. Is formed. The difference between the configuration example in FIG. 21 and the configuration example in FIG. 20 is that the wiring pattern LN_VSS1b is isolated and arranged in an island shape in the configuration example in FIG. 20, whereas in the configuration example in FIG. The space between the PNi and the external terminal PNo is used to connect to the VSS wiring pattern LN_VSS1d formed in the mounting portion of the PKG2a. When such a configuration example is used, in addition to the various effects described with reference to FIG. 20, further improvement in noise resistance can be realized. That is, in the configuration example of FIG. 20, since there is a distance between the VSS node of the PKG 2a and the wiring pattern LN_VSS1b, there is a possibility that a mismatch in the VSS level may occur, but the distance is shortened by using the configuration example of FIG. Thus, it is possible to suppress the generation of power supply noise accompanying the mismatch of the VSS level.
《基板レイアウト[6]》
図22は、図21を変形したレイアウト構成例を示す概略図である。図22に示す配線基板PCB2c上には、図21とは異なる半導体パッケージPKG2bが実装されている。図22の半導体パッケージPKG2bは、図21のPKG2aと異なり、XIN用の外部端子PNiやXOUT用の外部端子PNoの近辺にVSS用の外部端子(図21におけるPNs2)が存在しない構成となっている。PCB2cにおける配線パターンや各種外付け部品の実装方法に関しては図21のPCB2bとほぼ同様である。
<< Board layout [6] >>
FIG. 22 is a schematic diagram showing a layout configuration example obtained by modifying FIG. A semiconductor package PKG2b different from that shown in FIG. 21 is mounted on the wiring board PCB2c shown in FIG. The semiconductor package PKG2b of FIG. 22 is different from the PKG2a of FIG. 21 in that there is no external VSS terminal (PNs2 in FIG. 21) in the vicinity of the XIN external terminal PNi and the XOUT external terminal PNo. . The wiring pattern on PCB 2c and the mounting method of various external components are almost the same as PCB 2b in FIG.
ここで、図22と図21の相違点として、図22では、VSS用の外部端子が存在しないため、略ループ状に形成されたVSS用の配線パターンLN_VSS1aの両端が最上層の配線層(図1(b)のLY1)において開放状態になっている。このような構成例を用いると、PNi,PNoの近辺にVSS用の外部端子が存在しない場合であっても、図21とほぼ同様な効果を得ることが可能になる。なお、ここでは、VSS用のポート(PORT)をVSS用の配線パターンLN_VSS1dに接続する例を示しているが、勿論、これに限定されるものではない。 Here, the difference between FIG. 22 and FIG. 21 is that in FIG. 22, there are no VSS external terminals, and therefore the VSS wiring pattern LN_VSS1a formed in a substantially loop shape has the uppermost wiring layers (see FIG. 22). 1 (b) LY1) is open. If such a configuration example is used, even if there is no external terminal for VSS in the vicinity of PNi and PNo, it is possible to obtain substantially the same effect as in FIG. Here, an example is shown in which the VSS port (PORT) is connected to the VSS wiring pattern LN_VSS1d. However, the present invention is not limited to this.
《基板レイアウト[7]》
図23は、図17を変形したレイアウト構成例を示す概略図である。図23に示す配線基板PCB1a上には、図17とは異なる半導体パッケージPKG2aが実装されている。半導体パッケージPKG2aでは、図20等で述べたように、X軸方向に沿って順に、所定の信号XX用の外部端子PNxx、XIN用の外部端子PNi、XOUT用の外部端子PNoが配置され、1本の外部端子を挟んでVSS用の外部端子PNs2が配置されている。すなわち、図17のPKG1dと異なり、PNiとPNoの間にVSS用の外部端子が存在しない構成となっている。
<< Board layout [7] >>
FIG. 23 is a schematic diagram showing a layout configuration example obtained by modifying FIG. A semiconductor package PKG2a different from that shown in FIG. 17 is mounted on the wiring board PCB1a shown in FIG. In the semiconductor package PKG2a, as described in FIG. 20 and the like, the external terminal PNxx for a predetermined signal XX, the external terminal PNi for XIN, and the external terminal PNo for XOUT are arranged in order along the X-axis direction. An external terminal PNs2 for VSS is arranged across the external terminals of the book. That is, unlike the PKG1d in FIG. 17, there is no VSS external terminal between PNi and PNo.
これに伴い、図23のPCB1aでは、XIN用の配線パターンLN_XINとXOUT用の配線パターンLN_XOUTの間の領域で、VSS用の配線パターンLN_VSS1bが島状に孤立して配置される。LN_VSS1bは、スルーホールTHを介して下層のVSS用の配線パターンLN_VSSnに接続されている。これ以外の構成に関しては、図17と同様である。このような構成例を用いると、PNiとPNoが隣接する場合であっても、第2の特徴で述べたように、LN_VSS1bを設けることで、XINノードとXOUTノードにおけるピン間の寄生容量やカップリングノイズを低減することが可能になる。 Accordingly, in the PCB 1a of FIG. 23, the VSS wiring pattern LN_VSS1b is arranged in an island shape in an area between the XIN wiring pattern LN_XIN and the XOUT wiring pattern LN_XOUT. The LN_VSS1b is connected to the lower-layer VSS wiring pattern LN_VSSn through the through hole TH. Other configurations are the same as those in FIG. When such a configuration example is used, even when PNi and PNo are adjacent to each other, as described in the second feature, by providing the LN_VSS 1b, the parasitic capacitance and the cup between the pins at the XIN node and the XOUT node Ring noise can be reduced.
《基板レイアウト[8]》
図24は、図19を変形したレイアウト構成例を示す概略図である。図24に示す配線基板PCB3a上には、図19とは異なる半導体パッケージPKG1eが実装されている。半導体パッケージPKG1eでは、X軸方向に沿って順に、XIN用の外部端子PNi、VSS用の外部端子PNs1、XOUT用の外部端子PNoが配置されている。ただし、図19の場合と異なり、PNi,PNoの近辺には、PNs1以外にVSS用の外部端子が存在しない構成となっている。
<< Board layout [8] >>
FIG. 24 is a schematic diagram showing a layout configuration example obtained by modifying FIG. A semiconductor package PKG1e different from that shown in FIG. 19 is mounted on the wiring board PCB3a shown in FIG. In the semiconductor package PKG1e, an XIN external terminal PNi, a VSS external terminal PNs1, and an XOUT external terminal PNo are arranged in this order along the X-axis direction. However, unlike the case of FIG. 19, there is no external VSS terminal other than PNs1 in the vicinity of PNi and PNo.
これに伴い、図24のPCB3aでは、VSS用の配線パターンLN_VSS1aの両端が、隣接する外部端子PNの間の空間を利用して、PKG1eの実装部分に形成されたVSS用の配線パターンLN_VSS1dに接続されている。したがって、この場合も、図19の構成例と同様に、LN_VSS1aとLN_VSS1dによってループ配線が形成される。その他の構成に関しては、図19と同様である。このような構成例を用いると、PNi,PNoの近辺にVSS用の外部端子が十分に存在しない場合であっても、図19とほぼ同様な効果を得ることが可能になる。 Accordingly, in the PCB 3a of FIG. 24, both ends of the VSS wiring pattern LN_VSS1a are connected to the VSS wiring pattern LN_VSS1d formed in the mounting portion of the PKG1e using the space between the adjacent external terminals PN. Has been. Accordingly, in this case as well, a loop wiring is formed by LN_VSS1a and LN_VSS1d as in the configuration example of FIG. Other configurations are the same as those in FIG. If such a configuration example is used, even if there are not enough external terminals for VSS in the vicinity of PNi and PNo, it is possible to obtain substantially the same effect as in FIG.
《基板レイアウト[9]》
図25は、図24を変形したレイアウト構成例を示す概略図である。図25に示す配線基板PCB3b上には、図24と同様の半導体パッケージPKG1eが実装され、更に、図24と同様の各種配線パターンが形成されている。図25の構成例と図24の構成例の違いは、容量Cg,Cdの一端が、図24ではVSS用の配線パターンLN_VSS1bに接続されていたのに対して、図25ではVSS用の配線パターンLN_VSS1aに接続されている点にある。図25の構成例を図24の構成例と比較すると、第3の特徴で述べたように、ノイズ耐性の観点では図24の構成例の方が望ましい。ただし、図32の構成例と比較すると、第1および第2の特徴(XINノードとXOUTノードの間にVSSノードが存在)や、第4の特徴(下層にLN_VSSnが存在)や、LN_VSS1a,LN_VSS1dからなるループ配線が存在することにより、十分なノイズ耐性向上の効果が得られる。
<< Board layout [9] >>
FIG. 25 is a schematic diagram showing a layout configuration example obtained by modifying FIG. A semiconductor package PKG1e similar to that shown in FIG. 24 is mounted on the wiring board PCB3b shown in FIG. 25, and various wiring patterns similar to those shown in FIG. 24 are formed. The difference between the configuration example of FIG. 25 and the configuration example of FIG. 24 is that one end of the capacitors Cg and Cd is connected to the VSS wiring pattern LN_VSS1b in FIG. 24, whereas in FIG. It is in the point connected to LN_VSS1a. When comparing the configuration example of FIG. 25 with the configuration example of FIG. 24, as described in the third feature, the configuration example of FIG. 24 is more desirable in terms of noise resistance. However, compared with the configuration example of FIG. 32, the first and second features (the VSS node is present between the XIN node and the XOUT node), the fourth feature (the LN_VSSn is present in the lower layer), the LN_VSS1a, and the LN_VSS1d Due to the presence of the loop wiring consisting of, a sufficient noise resistance improvement effect can be obtained.
《基板レイアウト[10]》
図26は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板の更に他のレイアウト構成例を示す概略図である。図26に示す配線基板PCB4上には、半導体パッケージPKG1b1が実装される。PKG1b1では、X軸方向に沿って順に、VSS用の外部端子PNs3、XIN用の外部端子PNi、VSS用の外部端子PNs1、XOUT用の外部端子PNoが配置されている。なお、この外部端子の配置は、図5の構成例に類似したものである。PCB4の最上層の配線層(図1(b)のLY1)には、PKG1b1の実装部分においてVSS用の配線パターンLN_VSS1dが形成されている。このLN_VSS1dには、前述したVSS用の2本の外部端子PNs1,PNs3が接続される。
<< Board layout [10] >>
FIG. 26 is a schematic diagram showing still another layout configuration example of a wiring board as a component in the crystal oscillation device according to the embodiment of the present invention. A semiconductor package PKG1b1 is mounted on the wiring board PCB4 shown in FIG. In PKG1b1, an external terminal PNs3 for VSS, an external terminal PNi for XIN, an external terminal PNs1 for VSS, and an external terminal PNo for XOUT are arranged in this order along the X-axis direction. The arrangement of the external terminals is similar to the configuration example of FIG. In the uppermost wiring layer of PCB 4 (LY1 in FIG. 1B), a VSS wiring pattern LN_VSS1d is formed in the mounting portion of PKG1b1. The two external terminals PNs1 and PNs3 for VSS described above are connected to the LN_VSS1d.
PNi,PNs1,PNoに接続される各配線パターンLN_XIN,LN_VSS1b,LN_XOUTに関しては、図18の配線パターンと同様であり、各種外付け部品(容量Cg,Cd、抵抗Rd、水晶振動子XTAL)の実装方法に関しても図18の場合と同様である。ただし、ここでは、図18の場合と異なり、下層にVSS用の配線パターン(図18のLN_VSSn)を備えない構成例となっている。これは、例えば厚み(Z軸方向)が非常に小さいような配線基板PCB4を用いる場合に、この下層のVSS用の配線パターンに伴う寄生容量が過大となる事態が想定されるためである。 The wiring patterns LN_XIN, LN_VSS1b, and LN_XOUT connected to PNi, PNs1, and PNo are the same as those in FIG. 18, and various external components (capacitances Cg, Cd, resistance Rd, crystal resonator XTAL) are mounted. The method is the same as in the case of FIG. However, here, unlike the case of FIG. 18, a configuration example is provided in which the lower layer is not provided with a wiring pattern for VSS (LN_VSSn in FIG. 18). This is because, for example, when the wiring board PCB4 having a very small thickness (Z-axis direction) is used, it is assumed that the parasitic capacitance associated with the lower-layer VSS wiring pattern is excessive.
この場合には、LN_XIN,LN_XOUT,LN_VSS1bの形成領域および各種外付け部品の実装領域をVSSノードで十分にガードしつつも、ループアンテナの機能が生じないようにする必要がある。そこで、ここでは、PNs3からY軸方向に延伸したのちX軸方向に延伸する略L字状の配線パターンLN_VSS1a1と、LN_XOUTの周辺においてLN_VSS1dから互い隣接する外部端子PNの間の空間を通ってY軸方向に延伸する配線パターンLN_VSS1a2が設けられる。そして、完全なループ配線が形成されないように、LN_VSS1a1の末端部分とLN_VSS1a2の末端部分との間に若干の隙間が設けられる。この隙間の位置は、LN_XIN,LN_XOUT全体から離れた位置としつつ、よりLN_XINから離れた位置となっている。このような構成例を用いることで、非常に薄い配線基板を用いる場合であっても、これまでに述べたような各種効果をある程度得ることが可能になる。 In this case, it is necessary to prevent the loop antenna function from occurring while sufficiently guarding the formation area of LN_XIN, LN_XOUT, and LN_VSS1b and the mounting area of various external components with the VSS node. Therefore, in this case, Y extends through the space between the approximately L-shaped wiring pattern LN_VSS1a1 extending from the PNs3 in the Y-axis direction and then extending in the X-axis direction, and the external terminals PN adjacent to the LN_VSS1d around the LN_XOUT. A wiring pattern LN_VSS1a2 extending in the axial direction is provided. A slight gap is provided between the end portion of LN_VSS1a1 and the end portion of LN_VSS1a2 so that a complete loop wiring is not formed. The position of the gap is a position further away from LN_XIN while being a position away from the entire LN_XIN and LN_XOUT. By using such a configuration example, even when a very thin wiring board is used, various effects as described above can be obtained to some extent.
《基板レイアウト[11]》
図27は、図26を変形したレイアウト構成例を示す概略図である。図27に示す構成例も、図26の構成例と同様に、下層にVSS用の配線パターンを備えず、非常に薄い配線基板に対応したものとなっている。図27に示す配線基板PCB5上には、半導体パッケージPKG2cが実装される。PKG2cでは、X軸方向に沿って順に、VSS用の外部端子PNs5が配置され、1本の外部端子を挟んでXIN用の外部端子PNi、XOUT用の外部端子PNoが配置されている。
<< Board layout [11] >>
FIG. 27 is a schematic diagram showing a layout configuration example obtained by modifying FIG. Similarly to the configuration example of FIG. 26, the configuration example shown in FIG. 27 does not include a VSS wiring pattern in the lower layer and corresponds to a very thin wiring board. A semiconductor package PKG2c is mounted on the wiring board PCB5 shown in FIG. In the PKG 2c, VSS external terminals PNs5 are arranged in order along the X-axis direction, and an XIN external terminal PNi and an XOUT external terminal PNo are arranged with one external terminal interposed therebetween.
PCB5には、図26の場合と同様に、PNs5に接続される配線パターンLN_VSS1a1と、LN_VSS1dに接続される配線パターンLN_VSS1a2が設けられる。PNi,PNoに接続される各配線パターンLN_XIN,LN_XOUTや、各種外付け部品(容量Cg,Cd、抵抗Rd、水晶振動子XTAL)の実装方法に関しては、図17の構成例とほぼ同様である。ただし、LN_XINとLN_XOUTの間に配置されるVSS用の配線パターンLN_VSS1bに関しては、PNiとPNoの間の空間を利用してLN_VSS1dに接続される構成となっている。このような構成例を用いることで、図26と同様な効果を得ることが可能となる。
As in the case of FIG. 26, the
《半導体パッケージおよびチップの詳細なレイアウト》
《レイアウト[1]》
図28は、本発明の一実施の形態による水晶発振装置において、その構成要素となる半導体パッケージならびに半導体チップの詳細なレイアウト構成例を示す図である。図28に示す構成例は、これまでに述べた各種特徴を適宜反映したものとなっている。図28に示す半導体パッケージPKGでは、X軸方向に沿って順に、設定信号用の外部端子PNmf、XIN用の外部端子PNi、XOUT用の外部端子PNo、リセット信号用の外部端子PNr、XIN用の外部端子PNi2、VSS用の外部端子PNs、XOUT用の外部端子PDo2、VCC用の外部端子PNvが配置されている。また、半導体チップCP内には、サブクロック信号用の発振回路部OSCBKsと、メインクロック信号用の発振回路部OSCBKmが形成されている。
<Detailed layout of semiconductor package and chip>
<< Layout [1] >>
FIG. 28 is a diagram showing a detailed layout configuration example of a semiconductor package and a semiconductor chip as constituent elements in the crystal oscillation device according to the embodiment of the present invention. The configuration example shown in FIG. 28 appropriately reflects the various features described so far. In the semiconductor package PKG shown in FIG. 28, the setting signal external terminal PNmf, the XIN external terminal PNi, the XOUT external terminal PNo, the reset signal external terminal PNr, and the XIN terminal are sequentially arranged along the X-axis direction. An external terminal PNi2, an external terminal PNs for VSS, an external terminal PDo2 for XOUT, and an external terminal PNv for VCC are arranged. In addition, an oscillation circuit unit OSCBKs for sub clock signals and an oscillation circuit unit OSCBKm for main clock signals are formed in the semiconductor chip CP.
OSCBKs,OSCBKmは、共に図30に述べたようなインバータ回路IVや帰還抵抗Rf等を備えるが、それぞれ生成する発振信号の周波数が異なっている。OSCBKmは、例えば、数MHz〜数十MHz等の発振信号を生成し、OSCBKsは、例えば32kHz等を代表に1MHz未満の発振信号を生成する。前述したPNi,PNoは、OSCBKs用の信号端子であり、PNi2,PNo2は、OSCBKm用の信号端子である。PNiとPNoの間には、図示はしないが、外付け部品として低CL値対応(例えばCL値=3〜7pF)の水晶振動子が接続される。当該水晶振動子としては、代表的には、音叉型水晶振動子が用いられる。一方、PNi2とPNo2の間にも、図示はしないが、外付け部品として水晶振動子が接続される。当該水晶振動子としては、代表的には、ATカット水晶振動子が用いられる。 OSCBKs and OSCBKm both include the inverter circuit IV and the feedback resistor Rf as shown in FIG. 30, but the frequencies of the oscillation signals to be generated are different. OSCBKm generates an oscillation signal of, for example, several MHz to several tens of MHz, and OSCBKs generates an oscillation signal of less than 1 MHz, typically, for example, 32 kHz. The aforementioned PNi and PNo are signal terminals for OSCBKs, and PNi2 and PNo2 are signal terminals for OSCBKm. Between PNi and PNo, although not shown, a crystal resonator corresponding to a low CL value (for example, CL value = 3 to 7 pF) is connected as an external component. As the crystal unit, a tuning fork type crystal unit is typically used. On the other hand, although not shown, a crystal resonator is connected as an external component between PNi2 and PNo2. As the crystal resonator, an AT cut crystal resonator is typically used.
半導体チップCP内には、X軸方向に沿って、OSCBKsに対応したセル領域CLB1と、OSCBKmに対応したセル領域CLB2と、その他共通のセル領域CLB3が設けられる。CLB1は、X軸方向において、CLB2とCLB3の間に配置されるが、CLB2およびCLB3との間には一定の間隔が確保されている。外部端子PNsは、3本のボンディングワイヤBWを介してCLB2内に形成された3種類のパッドPDsq1,PDsq2,PDssに接続される。外部端子PNvは、2本のボンディングワイヤBWを介してCLB2内に形成された2種類のパッドPDvq1,PDvq2に接続される。この内、PDvq1,PDsq1は、メタル配線MLvcc,MLvssを介してCLB1内の各電源供給ライン(VCCQ,VSSQ等)に適宜接続される。また、PDvq2,PDsq2は、CLB2内の各電源供給ライン(VCCQ,VSSQ等)に適宜接続される。CLB1内の各電源供給ラインとCLB2内の各電源供給ラインは、ここでは共通の接地電源電圧ライン(VSS)を1本設けていることを除いて基本的には分離して形成される。 In the semiconductor chip CP, a cell region CLB1 corresponding to OSCBKs, a cell region CLB2 corresponding to OSCBKm, and other common cell regions CLB3 are provided along the X-axis direction. The CLB1 is arranged between the CLB2 and the CLB3 in the X-axis direction, but a certain interval is secured between the CLB2 and the CLB3. The external terminal PNs is connected to three types of pads PDsq1, PDsq2, and PDss formed in the CLB2 through three bonding wires BW. The external terminal PNv is connected to two types of pads PDvq1 and PDvq2 formed in the CLB2 via two bonding wires BW. Among these, PDvq1 and PDsq1 are appropriately connected to each power supply line (VCCQ, VSSQ, etc.) in CLB1 via metal wirings MLvcc and MLvss. PDvq2 and PDsq2 are appropriately connected to each power supply line (VCCQ, VSSQ, etc.) in CLB2. Each power supply line in CLB1 and each power supply line in CLB2 are basically formed separately except that one common ground power supply voltage line (VSS) is provided here.
セル領域CLB1では、XIN用のパッドPDiとXOUT用のパッドPDoが形成され、PDiに対応するセルとPDoに対応するセルとの間に、電源供給用のセルCLpwが備わっている。また、CLB1は、前述したMLvcc,MLvssからの電源供給を受ける2個のセルを備え、当該セルからの電源が各電源供給ラインを介してCLpwに伝送される共に当該CLpwを介してOSCBKsの内部に供給される構成となっている。この電源供給を受ける2個のセルとCLpw内には、ESD保護素子が備わっている。
In the cell region CLB1, a pad PDi for XIN and a pad PDo for XOUT are formed, and a cell CLpw for power supply is provided between the cell corresponding to PDi and the cell corresponding to PDo. The
このような構成例において、OSCBKmに関しては、PNi2がPNrとPNsに挟まれ、PDo2がPNsとPNvに挟まれており、これらに対応する各パッドもXINノードとXOUTノードを適宜挟み込む構成となっている。したがって、ピン間のカップリングノイズの低減や、XINノード,XOUTノードのノイズ耐性の向上等が十分に図れる。一方、OSCBKsに関しては、PNiとPNoが隣接配置されているため、ピン間の寄生容量の増大、カップリングノイズの増大が懸念され、加えてXINノード,XOUTノードのノイズ耐性の低下も懸念される。そこで、ここでは、PDi対応のセルとPDo対応のセルの間に電源供給用のセルCLpwを設けることで、寄生容量やカップリングノイズの問題を小さくし、更に、CLB1とCLB2,CLB3との間に一定の間隔を確保すると共に各電源供給ラインを分離して形成することでノイズ耐性を高めている。なお、PNrおよびPNmfは、それぞれリセット信号用および設定信号用であるため、頻繁に変動することは無く、この観点からもノイズ耐性の向上が可能となる。 In such a configuration example, with respect to OSCBKm, PNi2 is sandwiched between PNr and PNs, PDo2 is sandwiched between PNs and PNv, and the pads corresponding thereto sandwich the XIN node and XOUT node as appropriate. Yes. Therefore, it is possible to sufficiently reduce the coupling noise between pins and improve the noise resistance of the XIN node and the XOUT node. On the other hand, regarding OSCBKs, since PNi and PNo are adjacently arranged, there is a concern about increase in parasitic capacitance between pins and an increase in coupling noise. In addition, there is a concern about reduction in noise resistance of XIN node and XOUT node. . Therefore, here, by providing a cell CLpw for power supply between the PDi compatible cell and the PDo compatible cell, the problem of parasitic capacitance and coupling noise is reduced, and further, between CLB1 and CLB2, CLB3. In addition, a certain interval is ensured and the power supply lines are separated and formed to increase noise resistance. Since PNr and PNmf are for the reset signal and the setting signal, respectively, they do not fluctuate frequently, and noise resistance can be improved from this viewpoint.
《レイアウト[2]》
図29は、図28を変形した半導体パッケージならびに半導体チップの詳細なレイアウト構成例を示す図である。図29の構成例と図28の構成例の主な違いは、図29の構成例では、チップの一辺に沿って(X軸方向に沿って)セル領域CLB4が配置され、CLB4とはY軸方向(チップの内側方向)で座標が異なる位置にセル領域CLB1が配置されている点にある。CLB1は、図28の構成例と同様に、サブクロック向けの発振回路部OSCBKs用である。一方、CLB4は、チップ共通用であり、その一部のセルがメインクロック向けの発振回路部OSCBKm用として用いられる。図29の構成例を用いると、図28の構成例と比較してCLB1を他のセル領域から更に分離できるため、更なるノイズ耐性の向上などが期待できる。
<< Layout [2] >>
FIG. 29 is a diagram showing a detailed layout configuration example of the semiconductor package and the semiconductor chip modified from FIG. The main difference between the configuration example of FIG. 29 and the configuration example of FIG. 28 is that, in the configuration example of FIG. 29, the cell region CLB4 is arranged along one side of the chip (along the X-axis direction). The cell region CLB1 is arranged at a position where the coordinates differ in the direction (inside the chip). CLB1 is for the oscillation circuit section OSCBKs for the sub clock, as in the configuration example of FIG. On the other hand, CLB4 is for chip common use, and some of its cells are used for the oscillation circuit section OSCBKm for the main clock. If the configuration example of FIG. 29 is used, CLB1 can be further separated from other cell regions as compared with the configuration example of FIG. 28, and therefore further improvement in noise resistance can be expected.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention.
例えば、本実施の形態の水晶発振装置は、図28に示したように、32kHzを代表とするサブクロック用の水晶発振装置に適用してより有益なものであるが、必ずしもこれに限らず、場合によってはメインクロック用の水晶発振装置に適用することも可能である。ただし、サブクロック用の水晶発振装置の方が、メインクロック用の水晶発振装置よりも消費電流が小さく、信号量も小さいため、よりノイズ耐性が低下する恐れがある。加えて、更なる消費電流の低減のため低CL値対応の水晶振動子を用いると、ノイズ耐性の更なる低下や寄生容量の影響等が懸念される。このような観点で、サブクロック用の水晶発振装置に適用することがより有益となる。 For example, as shown in FIG. 28, the crystal oscillation device of the present embodiment is more useful when applied to a subclock crystal oscillation device typified by 32 kHz. In some cases, it can be applied to a crystal oscillator for a main clock. However, the crystal oscillation device for the sub clock consumes less current and the signal amount is smaller than that of the crystal oscillation device for the main clock, so that there is a risk that the noise tolerance will be further reduced. In addition, if a crystal resonator that supports a low CL value is used to further reduce current consumption, there is a concern that noise resistance will be further reduced, the influence of parasitic capacitance, and the like. From this point of view, it is more useful to apply to a crystal oscillator for a sub clock.
また、ここでは、半導体パッケージとして、QFP(Quad Flat Package)等を代表とする外部リード型の形態を用いたが、勿論、これに限定されるものではなく、他のパッケージ形態であってもよい。例えば、BGA(Ball Grid Array)等のようなボール型の形態であっても、前述した半導体チップ内の各種特徴や、配線基板上の各種特徴等は適宜適用可能である。 In this example, the external lead type represented by QFP (Quad Flat Package) or the like is used as the semiconductor package. However, the present invention is not limited to this and may be another package type. . For example, even in a ball shape such as a BGA (Ball Grid Array), the various features in the semiconductor chip described above, the various features on the wiring board, and the like can be applied as appropriate.
《水晶発振装置全体の代表的な実施の形態[1B]》
図34は、本発明の一実施の形態による水晶発振装置において、その全体の構成例を示す概略図である。図34に示す水晶発振装置は、半導体チップ(半導体装置)CP1と、CP1の外部に設けられた容量Cg,Cdおよび水晶振動子XTALを備えている。CP1には、制御回路ブロックCTLBK、発振回路ブロック(発振回路部)OSCBK1、およびコンパレータ回路ブロックCMPBKが形成される。OSCBK1は、一端が電源電圧VCCに接続された電流源ISoと、ドレインがISoの他端に接続され、ソースが接地電源電圧GND(0V)に接続された発振用のNMOSトランジスタMNoと、MNoのゲートとドレイン間に接続された高抵抗(例えば10MΩ等)の帰還抵抗Rfを備えている。MNoのゲートは発振入力信号XIN用の外部端子に接続され、MNoのドレインは発振出力信号XOUT用の外部端子に接続される。
<< Representative Embodiment of Whole Crystal Oscillator [1B] >>
FIG. 34 is a schematic diagram showing an example of the overall configuration of a crystal oscillation device according to an embodiment of the present invention. The crystal oscillation device shown in FIG. 34 includes a semiconductor chip (semiconductor device) CP1, capacitors Cg and Cd, and a crystal resonator XTAL provided outside CP1. A control circuit block CTLBK, an oscillation circuit block (oscillation circuit unit) OSCBK1, and a comparator circuit block CMPBK are formed in CP1. The OSCBK1 has a current source ISo having one end connected to the power supply voltage VCC, an NMOS transistor MNo for oscillation having a drain connected to the other end of the ISo, and a source connected to the ground power supply voltage GND (0V). A feedback resistor Rf having a high resistance (for example, 10 MΩ) connected between the gate and the drain is provided. The gate of MNo is connected to the external terminal for the oscillation input signal XIN, and the drain of MNo is connected to the external terminal for the oscillation output signal XOUT.
容量Cgは、XIN用の外部端子とGNDの間に接続され、容量Cdは、XOUT用の外部端子とGNDの間に接続される。XTALは、XIN用の外部端子とXOUT用の外部端子の間に接続される。なお、図34では省略しているが、場合によっては、図50のように制限用の抵抗Rd等を付加することも可能である。XTALは、例えば3〜7pFといった低負荷容量値(低CL値)に対応した構成となっており、代表的には、音叉型水晶振動子が用いられる。Cg,Cdは、例えば同一の容量値を持ち、各種寄生容量を無視するとCg,Cdの直列接続による合成容量値がXTALのCL値に一致するような値に設定される。 The capacitor Cg is connected between the external terminal for XIN and GND, and the capacitor Cd is connected between the external terminal for XOUT and GND. XTAL is connected between an external terminal for XIN and an external terminal for XOUT. Although omitted in FIG. 34, in some cases, a limiting resistor Rd or the like can be added as shown in FIG. XTAL has a configuration corresponding to a low load capacitance value (low CL value) such as 3 to 7 pF, and a tuning fork type crystal resonator is typically used. Cg and Cd have the same capacitance value, for example, and are set to values such that if various parasitic capacitances are ignored, the combined capacitance value of Cg and Cd connected in series matches the CL value of XTAL.
CTLBKは、電圧依存の無い安定した基準電流Irefを生成する基準電流生成回路IREFGを備え、電流源ISoは、このIrefを用いて所定のバイアス電流を生成する。MNoおよびISoは、反転論理回路(又は負性抵抗生成回路)を構成し、MNoは、ISoからのバイアス電流を用いて水晶振動子XTAL等の各種パラメータに応じた発振周波数で発振動作を行う。これによって、外部端子(XOUT)には、例えば32kHz等の周波数を持つ発振出力信号XOUTが生成される。ここで、ISoからのバイアス電流は、低消費電力化のため例えば100nA程度といった非常に小さい値となっており、これに伴いXOUTにおける電圧振幅の大きさも例えば100〜300mV程度といった非常に小さい値となる。コンパレータ回路ブロックCMPBKは、所定の比較電圧を基準としてXOUTの電圧レベルを大小判定することで、XOUTをVCCレベル(例えば1.6V以上等)の電圧振幅を持つ矩形波の発振信号(クロック信号)に整形する。 The CTLBK includes a reference current generation circuit IREFG that generates a stable reference current Iref that does not depend on voltage, and the current source ISo generates a predetermined bias current using the Iref. MNo and ISo constitute an inverting logic circuit (or negative resistance generation circuit), and MNo performs an oscillation operation at an oscillation frequency corresponding to various parameters such as the crystal resonator XTAL using a bias current from ISo. As a result, an oscillation output signal XOUT having a frequency of 32 kHz, for example, is generated at the external terminal (XOUT). Here, the bias current from ISo has a very small value of, for example, about 100 nA in order to reduce power consumption, and accordingly, the magnitude of the voltage amplitude at XOUT is also a very small value of, for example, about 100 to 300 mV. Become. The comparator circuit block CMPBK determines the magnitude of the voltage level of XOUT with reference to a predetermined comparison voltage, whereby XOUT is a rectangular wave oscillation signal (clock signal) having a voltage amplitude of VCC level (eg, 1.6 V or more). To shape.
また、図34の水晶発振装置は、低CL値対応の水晶振動子XTALのみならず、例えば12.5pFといった標準CL値対応のXTALを接続することも可能な構成となっている。標準CL値対応のXTALは、代表的にはATカット水晶振動子が用いられる。標準CL値対応のXTALを用いる場合、前述した電流源ISoからの低CL値用のバイアス電流(例えば100nA程度)では電流値が不足する。そこで、図34では、ISoが、制御回路ブロックCTLBKからのモード設定信号MDに応じてバイアス電流の大きさを変更可能な可変電流源となっている。標準CL値対応のXTALを接続する場合、ISoからのバイアス電流は、前述した低CL値用のバイアス電流と比較して例えば1桁程度以上大きな値に設定される。 Further, the crystal oscillation device of FIG. 34 is configured to be able to connect not only a crystal resonator XTAL corresponding to a low CL value but also an XTAL corresponding to a standard CL value such as 12.5 pF. As the XTAL corresponding to the standard CL value, an AT cut crystal resonator is typically used. When XTAL corresponding to the standard CL value is used, the current value is insufficient with the bias current for low CL value (for example, about 100 nA) from the current source ISo described above. Therefore, in FIG. 34, ISo is a variable current source capable of changing the magnitude of the bias current in accordance with the mode setting signal MD from the control circuit block CTLBK. When the XTAL corresponding to the standard CL value is connected, the bias current from ISo is set to a value that is, for example, about one digit greater than the bias current for the low CL value described above.
このように、図34の水晶発振装置は、例えば、次のような特徴を備えている。第1の特徴は、低CL値対応の水晶振動子XTALに非常に小さいバイアス電流で動作する反転論理回路(MNo,ISo)を組み合わせ、その副作用となるXOUTにおける電圧振幅の縮小をコンパレータ回路ブロックCMPBKで補償している点にある。これによって、特に、反転論理回路のバイアス電流を極限まで低減できることから、水晶発振装置の低消費電力化が図れる。第2の特徴は、反転論理回路(MNo,ISo)が、VCCとGNDの間で2段の直列接続構成となっている点にある。これによって、広範囲な電源電圧VCC(例えば、1.62V〜5.5V)に対応でき、特に、各種電子機器の低消費電力化(すなわち低電源電圧化)のトレンドを受けて、低電源電圧に対応できるようになる。第3の特徴は、電流源ISoを可変電流源とし、ユーザに対して、同一の半導体チップCP1を用いて複数の水晶振動子XTALの選択肢(低CL値対応か標準CL値対応か)を提供できるように構成した点にある。これによって、コストの低減や利便性の向上等が実現可能になる。 Thus, the crystal oscillation device of FIG. 34 has the following features, for example. The first feature is that a combination of an inversion logic circuit (MNo, ISo) that operates with a very small bias current is combined with a crystal unit XTAL corresponding to a low CL value, and a reduction in voltage amplitude at XOUT, which is a side effect thereof, is a comparator circuit block CMPBK. It is in the point which compensates with. Thereby, in particular, the bias current of the inverting logic circuit can be reduced to the limit, so that the power consumption of the crystal oscillation device can be reduced. The second feature is that the inverting logic circuit (MNo, ISo) has a two-stage series connection configuration between VCC and GND. As a result, it is possible to deal with a wide range of power supply voltage VCC (for example, 1.62 V to 5.5 V), and in particular, in response to the trend of low power consumption (that is, low power supply voltage) of various electronic devices, It becomes possible to respond. The third feature is that the current source ISo is a variable current source, and the user is provided with a choice of a plurality of crystal resonators XTAL (corresponding to low CL value or standard CL value) using the same semiconductor chip CP1. The point is that it is configured to be able to. This makes it possible to reduce costs and improve convenience.
《水晶発振装置全体の代表的な実施の形態[2B]》
図35は、本発明の一実施の形態による水晶発振装置において、図34を変形した全体の構成例を示す概略図である。図35に示す水晶発振装置は、図34の構成例と比較して、半導体チップCP2における発振回路ブロックOSCBK2内にスイッチ回路SW1が追加された点が異なっている。また、これに伴い、制御回路ブロックCTLBKがSW1のオン・オフをイネーブル信号IENによって制御する点が異なっている。これら以外の構成に関しては図34と同様であるため、詳細な説明は省略する。SW1は、電流源ISoと発振用のNMOSトランジスタMNoのドレインの間に挿入される。そして、ISoとSW1の接続ノードがXOUT用の外部端子に接続される。
<< Representative Embodiment of Entire Crystal Oscillator [2B] >>
FIG. 35 is a schematic diagram showing an overall configuration example obtained by modifying FIG. 34 in the crystal oscillation device according to one embodiment of the present invention. The crystal oscillation device shown in FIG. 35 is different from the configuration example of FIG. 34 in that a switch circuit SW1 is added in the oscillation circuit block OSCBK2 in the semiconductor chip CP2. Accordingly, the control circuit block CTLBK controls the ON / OFF of the SW1 by the enable signal IEN. Since the configuration other than these is the same as that of FIG. 34, detailed description thereof is omitted. SW1 is inserted between the current source ISo and the drain of the oscillation NMOS transistor MNo. The connection node between ISo and SW1 is connected to the external terminal for XOUT.
図36は、図35の水晶発振装置において、その詳細な構成例を示す回路ブロック図である。図36において、半導体チップCP2aは、前述した発振入力信号XIN用および発振出力信号XOUT用の外部端子に加えて、電源電圧VCC用および接地電源電圧GND用の外部端子を備えている。CP2a内における制御回路ブロックCTLBKには、複数(ここでは5本)の内部端子から、それぞれ、発振イネーブル信号XOSC_EN、反転論理イネーブル信号XINV_EN、モード選択信号XMSEL1,XMSEL2、トリミング信号XTRIMが入力される。XOSC_ENは、水晶発振装置全体を活性状態(オン状態又は有効状態)あるいは非活性状態(オフ状態又は無効状態)に制御するためのマスタ信号であり、図36の例では、非活性状態とされた場合、基準電流生成回路IREFGが基準電流の生成動作を停止する。 FIG. 36 is a circuit block diagram showing a detailed configuration example of the crystal oscillation device of FIG. In FIG. 36, the semiconductor chip CP2a includes external terminals for the power supply voltage VCC and the ground power supply voltage GND in addition to the external terminals for the oscillation input signal XIN and the oscillation output signal XOUT described above. An oscillation enable signal XOSC_EN, an inverted logic enable signal XINV_EN, mode selection signals XMSEL1 and XMSEL2, and a trimming signal XTRIM are input to the control circuit block CTLBK in the CP2a from a plurality of (here, five) internal terminals. XOSC_EN is a master signal for controlling the entire crystal oscillation device to the active state (on state or valid state) or inactive state (off state or invalid state). In the example of FIG. In this case, the reference current generation circuit IREFG stops the reference current generation operation.
反転論理イネーブル信号XINV_ENは、前述したイネーブル信号IENの元となる信号であり、発振回路ブロックOSCBK2内の反転論理回路の活性状態あるいは非活性状態を制御するための信号である。モード選択信号XMSEL1,XMSEL2は、水晶振動子XTALが低CL値対応か標準CL値対応かを判別するための信号であり、前述したモード設定信号MDの元となる信号である。トリミング信号XTRIMは、電流源ISoの製造ばらつき等を補正するための信号である。これらの内部端子(XOSC_EN,XINV_EN,XMSEL1,XMSEL2,XTRIM)は、例えば、半導体チップCP2a内に別途備わった図示しない各種機能ユニット(プロセッサユニット、コントローラユニット、クロック生成ユニット等)に接続され、場合によっては、一部がCP2aの外部端子であってもよい。 The inverted logic enable signal XINV_EN is a signal that is a source of the above-described enable signal IEN, and is a signal for controlling the active state or inactive state of the inverted logic circuit in the oscillation circuit block OSCBK2. The mode selection signals XMSEL1 and XMSEL2 are signals for determining whether the crystal resonator XTAL is compatible with the low CL value or the standard CL value, and are signals that are the basis of the mode setting signal MD described above. The trimming signal XTRIM is a signal for correcting manufacturing variations of the current source ISo. These internal terminals (XOSC_EN, XINV_EN, XMSEL1, XMSEL2, XTRIM) are connected to, for example, various functional units (processor unit, controller unit, clock generation unit, etc.) that are separately provided in the semiconductor chip CP2a. These may be partly external terminals of CP2a.
図36において、発振回路ブロックOSCBK2内には、前述した電流源ISo、発振用のNMOSトランジスタMNo、およびスイッチ回路SW1に該当するNMOSトランジスタMNswが形成されている。また、ここではMNswのゲートに容量C1が接続され、XINV_ENに応じて基準電流生成回路IREFGがC1に充放電を行うことでMNswのオン・オフを制御する構成となっている。ただし、勿論、これに限定されるものではなく、XINV_ENによってMNswのゲートを直接電圧駆動するように構成してもよい。 In FIG. 36, in the oscillation circuit block OSCBK2, the current source ISo, the oscillation NMOS transistor MNo, and the NMOS transistor MNsw corresponding to the switch circuit SW1 are formed. Further, here, the capacitor C1 is connected to the gate of the MNsw, and the reference current generation circuit IREFG charges and discharges the C1 according to XINV_EN, thereby controlling the on / off of the MNsw. Of course, the present invention is not limited to this, and the gate of MNsw may be directly voltage driven by XINV_EN.
図36において、コンパレータ回路ブロックCMPBK内には、コンパレータ回路CMP1、バッファ回路BF1、ノア演算回路NR1、インバータ回路IV1、およびアンド演算回路AD1が形成されている。CMP1は、発振出力信号XOUTを比較電圧Vrefを基準として大小判定し、電源電圧VCCレベルの電圧振幅を持つクロック信号を生成する。当該クロック信号は、BF1を介してNR1の2入力の一方に伝送される。NR1の2入力の他方には、内部端子から入力されたクロック出力イネーブル信号XC_ENがIV1を介して伝送され、NR1の出力はクロック信号XC用の内部端子に接続される。XC_ENが‘L’レベルの際には、BF1の出力に関わらず、クロック信号XCが‘L’レベルに固定される。アンド演算回路AD1は、2入力の一方にXOUTが入力され、2入力の他方に内部端子から入力されたバイパスイネーブル信号XBYP_ENが伝送され、出力がバイパス信号XBYP用の内部端子に接続される。XBYP_ENが‘H’レベルの際には、XOUT用の外部端子がXBYPにバイパスされる。なお、各内部端子(XC_EN,XC,XBYP_EN,XBYP)は、前述した各種機能ユニットに接続されるか一部が外部端子として設けられる。 In FIG. 36, a comparator circuit CMP1, a buffer circuit BF1, a NOR operation circuit NR1, an inverter circuit IV1, and an AND operation circuit AD1 are formed in the comparator circuit block CMPBK. The CMP1 determines the magnitude of the oscillation output signal XOUT with reference to the comparison voltage Vref, and generates a clock signal having a voltage amplitude of the power supply voltage VCC level. The clock signal is transmitted to one of the two inputs of NR1 via BF1. The clock output enable signal XC_EN input from the internal terminal is transmitted via IV1 to the other of the two inputs of NR1, and the output of NR1 is connected to the internal terminal for the clock signal XC. When XC_EN is at ‘L’ level, the clock signal XC is fixed at ‘L’ level regardless of the output of BF1. In the AND operation circuit AD1, XOUT is input to one of the two inputs, the bypass enable signal XBYP_EN input from the internal terminal is transmitted to the other of the two inputs, and the output is connected to the internal terminal for the bypass signal XBYP. When XBYP_EN is at the “H” level, the XOUT external terminal is bypassed to XBYP. Each internal terminal (XC_EN, XC, XBYP_EN, XBYP) is connected to the various functional units described above or a part thereof is provided as an external terminal.
このように、第4の特徴として、発振回路ブロックOSCBK2内にスイッチ回路SW1(MNsw)を備えることで、水晶発振装置のテストを容易化でき、また、水晶発振装置における発振動作を非活性状態(オフ状態又は無効状態)から活性状態(オン状態又は有効状態)に遷移させる際に、その遷移時間を短縮可能になる。まず、テストの容易化に関し、仮に半導体チップCP2(CP2a)が所謂マイコン等である場合、マイコン内の各種機能ユニットをテストする際に、水晶発振装置を介さずに外部のテスト装置からクロック信号を直接供給したいような場合がある。 As described above, as a fourth feature, by providing the switch circuit SW1 (MNsw) in the oscillation circuit block OSCBK2, the test of the crystal oscillation device can be facilitated, and the oscillation operation in the crystal oscillation device is in an inactive state ( When transitioning from an off state or an invalid state to an active state (on state or valid state), the transition time can be shortened. First, regarding the ease of testing, if the semiconductor chip CP2 (CP2a) is a so-called microcomputer or the like, when testing various functional units in the microcomputer, a clock signal is sent from an external test device without going through a crystal oscillation device. Sometimes you want to supply directly.
この際に、仮に、図34の構成例において、テスト装置から外部端子(XOUT)にクロック信号を供給すると、MNoがオン状態となり、XOUTがGNDに接続されるため、テスト装置からのクロック信号の供給が困難となる場合がある。そこで、図35および図36の構成例を用いると、SW1(MNsw)をオフに制御することで、前述したMNoを介した短絡パスを無くすことができるため、テスト装置から外部端子(XOUT)にクロック信号を直接供給することが可能になる。具体的には、SW1(MNsw)をオフに制御すると共に、バイパスイネーブル信号XBYP_ENを‘H’レベルに設定することで、外部端子(XOUT)を内部端子(XBYP)にバイパスさせ、XBYPによってテストが行われる。なお、外部端子(XOUT)から供給されたクロック信号を、内部端子(XBYP)ではなく内部端子(XC)から取り出すことも可能であるが、比較的、高い周波数を持つクロック信号を用いてテストを行いたいような場合のため、AD1を介したバイパス経路を備えることが有益となる。 At this time, in the configuration example of FIG. 34, if a clock signal is supplied from the test apparatus to the external terminal (XOUT), MNo is turned on and XOUT is connected to GND. Supply may be difficult. Therefore, when the configuration examples of FIGS. 35 and 36 are used, it is possible to eliminate the short-circuit path via the above-described MNo by controlling SW1 (MNsw) to be off, so that the test apparatus can connect to the external terminal (XOUT). The clock signal can be supplied directly. Specifically, the SW1 (MNsw) is turned off and the bypass enable signal XBYP_EN is set to the “H” level to bypass the external terminal (XOUT) to the internal terminal (XBYP), and the test is performed by the XBYP. Done. Note that the clock signal supplied from the external terminal (XOUT) can be extracted from the internal terminal (XC) instead of the internal terminal (XBYP), but the test is performed using a clock signal having a relatively high frequency. For cases where it is desired to do so, it is beneficial to have a bypass path through AD1.
次に、前述した発振動作の非活性状態から活性状態への遷移時間に関し、仮に、図36のXOSC_ENを用いてIREFGの動作を停止することで水晶発振装置を非活性状態にした場合、活性状態に復帰する際にIREFGの安定化に時間を要し、活性状態への遷移時間(XOUTが安定化するまでの期間)が長期化する恐れがある。そこで、水晶発振装置を非活性状態にする際には、IREFGを動作させた状態でSW1(MNsw)をオフに制御することで発振回路ブロックOSCBK2(反転論理回路)の動作を停止する。これによって、活性状態に復帰する際(SW1(MNsw)をオンに戻した際)に、XOUTが安定化するまでの遷移時間を短縮することが可能になる。 Next, regarding the transition time from the inactive state to the active state of the oscillation operation described above, if the crystal oscillation device is deactivated by stopping the operation of IREFG using XISC_EN in FIG. When returning to, it takes time to stabilize IREFG, and the transition time to the active state (the period until XOUT stabilizes) may be prolonged. Therefore, when the crystal oscillation device is deactivated, the operation of the oscillation circuit block OSCBK2 (inverted logic circuit) is stopped by controlling SW1 (MNsw) to be turned off while IREFG is operated. This makes it possible to shorten the transition time until XOUT stabilizes when returning to the active state (when SW1 (MNsw) is turned back on).
なお、非活性状態での消費電流を極限まで低減するためにはIREFGの動作を停止することが望ましいが、実用上は、OSCBK2(反転論理回路)の動作を停止することでも十分な低消費電力化が図れる。また、前述した第2の特徴(VCCとGND間の直列2段接続)に関し、図35および図36の構成例では、3段接続構成となるが、SW1(MNsw)は、スイッチとして機能するため(オープン状態かソース・ドレイン間電圧が極めて小さい状態であるため)、実質的には直列2段接続とみなせる。 In order to reduce the current consumption in the inactive state to the limit, it is desirable to stop the operation of IREFG. However, in practice, it is also possible to stop the operation of OSCBK2 (inverted logic circuit) sufficiently low power consumption. Can be achieved. In addition, regarding the second feature (series two-stage connection between VCC and GND), the configuration example of FIGS. 35 and 36 has a three-stage connection configuration, but SW1 (MNsw) functions as a switch. (Because it is in an open state or a state where the source-drain voltage is extremely small), it can be regarded as a series two-stage connection.
《水晶発振装置全体の代表的な実施の形態[2B]の比較例》
図37は、図36の比較例として検討した水晶発振装置全体の構成例を示す回路ブロック図である。図37では、半導体チップCP1a内に図36に示したスイッチ用のNMOSトランジスタMNswが存在しない代わりに、2個のスイッチ回路SW1a,SW1bが備わった構成となっている。SW1aは、発振用のNMOSトランジスタMNoのゲートとドレインの間で帰還抵抗Rfと直列に挿入され、内部端子(又は外部端子)からの発振動作停止信号RF_OFFに応じてオン・オフが制御される。SW1bは、アンド演算回路AD1の2入力の一方(XOUT側)とSW1aの一端(MNo側)の間に挿入され、発振出力停止信号XOUT_OFFに応じてオン・オフが制御される。
<< Comparative Example of Typical Embodiment [2B] of Whole Crystal Oscillator >>
FIG. 37 is a circuit block diagram showing a configuration example of the entire crystal oscillation device studied as a comparative example of FIG. In FIG. 37, the switch NMOS transistor MNsw shown in FIG. 36 does not exist in the semiconductor chip CP1a, but two switch circuits SW1a and SW1b are provided. The SW1a is inserted in series with the feedback resistor Rf between the gate and drain of the oscillation NMOS transistor MNo, and ON / OFF is controlled according to the oscillation operation stop signal RF_OFF from the internal terminal (or external terminal). The SW1b is inserted between one of the two inputs (XOUT side) of the AND operation circuit AD1 and one end (MNo side) of the SW1a, and ON / OFF is controlled according to the oscillation output stop signal XOUT_OFF.
このような構成例を用いると、スイッチ回路SW1a,SW1bをオフに制御することで、テスト時に外部端子(XOUT)と内部端子(XBYP)の間のバイパス経路を問題無く形成することや、発振回路ブロックOSCBK1aの動作を停止することが可能となる。ただし、SW1a,SW1bを例えばMOSトランジスタ等で構成した場合、特に電源電圧VCCが低電圧化されるほど、そのオン抵抗が大きくなり、通常の発振動作に与える影響が無視できなくなる。すなわち、通常の発振動作時に、SW1a,SW1bのオン抵抗に伴い発振条件のズレ等が生じ、発振動作の精度や安定性が阻害される恐れがある。一方、図36の構成例のように、発振回路ブロックOSCBK2の反転論理回路内にスイッチ用のMNswを設けると、図37の構成例と比較してそのオン抵抗の影響は小さくなり、発振動作の精度や安定性の点でより有益となる。 By using such a configuration example, the switch circuits SW1a and SW1b are controlled to be turned off, so that a bypass path between the external terminal (XOUT) and the internal terminal (XBYP) can be formed without problems during the test. The operation of the block OSCBK1a can be stopped. However, when the SW1a and SW1b are composed of, for example, MOS transistors, the on-resistance increases as the power supply voltage VCC is lowered, and the influence on the normal oscillation operation cannot be ignored. That is, during normal oscillation operation, deviation of oscillation conditions and the like may occur due to the on resistance of SW1a and SW1b, and the accuracy and stability of the oscillation operation may be hindered. On the other hand, when the switching MNsw is provided in the inverting logic circuit of the oscillation circuit block OSCBK2 as in the configuration example of FIG. 36, the influence of the on-resistance becomes smaller than that of the configuration example of FIG. More useful in terms of accuracy and stability.
以上、本実施の形態による水晶発振装置全体について、その概要を説明したが、本実施の形態による水晶発振装置は、前述した第1〜第4の特徴に限らず、更なる特徴を複数備えている。以降、これらの特徴について、水晶発振装置の詳細と共に適宜説明を行う。 The overview of the entire crystal oscillation device according to the present embodiment has been described above. However, the crystal oscillation device according to the present embodiment is not limited to the first to fourth features described above, and includes a plurality of further features. Yes. Hereinafter, these features will be described as appropriate together with details of the crystal oscillation device.
《制御回路ブロックおよび発振回路ブロックの詳細》
図38は、図34の水晶発振装置における制御回路ブロックCTLBKおよび発振回路ブロックOSCBK1の詳細を示すものであり、(a)はその構成例を示す回路図、(b)は(a)の一部を抽出した回路図である。図38において、制御回路ブロックCTLBKは、制御論理回路LGCと、基準電流生成回路IREFGを備えている。LGCは、モード選択信号XMSEL1,XMSEL2およびトリミング信号XTRIMが入力され、これらの信号に応じてモード設定信号MD1,MD2を生成する。IREFGは、NMOSトランジスタMNc1,MNc2,MNs1、PMOSトランジスタMPc1,MPc2、および抵抗R1,R2を備えている。
<Details of control circuit block and oscillation circuit block>
FIG. 38 shows details of the control circuit block CTLBK and the oscillation circuit block OSCBK1 in the crystal oscillation device of FIG. 34, (a) is a circuit diagram showing a configuration example thereof, and (b) is a part of (a). FIG. In FIG. 38, the control circuit block CTLBK includes a control logic circuit LGC and a reference current generation circuit IREFG. The LGC receives mode selection signals XMSEL1 and XMSEL2 and a trimming signal XTRIM, and generates mode setting signals MD1 and MD2 according to these signals. The IREFG includes NMOS transistors MNc1, MNc2, and MNs1, PMOS transistors MPc1 and MPc2, and resistors R1 and R2.
IREFGの基本構成は、図38(b)に示され、当該構成は、絶対温度に比例する基準電流Irefを生成する所謂PTAT(Proportional To Absolute Temperature)回路となっている。図38(b)において、MNc1は、ソースがGNDに、ゲートとドレインが共通に接続される。MNc2は、ソースが電流設定用の抵抗Riを介してGNDに接続され、ゲートがMNc1のゲートと共通に接続される。MPc1,MPc2は、カレントミラー回路を構成し、ソースがVCCに接続され、ゲートが共通に接続される。MPc1のドレインはMNc1のドレインに接続され、MPc2のドレインはMNc2のドレインに接続されると共にMPc2(MPc1)のゲートに接続される。 The basic configuration of IREFG is shown in FIG. 38B, and this configuration is a so-called PTAT (Proportional To Absolute Temperature) circuit that generates a reference current Iref proportional to absolute temperature. In FIG. 38B, MNc1 has a source connected to GND and a gate and a drain connected in common. The source of MNc2 is connected to GND via a current setting resistor Ri, and the gate is connected in common to the gate of MNc1. MPc1 and MPc2 constitute a current mirror circuit, the source is connected to VCC, and the gates are connected in common. The drain of MPc1 is connected to the drain of MNc1, the drain of MPc2 is connected to the drain of MNc2, and is connected to the gate of MPc2 (MPc1).
ここで、MNc1,MNc2,MPc1,MPc2は、ゲート・ソース間電圧がしきい値電圧よりも小さいサブシュレッショルド領域(弱反転領域)で動作する。サブシュレッショルド領域において、各MOSトランジスタのソース・ドレイン間電流IDSは、例えば式(1)で定められる。Kはアスペクト比(ゲート幅(W)/ゲート長(L))、I0はサブシュレッショルド電流の前置係数、mは定数、VTは「kbT/q」(kb:ボルツマン定数、q:電子の電荷量、T:温度)、Vgsはゲート・ソース間電圧、Vthはしきい値電圧である。 Here, MNc1, MNc2, MPc1, and MPc2 operate in a subthreshold region (weak inversion region) in which the gate-source voltage is smaller than the threshold voltage. In sub-shredding Scholl de region, the source-drain current I DS of the MOS transistors, for example determined by the following equation (1). K is an aspect ratio (gate width (W) / gate length (L)), I 0 is a pre-factor of a subthreshold current, m is a constant, and V T is “k b T / q” (k b : Boltzmann constant) , Q: electron charge amount, T: temperature), Vgs is a gate-source voltage, and Vth is a threshold voltage.
IDS=K・I0・exp((Vgs−Vth)/(m・VT)) (1)
MPc1,MPc2のトランジスタサイズ(LおよびW)を同一とした場合、MPc1,MPc2には同一の基準電流Irefが流れ、MNc1,MNc2のアスペクト比をそれぞれK1,K2とした場合、「Vgs1−Vgs2=Iref・Ri」(Vgs1:MNc1のVgs、Vgs2:MNc2のVgs)の関係から式(2)が成り立つ。
I DS = K · I 0 · exp ((Vgs−Vth) / (m · V T )) (1)
When the transistor sizes (L and W) of MPc1 and MPc2 are the same, the same reference current Iref flows through MPc1 and MPc2, and when the aspect ratios of MNc1 and MNc2 are K1 and K2, respectively, “Vgs1−Vgs2 = Equation (2) is established from the relationship of “Iref · Ri” (Vgs1: Vgs of MNc1, Vgs2: Vgs of MNc2).
Iref=(1/Ri)・m・VT・ln(K2/K1) (2)
式(2)より、Irefは温度Tに比例して増大するため、図38(b)のIREFGは、PTAT回路となる。また、図38(b)のIREFGは、各トランジスタがサブシュレッショルド領域で動作することから低消費電力な回路となる。なお、PTAT回路は、例えば、バイポーラトランジスタ(ダイオード)のバンドギャップを利用する方式を代表に様々な回路が知られているが、低消費電力化を図るためには、図38(b)のように、MOSトランジスタのサブシュレッショルド特性を利用する方式とすることが望ましい。
Iref = (1 / Ri) · m · V T · ln (K2 / K1) (2)
From equation (2), since Iref increases in proportion to the temperature T, IREFG in FIG. 38B becomes a PTAT circuit. In addition, the IREFG in FIG. 38B is a circuit with low power consumption because each transistor operates in the subthreshold region. As the PTAT circuit, various circuits are known, for example, a method using a band gap of a bipolar transistor (diode), but in order to reduce power consumption, as shown in FIG. In addition, it is desirable to employ a method that utilizes the sub-threshold characteristic of the MOS transistor.
図38(a)におけるIREFGは、図38(b)における抵抗Riが、R1とR2の直列接続回路と、R1とR2の共通接続ノードとGNDの間にソース・ドレイン経路が接続されたスイッチ用のMNs1に置き換わった構成となっている。MNs1は、モード設定信号MD1によってオン・オフが制御され、MNs1がオフの際には、Ri=R1+R2となり、MNs1がオンの際には、Ri=R1となる。具体的には、水晶振動子として低CL値対応のものが接続された際には、MNs1をオフとすることでIrefの値が小さい値に設定され、水晶振動子として標準CL値対応のものが接続された際には、MNs1をオンとすることでIrefの値が大きい値に設定される。なお、ここでは、この電流値設定部分(R1,R2,MNs1)が簡略化して示されているが、実際には、更に、複数の抵抗や複数のスイッチ用MOSトランジスタおよびそのモード設定信号を用いて、トリミング信号TRIMに伴うIrefの値の微調整にも対応できるように構成される。 The IREFG in FIG. 38 (a) is for a switch in which the resistor Ri in FIG. 38 (b) has a source / drain path connected between the series connection circuit of R1 and R2, and the common connection node of R1 and R2 and GND. The configuration is replaced with MNs1. On / off of the MNs1 is controlled by the mode setting signal MD1, Ri = R1 + R2 when the MNs1 is off, and Ri = R1 when the MNs1 is on. Specifically, when a crystal oscillator that supports a low CL value is connected, the value of Iref is set to a small value by turning off MNs1, and the crystal oscillator that supports the standard CL value is set. Is connected, the value of Iref is set to a large value by turning on MNs1. Here, this current value setting portion (R1, R2, MNs1) is shown in a simplified manner, but actually, a plurality of resistors, a plurality of switch MOS transistors, and mode setting signals thereof are used. Thus, it is configured to cope with fine adjustment of the value of Iref accompanying the trimming signal TRIM.
発振回路ブロックOSCBK1は、電流源ISo、発振用のNMOSトランジスタMNo、および帰還抵抗Rfを含んでいる。MNoは、低消費電力化のため、サブシュレッショルド領域で動作する。ISoは、PMOSトランジスタMPc3,MPc4,MPs1を備える。MPs1は、スイッチとして機能し、そのオン・オフがモード設定信号MD2で制御される。MPc3は、ソースがVCCに、ドレインがMNoのドレインに接続され、MNc4は、ソースがVCCに、ドレインがMPs1を介してMNoのドレインに接続される。MPc3,MPc4は、前述したIREFGにおけるMPc1(MPc2)とカレントミラー回路を構成し、ゲートにMPc1(MPc2)のゲート電圧VBPが印加される。ここで、MPc3,MPc4は、MPc1,MPc2等と同様にサブシュレッショルド領域で動作し、これによって低消費電力化を図っている。 The oscillation circuit block OSCBK1 includes a current source ISo, an oscillation NMOS transistor MNo, and a feedback resistor Rf. The MNo operates in the subthreshold region in order to reduce power consumption. ISo includes PMOS transistors MPc3, MPc4, and MPs1. MPs1 functions as a switch, and its on / off is controlled by a mode setting signal MD2. MPc3 has a source connected to VCC and a drain connected to the MNo drain, and MNc4 has a source connected to VCC and a drain connected to the MNo drain via MPs1. MPc3 and MPc4 form a current mirror circuit with MPc1 (MPc2) in the IREFG described above, and the gate voltage VBP of MPc1 (MPc2) is applied to the gate. Here, MPc3 and MPc4 operate in the subthreshold region in the same manner as MPc1, MPc2, etc., thereby reducing power consumption.
MNoに流れるバイアス電流は、MPs1がオフの際にはMPc3から供給される電流値となり、MPs1がオンの際には、MPc3とMPc4から供給される電流の加算値となる。言い換えれば、IREFGとISoのカレントミラー比を変えることでバイアス電流値が切り替えられる。具体的には、水晶振動子として低CL値対応のものが接続された際には、MPs1をオフとすることで小さいバイアス電流値に設定され、標準CL値対応のものが接続された際には、MPs1をオンとすることで大きいバイアス電流値に設定される。なお、低CL値用のバイアス電流と標準CL値用のバイアス電流を切り替える際には、前述したIREFGの抵抗値による切り替えか、IREFGとISoのカレントミラー比による切り替えかのいずれか一方のみで行うことも可能である。ただし、低CL値用と標準CL値用とでバイアス電流値が一桁程度以上異なる場合には、いずれか一方で行うよりも両方で行った方が、精度や回路面積の観点から望ましい。特に限定はされないが、バイアス電流値が例えば10倍異なる場合には、IREFGの抵抗値で5倍にし、更にそれをIREFGとISoのカレントミラー比で2倍にする。 The bias current flowing through MNo has a current value supplied from MPc3 when MPs1 is off, and an added value of currents supplied from MPc3 and MPc4 when MPs1 is on. In other words, the bias current value can be switched by changing the current mirror ratio of IREFG and ISo. Specifically, when a crystal oscillator compatible with a low CL value is connected, a small bias current value is set by turning off MPs1, and when a crystal oscillator compatible with a standard CL value is connected Is set to a large bias current value by turning on MPs1. In addition, when switching the bias current for the low CL value and the bias current for the standard CL value, the switching is performed by only one of the switching based on the IREFG resistance value described above or the switching based on the current mirror ratio of IREFG and ISo. It is also possible. However, when the bias current values for the low CL value and the standard CL value are different by about one digit or more, it is more preferable to perform the bias current value than either one from the viewpoint of accuracy and circuit area. Although there is no particular limitation, when the bias current value is different by 10 times, for example, the resistance value of IREFG is 5 times, and further, it is doubled by the current mirror ratio of IREFG and ISo.
ここで、図38(a)、(b)の構成例においては、第5の特徴として、水晶振動子のCL値が「M」倍に変更された場合に、MNoのバイアス電流を「Mの2乗」倍に増加させている。更に、第6の特徴として、水晶振動子のCL値に関わらず、MNoのバイアス電流値を絶対温度に比例して増加させている。第5の特徴に関しては、予め定められる水晶振動子のCL値の適用範囲に応じて、IREFGの抵抗値の可変範囲やIREFGとISoのカレントミラー比の可変範囲を予め設計しておくことで実現する。第6の特徴に関しては、前述したように基準電流生成回路IREFGにPTAT回路を用いることで実現する。第5の特徴を備えることで、水晶振動子の種類(CL値)に関わらず、発振余裕度を一定に保つことが可能になり、第6の特徴を備えることで、発振余裕度の温度依存性を低減し、発振余裕度を一定に保つことが可能になる。水晶振動子は、様々な電子機器で使用されるため、温度依存性に関しては、例えば−40〜125℃といった広範囲での安定動作が望まれる。 Here, in the configuration example of FIGS. 38A and 38B, as a fifth feature, when the CL value of the crystal resonator is changed to “M” times, the bias current of MNo is set to “M. It is increased to the square. Further, as a sixth feature, the bias current value of MNo is increased in proportion to the absolute temperature regardless of the CL value of the crystal resonator. The fifth feature is realized by designing in advance the variable range of the resistance value of IREFG and the variable range of the current mirror ratio of IREFG and ISo according to the predetermined range of CL value of the crystal resonator. To do. The sixth feature is realized by using a PTAT circuit for the reference current generating circuit IREFG as described above. With the fifth feature, it becomes possible to keep the oscillation margin constant regardless of the type (CL value) of the crystal resonator, and with the sixth feature, the temperature dependence of the oscillation margin And the oscillation margin can be kept constant. Since the crystal resonator is used in various electronic devices, a stable operation in a wide range of, for example, −40 to 125 ° C. is desired for temperature dependency.
水晶発振装置では、一般的に、式(3)で与えられる発振余裕度(Rm/Re)と呼ばれる指標を規定値以上に保つ必要がある。Rmは、発振回路ブロックにおける反転論理回路によって実現する負性抵抗値であり、Reは水晶振動子の等価直列抵抗値である。ωは発振周波数(角速度)であり、gmは、当該反転論理回路の相互コンダクタンスである。gmは、前述した式(1)に基づき式(5)で与えられる。また、式(3)におけるCLは、負荷容量の値であり、例えば図34等において、外付けの容量Cg,Cd以外の寄生容量を無視すると、CL=(Cg・Cd)/(Cg+Cd)となる。ここで、Cg=Cdを前提とした場合、式(3)は式(4)に等しい。 In a crystal oscillation device, it is generally necessary to keep an index called an oscillation margin (Rm / Re) given by the equation (3) above a specified value. Rm is a negative resistance value realized by an inverting logic circuit in the oscillation circuit block, and Re is an equivalent series resistance value of the crystal resonator. ω is the oscillation frequency (angular velocity), and gm is the mutual conductance of the inverting logic circuit. gm is given by equation (5) based on equation (1) described above. In addition, CL in the expression (3) is a value of the load capacitance. For example, in FIG. 34, if parasitic capacitances other than the external capacitors Cg and Cd are ignored, CL = (Cg · Cd) / (Cg + Cd) Become. Here, when Cg = Cd is assumed, Expression (3) is equal to Expression (4).
(Rm/Re)=(gm/(4・CL2・ω2))・(1/Re) (3)
(Rm/Re)=(gm/(Cg・Cd・ω2))・(1/Re) (4)
gm=(q・IDS)/(m・kb・T) (5)
式(3)および式(4)より、gmをCLの2乗、又はCgとCdの積に比例させると発振余裕度を一定に保てることが判る。これは、式(5)よりバイアス電流(IDS)をCLの2乗、又はCgとCdの積に比例させることで実現できる。また、式(5)より、gmは温度Tに反比例するため、バイアス電流(IDS)を温度Tに比例させることでgmの温度依存性を低減できることが判る。これらによって、発振余裕度が一定に保てると、例えば、発振余裕度のばらつきを加味してバイアス電流を多めに設定する等のマージン設計が不要となり、低CL値か標準CL値のいずれを用いた場合でもバイアス電流を理論限界まで小さくでき、水晶発振装置の低消費電力化を図ることが可能になる。
(Rm / Re) = (gm / (4 · CL 2 · ω 2 )) · (1 / Re) (3)
(Rm / Re) = (gm / (Cg · Cd · ω 2 )) · (1 / Re) (4)
gm = (q · I DS ) / (m · k b · T) (5)
From equations (3) and (4), it can be seen that the oscillation margin can be kept constant by making gm proportional to the square of CL or the product of Cg and Cd. This can be realized by making the bias current (I DS ) proportional to the square of CL or the product of Cg and Cd from Equation (5). Further, from equation (5), it can be seen that gm is inversely proportional to the temperature T, and therefore the temperature dependency of gm can be reduced by making the bias current (I DS ) proportional to the temperature T. If the oscillation margin can be kept constant by these, for example, a margin design such as setting a large bias current in consideration of variations in the oscillation margin becomes unnecessary, and either a low CL value or a standard CL value is used. Even in this case, the bias current can be reduced to the theoretical limit, and the power consumption of the crystal oscillation device can be reduced.
なお、式(3)および式(4)において発振余裕度を一定とすると、低CL値の水晶振動子を用いるほどgmを小さくでき、式(5)よりバイアス電流(IDS)の削減(すなわち水晶発振装置の低消費電力化)が可能になることが判る。また、仮に、低CL値を4pF、標準CL値を12pFとした場合、低CL値から標準CL値に切り替えた際に、CL値が3倍になることからバイアス電流(IDS)は9(=32)倍に増やす必要がある。このように、バイアス電流(IDS)の切り替えに伴う変動量が多くなるため、前述したように、基準電流生成回路IREFGの抵抗値による切り替えと、IREFGと電流源ISoのカレントミラー比による切り替えの両方を用いることが望ましい。 If the oscillation margin is constant in the equations (3) and (4), the gm can be reduced as the crystal resonator having a low CL value is used, and the bias current (I DS ) can be reduced from the equation (5). It can be seen that the power consumption of the crystal oscillation device can be reduced. In addition, if the low CL value is 4 pF and the standard CL value is 12 pF, the bias current (I DS ) is 9 (when the low CL value is switched to the standard CL value, the CL value is tripled. = 3 2 ) It needs to be increased by a factor of 2 . As described above, since the fluctuation amount associated with the switching of the bias current (I DS ) increases, as described above, switching by the resistance value of the reference current generation circuit IREFG and switching by the current mirror ratio of the IREFG and the current source ISo are performed. It is desirable to use both.
図39および図40は、図38におけるモード設定信号MD1,MD2の生成方法の一例を示す説明図である。図39の例では、制御論理回路LGC内にレジスタ回路REGが備わっており、使用する水晶振動子や発振モードに応じて必要となる電流を選択信号XSEL1,XSEL2を用いてREGの値に適宜設定する。この設定により回路のモード設定信号MD1,MD2が生成されて回路に最適な電流が供給される。図40の例は、製造ばらつきを解消する用法である。まず、水晶発振装置のテストの段階で、テスト装置を用いて外部端子(XOUT)に電流計MEASを接続することで電流源ISoからのバイアス電流を測定する。次いで、テスト装置等によってこのバイアス電流の測定値と設計値の誤差に応じたトリミング値を算出し、当該トリミング値をフラッシュメモリ等の不揮発性メモリFMEMに予め格納して保持しておく。FMEMは、例えば、図34等の半導体チップCP1がマイコン等の場合、チップ内蔵のフラッシュメモリ等を用いることができる。FMEM内に保存されたトリミング値は、水晶発振装置の起動時等でトリミング信号XTRIMとして制御論理回路LGCに転送され、モード設定信号MD1,MD2に反映される。 39 and 40 are explanatory diagrams showing an example of a method for generating the mode setting signals MD1 and MD2 in FIG. In the example of FIG. 39, the register circuit REG is provided in the control logic circuit LGC, and the current required according to the crystal resonator to be used and the oscillation mode is appropriately set to the value of REG using the selection signals XSEL1 and XSEL2. To do. With this setting, mode setting signals MD1 and MD2 of the circuit are generated, and an optimum current is supplied to the circuit. The example of FIG. 40 is a method for eliminating manufacturing variations. First, at the stage of testing the crystal oscillation device, the bias current from the current source ISo is measured by connecting the ammeter MEAS to the external terminal (XOUT) using the test device. Next, a trimming value corresponding to the error between the measured value of the bias current and the design value is calculated by a test device or the like, and the trimmed value is stored and held in advance in a nonvolatile memory FMEM such as a flash memory. For example, when the semiconductor chip CP1 shown in FIG. 34 is a microcomputer or the like, the FMEM can use a flash memory or the like built in the chip. The trimming value stored in the FMEM is transferred to the control logic circuit LGC as the trimming signal XTRIM when the crystal oscillator is started up, and is reflected in the mode setting signals MD1 and MD2.
《コンパレータ回路ブロックの詳細[1]》
図41は、図34の水晶発振装置において、そのコンパレータ回路ブロックCMPBKの一部の詳細な構成例を示す回路図である。図41において、コンパレータ回路ブロックCMPBKは、比較電圧生成回路VREFG1と、コンパレータ回路CMP1を含んでいる。CMP1は、図36等で述べたように、2入力の一方に発振出力信号XOUTが入力され、2入力の他方に比較電圧Vrefが印加される。ここで、このVrefを生成する回路がVREFG1である。
<< Details of comparator circuit block [1] >>
FIG. 41 is a circuit diagram showing a detailed configuration example of a part of the comparator circuit block CMPBK in the crystal oscillation device of FIG. In FIG. 41, the comparator circuit block CMPBK includes a comparison voltage generation circuit VREFG1 and a comparator circuit CMP1. In CMP1, as described in FIG. 36 and the like, the oscillation output signal XOUT is input to one of the two inputs, and the comparison voltage Vref is applied to the other of the two inputs. Here, the circuit that generates this Vref is VREFG1.
VREFG1は、前述した発振回路ブロック内の電流源ISoのレプリカ回路となる電流源IScと、発振用のNMOSトランジスタMNoのレプリカ回路となるNMOSトランジスタMNrpを備えている。MNrpは、ソースがGNDに接続され、ゲートとドレインが共通に接続されている。IScは、PMOSトランジスタMPc5,MPc6,MPs2を備える。MPc5,MPc6は、ISo内のMPc3,MPc4と同様に、基準電流生成回路IREFG内のMPc1,MPc2(図38参照)との間でカレントミラー回路を構成する。MPs2は、ISo内のMPs1と同様に、モード設定信号MD2に応じてオン・オフが制御される。MPc5は、ソースがVCCに接続され、ドレインがMNrpのドレインに接続され、MPc6は、ソースがVCCに接続され、ドレインがMPs2を介してMNrpのドレインに接続される。比較電圧Vrefは、このMNrpのドレインから生成される。 VREFG1 includes a current source ISc serving as a replica circuit of the current source ISo in the above-described oscillation circuit block, and an NMOS transistor MNrp serving as a replica circuit of the oscillation NMOS transistor MNo. MNrp has a source connected to GND and a gate and a drain connected in common. ISc includes PMOS transistors MPc5, MPc6, and MPs2. MPc5 and MPc6 form a current mirror circuit with MPc1 and MPc2 (see FIG. 38) in the reference current generation circuit IREFG, similarly to MPc3 and MPc4 in ISo. The MPs2 is controlled to be turned on / off according to the mode setting signal MD2, similarly to the MPs1 in the ISo. MPc5 has a source connected to VCC, a drain connected to the drain of MNrp, and MPc6 has a source connected to VCC and a drain connected to the drain of MNrp via MPs2. The comparison voltage Vref is generated from the drain of this MNrp.
ここで、レプリカ用のMNrpは、発振用のMNoと同一のトランジスタサイズを持つ。また、MPc5はMPc3と同一のトランジスタサイズを持ち、MPc6はMPc4と同一のトランジスタサイズを持つ。これによって、発振用のMNoに供給されるバイアス電流と同じ電流値のバイアス電流がレプリカ用のMNrpにも供給され、MNoから生成される発振出力信号XOUTにおける振幅の中心電圧レベルがMNrpのドレイン(ゲート)に現れることになる。CMP1は、このMNrpのドレイン電圧を比較電圧VrefとしてXOUTの電圧レベルを大小判定し、VCCレベルの電圧振幅を持つクロック信号を出力する。 Here, the replica MNrp has the same transistor size as the oscillation MNo. MPc5 has the same transistor size as MPc3, and MPc6 has the same transistor size as MPc4. As a result, a bias current having the same value as the bias current supplied to the oscillation MNo is also supplied to the replica MNrp, and the center voltage level of the amplitude of the oscillation output signal XOUT generated from the MNo is the drain of the MNrp ( (Gate). CMP1 determines the voltage level of XOUT using the drain voltage of MNrp as a comparison voltage Vref, and outputs a clock signal having a voltage amplitude of VCC level.
このように、図41の構成例は、第7の特徴として、発振回路ブロックOSCBK1の構成を反映したレプリカ回路(比較電圧生成回路VREFG1)を用いてXOUTの中心電圧レベル(発振させない場合にXIN=XOUTとなる電圧レベルであり、言い換えればDC的な安定点)を生成している。この際に、MNoとMNrpは、同一のトランジスタサイズを持つため、MNoのPVT(プロセス、電圧、温度)ばらつきはMNrpにも反映され、振幅の中心電圧レベルを高精度に検出することができる。そして、CMP1がMNrpのドレイン電圧を比較電圧VrefとしてXOUTの電圧レベルを大小判定することで、CMP1から出力されるクロック信号のデューティ比を50%に近づけることができ、高精度な(高い波形品質を持つ)クロック信号を生成することが可能になる。なお、特に低CL値対応の水晶振動子を用いた場合には、XOUTの振幅レベルが小さいため、比較電圧Vrefのズレに伴うデューティ比のばらつきがより顕著となる。第7の特徴を用いることで、このようなデューティ比のばらつきを低減できる。 As described above, the configuration example of FIG. 41 has, as a seventh feature, the center voltage level of XOUT (XIN = when not oscillated) using a replica circuit (comparison voltage generation circuit VREFG1) reflecting the configuration of the oscillation circuit block OSCBK1. The voltage level becomes XOUT, in other words, a DC stable point). At this time, since MNo and MNrp have the same transistor size, variations in PVT (process, voltage, temperature) of MNo are also reflected in MNrp, and the center voltage level of the amplitude can be detected with high accuracy. Then, CMP1 determines the magnitude of the voltage level of XOUT by using the drain voltage of MNrp as the comparison voltage Vref, so that the duty ratio of the clock signal output from CMP1 can be close to 50%, and high accuracy (high waveform quality) A clock signal can be generated. In particular, when a crystal resonator corresponding to a low CL value is used, since the amplitude level of XOUT is small, the variation in the duty ratio due to the shift of the comparison voltage Vref becomes more remarkable. By using the seventh feature, such variation in duty ratio can be reduced.
《コンパレータ回路ブロックの詳細[1’]》
図42(a)は、図41に示したコンパレータ回路ブロックCMPBKの変形例を示す回路図であり、図42(b)は、図42(a)の動作例を示す波形図である。図42(a)に示すコンパレータ回路ブロックCMPBKは、図41の構成例と比較して、比較電圧生成回路VREFG1a内におけるレプリカ用のNMOSトランジスタの構成が異なっている。すなわち、図41の構成例では、1個のレプリカ用のNMOSトランジスタMNrpが備わっていたが、図42(a)の構成例では、コンパレータ回路CMP1の入力(Vref側)とGNDの間に複数のレプリカ用NMOSトランジスタMNrp[1]〜MNrp[n]が並列に接続されている。MNrp[1]〜MNrp[n]のそれぞれは、図41のMNrpと同様に、ダイオード接続され、発振用のMNoと同一のトランジスタサイズを持つ。
<< Details of comparator circuit block [1 '] >>
42A is a circuit diagram showing a modification of the comparator circuit block CMPBK shown in FIG. 41, and FIG. 42B is a waveform diagram showing an operation example of FIG. 42A. The comparator circuit block CMPBK shown in FIG. 42A differs from the configuration example of FIG. 41 in the configuration of the replica NMOS transistor in the comparison voltage generation circuit VREFG1a. That is, in the configuration example of FIG. 41, one replica NMOS transistor MNrp is provided. However, in the configuration example of FIG. 42A, a plurality of NMOS transistors MNrp are provided between the input (Vref side) of the comparator circuit CMP1 and the GND. Replica NMOS transistors MNrp [1] to MNrp [n] are connected in parallel. Each of MNrp [1] to MNrp [n] is diode-connected in the same manner as MNrp in FIG. 41 and has the same transistor size as the oscillation MNo.
このように、図42(a)の構成例では、第8の特徴として、並列接続された複数のレプリカ用NMOSトランジスタを用いることで、比較電圧Vrefの電圧レベルを若干低下させている。これは、図42(b)に示すように、実際には、発振出力信号XOUTの中心電圧レベルがXOUTの電圧振幅の増大と共に徐々に低下し、電圧振幅が安定した段階での中心電圧レベルが発振開始時に比べてΔVだけ低下するような場合があるためである。その要因としては、発振回路ブロックにおいて、電流源(PMOSトランジスタ)ISoよりも発振用のNMOSトランジスタMNoの方が駆動能力が高いことが挙げられる。また、ΔVの大きさは、例えば、50〜200mV程度である。 As described above, in the configuration example of FIG. 42A, as the eighth feature, the voltage level of the comparison voltage Vref is slightly lowered by using a plurality of replica NMOS transistors connected in parallel. As shown in FIG. 42 (b), in practice, the center voltage level of the oscillation output signal XOUT gradually decreases as the voltage amplitude of XOUT increases, and the center voltage level when the voltage amplitude becomes stable This is because there may be a case where the voltage drops by ΔV compared to when the oscillation starts. This is because, in the oscillation circuit block, the oscillation NMOS transistor MNo has a higher driving capability than the current source (PMOS transistor) ISo. Moreover, the magnitude | size of (DELTA) V is about 50-200 mV, for example.
そこで、第8の特徴を用いると、このΔVを補正し、CMP1から出力されるクロック信号のデューティ比を50%に近づけることが可能になる。更に、別の効果として、図42(b)に示すように、発振出力信号XOUTの電圧振幅が成長している段階で、その半周期分の電圧振幅がΔVに満たないような領域SARでは、CMP1の出力変動が無いため、この領域での低ノイズ化が図れる。その結果、発振開始時の安定性が向上し、ノイズ耐性の向上が実現可能になる。 Therefore, when the eighth feature is used, it is possible to correct this ΔV and bring the duty ratio of the clock signal output from CMP1 close to 50%. Furthermore, as another effect, as shown in FIG. 42B, in the region SAR where the voltage amplitude of the half cycle is less than ΔV when the voltage amplitude of the oscillation output signal XOUT is growing, Since there is no output fluctuation of CMP1, noise can be reduced in this region. As a result, stability at the start of oscillation is improved, and noise resistance can be improved.
なお、ここでは、MNrp[1]〜MNrp[n]の並列個数(n)のみによってΔVの補正を行ったが、場合によっては、電流源IScにおけるカレントミラー比の調整を併用することでΔVの補正を行うことも可能である。具体的には、例えばISc内の各PMOSトランジスタのサイズをISo内の各PMOSトランジスタのサイズよりも小さくすることで、IScからのレプリカ用のバイアス電流値をISoからの発振用のバイアス電流値よりも小さくし、これに応じて前述した並列個数(n)を少なくする。この場合、ISoとIScとでバイアス電流値が異なるため、同一とする場合に比べてレプリカ回路としての精度が若干低下する恐れがあるが、回路面積の低減や消費電力の低減が実現可能になる。 Here, ΔV is corrected only by the parallel number (n) of MNrp [1] to MNrp [n]. However, in some cases, ΔV can be adjusted by using the adjustment of the current mirror ratio in the current source ISc together. It is also possible to perform correction. Specifically, for example, by making the size of each PMOS transistor in ISc smaller than the size of each PMOS transistor in ISo, the bias current value for replica from ISc is made larger than the bias current value for oscillation from ISo. And the number (n) of parallelism described above is reduced accordingly. In this case, since the bias current values are different between ISo and ISc, the accuracy as a replica circuit may be slightly reduced as compared with the case where they are the same, but it becomes possible to reduce the circuit area and power consumption. .
《コンパレータ回路ブロックの詳細[2]》
図43は、図36の水晶発振装置において、そのコンパレータ回路ブロックCMPBKの一部の詳細な構成例を示す回路図である。図43に示すコンパレータ回路ブロックCMPBKは、図41の構成例と比較して、発振回路ブロックOSCBK2内に挿入されたスイッチ用のNMOSトランジスタMNswに応じて、そのレプリカとなるNMOSトランジスタMNsrpが備わった点が異なっている。MNsrpは、電流源IScの一端(MPc5のドレイン)とMNrpのドレインの間にソース・ドレイン経路が接続され、ゲートにVCCが印加されることでオン状態に固定されている。そして、電流源IScの一端から比較電圧Vrefが生成される。これによって、発振回路ブロックOSCBK2の構成を高精度にレプリカすることが可能になる。
<< Details of comparator circuit block [2] >>
FIG. 43 is a circuit diagram showing a detailed configuration example of a part of the comparator circuit block CMPBK in the crystal oscillation device of FIG. Compared with the configuration example of FIG. 41, the comparator circuit block CMPBK shown in FIG. 43 includes an NMOS transistor MNsrp serving as a replica in accordance with the NMOS transistor MNsw for switching inserted in the oscillation circuit block OSCBK2. Is different. MNsrp is fixed in an on state by connecting a source / drain path between one end of the current source ISc (drain of MPc5) and the drain of MNrp, and applying VCC to the gate. Then, the comparison voltage Vref is generated from one end of the current source ISc. As a result, the configuration of the oscillation circuit block OSCBK2 can be replicated with high accuracy.
《コンパレータ回路の詳細[1]》
図44(a)、(b)は、図36の水晶発振装置において、そのコンパレータ回路CMP1のそれぞれ異なる構成例を示す回路図である。図44(a)に示すコンパレータ回路CMP1aは、NMOSトランジスタMN1〜MN5,MN1a,MNs10と、PMOSトランジスタMP1〜MP3と、電流源IS1を備えている。MN1,MN2とMP1,MP2とMN3は、MN1,MN2を差動対、MP1,MP2を差動増幅用の負荷電流源、MN3をテール電流源とする差動増幅回路を構成する。MP3とMN5は、この差動増幅回路の出力を入力とし、MP3を増幅素子、MN5を増幅用の負荷電流源とするソース接地増幅回路を構成する。MN4は、ソースがGNDに接続されると共にダイオード接続(ゲートとドレインの共通接続)を持ち、IS1からの電流がドレイン側より供給される。MN3およびMN5のそれぞれは、MN4とカレントミラー回路を構成する。
<< Details of comparator circuit [1] >>
FIGS. 44A and 44B are circuit diagrams showing different configuration examples of the comparator circuit CMP1 in the crystal oscillation device of FIG. The comparator circuit CMP1a illustrated in FIG. 44A includes NMOS transistors MN1 to MN5, MN1a, and MNs10, PMOS transistors MP1 to MP3, and a current source IS1. MN1, MN2 and MP1, MP2 and MN3 constitute a differential amplifier circuit in which MN1 and MN2 are a differential pair, MP1 and MP2 are load current sources for differential amplification, and MN3 is a tail current source. MP3 and MN5 constitute the common-source amplifier circuit using the output of the differential amplifier circuit as an input, MP3 as an amplifier element, and MN5 as a load current source for amplification. MN4 has a source connected to GND and a diode connection (a common connection between the gate and the drain), and a current from IS1 is supplied from the drain side. Each of MN3 and MN5 constitutes a current mirror circuit with MN4.
MN1は、ソースがMN3のドレインに、ドレインがMP1のドレインにそれぞれ接続され、ゲートに発振出力信号XOUTが印加される。MN2は、ソースがMN3のドレインに、ドレインがMP2のドレインにそれぞれ接続され、ゲートに前述した比較電圧生成回路VREFGからの比較電圧Vrefが印加される。MP1,MP2は、ソースがVCCに接続され、ゲートが共通に接続される。MP1は、ダイオード接続を持つ。MP3は、ソースがVCCに、ドレインがMN5のドレインにそれぞれ接続され、ゲートがMP2(MN2)のドレインに接続される。このような構成により、MP3(MN5)のドレインからの判定出力信号CMPOUTは、VCCレベルの電圧振幅を持つクロック信号となる。 MN1 has a source connected to the drain of MN3, a drain connected to the drain of MP1, and an oscillation output signal XOUT applied to the gate. The source of MN2 is connected to the drain of MN3, the drain is connected to the drain of MP2, and the comparison voltage Vref from the comparison voltage generation circuit VREFG is applied to the gate. MP1 and MP2 have sources connected to VCC and gates connected in common. MP1 has a diode connection. MP3 has a source connected to VCC, a drain connected to the drain of MN5, and a gate connected to the drain of MP2 (MN2). With such a configuration, the determination output signal CMPOUT from the drain of MP3 (MN5) becomes a clock signal having a voltage amplitude of VCC level.
ここで、第9の特徴として、当該コンパレータ回路は、ヒステリシス特性を持ち、図44(a)の場合には、MN1aおよびMNs10を用いて当該特性を実現している。MN1aは、ゲートおよびドレインがMN1のゲートおよびドレインと共通に接続され、ソースがMNs10のドレインに接続される。MNs10は、ソースがMN3のドレインに、ゲートがMP2(MN2)のドレインにそれぞれ接続される。XOUTがVrefを基準として‘H’レベルから‘L’レベルに遷移する際、初期段階ではMN2(MP2)の‘H’レベルに伴いMNs10の状態がオン側であることから、差動対のXOUT側がMN1に加えてMN1aで駆動される。その結果、XOUTは‘L’レベルに遷移し易くなる。逆に、XOUTがVrefを基準として‘L’レベルから‘H’レベルに遷移する際、初期段階ではMN2(MP2)の‘L’レベルに伴いMNs10の状態がオフ側であることから、相対的にXOUTは‘H’レベルに遷移し難くなる。これによって、ヒステリシス特性が実現できる。 Here, as a ninth feature, the comparator circuit has a hysteresis characteristic, and in the case of FIG. 44A, the characteristic is realized using MN1a and MNs10. The gate and drain of MN1a are connected in common with the gate and drain of MN1, and the source is connected to the drain of MNs10. The source of MNs10 is connected to the drain of MN3, and the gate is connected to the drain of MP2 (MN2). When XOUT transitions from the “H” level to the “L” level with reference to Vref, since the state of MNs10 is on in accordance with the “H” level of MN2 (MP2) in the initial stage, XOUT of the differential pair The side is driven by MN1a in addition to MN1. As a result, XOUT can easily transition to the “L” level. Conversely, when XOUT transitions from the “L” level to the “H” level with respect to Vref, the state of MNs10 is off in accordance with the “L” level of MN2 (MP2) at the initial stage. However, XOUT is difficult to transition to the “H” level. Thereby, a hysteresis characteristic can be realized.
一方、図44(b)の構成例は、図44(a)におけるMN1aおよびMNs10の代わりに、NMOSトランジスタMN2a,MNs11を備えた構成となっている。MN2aは、ゲートおよびドレインがMN2のゲートおよびドレインと共通に接続され、ソースがMNs11のドレインに接続される。MNs11は、ソースがMN3のドレインに、ゲートがMP3(MN5)のドレイン(CMPOUT)にそれぞれ接続される。この場合、XOUTがVrefを基準として‘L’レベルから‘H’レベルに遷移する際、初期段階ではCMPOUTの‘H’レベルに伴いMNs11の状態がオン側であることから、差動対のVref側がMN2に加えてMN2aで駆動される。その結果、XOUTは‘H’レベルに遷移し難くなり、逆に、‘L’レベル側には遷移し易くなる。 On the other hand, the configuration example of FIG. 44B is configured to include NMOS transistors MN2a and MNs11 instead of MN1a and MNs10 in FIG. The gate and drain of MN2a are connected in common with the gate and drain of MN2, and the source is connected to the drain of MNs11. MNs11 has a source connected to the drain of MN3 and a gate connected to the drain (CMPOUT) of MP3 (MN5). In this case, when XOUT transitions from the “L” level to the “H” level with reference to Vref, the state of MNs11 is on in accordance with the “H” level of CMPOUT in the initial stage. The side is driven by MN2a in addition to MN2. As a result, XOUT is less likely to transition to the 'H' level, and conversely, it is easier to transition to the 'L' level side.
このように、コンパレータ回路にヒステリシス特性を持たせることで、XOUTに重畳される恐れがある微小なノイズ成分を除去し、後段にノイズが伝播することを防止することが可能になる。すなわち、ノイズ耐性の向上が実現可能になる。更に、図44(a)、(b)では、第10の特徴として、例えばテール電流源となるMN3の電流値を調整すること等でコンパレータ回路の応答速度を低く設定し、これによりロウパスフィルタ機能を実現している。例えば、MHzオーダのXOUTには応答しないように電流値の調整が行われる。これによっても、ノイズ耐性の向上が実現可能になる。 Thus, by providing the comparator circuit with hysteresis characteristics, it is possible to remove a minute noise component that may be superimposed on XOUT, and to prevent noise from propagating to the subsequent stage. That is, it becomes possible to improve noise resistance. Furthermore, in FIGS. 44A and 44B, as a tenth feature, for example, the response speed of the comparator circuit is set low by adjusting the current value of the MN3 serving as the tail current source. The function is realized. For example, the current value is adjusted so as not to respond to XOUT in the MHz order. This also makes it possible to improve noise resistance.
《コンパレータ回路ブロックの詳細[3]》
図45(a)は、図36の水晶発振装置において、そのコンパレータ回路ブロックCMPBKの他の一部の詳細な構成例を示す回路図であり、図45(b)は図45(a)の概略的な動作例を示す説明図である。図45(a)に示すコンパレータ回路ブロックCMPBKは、図44に示したようなコンパレータ回路CMP1(ただしヒステリシス部分(MN1a,MNs10等)は省略)の後段に、バッファ回路BF1を備えている。BF1は、CMP1の判定出力信号CMPOUTを入力として遅延動作を行う遅延回路DLYと、その出力を受けて反転動作を行うCMOSインバータ回路CIVと、その出力を受けて反転動作を行う制御スイッチ付きCMOSインバータ回路CCIVを備えている。
<< Details of comparator circuit block [3] >>
FIG. 45A is a circuit diagram showing a detailed example of another part of the comparator circuit block CMPBK in the crystal oscillation device of FIG. 36, and FIG. 45B is a schematic diagram of FIG. It is explanatory drawing which shows a typical operation example. The comparator circuit block CMPBK shown in FIG. 45A includes a buffer circuit BF1 at the subsequent stage of the comparator circuit CMP1 as shown in FIG. 44 (however, the hysteresis portion (MN1a, MNs10, etc.) is omitted). The BF1 includes a delay circuit DLY that performs a delay operation with the determination output signal CMPOUT of CMP1 as an input, a CMOS inverter circuit CIV that performs an inversion operation by receiving the output, and a CMOS inverter with a control switch that performs an inversion operation by receiving the output A circuit CCIV is provided.
DLYは、PMOSトランジスタMP10,MP11と、NMOSトランジスタMN10,MN11を備える。MP11およびMN11は、CMPOUTを入力として、ノードNaを出力とするCMOSインバータ回路を構成する。MP10は、ソースがVCCに、ドレインがMP11のソースにそれぞれ接続され、ゲートにバイアス電圧VBPが印加される。MN10は、ソースがGNDに、ドレインがMN11のソースにそれぞれ接続され、ゲートにバイアス電圧VBNが印加される。VBPは、例えば図38(a)に示した基準電流生成回路内のMPc1(MPc2)によって生成され、VBNは、例えばコンパレータ回路CMP1内のMN4によって生成される。電流源として機能するMP10およびMN10の電流値(トランジスタサイズ)を小さくすることで、遅延回路を実現できる。 The DLY includes PMOS transistors MP10 and MP11 and NMOS transistors MN10 and MN11. MP11 and MN11 constitute a CMOS inverter circuit having CMPOUT as an input and node Na as an output. In MP10, the source is connected to VCC, the drain is connected to the source of MP11, and the bias voltage VBP is applied to the gate. MN10 has a source connected to GND, a drain connected to the source of MN11, and a bias voltage VBN applied to the gate. For example, VBP is generated by MPc1 (MPc2) in the reference current generation circuit shown in FIG. 38A, and VBN is generated by MN4 in the comparator circuit CMP1, for example. A delay circuit can be realized by reducing the current values (transistor size) of MP10 and MN10 that function as current sources.
CIVは、ソースがVCCに接続されたPMOSトランジスタMP12と、ソースがGNDに接続されたNMOSトランジスタMN12を備える。MP12,MN12は、ゲートがノードNaに接続され、ドレインノードNbに反転出力を行う。CCIVは、PMOSトランジスタMP13,MP14と、NMOSトランジスタMN13,MN14を備える。MP14およびMN14は、ノードNbを入力として、ノードNcを出力とするCMOSインバータ回路を構成する。MP13は、ソースがVCCに、ドレインがMP14のソースにそれぞれ接続され、ゲートにCMPOUTが印加される。MN13は、ソースがGNDに、ドレインがMN14のソースにそれぞれ接続され、ゲートにCMPOUTが印加される。MP13,MN13は、制御スイッチとして機能する。 The CIV includes a PMOS transistor MP12 whose source is connected to VCC and an NMOS transistor MN12 whose source is connected to GND. The MP12 and MN12 have gates connected to the node Na, and perform inverted output to the drain node Nb. CCIV includes PMOS transistors MP13 and MP14 and NMOS transistors MN13 and MN14. MP14 and MN14 constitute a CMOS inverter circuit having the node Nb as an input and the node Nc as an output. In MP13, the source is connected to VCC, the drain is connected to the source of MP14, and CMPOUT is applied to the gate. The source of MN13 is connected to GND, the drain is connected to the source of MN14, and CMPOUT is applied to the gate. MP13 and MN13 function as control switches.
このような構成において、図45(b)のタイミングサイクルTS2に示すように、CMPOUTにDLYの遅延時間(Tdly)よりもパルス幅が狭い‘L’グリッジが生じた場合、CCIVにおいて当該グリッジを通過させるための制御スイッチ(MP13)がオンにならないため、ノードNcには当該グリッジが伝播されない。同様に、タイミングサイクルTS3に示すように、Tdlyよりもパルス幅が狭い‘H’グリッジが生じた場合、CCIVにおいて当該グリッジを通過させるための制御スイッチ(MN13)がオンにならないため、ノードNcには当該グリッジが伝播されない。一方、タイミングサイクルTS1に示すように、CMPOUTに出力された通常のクロック信号は、CCIVにおける制御スイッチが適切にオンに駆動されるため、ノードNcに正常に伝播される。 In such a configuration, as shown in the timing cycle TS2 of FIG. 45 (b), when an 'L' glitch having a narrower pulse width than the DLY delay time (Tdly) occurs in CMPOUT, it passes through the glitch in CCIV. Therefore, the glitch is not propagated to the node Nc. Similarly, as shown in the timing cycle TS3, when an 'H' glitch whose pulse width is narrower than Tdly occurs, the control switch (MN13) for passing the glitch in CCIV is not turned on, so the node Nc The glitch is not propagated. On the other hand, as shown in the timing cycle TS1, the normal clock signal output to CMPOUT is normally propagated to the node Nc because the control switch in CCIV is appropriately turned on.
このように、第11の特徴として、図45(a)のコンパレータ回路ブロックCMPBKは、バッファ回路BF1を用いてグリッジ(ノイズ)除去機能を実現している。これによってノイズ耐性の向上が実現可能になる。なお、ここでは、バッファ回路BF1によって高周波ノイズを除去できるため、第10の特徴で述べたようなコンパレータ回路CMP1のロウパスフィルタ機能を省略することも可能である。 Thus, as an eleventh feature, the comparator circuit block CMPBK in FIG. 45A implements a glitch (noise) removal function using the buffer circuit BF1. This makes it possible to improve noise resistance. Here, since the high-frequency noise can be removed by the buffer circuit BF1, the low-pass filter function of the comparator circuit CMP1 as described in the tenth feature can be omitted.
《基準電流生成回路周りの詳細》
図46(a)、(b)は、図34等の制御回路ブロックCTLBKにおいて、その基準電流生成回路IREFG周りのそれぞれ異なる詳細な構成例を示す回路図である。図46(a)には、図38(a)、(b)に示したような基準電流生成回路IREFGにスタートアップ回路STUP1が付加された構成例が示されている。STUP1は、起動制御回路STCTL1と、PMOSトランジスタMP20と、NMOSトランジスタMN20を備えている。MP20は、ソースがVCCに接続され、ドレインがIREFG内のNMOSトランジスタMNc1,MNc2のゲートに接続され、ゲートがSTCTL1によって制御される。MN20は、ソースがGNDに接続され、ドレインがIREFG内のPMOSトランジスタMPc1,MPc2のゲートに接続され、ゲートがSTCTL1によって制御される。
<< Details around the reference current generation circuit >>
FIGS. 46A and 46B are circuit diagrams showing different detailed configuration examples around the reference current generating circuit IREFG in the control circuit block CTLBK shown in FIG. FIG. 46A shows a configuration example in which a startup circuit STUP1 is added to the reference current generating circuit IREFG as shown in FIGS. 38A and 38B. STUP1 includes a start control circuit STCTL1, a PMOS transistor MP20, and an NMOS transistor MN20. In MP20, the source is connected to VCC, the drain is connected to the gates of NMOS transistors MNc1 and MNc2 in IREFG, and the gate is controlled by STCTL1. MN20 has a source connected to GND, a drain connected to the gates of PMOS transistors MPc1 and MPc2 in IREFG, and a gate controlled by STCTL1.
STCTL1は、水晶発振装置の起動信号となる発振イネーブル信号XOSC_ENを受けて、MP20のゲートに所定のパルス幅を持つ‘L’パルスを、MN20のゲートに所定のパルス幅を持つ‘H’パルスをそれぞれ出力する。これによって、IREFG内のMNc1,MNc2およびMPc1,MPc2のゲート−ソース電圧がそれぞれ増大し、このパルス幅の期間で一時的に基準電流Irefの値が増大する。特に限定はされないが、例えば、通常時のIrefを10nA等として、起動時のIrefはその10倍程度の電流値を持つ。これにより、起動時には、発振回路ブロック内の電流源(PMOSトランジスタMPc3)からも大きなバイアス電流が出力される。
The
一方、図46(b)には、図38(a)、(b)に示したようなIREFGにスタートアップ回路STUP2が付加された構成例が示されている。STUP2は、起動制御回路STCTL2と、PMOSトランジスタMP20を備えている。MP20は、ソースがVCCに接続され、ドレインがIREFG内のMNc1,MNc2のゲートに接続され、ゲートがSTCTL2によって制御される。STCTL2は、XOSC_ENを受けて、MP20のゲートを‘L’レベルに駆動する。これによって、IREFG内のMNc1,MNc2のゲート−ソース電圧が増大し、一時的に基準電流Irefの値が増大し、これに応じて発振回路ブロック内の電流源(MPc3)からも大きなバイアス電流が出力される。また、STCTL2は、発振回路ブロックにおける発振用のNMOSトランジスタMNoのゲート電圧を観測し、これが所定の値に達した際にMP20のゲートを‘L’レベルから‘H’レベルに戻すことでMP20をオフに駆動する。 On the other hand, FIG. 46B shows a configuration example in which a startup circuit STUP2 is added to IREFG as shown in FIGS. 38A and 38B. The STUP2 includes a start control circuit STCTL2 and a PMOS transistor MP20. In MP20, the source is connected to VCC, the drain is connected to the gates of MNc1 and MNc2 in IREFG, and the gate is controlled by STCTL2. In response to XOSC_EN, STCTL2 drives the gate of MP20 to 'L' level. As a result, the gate-source voltages of MNc1 and MNc2 in IREFG increase, and the value of the reference current Iref temporarily increases. Accordingly, a large bias current is also generated from the current source (MPc3) in the oscillation circuit block. Is output. STCTL2 observes the gate voltage of the oscillation NMOS transistor MNo in the oscillation circuit block, and when it reaches a predetermined value, the MP20 is returned to the “H” level by returning the gate of the MP20 to the “H” level. Drive off.
このように、第12の特徴として、図46(a)、(b)の構成例は、発振起動時にスタートアップ回路を用いることで、発振回路ブロックにおいて一時的に大きなバイアス電流を流せる構成となっている。発振起動時には、外付けの負荷容量(Cg,Cd)が充電され、XINノードの電圧レベルが動作点に達したのちに微小発振の成長が始まる。したがって、特に低CL値対応の水晶振動子XTALを用いる場合(すなわちバイアス電流が小さい場合)には、負荷容量(Cg,Cd)の充電に時間を要し、発振起動時間(XOSC_ENの入力から発振動作が安定状態に達するまでに要する時間)が例えば2s以上となる恐れがある。そこで、第12の特徴を用いることで、発振起動時の負荷容量(Cg,Cd)の充電速度を速めることができ、発振起動時間を例えば1s程度に短縮することが可能になる。 As described above, as a twelfth feature, the configuration examples of FIGS. 46A and 46B have a configuration in which a large bias current can flow temporarily in the oscillation circuit block by using the startup circuit at the time of oscillation startup. Yes. At the time of oscillation start-up, external load capacitors (Cg, Cd) are charged, and micro-oscillation growth starts after the voltage level of the XIN node reaches the operating point. Therefore, particularly when a crystal resonator XTAL corresponding to a low CL value is used (that is, when the bias current is small), it takes time to charge the load capacitances (Cg, Cd), and oscillation starts from the input of the oscillation start time (XISC_EN) The time required for the operation to reach a stable state may be, for example, 2 s or more. Therefore, by using the twelfth feature, it is possible to increase the charging speed of the load capacity (Cg, Cd) at the time of oscillation startup, and it is possible to shorten the oscillation startup time to about 1 s, for example.
《発振回路ブロック周りの概略レイアウト》
図47(a)は、図34の水晶発振装置において、その発振回路ブロック周りのレイアウト構成例を示す概略図であり、図47(b)は、図47(a)の効果を説明する補足図である。図47(a)では、半導体チップCPの一辺にIOセル領域IOBKが配置され、チップの内部方向でIOBKに近接して発振回路ブロックOSCBKが配置されている。IOBKは、CPの一辺に沿って順に隣接配置された複数のIOセルIOCを備える。複数のIOC内の隣接する3個のIOCにおいて、両端のIOCの一方には、XIN用のパッドPD1が形成され、他方にはXOUT用のパッドPD2が形成される。
<< Schematic layout around the oscillation circuit block >>
FIG. 47A is a schematic diagram showing a layout configuration example around the oscillation circuit block in the crystal oscillation device of FIG. 34, and FIG. 47B is a supplementary diagram for explaining the effect of FIG. 47A. It is. In FIG. 47 (a), an IO cell region IOBK is arranged on one side of the semiconductor chip CP, and an oscillation circuit block OSCBK is arranged close to the IOBK in the internal direction of the chip. The IOBK includes a plurality of IO cells IOC arranged adjacently in order along one side of the CP. In three adjacent IOCs in the plurality of IOCs, an XIN pad PD1 is formed on one of the IOCs at both ends, and an XOUT pad PD2 is formed on the other.
パッドPD1,PD2は、半導体チップCP、容量Cd,Cg、および水晶振動子XTAL等が実装される配線基板(図示せず)上の所定の端子にそれぞれボンディングワイヤBWを介して接続される。PD1,PD2は、例えば最上層のメタル配線層を用いて形成される。PD1は、その下層に位置する第1メタル配線層で形成されたメタル配線ML_XINに接続され、同様に、PD2は、第1メタル配線層で形成されたメタル配線ML_XOUTに接続される。ML_XINおよびML_XOUTは、それぞれ、チップの内部方向に配置されたOSCBKに向けて延伸する。 Pads PD1 and PD2 are connected to predetermined terminals on a wiring board (not shown) on which semiconductor chip CP, capacitors Cd and Cg, crystal resonator XTAL, and the like are mounted via bonding wires BW. PD1 and PD2 are formed using, for example, the uppermost metal wiring layer. PD1 is connected to the metal wiring ML_XIN formed by the first metal wiring layer located in the lower layer, and similarly PD2 is connected to the metal wiring ML_XOUT formed by the first metal wiring layer. ML_XIN and ML_XOUT each extend toward OSCBK arranged in the internal direction of the chip.
また、隣接する3個のIOCにおける真ん中のIOC上には、例えば最上層のメタル配線層を用いてGND用のメタル配線ML_GNDが形成される。OSCBKの配置領域には、OSCBKに安定した接地電源電圧(GND)を供給するため、例えば網目状に形成された複数の接地電源電圧配線からなる接地電源電圧供給領域AR_GNDが備わっている。この網目状の接地電源電圧配線は、例えば、第1メタル配線層と最上層のメタル配線層の間に位置する第2メタル配線層および第3メタル配線層によって形成される。ML_GNDは、このAR_GNDに向けて延伸し、そこで接地電源電圧配線に接続される。 Further, on the middle IOC of the three adjacent IOCs, for example, a metal wiring ML_GND for GND is formed using the uppermost metal wiring layer. In order to supply a stable ground power supply voltage (GND) to OSCBK, for example, a ground power supply voltage supply area AR_GND including a plurality of ground power supply voltage lines formed in a mesh shape is provided in the OSCBK arrangement area. The mesh-like ground power supply voltage wiring is formed by, for example, a second metal wiring layer and a third metal wiring layer located between the first metal wiring layer and the uppermost metal wiring layer. ML_GND extends toward this AR_GND, and is connected to the ground power supply voltage wiring there.
このように、第13の特徴として、図47(a)のレイアウト構成例は、XINノードとXOUTノードの間にGNDノードが配置された構成となっている。ここで、寄生容量に着目すると、XINノードとXOUTノードには、図47(b)に示すように、XINノードとXOUTノード間のピン間寄生容量Cs’と、XINノードとGNDノード間の寄生容量Cg’と、XOUTノードとGNDノード間の寄生容量Cd’が存在する。これらの寄生容量は、負荷容量(CL)に与える影響が特に低CL値になるほど大きくなるため、できるだけ小さく設計されることが望ましい。 Thus, as a thirteenth feature, the layout configuration example in FIG. 47A has a configuration in which the GND node is arranged between the XIN node and the XOUT node. Here, paying attention to the parasitic capacitance, the XIN node and the XOUT node include the inter-pin parasitic capacitance Cs ′ between the XIN node and the XOUT node and the parasitic between the XIN node and the GND node, as shown in FIG. There is a capacitance Cg ′ and a parasitic capacitance Cd ′ between the XOUT node and the GND node. These parasitic capacitances increase as the influence on the load capacitance (CL) becomes particularly low, so it is desirable to design them as small as possible.
こうした中、図47(b)から判るように、Cs’は、そのままの容量値がCL(すなわちXTALから見た等価容量値)に影響を与えるが、Cg’,Cd’は、その直列接続の合成容量値がCLに影響を与える。したがって、相対的に、Cg’,Cd’の容量値を低減するよりもCs’の容量値を低減する方が、寄生容量を低減する上で有益となる場合がある。そこで、図47(a)に示したように、XINノードとXOUTノードの間にGNDノードを配置すると、Cg’,Cd’の容量値は増大するものの、理想的にはCs’をゼロとすることができ、結果的に全体としての寄生容量を低減することが可能になる。寄生容量の低減は、式(3)および式(4)から判るように、発振余裕度の向上にも繋がる。更に、XINノードとXOUTノードの間にGNDノードを配置すると、互いに逆位相の発振信号が生成されるXINノードとXOUTノード間の容量結合がシールド効果によって低減できるため、ノイズ耐性の向上が実現可能になる。 In this situation, as can be seen from FIG. 47 (b), the capacitance value of Cs ′ has an influence on CL (that is, the equivalent capacitance value viewed from XTAL), but Cg ′ and Cd ′ are those of the series connection. The combined capacitance value affects CL. Therefore, relatively reducing the capacitance value of Cs ′ may be more beneficial in reducing the parasitic capacitance than reducing the capacitance values of Cg ′ and Cd ′. Therefore, as shown in FIG. 47A, when the GND node is arranged between the XIN node and the XOUT node, although the capacitance values of Cg ′ and Cd ′ increase, ideally Cs ′ is set to zero. As a result, the parasitic capacitance as a whole can be reduced. The reduction of the parasitic capacitance leads to an improvement in the oscillation margin as can be seen from the equations (3) and (4). Furthermore, if a GND node is arranged between the XIN node and the XOUT node, the capacitive coupling between the XIN node and the XOUT node, which generate oscillation signals with opposite phases, can be reduced by the shielding effect, so that it is possible to improve noise resistance. become.
《水晶発振装置全体の詳細回路構成[1]》
図48は、本発明の一実施の形態による水晶発振装置において、その全体の詳細な構成例を示す回路図である。図48に示す水晶発振装置は、これまでに述べた各種特徴を適宜組み合わせる共に、その一部を適宜変形した構成例となっている。図48の水晶発振装置は、図38等で述べたような基準電流生成回路IREFGと、図36等で述べたような発振回路ブロックOSCBK2と、図41で述べたような比較電圧生成回路VREFG1を持つコンパレータ回路ブロックCMPBKに加えて、図46の構成例を若干変形したスタートアップ回路STUP3を備えている。すなわち、前述した第1〜第7、第10および第12の特徴などを組み合わせた構成となっている。このような構成例を用いることで、例えば、消費電流が0.5μA以下(T=25℃、VCC=3.0V)といった水晶発振装置が実現可能になる。
<< Detailed circuit configuration of the entire crystal oscillator [1] >>
FIG. 48 is a circuit diagram showing a detailed configuration example of the entire crystal oscillation device according to one embodiment of the present invention. The crystal oscillation device shown in FIG. 48 has a configuration example in which various features described so far are combined as appropriate and a part thereof is appropriately modified. The crystal oscillation device of FIG. 48 includes a reference current generation circuit IREFG as described in FIG. 38 and the like, an oscillation circuit block OSCBK2 as described in FIG. 36 and the like, and a comparison voltage generation circuit VREFG1 as described in FIG. In addition to the comparator circuit block CMPBK, a start-up circuit STUP3, which is a slightly modified example of the configuration shown in FIG. 46, is provided. That is, the first to seventh, tenth and twelfth features described above are combined. By using such a configuration example, for example, it is possible to realize a crystal oscillation device having a current consumption of 0.5 μA or less (T = 25 ° C., VCC = 3.0 V).
IREFGにおいては、ここでは、電流値設定用の3個の抵抗が直列接続され、その内の2個の抵抗の有効・無効がモード選択信号XMSELおよびトリミング信号XTRIMに基づいて制御される構成となっている。また、スタートアップ回路STUP3は、ここでは、PMOSトランジスタMP20,MP22,MP23と、ワンショットパルス生成回路OSPGで構成されている。発振起動時にIREFGの回路が電流が流れない状態で安定してしまう(デットロックする)のを防ぐために、起動信号XOSC_EN入力時にOSPGによってMP20のゲートに一時的に‘L’レベルのパルス信号を入力して、MP20をオンさせIREFGに電流を流しこむことで、電流が流れた状態で安定させる。しかしそれだけでは動作中に電流が止まってしまった場合に次の起動信号が来るまで回路がデットロックしたままになってしまう。そこでMP23とMP22の観測PMOSが用いられる。IREFGがデットロック状態ではMP23のゲートは‘H’、MP22のゲートは‘L’になっているはずであり、このときMP20のゲートは‘L’になるため電流が印加され、IREFGに電流が流れ始める。電流が流れ始めると(安定動作状態になると)MP23のゲート電位が下がり、MP22のゲート電位が上がるためMP20はほとんどオフの状態になって無視できる。 In the IREFG, here, three resistors for setting the current value are connected in series, and the validity / invalidity of the two resistors is controlled based on the mode selection signal XSEL and the trimming signal XTRIM. ing. Here, the startup circuit STUP3 is composed of PMOS transistors MP20, MP22, MP23 and a one-shot pulse generation circuit OSPG. In order to prevent the IREFG circuit from being stabilized (deadlocked) when no current flows at the time of oscillation start-up, a pulse signal of 'L' level is temporarily input to the gate of MP20 by OSPG when the start signal XISC_EN is input. Then, the MP 20 is turned on and a current is supplied to the IREFG, so that the current is stabilized. However, that alone will cause the circuit to remain deadlocked until the next activation signal comes if the current stops during operation. Therefore, the observation PMOS of MP23 and MP22 is used. When IREFG is in the deadlock state, the gate of MP23 should be 'H' and the gate of MP22 should be 'L'. At this time, the gate of MP20 becomes 'L', so that current is applied and current is applied to IREFG. Start flowing. When the current starts to flow (becomes stable operation state), the gate potential of MP23 decreases and the gate potential of MP22 increases, so that MP20 is almost turned off and can be ignored.
《水晶発振装置全体の詳細回路構成[2]》
図49は、本発明の一実施の形態による水晶発振装置において、図48の変形例を示す回路図である。図49に示す水晶発振装置は、図48の構成例と比較して、主に、次のような点が異なっている。まず、基準電流生成回路IREFG2において、PTAT回路のPMOSトランジスタMPc1,MPc2側にPMOSカスコード段MPCDが挿入され、PTAT回路のNMOSトランジスタMNc1,MNc2側にNMOSカスコード段MNCDが挿入されている。MPCDを構成する2個のPMOSトランジスタのゲートには、電圧生成回路VPGを用いて、MPc1,MPc2のゲート電圧よりも若干低いゲート電圧が印加される。MNCDを構成する2個のNMOSトランジスタのゲートには、電圧生成回路VNGを用いて、MNc1,MNc2のゲート電圧よりも若干高いゲート電圧が印加される。
<< Detailed circuit configuration of the entire crystal oscillator [2] >>
FIG. 49 is a circuit diagram showing a modification of FIG. 48 in the crystal oscillation device according to one embodiment of the present invention. The crystal oscillation device shown in FIG. 49 is mainly different from the configuration example of FIG. 48 in the following points. First, in the reference current generation circuit IREFG2, a PMOS cascode stage MPCD is inserted on the PMOS transistors MPc1 and MPc2 side of the PTAT circuit, and an NMOS cascode stage MNCD is inserted on the NMOS transistors MNc1 and MNc2 side of the PTAT circuit. A gate voltage slightly lower than the gate voltages of MPc1 and MPc2 is applied to the gates of the two PMOS transistors constituting the MPCD using the voltage generation circuit VPG. A gate voltage slightly higher than the gate voltages of MNc1 and MNc2 is applied to the gates of the two NMOS transistors constituting the MNCD using the voltage generation circuit VNG.
同様に、発振回路ブロックOSCBK2’において、電流源となるPMOSトランジスタMPc3に、カスコード段となるPMOSトランジスタMPc3’が付加されている。これに応じて、コンパレータ回路ブロックCMPBK内の比較電圧生成回路VREFG1aにおいても、その電流源となるPMOSトランジスタMPc5に、カスコード段となるPMOSトランジスタMPc5’が付加されている。更に、CMPBK内のコンパレータ回路CMP1cにおいても、そのテール電流源となるMN3に、カスコード段となるNMOSトランジスタMN3’が付加されている。MPc3’,MPc5’のゲート電圧は、前述したVPGによって印加され、MN3’のゲート電圧は、前述したVNGによって印加される。このようなカスコード段を備えることで、図48の構成例と比較して、電源電圧VCCにおける高電位側の動作範囲を拡大することが可能になる。具体的には、例えばVCC=5.5V等にも対応可能になる。 Similarly, in the oscillation circuit block OSCBK2 ', a PMOS transistor MPc3' serving as a cascode stage is added to the PMOS transistor MPc3 serving as a current source. Accordingly, also in the comparison voltage generation circuit VREFG1a in the comparator circuit block CMPBK, a PMOS transistor MPc5 'serving as a cascode stage is added to the PMOS transistor MPc5 serving as a current source thereof. Further, in the comparator circuit CMP1c in the CMPBK, an NMOS transistor MN3 'serving as a cascode stage is added to MN3 serving as a tail current source. The gate voltages of MPc3 'and MPc5' are applied by the aforementioned VPG, and the gate voltage of MN3 'is applied by the aforementioned VNG. By providing such a cascode stage, it is possible to expand the operating range on the high potential side of the power supply voltage VCC as compared to the configuration example of FIG. Specifically, for example, it is possible to cope with VCC = 5.5V.
また、CMPBKにおいて、コンパレータ回路CMP1cは、差動対に伴う差動出力のそれぞれを出力段に相補的に送り出すプッシュプル型のコンパレータ回路となっている。MN1側に生じた電流信号は、MP1を介してこれとカレントミラー回路を構成するPMOSトランジスタMP1’に送出され、これが、NMOSトランジスタMN21,MN22からなるカレントミラー回路で折り返されて、MN22に転写される。一方、MN2側に生じた電流信号は、MP2を介してこれとカレントミラー回路を構成するPMOSトランジスタMP2’に送出され、MP2’の電流信号とMN22の電流信号が、その共通接続ノードで合成されることでCMP1cの判定出力信号が得られる。このようなプッシュプル型のコンパレータ回路を用いることで、例えば、判定出力信号の立ち上がり時間と立ち下がり時間を均等にすることが可能になる。 In CMPBK, the comparator circuit CMP1c is a push-pull type comparator circuit that sends each differential output associated with the differential pair to the output stage in a complementary manner. The current signal generated on the MN1 side is sent to the PMOS transistor MP1 ′ constituting the current mirror circuit through MP1 and is returned by the current mirror circuit including the NMOS transistors MN21 and MN22 and transferred to the MN22. The On the other hand, the current signal generated on the MN2 side is sent to the PMOS transistor MP2 ′ constituting the current mirror circuit via MP2 and the current signal of MP2 ′ and the current signal of MN22 are combined at the common connection node. As a result, a determination output signal of CMP1c is obtained. By using such a push-pull type comparator circuit, for example, it is possible to equalize the rise time and the fall time of the determination output signal.
更に、CMPBKにおいては、CMP1cの後段にCMOSインバータ回路CIV1が備わっている。CIV1は、貫通電流の抑制や低消費電力化のため、PMOSトランジスタのVCC側とNMOSトランジスタのGND側にそれぞれ電流源が挿入されている。また、スタートアップ回路STUP2aにおいて、ここでは、前述した図46(b)と同様の構成例が用いられている。ただし、ここでは、IREFG2におけるMPc1,MPc2のゲート電圧のモニタ結果に基づいてPMOSトランジスタMP20をオフに制御する構成となっている。 Further, the CMPBK includes a CMOS inverter circuit CIV1 at the subsequent stage of CMP1c. In CIV1, current sources are respectively inserted on the VCC side of the PMOS transistor and the GND side of the NMOS transistor in order to suppress a through current and reduce power consumption. In the start-up circuit STUP2a, the same configuration example as in FIG. 46 (b) described above is used here. However, here, the PMOS transistor MP20 is controlled to be turned off based on the monitoring result of the gate voltages of MPc1 and MPc2 in IREFG2.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention.
例えば、前述した各種特徴(第1〜第13の特徴)は、勿論、いずれか1個を適用することも、必要に応じて適宜組み合わせて用いることも可能である。いずれの特徴を用いた場合でも、水晶発振装置の低消費電力化に直接的あるいは間接的に寄与することが可能である。また、一般的に多く用いられている水晶振動子による発振回路について主に説明を行っているが、水晶振動子を代替する振動子、例えばMEMS振動子により本発明を用いた発振回路を構成することも可能である。 For example, any one of the various features (first to thirteenth features) described above can be applied, or can be used in appropriate combination as necessary. Whichever feature is used, it is possible to directly or indirectly contribute to the reduction in power consumption of the crystal oscillation device. In addition, an oscillation circuit using a crystal resonator that is generally used is mainly described. However, an oscillation circuit using the present invention is configured by a resonator that replaces the crystal resonator, for example, a MEMS resonator. It is also possible.
本実施の形態による水晶発振装置は、マイコン等を代表に、水晶発振回路を備えたシステム全般に対して広く適用可能である。 The crystal oscillation device according to the present embodiment can be widely applied to all systems including a crystal oscillation circuit, such as a microcomputer.
AD アンド演算回路
AR_GND 接地電源電圧供給領域
BF バッファ回路
BW ボンディングワイヤ
C 容量
CB 回路ブロック
CCIV 制御スイッチ付きCMOSインバータ回路
CIV CMOSインバータ回路
CL セル
CLB セル領域
CLP ESD保護素子
CMP コンパレータ回路
CMPBK コンパレータ回路ブロック
CP 半導体チップ
CTLBK 制御回路ブロック
D ダイオード
DLY 遅延回路
FMEM 不揮発性メモリ
IOBK IOセル領域
IOC IOセル
IREFG 基準電流生成回路
ISL 絶縁層
IS 電流源
IV インバータ回路
LGC 制御論理回路
LN 配線パターン
LY 配線層
M1〜M3,PM メタル配線層
MEAS 電流計
ML メタル配線
MN NMOSトランジスタ
MNCD NMOSカスコード段
MP PMOSトランジスタ
MPCD PMOSカスコード段
NR ノア演算回路
OSCBK 発振回路部(発振回路ブロック)
OSPG ワンショットパルス生成回路
PCB 配線基板
PD パッド
PKG 半導体パッケージ
PN 外部端子
R 抵抗
REG レジスタ回路
STCTL 起動制御回路
STUP スタートアップ回路
SW スイッチ回路
TH スルーホール
VAR 給電領域
VPG,VNG 電圧生成回路
VREFG 比較電圧生成回路
XTAL 水晶振動子
AD AND operation circuit AR_GND Ground power supply voltage supply region BF Buffer circuit BW Bonding wire C Capacitance CB Circuit block CCIV CMOS inverter circuit with control switch CIV CMOS inverter circuit CL Cell CLB Cell region CLP ESD protection element CMP Comparator circuit CMPBK Comparator circuit block CP Semiconductor Chip CTLBK Control circuit block D Diode DLY Delay circuit FMEM Non-volatile memory IOBK IO cell area IOC IO cell IREFG Reference current generation circuit ISL Insulation layer IS Current source IV Inverter circuit LGC Control logic circuit LN Wiring pattern LY Wiring layer M1 to M3, PM Metal wiring layer MEAS Ammeter ML Metal wiring MN NMOS transistor MNCD NMOS cascode stage MP PMOS transistor MPCD PMOS cascode stage NR NOR operation circuit OSCBK Oscillation circuit part (oscillation circuit block)
OSPG One-shot pulse generation circuit PCB Wiring board PD pad PKG Semiconductor package PN External terminal R Resistor REG Register circuit STCTL Start-up control circuit STUP Startup circuit SW Switch circuit TH Through hole VAR Power supply area VPG, VNG Voltage generation circuit VREFG Comparison voltage generation circuit XTAL Crystal oscillator
Claims (20)
半導体チップと、
前記半導体チップと前記第1および第2外部端子との間を接続する第1および第2接続部品とを備え、
前記半導体チップは、
第1方向に順に隣接して配置された第1、第2および第3領域と、
前記第1方向と直交する第2方向において前記第1、第2および第3領域に近接して配置され、反転論理回路が形成される発振回路領域とを備え、
前記第1領域では、前記第1外部端子に前記第1接続部品を介して接続され、前記反転論理回路の入力ノードに第1信号配線を介して接続される第1パッドが形成され、
前記第3領域では、前記第2外部端子に前記第2接続部品を介して接続され、前記反転論理回路の出力ノードに第2信号配線を介して接続される第2パッドが形成され、
前記第2領域では、前記発振回路領域に向けて延伸する第1電源配線が形成されることを特徴とする水晶発振装置。 A connection terminal for a crystal resonator provided outside, first and second external terminals disposed adjacent to each other;
A semiconductor chip;
Comprising first and second connection components for connecting between the semiconductor chip and the first and second external terminals;
The semiconductor chip is
First, second, and third regions disposed adjacent to each other in the first direction,
An oscillation circuit region disposed in the vicinity of the first, second, and third regions in a second direction orthogonal to the first direction, wherein an inverting logic circuit is formed;
In the first region, a first pad connected to the first external terminal via the first connection component and connected to an input node of the inverting logic circuit via a first signal wiring is formed.
In the third region, a second pad connected to the second external terminal via the second connection component and connected to an output node of the inverting logic circuit via a second signal wiring is formed.
In the second region, a first power supply wiring extending toward the oscillation circuit region is formed.
前記水晶発振装置は、更に、
外部からの電源が供給される第3外部端子と、
前記半導体チップと前記第3外部端子との間を接続する第3接続部品とを備え、
前記半導体チップは、更に、前記第3外部端子に前記第3接続部品を介して接続される第3パッドが形成された第4領域を備え、
前記第3パッドは、第2電源配線を介して前記第2領域の前記第1電源配線に接続されていることを特徴とする水晶発振装置。 The crystal oscillation device according to claim 1,
The crystal oscillator further includes:
A third external terminal to which power from the outside is supplied;
A third connection component for connecting between the semiconductor chip and the third external terminal;
The semiconductor chip further includes a fourth region in which a third pad connected to the third external terminal via the third connection component is formed,
The crystal oscillation device, wherein the third pad is connected to the first power supply wiring in the second region via a second power supply wiring.
前記第2領域では、更に、前記第1電源配線に接続される電源用のESD保護素子が形成されることを特徴とする水晶発振装置。 The crystal oscillation device according to claim 2,
In the second region, a power supply ESD protection element connected to the first power supply wiring is further formed.
前記第1領域では、更に、前記第1パッドに接続される第1ESD保護素子が形成され、
前記第3領域では、更に、前記第2パッドに接続される第2ESD保護素子が形成され、
前記第1および第2ESD保護素子のそれぞれは、電源電圧側ではなく接地電源電圧側に接続されていることを特徴とする水晶発振装置。 The crystal oscillation device according to claim 2,
In the first region, a first ESD protection element connected to the first pad is further formed.
In the third region, a second ESD protection element connected to the second pad is further formed,
Each of the first and second ESD protection elements is connected to the ground power supply voltage side instead of the power supply voltage side.
前記水晶振動子は、1MHz未満の発振周波数に対応したものであることを特徴とする水晶発振装置。 The crystal oscillation device according to claim 1,
The crystal oscillator according to claim 1, wherein the crystal oscillator corresponds to an oscillation frequency of less than 1 MHz.
外部に設けられる水晶振動子の接続用端子である第1および第2外部端子と、
外部からの電源が供給される第3外部端子と、
前記第1接続領域と前記第1および第2外部端子との間を接続する第1および第2接続部品と、
前記第2接続領域と前記第3外部端子との間を接続する第3接続部品とを備え、
前記発振回路ブロックは、反転論理回路を含み、
前記第1接続領域は、第1方向に順に隣接して配置された第1、第2および第3セル領域を含み、
前記第1セル領域では、前記第1外部端子に前記第1接続部品を介して接続され、前記反転論理回路の入力ノードに第1信号配線を介して接続される第1パッドが形成され、
前記第3セル領域では、前記第2外部端子に前記第2接続部品を介して接続され、前記反転論理回路の出力ノードに第2信号配線を介して接続される第2パッドが形成され、
前記第2セル領域では、前記反転論理回路の電源に接続される第1電源配線が形成され、
前記第2接続領域は、第4セル領域を含み、
前記第4セル領域では、前記第3外部端子に前記第3接続部品を介して接続され、前記所定の回路ブロックに第2電源配線を介して接続される第3パッドが形成され、
前記第2セル領域の前記第1電源配線には、前記第3外部端子からの電源が供給されるように構成されたことを特徴とする水晶発振装置。 A semiconductor chip in which an oscillation circuit block, a predetermined circuit block, a first connection region for the oscillation circuit block, and a second connection region for the predetermined circuit block are formed;
First and second external terminals which are connection terminals for a crystal resonator provided outside;
A third external terminal to which power from the outside is supplied;
First and second connection parts for connecting between the first connection region and the first and second external terminals;
A third connection component for connecting between the second connection region and the third external terminal;
The oscillation circuit block includes an inverting logic circuit,
The first connection region includes first, second and third cell regions disposed adjacent to each other in order in the first direction;
In the first cell region, a first pad connected to the first external terminal via the first connection component and connected to an input node of the inverting logic circuit via a first signal wiring is formed.
In the third cell region, a second pad connected to the second external terminal via the second connection component and connected to an output node of the inverting logic circuit via a second signal wiring is formed.
In the second cell region, a first power supply line connected to the power supply of the inverting logic circuit is formed,
The second connection region includes a fourth cell region;
In the fourth cell region, a third pad connected to the third external terminal via the third connection component and connected to the predetermined circuit block via a second power supply wiring is formed.
A crystal oscillation device, wherein the first power supply wiring in the second cell region is configured to be supplied with power from the third external terminal.
前記水晶発振装置は、更に、第4接続部品を備え、
前記第2接続領域は、更に、第5セル領域を含み、
前記第5セル領域では、前記第3外部端子に前記第4接続部品を介して接続され、前記第2セル領域の前記第1電源配線に第3電源配線を介して接続される第4パッドが形成されることを特徴とする水晶発振装置。 The crystal oscillation device according to claim 6,
The crystal oscillation device further includes a fourth connection component,
The second connection region further includes a fifth cell region,
In the fifth cell region, a fourth pad connected to the third external terminal via the fourth connection component and connected to the first power supply wiring in the second cell region via a third power supply wiring is provided. A crystal oscillation device characterized by being formed.
前記第1外部端子と前記第2外部端子は、隣接して配置されていることを特徴とする水晶発振装置。 The crystal oscillation device according to claim 7,
The crystal oscillation device, wherein the first external terminal and the second external terminal are arranged adjacent to each other.
前記水晶振動子は、1MHz未満の発振周波数に対応したものであることを特徴とする水晶発振装置。 The crystal oscillation device according to claim 8, wherein
The crystal oscillator according to claim 1, wherein the crystal oscillator corresponds to an oscillation frequency of less than 1 MHz.
電源電圧ノードと第1ノードの間にソース・ドレイン経路が形成され、前記基準電流をカレントミラーすることで第1電流を生成する第1MISトランジスタと、
ソースが接地電源電圧ノードに接続され、前記第1ノードと前記接地電源電圧ノードの間にソース・ドレイン経路が形成される第2MISトランジスタと、
前記第1ノードを、第1容量を介して前記接地電源電圧ノードへ接続するための第1端子と、
前記第2MISトランジスタのゲートに接続される第2ノードを、第2容量を介して前記接地電源電圧ノードへ接続するため、及び水晶振動子を介して前記第1端子へ接続するための第2端子と、
前記第1ノードと前記第2ノードの間に挿入された帰還抵抗と、
前記第1ノードに生成された第1振幅を持つ第1発振信号を第1比較電圧を基準として大小判定し、前記第1振幅よりも大きい第2振幅を持つ第2発振信号を生成するコンパレータ回路ブロックとを有することを特徴とする半導体装置。 A reference current generation circuit for generating a reference current;
A first MIS transistor having a source / drain path formed between a power supply voltage node and a first node and generating a first current by current mirroring the reference current;
A second MIS transistor having a source connected to a ground power supply voltage node and forming a source / drain path between the first node and the ground power supply voltage node;
A first terminal for connecting the first node to the ground power supply voltage node via a first capacitor;
A second terminal for connecting a second node connected to the gate of the second MIS transistor to the ground power supply voltage node via a second capacitor and to the first terminal via a crystal resonator When,
A feedback resistor inserted between the first node and the second node;
A comparator circuit that determines a magnitude of a first oscillation signal having a first amplitude generated at the first node with reference to a first comparison voltage, and generates a second oscillation signal having a second amplitude larger than the first amplitude. A semiconductor device comprising a block.
前記第1MISトランジスタは、更に、前記水晶振動子の負荷容量値を表す第1モード設定信号に応じてトランジスタサイズが可変設定可能に構成され、前記水晶振動子の前記負荷容量値が第1負荷容量値の際には前記第1電流の電流値を第1電流値に設定し、前記負荷容量値が前記第1負荷容量値よりも大きい第2負荷容量値の際には前記第1電流の電流値を前記第1電流値よりも大きい第2電流値に設定することを特徴とする半導体装置。 The semiconductor device according to claim 10.
The first MIS transistor is further configured so that a transistor size can be variably set according to a first mode setting signal representing a load capacitance value of the crystal resonator, and the load capacitance value of the crystal resonator is set to a first load capacitance. The current value of the first current is set to a first current value when the value is a value, and the current of the first current is set when the load capacity value is a second load capacity value larger than the first load capacity value. A semiconductor device, wherein the value is set to a second current value larger than the first current value.
前記第2MISトランジスタは、サブスレッショルド領域で動作し、
前記基準電流生成回路は、前記基準電流を温度に比例して増加させることを特徴とする半導体装置。 The semiconductor device according to claim 11.
The second MIS transistor operates in a subthreshold region;
The semiconductor device, wherein the reference current generation circuit increases the reference current in proportion to temperature.
前記基準電流生成回路は、
第1のnチャネル型MISトランジスタと、
前記第1のnチャネル型MISトランジスタのソースと前記接地電源電圧ノードの間に挿入される電流値設定用抵抗と、
ソースが前記接地電源電圧ノードに接続され、ゲートおよびドレインが前記第1のnチャネル型MISトランジスタのゲートに接続される第2のnチャネル型MISトランジスタと、
ソース・ドレイン経路が前記第1のnチャネル型MISトランジスタのソース・ドレイン経路と直列に接続される第1のpチャネル型MISトランジスタと、
ソース・ドレイン経路が前記第2のnチャネル型MISトランジスタのソース・ドレイン経路と直列に接続され、前記第1のpチャネル型MISトランジスタとカレントミラー回路を構成する第2のpチャネル型MISトランジスタとを備え、
前記第1MISトランジスタは、前記第1および第2のpチャネル型MISトランジスタとカレントミラー回路を構成し、
前記第1および第2のnチャネル型MISトランジスタは、サブスレッショルド領域で動作することを特徴とする半導体装置。 The semiconductor device according to claim 12, wherein
The reference current generation circuit includes:
A first n-channel MIS transistor;
A current value setting resistor inserted between a source of the first n-channel MIS transistor and the ground power supply voltage node;
A second n-channel MIS transistor having a source connected to the ground power supply voltage node and a gate and drain connected to the gate of the first n-channel MIS transistor;
A first p-channel MIS transistor having a source / drain path connected in series with the source / drain path of the first n-channel MIS transistor;
A source / drain path connected in series with a source / drain path of the second n-channel MIS transistor, and a second p-channel MIS transistor constituting a current mirror circuit with the first p-channel MIS transistor; With
The first MIS transistor constitutes a current mirror circuit with the first and second p-channel MIS transistors,
The semiconductor device according to claim 1, wherein the first and second n-channel MIS transistors operate in a subthreshold region.
前記第2MISトランジスタは、サブスレッショルド領域で動作し、
「前記第2負荷容量値/前記第1負荷容量値」の値が「M」の場合、「前記第2電流値/前記第1電流値」の値は、「M」の2乗になっていることを特徴とする半導体装置。 The semiconductor device according to claim 11.
The second MIS transistor operates in a subthreshold region;
When the value of “second load capacity value / first load capacity value” is “M”, the value of “second current value / first current value” is the square of “M”. A semiconductor device characterized by comprising:
前記コンパレータ回路ブロックは、
前記第1比較電圧を生成する比較電圧生成回路と、
前記第1発振信号と前記第1比較電圧の差分を増幅する差動増幅回路とを含み、
前記比較電圧生成回路は、
前記電源電圧ノードと第3ノードの間にソース・ドレイン経路が形成され、前記基準電流をカレントミラーすることで第3電流を生成する第3MISトランジスタと、
前記第2MISトランジスタと同一のトランジスタサイズを持ち、ソースが前記接地電源電圧ノードに接続されると共に前記第3ノードと前記接地電源電圧ノードの間にソース・ドレイン経路が形成され、ゲートとドレインが共通接続される第4MISトランジスタとを備え、
前記第3ノードに前記第1比較電圧が生成されることを特徴とする半導体装置。 The semiconductor device according to claim 10.
The comparator circuit block is:
A comparison voltage generation circuit for generating the first comparison voltage;
A differential amplifier circuit for amplifying a difference between the first oscillation signal and the first comparison voltage;
The comparison voltage generation circuit includes:
A third MIS transistor having a source / drain path formed between the power supply voltage node and the third node and generating a third current by current mirroring the reference current;
The transistor has the same transistor size as the second MIS transistor, a source is connected to the ground power supply voltage node, a source / drain path is formed between the third node and the ground power supply voltage node, and a gate and a drain are shared. A fourth MIS transistor to be connected,
The semiconductor device, wherein the first comparison voltage is generated at the third node.
前記比較電圧生成回路は、更に、前記第4MISトランジスタを複数備え、
前記複数の第4MISトランジスタは、前記第3ノードと前記接地電源電圧ノードの間で、それぞれ並列に接続されることを特徴とする半導体装置。 The semiconductor device according to claim 15, wherein
The comparison voltage generation circuit further includes a plurality of the fourth MIS transistors,
The plurality of fourth MIS transistors are connected in parallel between the third node and the ground power supply voltage node, respectively.
前記差動増幅回路は、ヒステリシス特性を持つことを特徴とする半導体装置。 The semiconductor device according to claim 15, wherein
The differential amplifier circuit has a hysteresis characteristic.
前記基準電流生成回路は、発振起動時に、前記基準電流の電流値を一時的に増加させるスタートアップ回路を備えることを特徴とする半導体装置。 The semiconductor device according to claim 10.
The semiconductor device according to claim 1, wherein the reference current generation circuit includes a startup circuit that temporarily increases a current value of the reference current when oscillation starts.
前記第1ノードと前記第2MISトランジスタのドレインの間にスイッチとして機能する第5MISトランジスタを有することを特徴とする半導体装置。 The semiconductor device according to claim 10, further comprising:
A semiconductor device comprising a fifth MIS transistor functioning as a switch between the first node and the drain of the second MIS transistor.
電源電圧ノードと第1ノードの間にソース・ドレイン経路が形成され、前記基準電流をカレントミラーすることで第1電流を生成する第1MISトランジスタと、
ソース・ドレインの一方が前記第1ノードに接続され、スイッチとして機能する第1スイッチ用MISトランジスタと、
ソースが接地電源電圧ノードに接続され、ドレインが前記第1スイッチ用MISトランジスタのソース・ドレインの他方に接続される第2MISトランジスタと、
前記第1ノードを、第1容量を介して前記接地電源電圧ノードへ接続するための第1端子と、
前記第2MISトランジスタのゲートとなる第2ノードを、第2容量を介して前記接地電源電圧ノードへ接続し、更に水晶振動子を介して前記第1端子へ接続するための第2端子と、
前記第1ノードと前記第2ノードの間に挿入された帰還抵抗と、
前記第1ノードに生成された第1振幅を持つ第1発振信号を第1比較電圧を基準として大小判定し、前記第1振幅よりも大きい第2振幅を持つ第2発振信号を生成するコンパレータ回路ブロックとを有することを特徴とする半導体装置。 A reference current generation circuit for generating a reference current;
A first MIS transistor having a source / drain path formed between a power supply voltage node and a first node and generating a first current by current mirroring the reference current;
A first switch MIS transistor that has one of a source and a drain connected to the first node and functions as a switch;
A second MIS transistor having a source connected to a ground power supply voltage node and a drain connected to the other of the source / drain of the first switch MIS transistor;
A first terminal for connecting the first node to the ground power supply voltage node via a first capacitor;
A second terminal for connecting a second node serving as a gate of the second MIS transistor to the ground power supply voltage node via a second capacitor, and further to the first terminal via a crystal resonator;
A feedback resistor inserted between the first node and the second node;
A comparator circuit that determines a magnitude of a first oscillation signal having a first amplitude generated at the first node with reference to a first comparison voltage, and generates a second oscillation signal having a second amplitude larger than the first amplitude. A semiconductor device comprising a block.
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