JP7391097B2 - ３ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子 - Google Patents

３ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子 Download PDF

Info

Publication number
JP7391097B2
JP7391097B2 JP2021541294A JP2021541294A JP7391097B2 JP 7391097 B2 JP7391097 B2 JP 7391097B2 JP 2021541294 A JP2021541294 A JP 2021541294A JP 2021541294 A JP2021541294 A JP 2021541294A JP 7391097 B2 JP7391097 B2 JP 7391097B2
Authority
JP
Japan
Prior art keywords
memory cells
lines
synapses
gate
insulated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021541294A
Other languages
English (en)
Other versions
JPWO2020149887A5 (ja
JP2022522987A (ja
Inventor
トラン、ヒュー、バン
レムケ、スティーブン
ティワリ、ビピン
ドー、ナン
レイテン、マーク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of JP2022522987A publication Critical patent/JP2022522987A/ja
Publication of JPWO2020149887A5 publication Critical patent/JPWO2020149887A5/ja
Application granted granted Critical
Publication of JP7391097B2 publication Critical patent/JP7391097B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/045—Combinations of networks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Molecular Biology (AREA)
  • General Health & Medical Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Biophysics (AREA)
  • Neurology (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Evolutionary Computation (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

（関連出願）
本出願は、２０１９年１月１８日出願の特許仮出願第６２／７９４，４９２号及び２０１９年１月２９日出願の同第６２／７９８，４１７号に対する優先権を主張する、２０１９年４月１１日出願の米国特許出願第１６／３８２，０４５号の利益を主張する。
（発明の分野）
本発明は、ニューラルネットワークに関する。
人工ニューラルネットワークは、多数の入力により得る機能を推定又は近似するために使用され、概ね既知である生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）によく似ている。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。図１は、人工ニューラルネットワークを図示しており、ここで円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいて調整され得る数値の重みを有する。これは、ニューラルネットが入力に適応できるようにし、学習できるようにする。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。それぞれのレベルでニューロンは、シナプスから受信したデータに基づいて個々に又は合わせて決定を行う。
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用ＧＰＵ（グラフィックプロセッシングユニット）クラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
前述の問題及び必要性は、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含むニューラルネットワークデバイスによって対処される。前記第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスの前記メモリセルは、行及び列に配置される。前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記列のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線又は前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成されている。
ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含み得る。該第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスの前記メモリセルは、行及び列に配置される。前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第２の線又は前記複数の第３の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成されている。
ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された前記第１の複数のシナプスを含み得る。該第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスの前記メモリセルは、行及び列に配置される。前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成されている。
ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含み得る。該第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、前記第４の線のうちの１つと直列にそれぞれ電気的に接続された複数のトランジスタと、を含む。前記第１の複数のシナプスは、前記複数のトランジスタのゲートの電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成されている。
ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含み得る。該第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成されている。前記複数のメモリセルは、第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスのメモリセルは、行及び列に配置され、前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記列のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、複数の第２の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成されている。
ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含み得る。該第１の複数のシナプスは前記複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスのメモリセルは、行及び列に配置される。前記第１の複数のシナプスは、前記メモリセルの前記列のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成されている。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
人工ニューラルネットワークを示す図である。 従来の２ゲート不揮発性メモリセルの横断面図である。 図２のメモリセルに対する従来のアレイアーキテクチャを示す図である。 従来の２ゲート不揮発性メモリセルの横断面図である。 図４のメモリセルに対する従来のアレイアーキテクチャを示す図である。 従来の４ゲート不揮発性メモリセルの横断面図である。 図６のメモリセルに対する従来のアレイアーキテクチャを示す図である。 均等な間隔であるニューラルネットワークの重みレベルの割当てを示す図である。 不均等な間隔であるニューラルネットワークの重みレベルの割当てを示す図である。 双方向調整アルゴリズムを示すフローチャートである。 電流比較を使用した重みマッピングを示すブロック図である。 電圧比較を使用した重みマッピングを示すブロック図である。 不揮発性メモリアレイを利用する異なるレベルの例示のニューラルネットワークを示す図である。 ベクトル乗算器マトリックスを示すブロック図である。 様々なレベルのベクトル乗算器マトリックスを示すブロック図である。 ３ゲート不揮発性メモリセルの横断面図である。 ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ３ゲートのメモリセルを使用した電流電圧変換器を示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ３ゲート不揮発性メモリセルの横断面図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。 メモリアレイ（複数可）の動作を実施するためのメモリアレイ（複数可）と同じチップのコントローラを示す図である。
本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。デジタル不揮発性メモリは、周知である。例えば、米国特許第５，０２９，１３０号（「’１３０特許」）は、分割ゲート不揮発性メモリセルのアレイを開示する。’１３０特許に開示されているメモリセルは、メモリセル１０として図２に示されている。各メモリセル１０は、半導体基板１２に形成されたソース領域及びドレイン領域１４／１６を含み、それらの間にチャネル領域１８を有する。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され、チャネル領域１８の第１の部分から絶縁されており（かつその伝導率を制御し）、かつドレイン領域１６の一部分の上方に形成されている。制御ゲート２２（すなわち、第２のチャネル制御ゲート）は、チャネル領域１８の第２の部分の上に絶縁状態で配設される（かつその伝導率を制御する）第１の部分２２ｂと、浮遊ゲート２０の上方に延在する第２の部分２２ｃと、を有する。浮遊ゲート２０及び制御ゲート２２は、ゲート酸化物２６によって基板１２から絶縁されている。
メモリセル１０は、制御ゲート２２に高い正電圧を印加することによって消去され（ここで電子は、浮遊ゲート２０から除去される）、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート２０から制御ゲート２２まで中間絶縁体２４を通って浮遊ゲート２０の電子をトンネリングさせる。
メモリセル１０は、制御ゲート２２に正電圧をかけ、かつドレイン１６に正電圧をかけることによってプログラムされる（ここで電子は、浮遊ゲート２０に印加される）。電子流は、ソース１４からドレイン１６に向かって流れることになる。電子は、制御ゲート２２と浮遊ゲート２０との間の間隙に達すると、加速し加熱されることになる。熱せられた電子のいくらかは、浮遊ゲート２０からの静電引力に起因してゲート酸化物２６を通って浮遊ゲート２０に注入される。
メモリセル１０は、ドレイン１６及び制御ゲート２２上に正の読み出し電圧を印加することによって読み出される（制御ゲート下のチャネル領域の一部をオンにする）。浮遊ゲート２０が正に帯電する（すなわち、電子を消去し、ドレイン１６の正電圧に容量的に結合する）場合、浮遊ゲート２０下のチャネル領域１８の部分は、次に同様にオンになり、電流は、チャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域１８の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検出される。
メモリセル１０の従来のアレイアーキテクチャのアーキテクチャを図３に示す。メモリセル１０は、行及び列に配置される。各列において、メモリセルは、ミラー方式にエンドツーエンドで配置され、その結果、それらのメモリセルは、それぞれが共通ソース領域１４（source、Ｓ）を共有するメモリセルのペアとして形成され、メモリセルペアの隣接するセットはそれぞれ共通ドレイン領域１６（drain、Ｄ）を共有する。任意の所与のメモリセルの行のソース領域１４は全て、ソース線１４ａによって電気的に接続される。任意の所与のメモリセルの列のドレイン領域１６は全て、ビット線１６ａによって電気的に接続される。任意の所与のメモリセルの行の制御ゲート２２は全て、制御ゲート線２２ａによって電気的に接続される。したがって、メモリセルを個々にプログラミング及び読み出しすることができる一方、メモリセル消去は１行ずつ実行される（メモリセルの各行は、制御ゲート線２２ａ上への高電圧の適用によって一緒に消去される）。特定のメモリセルを消去する場合は、同じ行にある全てのメモリセルもまた消去される。
当業者には、ソース及びドレインに互換性があり得ることが理解され、ここで浮遊ゲート２０は、図４に示されるように、ドレイン１６の代わりにソース１４の上方に部分的に延在し得る。図５は、メモリセル１０、ソース線１４ａ、ビット線１６ａ、及び制御ゲート線２２ａを含む対応するメモリセルアーキテクチャを最も良く示している。図から明らかなように、同じ行のメモリセル１０は、同じソース線１４ａ及び同じ制御ゲート線２２ａを共有し、一方同じ列の全てのセルのドレイン領域は、同じビット線１６ａに電気的に接続されている。アレイの設計は、デジタルアプリケーション用に最適化されており、例えば、１．６Ｖ及び７．６Ｖを選択した制御ゲート線２２ａ及びソース線１４ａにそれぞれ印加し、選択したビット線１６ａを接地することによるなど、選択したセルの個々のプログラミングを可能にする。同じペア内の選択されていないメモリセルを妨害することは、選択されていないビット線１６ａに２ボルト超の電圧を印加し、残りの線を接地することによって回避される。消去に関与しているプロセス（浮遊ゲート２０から制御ゲート２２までの電子のファウラーノルドハイムトンネリング）は、ドレイン電圧（すなわち、同じソース線１４ａを共有する行方向で２つの隣接するセルにより異なり得る電圧のみ）に弱く影響を受けるだけであるので、メモリセル１０を個々に消去することはできない。動作電圧の非限定的な例としては、以下が挙げられる。
表１
Figure 0007391097000001
 読み出し１は、セル電流がビット線に出る読み出しモードである。読み出し２は、セル電流がソース線に出る読み出しモードである。
３つ以上のゲートを有する分割ゲートメモリセルもまた既知である。例えば、図６に示されるように、ソース領域１４、ドレイン領域１６、チャネル領域１８の第１の部分の上方の浮遊ゲート２０、チャネル領域１８の第２の部分の上方の選択ゲート２８（すなわち、第２のチャネル制御ゲート）、浮遊ゲート２０の上方の制御ゲート２２、及びソース領域１４の上方の消去ゲート３０を有するメモリセルは、既知である（例えば、米国特許第６，７４７，３１０号を参照されたい）。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源又は電流源に電気的に接続される又は接続可能である。プログラミングは、浮遊ゲート２０にそれ自体を注入するチャネル領域１８からの熱せられた電子によって示される。消去は、浮遊ゲート２０から消去ゲート３０へトンネリングする電子によって示される。
４ゲートのメモリセルアレイのアーキテクチャは、図７に示されるように構成され得る。この実施形態では、それぞれの水平の選択ゲート線２８ａは、メモリセルのその行の選択ゲート２８全てを電気的に一緒に接続する。それぞれの水平の制御ゲート線２２ａは、メモリセルのその行の制御ゲート２２全てを電気的に一緒に接続する。それぞれの水平のソース線１４ａは、ソース領域１４を共有するメモリセルの２つの行に対するソース領域１４全てを電気的に一緒に接続する。それぞれのビット線１６ａは、メモリセルのその列のドレイン領域１６全てを電気的に一緒に接続する。それぞれの消去ゲート線３０ａは、消去ゲート３０を共有するメモリセルの２つの行に対する消去ゲート３０全てを電気的に一緒に接続する。以前のアーキテクチャと同様に、個々のメモリセルは、独立してプログラミング及び読み出しを行うことができる。しかしながら、メモリセルを個々に消去する方法はない。消去は、消去ゲート線３０ａ上に高圧正電圧を印加することによって実行され、このことは同じ消去ゲート線３０ａを共有するメモリセルの両方の行の同時消去をもたらす。例示の非限定的な動作電圧は、下の表２内のものを含み得る（この実施形態では、選択ゲート線２８ａはワード線（word line、ＷＬ）と呼ばれることがある）：
表２
Figure 0007391097000002
 読み出し１は、セル電流がビット線に出る読み出しモードである。読み出し２は、セル電流がソース線に出る読み出しモードである。
上述の不揮発性メモリアレイをニューラルネットワークで利用するために、２つの改変がなされ得る。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しすることができるように線を再構成してもよい。第２に、メモリセルの連続（アナログ）プログラミングを提供してもよい。具体的には、アレイ内の各メモリセルのメモリ状態又はプログラム状態（すなわち、浮遊ゲートの電子数に反映される浮遊ゲートの電荷）を、完全に消去された状態から完全にプログラムされた状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの異常が最小で連続的に変更することができる。このことは、セル格納がアナログであるか、又は多数の別個の値のうちの１つを最低限格納することができ、それは、メモリアレイ内の全てのセルに対する非常に正確、かつ個々の調整を可能にし、またメモリアレイを格納に理想的にし、ニューラルネットワークのシナプシスの重みに微調整を加えることを意味する。
メモリセルのプログラミング及び格納
メモリセル内に格納されるニューラルネットワークの重みレベルの割当ては、図８Ａに示されるような均等な間隔、又は図８Ｂに示されるような不均等な間隔であり得る。不揮発性メモリセルのプログラミングは、図９に示されるものなど双方向調整アルゴリズムを使用して実装され得る。Ｉｃｅｌｌは、プログラミングされる標的セルの読み出し電流であり、Ｉｔａｒｇｅｔは、セルが理想的にプログラミングされる際の所望の読み出し電流である。標的セル読み出し電流Ｉｃｅｌｌを読み出し（工程１）、標的読み出し電流Ｉｔａｒｇｅｔと比較する（工程２）。標的セル読み出し電流Ｉｃｅｌｌが、標的読み出し電流Ｉｔａｒｇｅｔより大きい場合は、プログラミング調整プロセスを実行して（工程３）浮遊ゲート２０（ルックアップテーブル又はシリコンベースの近似関数を使用して制御ゲート２２の所望の初期及び増分プログラミング電圧ＶＣＧを決定することができる）の電子数を増大させ（工程３ａ～３ｂ）、必要に応じてこれを繰り返すことができる（工程３ｃ）。標的セル読み出し電流Ｉｃｅｌｌが、標的読み出し電流Ｉｔａｒｇｅｔより小さい場合は、消去調整プロセスを実行して（工程４）浮遊ゲート２０（ルックアップテーブル又はシリコンベースの近似関数を使用して消去ゲート３０の所望の初期及び増分消去電圧ＶＥＧを決定することができる）の電子数を減少させ（工程４ａ～４ｂ）、必要に応じてこれを繰り返すことができる（工程４ｃ）。プログラミング調整プロセスが標的読み出し電流を通り過ぎると、（許容できるデルタ値内で）標的読み出し電流を達成するまで次に消去調整プロセスを実行し（工程３ｄ及び工程４ａで始まる）、逆もまた同様である（工程４ｄ及び工程３ａで始まる）。
不揮発性メモリセルのプログラミングは、プログラミング調整を使用して一方向の調整アルゴリズムを使用して代わりに実装され得る。このアルゴリズムを使用して、メモリセル１０を最初に完全に消去し、次に標的メモリセル１０の読み出し電流が標的閾値に達するまで図９のプログラミング調整工程３ａ～３ｃを実行する。あるいは、不揮発性メモリセルの調整は、消去調整を使用して一方向の調整アルゴリズムを使用して実装され得る。このアプローチでは、メモリセルを最初に完全にプログラムし、次に標的メモリセルの読み出し電流が標的閾値に達するまで図９の消去調整工程４ａ～４ｃを実行する。
図１０は、電流比較を使用した重みマッピングを示す図である。重みデジタルビット（例えば、各シナプシスに対して５ビットの重み、メモリセルの標的デジタル重みを表す）は、デジタルアナログ変換器（digital-to-analog converter、ＤＡＣ）４０に入力され、ＤＡＣ４０はビットを電圧Ｖｏｕｔ（例えば、６４電圧レベル－５ビット）に変換する。Ｖｏｕｔは、電圧電流変換器Ｖ／Ｉ Ｃｏｎｖ４２によって電流Ｉｏｕｔ（例えば、６４電流レベル－５ビット）に変換される。電流Ｉｏｕｔは、電流比較器ＩＣｏｍｐ４４に供給される。プログラム又は消去アルゴリズムの有効化は、メモリセル１０に入力される（例えば、消去：ＥＧ電圧をインクリメント、又はプログラム：ＣＧ電圧をインクリメント）。出力メモリセル電流Ｉｃｅｌｌｏｕｔ（すなわち、読み出し動作から）は、電流比較器ＩＣｏｍｐ４４に供給される。電流比較器ＩＣｏｍｐ４４は、メモリセル電流Ｉｃｅｌｌｏｕｔを重みデジタルビット由来の電流Ｉｏｕｔと比較してメモリセル１０に格納された重みを示す信号を生成する。
図１１は、電圧比較を使用した重みマッピングを示す図である。重みデジタルビット（例えば、各シナプシスに対して５ビットの重み）は、デジタルアナログ変換器（ＤＡＣ）４０に入力され、ＤＡＣ４０はビットを電圧Ｖｏｕｔ（例えば、６４電圧レベル－５ビット）に変換する。Ｖｏｕｔは、電圧比較器ＶＣｏｍｐ４６に供給される。プログラム又は消去アルゴリズムの有効化は、メモリセル１０に入力される（例えば、消去：ＥＧ電圧をインクリメント、又はプログラム：ＣＧ電圧をインクリメント）。出力メモリセル電流Ｉｃｅｌｌｏｕｔは、電圧Ｖ２ｏｕｔへの変換（例えば、６４電圧レベル－５ビット）のために電流電圧変換器Ｉ／Ｖ Ｃｏｎｖ４８に供給される。電圧Ｖ２ｏｕｔは、電圧比較器ＶＣｏｍｐ４６に供給される。電圧比較器ＶＣｏｍｐ４６は、電圧Ｖｏｕｔ及びＶ２ｏｕｔを比較してメモリセル１０に格納された重みを示す信号を生成する。
重みマッピング比較の別の実施形態は、入力の重み及び／又はメモリセルの出力に可変パルス幅を使用する（すなわち、パルス幅は、重みの値に比例するか、又は反比例する）。重みマッピング比較のための更に別の実施形態では、デジタルパルス（例えば、クロックから生成されたパルス、ここでパルス数は重みの値に比例するか、又は反比例する）が、入力の重み及び／又はメモリセルの出力に使用される。
不揮発性メモリセルアレイを使用するニューラルネットワーク
図１２は、不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に図示する。この例は、顔認識アプリケーションのために不揮発性メモリアレイニューラルネットを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の任意の適切なアプリケーションを実施することができる。Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。Ｓ０からＣ１に行くシナプスＣＢ１は、異なる重みのセット及び共有される重みの両方を有し、入力画像を３×３ピクセルの重なり合うフィルタでスキャンし（カーネル）、１ピクセル（又はモデルによって決まるように２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと呼ばれる）はシナプスＣＢ１に提供され、それによってこれらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、特徴マップＣ１の層の１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置付けられたフィルタの９ピクセル値が、シナプスＣＢ１に提供されるため、それらに同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を判定する。このプロセスを、３×３フィルタが３２×３２ピクセル画像全体にわたって３色全て及び全てのビットについてスキャンするまで続ける（精度値）。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、Ｃ１の異なる特徴マップを生成する。
本例では、層Ｃ１において、それぞれ３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、２次元アレイであり、したがってこの例では、シナプスＣＢ１は、２次元アレイの１６層を構成する（本明細書で言及されるニューロン層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な２次元アレイに配向されないことに留意する）。１６個の特徴マップの各々は、フィルタスキャンに適用される１６個の異なるシナプス重みのセットの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するのに使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、方形エッジ又は特定の特徴のアスペクト比などを識別することができる。
層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング段階の目的は、平均して近隣の位置にすること（又はｍａｘ関数もまた使用され得る）、例えばエッジ位置の依存を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、それぞれ１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２へ行くＣＢ２内のシナプス及び関連するニューロンは、Ｓ１内のマップを１ピクセルのフィルタシフトを使用して４×４フィルタでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。活性化関数は、層Ｓ２から層Ｃ３へ行くシナプスＣＢ３で適用され、ここで層Ｃ３内の全てのニューロンは層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へ行くシナプスＣＢ４は、Ｓ３をＣ３と完全に接続する。層Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラスを決定する。この出力は、例えば、元の画像の内容の同定又は分類を示すことができる。
シナプスの各レベルは、不揮発性メモリセルのアレイ又はアレイの一部を使用して実行される。図１３は、不揮発性メモリセルを含み、入力層と次の層との間のシナプスとして利用されるベクトルとマトリックスとの乗算（vector-by-matrix multiplication、ＶＭＭ）アレイのブロック図である。具体的には、ＶＭＭアレイ３２は、不揮発性メモリセルのアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を含み、それらのデコーダはメモリセルアレイ３３に対する入力をデコードする。この例におけるソース線デコーダ３７はまた、メモリセルアレイ３３の出力をデコードする。あるいは、ビット線デコーダ３６が、不揮発性メモリセルアレイ３３の出力をデコードすることができる。メモリアレイは、２つの目的を果たす。第１に、ＶＭＭアレイ３２によって使用される重みを格納する。第２に、メモリセルアレイは、メモリセルアレイに格納された重みによって、入力を有効に乗算して、その結果を各出力線に沿って加算して、出力を生成し、この出力は次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、メモリアレイは、別個の乗算及び加算の論理回路の必要性をなくし、また、メモリアレイのその場でのメモリ計算により電力効率も良い。
メモリセルアレイの出力は、メモリセルアレイの出力を合計してその畳み込み用の単一の値を生成する単一又は差動加算回路３８に供給される。合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数は、シグモイド、ｔａｎｈ、又はＲｅＬＵ関数であってもよい。回路３９から整流された出力値は、次の層（例えば上の説明ではＣ１）として特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、メモリセルアレイ３３は、複数のシナプスを構成し（ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受信する）、加算回路３８及び活性化関数回路３９は、複数のニューロンを構成する。
図１４は、図中でＶＭＭアレイ３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭアレイ３２の多数の層の使用を示すブロック図である。図１４に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタルアナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭアレイ３２ａに提供される。入力ＶＭＭアレイ３２ａによって生成された出力は、次に、次のＶＭＭアレイ（隠しレベル１）３２ｂへの入力として提供され、次に、次のＶＭＭアレイ（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭアレイ３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。ＶＭＭアレイ３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅはそれぞれスタンドアローンの物理的不揮発性メモリアレイとすることができ、又は複数のＶＭＭアレイは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭアレイは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。図１４に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの完全に接続された層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全に接続された層を含み得ることを理解するであろう。
図１５～図１６は、ソース加算マトリックス乗算器として配置された３ゲートのメモリセルのアレイの構成を示す。３ゲートのメモリセルは、図１５に示され、消去ゲートが存在しないことを除いて図６と同じである。一実施形態では、セル消去は、選択ゲート２８に正電圧を印加することによって実施され、ここで電子は浮遊ゲート２０から選択ゲート２８へトンネリングする。以下は、図１５の３ゲートのメモリセルの例示的かつ非限定的な動作電圧の表である。
表３
Figure 0007391097000003
 読み出し１は、セル電流がビット線に出る読み出しモードである。読み出し２は、セル電流がソース線に出る読み出しモードである。図１５の３ゲートのメモリセルの代替的な消去動作は、高電圧、例えば１０Ｖ～２０Ｖでｐ型基板１２、及び低電圧又は負電圧、例えば－１０Ｖ～０Ｖで制御ゲート２２を有することができ、それによって電子は浮遊ゲート２０から基板１２にトンネリングすることになる。
図１５の３ゲートのメモリセルのアレイの線は、図１６に示されており、消去ゲート線３０ａが存在せず（消去ゲートが存在しないため）、ソース線１４ａが水平ではなく垂直に延びていることを除き、図７のアレイの線と同じであり、結果として各メモリセルを独立してプログラム、消去、及び読み出しすることができる。具体的には、メモリセルの各列は、その列内のメモリセルについてソース領域１４全てを一緒に接続するソース線１４ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎ３であり、制御ゲート線２２ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔｎは、ソース線１４ａで生成される。各出力Ｉｏｕｔは、列内の全てのセルについて入力電流Ｉに、セルに格納された重みＷを乗じた値の合計である。
Ｉｏｕｔ＝Σ（Ｉｉ*Ｗｉｊ）
式中、「ｉ」は行を表し、「ｊ」はメモリセルが存在する列を表す。図１６にＶｉｎ０～Ｖｉｎ３として示されるように、入力電圧が入力電流の代わりに印加される場合、各出力Ｉｏｕｔは、列内の全てのセルについて入力電圧に、セルに格納された重みＷを乗じた値の合計に比例する。
Ｉｏｕｔ α Σ（Ｖｉ*Ｗｉｊ）
各メモリセル列は、その列内のメモリセルに格納された重み値の合計によって決まる出力電流Ｉｏｕｔとして表される合計した重み値を有する単一のニューロンとして作動する。任意の所与のニューロンの出力は電流の形態であり、その後、次の後続のＶＭＭアレイ段階のための活性化関数回路による調整後の入力電流Ｉｉｎとして使用することができる。
入力が電圧であり、出力が電流であることを考慮すると、図１６において、第１の段階後のそれぞれの後続のＶＭＭ段階は、好ましくは、前のＶＭＭ段階からの入力電流を入力電圧Ｖｉｎとして使用される電圧に変換するための回路機構を含む。図１７は、そのような電流電圧変換回路機構の例を示しているが、これは後続の段階に適用するために入力電流Ｉｉｎ０．．．Ｉｉｎ１を入力電圧Ｖｉｎ０．．．Ｖｉｎ１にログ変換する改変されたメモリセルの行である。本明細書に記載されたメモリセルは、弱反転にバイアスされる。
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/kVt＝ｗ*Ｉｏ*ｅ(Vg)/kVt
式中、ｗ＝ｅ(-Vth)/kVtである。
入力電流を入力電圧に変換するためのメモリセルを使用するＩーＶログ変換器について：
Ｖｇ＝ｋ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。ベクトルマトリックス乗算器ＶＭＭとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/kVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/kVt
式中、メモリアレイの各メモリセルのｗａ＝ｗである。選択ゲート線２８ａは、電流電圧変換の間に閉じられるスイッチＢＬＲによってビット線１６ａに接続される入力電圧のためのメモリセルの入力として使用することができる。
あるいは、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝β*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ；β＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
式中、Ｗｔ及びＬは、それぞれトランジスタの幅及び長さである。
Ｗα（Ｖｇｓ－Ｖｔｈ）は、重みＷが（Ｖｇｓ－Ｖｔｈ）に比例することを意味する。
選択ゲート線又は制御ゲート線又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。あるいは、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝α１／２*β*（Ｖｇｓ－Ｖｔｈ）2；β＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗα（Ｖｇｓ－Ｖｔｈ）2は、重みＷが、（Ｖｇｓ－Ｖｔｈ）2に比例することを意味する。
選択ゲート線又は制御ゲート線は、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。あるいは、本明細書に記載されるＶＭＭアレイの不揮発性メモリセルは、全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用することができる。電流の形態の任意の所与のニューロンからの電流出力が次の後続のＶＭＭアレイ段階のための活性化関数回路によって調整された後に入力として使用することができるように、上述の電流電圧変換回路又は技術のうちのいずれかを本明細書の実施形態のうちのいずれかで使用することができる。
図１８は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図１８のアレイの線は、図１６のアレイ内の線と同じである。しかしながら、マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は選択ゲート線２８ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ソース線１４ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。前の実施形態（及び本明細書に記載の任意の他の実施形態）と同様に、任意の所与のニューロンの出力は電流の形態であり、その後、次の後続のＶＭＭアレイ段階のための活性化関数回路によって調整された後の入力として使用することができる。
図１９は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図１９のアレイの線は、図１６のアレイ内の線と同じである。しかしながら、マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は制御ゲート線２２ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図２０は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２０のアレイの線は、図１６のアレイ内の線と同じである。しかしながら、マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は選択ゲート線２８ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図２１は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２１のアレイの線は、ソース線１４ａが垂直ではなく水平に延びていることを除き、図１６のアレイの線と同じである。具体的には、メモリセルの各行は、その行内のメモリセルについてソース領域１４全てを一緒に接続するソース線１４ａを含む。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は選択ゲート線２８ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図２２は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２２のアレイの線は、図２１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は制御ゲート線２２ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図２３は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２３のアレイの線は、図２１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ１はソース線１４ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図２４は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２４のアレイの線は、図２１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎｎはビット線１６ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される（すなわち、各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図２５は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２５のアレイの線は、各ビット線がビット線と直列に接続されたビット線バッファトランジスタ６０を含む（すなわち、ビット線の任意の電流は、そのソースとドレインとの間のトランジスタを通って流れる）ことを除いて、図２１のアレイ内の線と同じである。トランジスタ６０は、トランジスタのゲート端子の入力電圧が増加するにつれてビット線を選択的にかつ徐々にオンにする階段状のスイッチとして作動する（すなわち、トランジスタはビット線をその電流又は電圧ソースに結合する）。マトリックス電圧入力Ｖｉｎ０．．．Ｖｉｎｎがトランジスタ６０のゲートに提供され、マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１がソース線１４ａに提供される。この構成の利点は、電圧の形態でビット線に直接入力を供給する代わりに、マトリックス入力を電圧として（トランジスタ６０を動作させるために）供給することができることである。これにより、トランジスタ６０を使用してビット線を動作させて、トランジスタのゲートに供給される入力電圧Ｖｉｎに応じてビット線にトランジスタ６０を徐々に結合するために定電圧源を使用することが可能になり、したがって、メモリアレイに電圧入力を供給する必要性は否定される。ビット線が入力を受信する図１５のメモリセル１０について本明細書に記載の実施形態のうちのいずれかでは、ビット線に印加される入力の代わりに、ゲートで入力を受信するために、トランジスタ６０をビット線に含めることができる。
図２６は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２６のアレイの線は、制御ゲート線２２ａが水平の代わりに垂直に延びることを除いて、図２１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の制御ゲート２２全てを一緒に接続する制御ゲート線２２ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、制御ゲート線２２ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図２７は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２７のアレイの線は、制御ゲート線２２ａが水平の代わりに垂直に延びることを除いて、図２１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の制御ゲート２２全てを一緒に接続する制御ゲート線２２ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、ビット線１６ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図２８は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２８のアレイの線は、選択ゲート線２８ａが水平の代わりに垂直に延びることを除いて、図２１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の選択ゲート２８全てを一緒に接続する選択ゲート線２８ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、選択ゲート線２８ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図２９は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２９のアレイの線は、選択ゲート線２８ａが水平の代わりに垂直に延びることを除いて、図２１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の選択ゲート２８全てを一緒に接続する選択ゲート線２８ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、ビット線１６ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図３０～図３１は、ドレイン加算マトリックス乗算器として配置された異なる構成の３ゲートのメモリセルのアレイの別の構成を示す。３ゲートのメモリセルは、図３０に示され、制御ゲート２２が存在しないことを除いて図６と同じである。示されるように選択ゲート２８は、浮遊ゲート２０の上方及びその上に延在する部分を欠いている。しかしながら、選択ゲート２８は、浮遊ゲート２０の一部の上方及びその上に延在する追加の部分を含み得る。
読み出し、消去、及びプログラムは、同様の方法で行われるが、制御ゲートへのバイアスはない（含まれない）。例示の非限定的な動作電圧は、下の表４内のものを含み得る。
表４
Figure 0007391097000004
 読み出し１は、セル電流がビット線に出る読み出しモードである。読み出し２は、セル電流がソース線に出る読み出しモードである。
図３１は、図３０のメモリセル１０を使用したメモリセルアレイアーキテクチャを示し、全ての行は、ビット線１６ａを除いて水平／行方向に延在する。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ドレイン加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎ３であり、選択ゲート線２８ａに印加される。マトリックス出力Ｉｏｕｔ０．．．Ｉｏｕｔｎは、ビット線１６ａで生成される。各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図３２は、ドレイン加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３２のアレイの線は、図３１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ１は消去ゲート線３０ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図３３は、ドレイン加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３３のアレイの線は、図３１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ１はソース線１４ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図３４は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３４のアレイの線は、図３１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎｎはビット線１６ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される（すなわち、各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。
図３５は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３５のアレイの線は、各ビット線がビット線と直列に接続されたビット線バッファトランジスタ６０を含む（すなわち、ビット線の任意の電流は、そのソースとドレインとの間のトランジスタを通って流れる）ことを除いて、図３１のアレイ内の線と同じである。トランジスタ６０は、トランジスタのゲート端子の入力電圧が増加するにつれてビット線を選択的にかつ徐々にオンにする階段状のスイッチとして作動する（すなわち、トランジスタはビット線をその電流又は電圧ソースに結合する）。マトリックス電圧入力Ｖｉｎ０．．．Ｖｉｎｎがトランジスタ６０のゲートに提供され、マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１がソース線１４ａに提供される。この構成の利点は、電圧の形態でビット線に直接入力を供給する代わりに、マトリックス入力を電圧として（トランジスタ６０を動作させるために）供給することができることである。これにより、トランジスタ６０を使用してビット線を動作させて、トランジスタのゲートに供給される入力電圧Ｖｉｎに応じてビット線にトランジスタ６０を徐々に結合するために定電圧源を使用することが可能になり、したがって、メモリアレイに電圧入力を供給する必要性は否定される。ビット線が入力を受信する図３０のメモリセル１０について本明細書に記載の実施形態のうちのいずれかでは、ビット線に印加される入力の代わりに、ゲートで入力を受信するために、トランジスタ６０をビット線に含めることができる。
図３６は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３６のアレイの線は、選択ゲート線２８ａが水平の代わりに垂直に延びることを除いて、図３１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の選択ゲート２８全てを一緒に接続する選択ゲート線２８ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、選択ゲート線２８ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図３７は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３７のアレイの線は、選択ゲート線２８ａが水平の代わりに垂直に延びることを除いて、図３１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の選択ゲート２８全てを一緒に接続する選択ゲート線２８ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、ビット線１６ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図３８は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３８のアレイの線は、消去ゲート線３０ａが水平の代わりに垂直に延びることを除いて、図３１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の消去ゲート３０全てを一緒に接続する消去ゲート線３０ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、消去ゲート線３０ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図３９は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３９のアレイの線は、消去ゲート線３０ａが水平の代わりに垂直に延びることを除いて、図３１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の消去ゲート３０全てを一緒に接続する消去ゲート線３０ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、ビット線１６ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。
図１５～図２０の実施形態に関して、すなわち、図１５のメモリセルのアレイであって、図１６～図２０中のアレイのそれぞれは、水平方向（行方向）の代わりに垂直に（列方向に）延在するソース線１４ａを含むアレイに関して、図１６～図２０のアレイは、制御ゲート２２の代わりに消去ゲート３０を有する、図３０のメモリセルに等しく適用される。具体的には、図１６～図２０のアレイは、図１５中のメモリセル１０の代わりに、図３０中のメモリセル１０のアレイになり、各アレイにおいて、制御ゲート線２２ａは消去ゲート線３０ａと置き換えられる（すなわち、消去ゲート線３０ａのそれぞれは、メモリセル１０の行の消去ゲート３０の全てを共に接続する）。図１６～図２０中の全ての他の線は、同じままである。
上記の機能の全ては、ニューラルネット機能に使用される上記メモリセル１０のメモリアレイ（複数可）に接続されるコントローラ１００の制御下で実行することができる。図４０に示すように、コントローラ１００は、メモリアレイ（複数可）１２０と同じ半導体チップ又は基板１１０にあることが好ましい。しかしながら、コントローラ１００はまた、別個の半導体チップ又は基板に位置してもよく、半導体チップ若しくは基板１１０の異なる場所に、又は半導体チップ若しくは基板１１０を外れて異なる場所に配設された複数のコントローラの集合体であってもよい。
本発明は、本明細書に図示された上記実施形態（複数可）に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。各メモリセルアレイの出力は、次のニューロン層に送られる前にフィルタコンデンセーションによって操作されるが、そうである必要はない。最後に、上述したマトリックス乗算器アレイの実施形態のそれぞれについて、入力電圧又は出力電流に使用されていない任意の線に関して、メモリセルの構成について本明細書の表に開示される公称読み出し電圧は、動作中にそれらの線に印加され得る（ただし必須ではない）。
本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

Claims (34)

  1. ニューラルネットワークデバイスであって、
    第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
    複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
    前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成され、
    前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
    前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
    前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
    前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
    前記メモリセルの前記列のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
    前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
    前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線又は前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。
  2. 前記メモリセルのそれぞれに対して、前記第２のゲートは前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁され、
    前記第１の複数のシナプスは、前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。
  3. 前記メモリセルのそれぞれに対して、前記第２のゲートは前記ソース領域の上方に配設され、前記ソース領域から絶縁され、
    前記第１の複数のシナプスは、前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。
  4. 前記メモリセルのそれぞれに対して、前記第２のゲートは前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁され、
    前記第１の複数のシナプスは、前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。
  5. 前記メモリセルのそれぞれに対して、前記第２のゲートは前記ソース領域の上方に配設され、前記ソース領域から絶縁され、
    前記第１の複数のシナプスは、前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。
  6. 前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項１に記載のニューラルネットワークデバイス。
  7. 前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
    複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
    前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの電子数に対応する第２の重み値を格納するように構成され、
    前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
    前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
    前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線又は前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項６に記載のニューラルネットワークデバイス。
  8. 前記第２のメモリセルのそれぞれに対して、前記第４のゲートは前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁され、
    前記第２の複数のシナプスは、前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。
  9. 前記第２のメモリセルのそれぞれに対して、前記第４のゲートは前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁され、
    前記第２の複数のシナプスは、前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。
  10. 前記第２のメモリセルのそれぞれに対して、前記第４のゲートは前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁され、
    前記第２の複数のシナプスは、前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。
  11. 前記第２のメモリセルのそれぞれに対して、前記第４のゲートは前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁され、
    前記第２の複数のシナプスは、前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。
  12. ニューラルネットワークデバイスであって、
    第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
    複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
    前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成された、
    前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
    前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
    前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
    前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
    前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
    前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
    前記第１の複数のシナプスは、前記複数の第２の線又は前記複数の第３の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。
  13. 前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように構成された、請求項１２に記載のニューラルネットワークデバイス。
  14. 前記第１の複数のシナプスは、前記複数の第３の線の電圧として前記第１の複数の入力を受信するように構成された、請求項１２に記載のニューラルネットワークデバイス。
  15. 前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項１２に記載のニューラルネットワークデバイス。
  16. 前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
    複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
    前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの電子数に対応する第２の重み値を格納するように構成され、
    前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
    前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
    前記第２の複数のシナプスは、前記複数の第６の線又は前記複数の第７の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項１５に記載のニューラルネットワークデバイス。
  17. 前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように構成された、請求項１６に記載のニューラルネットワークデバイス。
  18. 前記第２の複数のシナプスは、前記複数の第７の線の電圧として前記第２の複数の入力を受信するように構成された、請求項１６に記載のニューラルネットワークデバイス。
  19. ニューラルネットワークデバイスであって、
    第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
    複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
    前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成され、
    前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
    前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
    前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
    前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
    前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
    前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
    前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。
  20. 前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項１９に記載のニューラルネットワークデバイス。
  21. 前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
    複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
    前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの電子数に対応する第２の重み値を格納するように構成され、
    前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
    前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
    前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項２０に記載のニューラルネットワークデバイス。
  22. ニューラルネットワークデバイスであって、
    第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
    複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
    前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成され、
    前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
    前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
    前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
    前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
    前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
    前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、
    前記第４の線のうちの１つと直列にそれぞれ電気的に接続された複数のトランジスタと、を含み、
    前記第１の複数のシナプスは、前記複数のトランジスタのゲートの電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。
  23. 前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項２２に記載のニューラルネットワークデバイス。
  24. 前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
    複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
    前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの電子数に対応する第２の重み値を格納するように構成され、
    前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
    前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、
    前記第８の線のうちの１つと直列にそれぞれ電気的に接続された第２の複数のトランジスタと、を含み、
    前記第２の複数のシナプスは、前記第２の複数のトランジスタのゲートの電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項２３に記載のニューラルネットワークデバイス。
  25. ニューラルネットワークデバイスであって、
    第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
    複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
    前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成され、
    前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
    前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
    前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
    前記メモリセルの前記列のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
    前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
    前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
    前記第１の複数のシナプスは、前記複数の第２の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。
  26. 前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように構成された、請求項２５に記載のニューラルネットワークデバイス。
  27. 前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように構成された、請求項２５に記載のニューラルネットワークデバイス。
  28. 前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項２５に記載のニューラルネットワークデバイス。
  29. 前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
    複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
    前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの電子数に対応する第２の重み値を格納するように構成され、
    前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
    前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
    前記第２の複数のシナプスは、前記複数の第６の線又は前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項２８に記載のニューラルネットワークデバイス。
  30. 前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように構成された、請求項２９に記載のニューラルネットワークデバイス。
  31. 前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように構成された、請求項２９に記載のニューラルネットワークデバイス。
  32. ニューラルネットワークデバイスであって、
    第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
    複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
    前記複数のメモリセルのそれぞれは、前記浮遊ゲートの電子数に対応する重み値を格納するように構成され、
    前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
    前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
    前記メモリセルの前記列のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
    前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
    前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
    前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
    前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。
  33. 前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む
    、請求項３２に記載のニューラルネットワークデバイス。
  34. 前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
    複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
    前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの電子数に対応する第２の重み値を格納するように構成され、
    前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
    前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
    前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
    前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
    前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項３３に記載のニューラルネットワークデバイス。
JP2021541294A 2019-01-18 2019-08-29 ３ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子 Active JP7391097B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201962794492P 2019-01-18 2019-01-18
US62/794,492 2019-01-18
US201962798417P 2019-01-29 2019-01-29
US62/798,417 2019-01-29
US16/382,045 2019-04-11
US16/382,045 US11270763B2 (en) 2019-01-18 2019-04-11 Neural network classifier using array of three-gate non-volatile memory cells
PCT/US2019/048933 WO2020149887A1 (en) 2019-01-18 2019-08-29 Neural network classifier using array of three-gate non-volatile memory cells

Publications (3)

Publication Number Publication Date
JP2022522987A JP2022522987A (ja) 2022-04-21
JPWO2020149887A5 JPWO2020149887A5 (ja) 2023-03-15
JP7391097B2 true JP7391097B2 (ja) 2023-12-04

Family

ID=71608608

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021541297A Active JP7270746B2 (ja) 2019-01-18 2019-08-27 ２ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子
JP2021541294A Active JP7391097B2 (ja) 2019-01-18 2019-08-29 ３ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2021541297A Active JP7270746B2 (ja) 2019-01-18 2019-08-27 ２ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子

Country Status (7)

Country Link
US (3) US10699779B2 (ja)
EP (2) EP3912100B1 (ja)
JP (2) JP7270746B2 (ja)
KR (2) KR102350215B1 (ja)
CN (2) CN113366503B (ja)
TW (2) TWI719757B (ja)
WO (2) WO2020149886A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017200883A1 (en) 2016-05-17 2017-11-23 Silicon Storage Technology, Inc. Deep learning neural network classifier using non-volatile memory array
US11087207B2 (en) 2018-03-14 2021-08-10 Silicon Storage Technology, Inc. Decoders for analog neural memory in deep learning artificial neural network
US10699779B2 (en) 2017-11-29 2020-06-30 Silicon Storage Technology, Inc. Neural network classifier using array of two-gate non-volatile memory cells
US10803943B2 (en) * 2017-11-29 2020-10-13 Silicon Storage Technology, Inc. Neural network classifier using array of four-gate non-volatile memory cells
US11409352B2 (en) 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network
US11023559B2 (en) 2019-01-25 2021-06-01 Microsemi Soc Corp. Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US11620358B2 (en) * 2019-05-14 2023-04-04 Intel Corporation Technologies for performing macro operations in memory
US11556759B2 (en) 2019-08-06 2023-01-17 Micron Technology, Inc. Comparison of biometric identifiers in memory
US11532354B2 (en) * 2020-03-22 2022-12-20 Silicon Storage Technology, Inc. Precision tuning of a page or word of non-volatile memory cells and associated high voltage circuits for an analog neural memory array in an artificial neural network
KR102619356B1 (ko) 2021-10-25 2023-12-28 서울대학교산학협력단 단위 시냅스를 위한 커패시터 소자, 단위 시냅스 및 커패시터 기반의 시냅스 어레이
KR20230112865A (ko) 2022-01-21 2023-07-28 경북대학교 산학협력단 듀얼 이온 제어형 3단자 시냅스 소자
CN114584132B (zh) * 2022-02-09 2023-05-26 香港科技大学 电子单元阵列及器件、人工神经网络

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170337466A1 (en) 2016-05-17 2017-11-23 Silicon Storage Technology, Inc. Deep Learning Neural Network Classifier Using Non-volatile Memory Array

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2603414B1 (fr) 1986-08-29 1988-10-28 Bull Sa Amplificateur de lecture
JPH06103782B2 (ja) 1987-04-17 1994-12-14 日本シイエムケイ株式会社 プリント配線板
US5055897A (en) 1988-07-27 1991-10-08 Intel Corporation Semiconductor cell for neural network and the like
US4904881A (en) 1989-02-10 1990-02-27 Intel Corporation EXCLUSIVE-OR cell for neural network and the like
US5621336A (en) 1989-06-02 1997-04-15 Shibata; Tadashi Neuron circuit
JP3122756B2 (ja) 1991-01-12 2001-01-09 直 柴田 半導体装置
JPH0318985A (ja) 1989-06-16 1991-01-28 Hitachi Ltd 情報処理装置
US4961002A (en) 1989-07-13 1990-10-02 Intel Corporation Synapse cell employing dual gate transistor structure
US5028810A (en) 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
US4956564A (en) * 1989-07-13 1990-09-11 Intel Corporation Adaptive synapse cell providing both excitatory and inhibitory connections in an associative network
GB2236881B (en) 1989-10-11 1994-01-12 Intel Corp Improved synapse cell employing dual gate transistor structure
KR920010344B1 (ko) 1989-12-29 1992-11-27 삼성전자주식회사 반도체 메모리 어레이의 구성방법
US5242848A (en) 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
JP2746350B2 (ja) 1990-05-22 1998-05-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 学習機械シナプス・プロセッサ・システム装置
US5150450A (en) 1990-10-01 1992-09-22 The United States Of America As Represented By The Secretary Of The Navy Method and circuits for neuron perturbation in artificial neural network memory modification
US5146602A (en) 1990-12-26 1992-09-08 Intel Corporation Method of increasing the accuracy of an analog neural network and the like
US5138576A (en) 1991-11-06 1992-08-11 Altera Corporation Method and apparatus for erasing an array of electrically erasable EPROM cells
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
DE69319162T2 (de) 1992-03-26 1999-03-25 Hitachi Ltd Flash-Speicher
US5336936A (en) 1992-05-06 1994-08-09 Synaptics, Incorporated One-transistor adaptable analog storage element and array
US5264734A (en) 1992-05-19 1993-11-23 Intel Corporation Difference calculating neural network utilizing switched capacitors
US5256911A (en) 1992-06-10 1993-10-26 Intel Corporation Neural network with multiplexed snyaptic processing
US5298796A (en) 1992-07-08 1994-03-29 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Nonvolatile programmable neural network synaptic array
US5386132A (en) 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5444821A (en) * 1993-11-10 1995-08-22 United Microelectronics Corp. Artificial neuron element with electrically programmable synaptic weight for neural networks
JP2835272B2 (ja) 1993-12-21 1998-12-14 株式会社東芝 半導体記憶装置
KR0151623B1 (ko) 1994-12-07 1998-10-01 문정환 이이피롬 셀 및 그 제조방법
US5990512A (en) 1995-03-07 1999-11-23 California Institute Of Technology Hole impact ionization mechanism of hot electron injection and four-terminal ρFET semiconductor structure for long-term learning
US6965142B2 (en) 1995-03-07 2005-11-15 Impinj, Inc. Floating-gate semiconductor structures
US5825063A (en) 1995-03-07 1998-10-20 California Institute Of Technology Three-terminal silicon synaptic device
US5554874A (en) 1995-06-05 1996-09-10 Quantum Effect Design, Inc. Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells
US5721702A (en) 1995-08-01 1998-02-24 Micron Quantum Devices, Inc. Reference voltage generator using flash memory cells
US5966332A (en) 1995-11-29 1999-10-12 Sanyo Electric Co., Ltd. Floating gate memory cell array allowing cell-by-cell erasure
JP4036896B2 (ja) 1995-12-01 2008-01-23 キネティック リミテッド イメージングシステム
US5748534A (en) 1996-03-26 1998-05-05 Invox Technology Feedback loop for reading threshold voltage
US6389404B1 (en) 1998-12-30 2002-05-14 Irvine Sensors Corporation Neural processing module with input architectures that make maximal use of a weighted synapse array
US6222777B1 (en) 1999-04-09 2001-04-24 Sun Microsystems, Inc. Output circuit for alternating multiple bit line per column memory architecture
US6232180B1 (en) 1999-07-02 2001-05-15 Taiwan Semiconductor Manufacturing Corporation Split gate flash memory cell
US6282119B1 (en) 2000-06-02 2001-08-28 Winbond Electronics Corporation Mixed program and sense architecture using dual-step voltage scheme in multi-level data storage in flash memories
US6829598B2 (en) * 2000-10-02 2004-12-07 Texas Instruments Incorporated Method and apparatus for modeling a neural synapse function by utilizing a single conventional MOSFET
US6563167B2 (en) 2001-01-05 2003-05-13 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges
US6563733B2 (en) 2001-05-24 2003-05-13 Winbond Electronics Corporation Memory array architectures based on a triple-polysilicon source-side injection non-volatile memory cell
EP1274096B1 (en) 2001-07-06 2007-09-19 Halo Lsi Design and Device Technology Inc. Control gate and word line voltage boosting scheme for twin MONOS memory cells
WO2003081833A2 (en) 2002-03-22 2003-10-02 Georgia Tech Research Corporation Floating-gate analog circuit
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP2004171686A (ja) 2002-11-20 2004-06-17 Renesas Technology Corp 不揮発性半導体記憶装置およびそのデータ消去方法
JP4601287B2 (ja) * 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US6822910B2 (en) 2002-12-29 2004-11-23 Macronix International Co., Ltd. Non-volatile memory and operating method thereof
US6781186B1 (en) 2003-01-30 2004-08-24 Silicon-Based Technology Corp. Stack-gate flash cell structure having a high coupling ratio and its contactless flash memory arrays
US6856551B2 (en) 2003-02-06 2005-02-15 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US6946894B2 (en) 2003-06-12 2005-09-20 Winbond Electronics Corporation Current-mode synapse multiplier circuit
ATE542176T1 (de) 2003-10-16 2012-02-15 Canon Kk Betriebsschaltung und betriebssteuerverfahren dafür
TWI220560B (en) 2003-10-27 2004-08-21 Powerchip Semiconductor Corp NAND flash memory cell architecture, NAND flash memory cell array, manufacturing method and operating method of the same
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7092290B2 (en) 2004-11-16 2006-08-15 Sandisk Corporation High speed programming system with reduced over programming
TWI270199B (en) 2005-01-31 2007-01-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US8443169B2 (en) 2005-03-28 2013-05-14 Gerald George Pechanek Interconnection network connecting operation-configurable nodes according to one or more levels of adjacency in multiple dimensions of communication in a multi-processor and a neural processor
US7304890B2 (en) 2005-12-13 2007-12-04 Atmel Corporation Double byte select high voltage line for EEPROM memory block
US7626868B1 (en) 2007-05-04 2009-12-01 Flashsilicon, Incorporation Level verification and adjustment for multi-level cell (MLC) non-volatile memory (NVM)
KR100910869B1 (ko) 2007-06-08 2009-08-06 주식회사 하이닉스반도체 테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치
US7733262B2 (en) 2007-06-15 2010-06-08 Micron Technology, Inc. Quantizing circuits with variable reference signals
US7630246B2 (en) 2007-06-18 2009-12-08 Micron Technology, Inc. Programming rate identification and control in a solid state memory
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP2009080892A (ja) 2007-09-26 2009-04-16 Toshiba Corp 半導体記憶装置
US7894267B2 (en) 2007-10-30 2011-02-22 Spansion Llc Deterministic programming algorithm that provides tighter cell distributions with a reduced number of programming pulses
US7746698B2 (en) 2007-12-13 2010-06-29 Spansion Llc Programming in memory devices using source bitline voltage bias
JP4513865B2 (ja) 2008-01-25 2010-07-28 セイコーエプソン株式会社 並列演算装置および並列演算方法
JP2010267341A (ja) 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
US8204927B1 (en) 2010-03-15 2012-06-19 California Institute Of Technology System and method for cognitive processing for data fusion
JP5300773B2 (ja) * 2010-03-29 2013-09-25 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US9665822B2 (en) 2010-06-30 2017-05-30 International Business Machines Corporation Canonical spiking neuron network for spatiotemporal associative memory
US20120057606A1 (en) * 2010-09-07 2012-03-08 Broadcom Corporation Multiplexer circuit
US8325521B2 (en) 2010-10-08 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and inhibited operation of flash memory with split gate
US8473439B2 (en) 2010-12-08 2013-06-25 International Business Machines Corporation Integrate and fire electronic neurons
US8892487B2 (en) 2010-12-30 2014-11-18 International Business Machines Corporation Electronic synapses for reinforcement learning
JP2013041654A (ja) 2011-08-19 2013-02-28 Toshiba Corp 不揮発性記憶装置
US8909576B2 (en) 2011-09-16 2014-12-09 International Business Machines Corporation Neuromorphic event-driven neural computing architecture in a scalable neural network
US8760955B2 (en) 2011-10-21 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse memory arrays
US9443471B2 (en) 2012-07-31 2016-09-13 Sharp Kabushiki Kaisha Display device and driving method thereof
US9466732B2 (en) 2012-08-23 2016-10-11 Silicon Storage Technology, Inc. Split-gate memory cell with depletion-mode floating gate channel, and method of making same
US9153230B2 (en) 2012-10-23 2015-10-06 Google Inc. Mobile speech recognition hardware accelerator
CN103000218A (zh) * 2012-11-20 2013-03-27 上海宏力半导体制造有限公司 存储器电路
US9275748B2 (en) 2013-03-14 2016-03-01 Silicon Storage Technology, Inc. Low leakage, low threshold voltage, split-gate flash cell operation
JP5659361B1 (ja) 2013-07-04 2015-01-28 パナソニックＩｐマネジメント株式会社 ニューラルネットワーク回路、およびその学習方法
US10055434B2 (en) 2013-10-16 2018-08-21 University Of Tennessee Research Foundation Method and apparatus for providing random selection and long-term potentiation and depression in an artificial network
US20150213898A1 (en) 2014-01-27 2015-07-30 Silicon Storage Technololgy, Inc. Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same
US20150324691A1 (en) 2014-05-07 2015-11-12 Seagate Technology Llc Neural network connections using nonvolatile memory devices
US9224486B1 (en) * 2014-06-20 2015-12-29 Freescale Semiconductor, Inc. Control gate driver for use with split gate memory cells
US9286982B2 (en) 2014-08-08 2016-03-15 Silicon Storage Technology, Inc. Flash memory system with EEPROM functionality
US9760533B2 (en) 2014-08-14 2017-09-12 The Regents On The University Of Michigan Floating-gate transistor array for performing weighted sum computation
US9984754B2 (en) 2014-09-29 2018-05-29 Toshiba Memory Corporation Memory device and method for operating the same
KR101727546B1 (ko) * 2014-11-12 2017-05-02 서울대학교산학협력단 뉴런 디바이스 및 뉴런 디바이스를 포함하는 집적회로
US10312248B2 (en) 2014-11-12 2019-06-04 Silicon Storage Technology, Inc. Virtual ground non-volatile memory array
US9361991B1 (en) 2014-12-23 2016-06-07 Sandisk Technologies Inc. Efficient scanning of nonvolatile memory blocks
CN104615909B (zh) 2015-02-02 2018-02-13 天津大学 基于FPGA的Izhikevich神经元网络同步放电仿真平台
CN105990367B (zh) * 2015-02-27 2019-03-12 硅存储技术公司 具有rom单元的非易失性存储器单元阵列
KR20170080473A (ko) * 2015-12-30 2017-07-10 에스케이하이닉스 주식회사 뉴로모픽 장치
US10698975B2 (en) 2016-01-27 2020-06-30 Hewlett Packard Enterprise Development Lp In situ transposition
US20170330070A1 (en) 2016-02-28 2017-11-16 Purdue Research Foundation Spin orbit torque based electronic neuron
KR20190002708A (ko) * 2016-05-17 2019-01-08 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
US10269440B2 (en) 2016-05-17 2019-04-23 Silicon Storage Technology, Inc. Flash memory array with individual memory cell read, program and erase
CN109196528B (zh) * 2016-05-17 2022-03-18 硅存储技术公司 使用非易失性存储器阵列的深入学习神经网络分类器
CN107425003B (zh) 2016-05-18 2020-07-14 硅存储技术公司 制造分裂栅非易失性闪存单元的方法
US9910827B2 (en) 2016-07-01 2018-03-06 Hewlett Packard Enterprise Development Lp Vector-matrix multiplications involving negative values
US10346347B2 (en) 2016-10-03 2019-07-09 The Regents Of The University Of Michigan Field-programmable crossbar array for reconfigurable computing
WO2018106969A1 (en) 2016-12-09 2018-06-14 Hsu Fu Chang Three-dimensional neural network array
US10860923B2 (en) 2016-12-20 2020-12-08 Samsung Electronics Co., Ltd. High-density neuromorphic computing element
JP6906058B2 (ja) 2017-02-24 2021-07-21 エーエスエムエル ネザーランズ ビー．ブイ． 機械学習によるプロセスモデルの決定方法
US10748059B2 (en) 2017-04-05 2020-08-18 International Business Machines Corporation Architecture for an electrochemical artificial neural network
US10909449B2 (en) * 2017-04-14 2021-02-02 Samsung Electronics Co., Ltd. Monolithic multi-bit weight cell for neuromorphic computing
KR20200010496A (ko) 2017-05-26 2020-01-30 에이에스엠엘 네델란즈 비.브이. 기계 학습에 기초한 어시스트 피처 배치
US10482929B2 (en) 2017-07-13 2019-11-19 Qualcomm Incorporated Non-volative (NV) memory (NVM) matrix circuits employing NVM matrix circuits for performing matrix computations
US10460817B2 (en) 2017-07-13 2019-10-29 Qualcomm Incorporated Multiple (multi-) level cell (MLC) non-volatile (NV) memory (NVM) matrix circuits for performing matrix computations with multi-bit input vectors
US10580492B2 (en) 2017-09-15 2020-03-03 Silicon Storage Technology, Inc. System and method for implementing configurable convoluted neural networks with flash memories
CN109522753B (zh) 2017-09-18 2020-11-06 清华大学 电路结构及其驱动方法、芯片及其认证方法、电子设备
US10303998B2 (en) 2017-09-28 2019-05-28 International Business Machines Corporation Floating gate for neural network inference
US10699779B2 (en) 2017-11-29 2020-06-30 Silicon Storage Technology, Inc. Neural network classifier using array of two-gate non-volatile memory cells
US11354562B2 (en) 2018-01-03 2022-06-07 Silicon Storage Technology, Inc. Programmable neuron for analog non-volatile memory in deep learning artificial neural network
US10552510B2 (en) 2018-01-11 2020-02-04 Mentium Technologies Inc. Vector-by-matrix multiplier modules based on non-volatile 2D and 3D memory arrays
US10740181B2 (en) 2018-03-06 2020-08-11 Western Digital Technologies, Inc. Failed storage device rebuild method
US10496374B2 (en) 2018-03-22 2019-12-03 Hewlett Packard Enterprise Development Lp Crossbar array operations using ALU modified signals
US10217512B1 (en) 2018-05-15 2019-02-26 International Business Machines Corporation Unit cell with floating gate MOSFET for analog memory
US10692570B2 (en) 2018-07-11 2020-06-23 Sandisk Technologies Llc Neural network matrix multiplication in memory cells
US11061646B2 (en) 2018-09-28 2021-07-13 Intel Corporation Compute in memory circuits with multi-Vdd arrays and/or analog multipliers
US10891222B2 (en) 2018-12-24 2021-01-12 Macronix International Co., Ltd. Memory storage device and operation method thereof for implementing inner product operation
US10741611B1 (en) 2019-02-11 2020-08-11 International Business Machines Corporation Resistive processing units with complementary metal-oxide-semiconductor non-volatile analog memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170337466A1 (en) 2016-05-17 2017-11-23 Silicon Storage Technology, Inc. Deep Learning Neural Network Classifier Using Non-volatile Memory Array

Also Published As

Publication number Publication date
EP3912100B1 (en) 2022-09-28
TWI737079B (zh) 2021-08-21
JP7270746B2 (ja) 2023-05-10
TW202030649A (zh) 2020-08-16
KR102607529B1 (ko) 2023-11-29
US11270763B2 (en) 2022-03-08
US20230223077A1 (en) 2023-07-13
JP2022523292A (ja) 2022-04-22
US20200234758A1 (en) 2020-07-23
CN113330461A (zh) 2021-08-31
EP3912101B1 (en) 2023-01-25
WO2020149886A1 (en) 2020-07-23
US10699779B2 (en) 2020-06-30
TWI719757B (zh) 2021-02-21
KR102350215B1 (ko) 2022-01-11
US20190237136A1 (en) 2019-08-01
CN113366503A (zh) 2021-09-07
EP3912101A1 (en) 2021-11-24
KR20210107796A (ko) 2021-09-01
EP3912100A1 (en) 2021-11-24
JP2022522987A (ja) 2022-04-21
KR20210090275A (ko) 2021-07-19
TW202046183A (zh) 2020-12-16
CN113366503B (zh) 2022-05-10
US20210407588A1 (en) 2021-12-30
US11646075B2 (en) 2023-05-09
WO2020149887A1 (en) 2020-07-23

Similar Documents

Publication Publication Date Title
JP7391097B2 (ja) ３ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子
JP7210585B2 (ja) 人工ニューラルネットワーク内のアナログニューロモーフィックメモリのための高精度かつ高効率な調整機構及びアルゴリズム
US20200151543A1 (en) Programming Methods For Neural Network Using Non-volatile Memory Array
JP7250776B2 (ja) フラッシュメモリを備えた構成可能な畳み込みニューラルネットワークを実装するためのシステム及び方法
JP7314286B2 (ja) スタックゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子
EP3459019A1 (en) Deep learning neural network classifier using non-volatile memory array
JP7270747B2 (ja) ４ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210915

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221004

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230104

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20230306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230627

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231121

R150 Certificate of patent or registration of utility model

Ref document number: 7391097

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150