JP7388409B2 - 表示装置および電子機器 - Google Patents

Description

本発明は、表示装置および電子機器に関する。

表示素子として例えばＯＬＥＤ（Organic Light Emitting Diode）を用いた表示装置が知られている。この表示装置では、表示素子やトランジスターなどを含む画素回路が、表示しようとする画像の画素に対応して設けられる構成が一般的である。また、表示装置には、表示サイズの小型化や表示の高精細化が要求されることが多い。表示サイズの小型化と表示の高精細化とを両立するためには、画素回路を微細化する必要があるので、表示装置を、例えばシリコンなどの半導体の基板に集積する技術が提案されている（例えば特許文献１参照）。
なお、上記特許文献１には、表示素子への電流を制御する際にトランジスターのしきい値を補償して、表示品位の低下を抑えるための技術についても提案されている。

特開２０１６－２１２４４４号公報

しかしながら、上記技術では、１つの画素回路にトランジスターを５個設ける必要があり、小型化・高精細化を阻害する原因となった。

本開示の一態様に係る表示装置は、データ線と走査線とに対応して設けられた画素回路を有し、前記画素回路は、第１トランジスター、第２トランジスター、第３トランジスター、第４トランジスターおよび表示素子を含み、前記第１トランジスターは、ゲートノード、ソースノードおよびドレインノードを有し、前記第１トランジスターは、前記ゲートノードおよび前記ソースノード間の電圧に応じた電流を、前記表示素子に前記第４トランジスターを介して流し、前記第２トランジスターは、前記データ線と前記第１トランジスターのゲートノードとの間に設けられ、前記走査線の電位に応じてオンまたはオフし、前記第３トランジスターは、前記データ線と前記第１トランジスターのドレインノードとの間に設けられ、前記第４トランジスターは、前記第１トランジスターのドレインノードおよび前記表示素子との間に設けられる。

実施形態に係る表示装置の構成を示す斜視図である。 表示装置の構成を示すブロック図である。 表示装置における要部の構成を回路図である。 表示装置における画素回路の構成を示す図である。 表示装置の動作を示すタイミングチャートである。 表示装置の動作を説明するための図である。 表示装置の動作を説明するための図である。 表示装置の動作を説明するための図である。 表示装置の動作を説明するための図である。 表示装置の動作を説明するための図である。 表示装置の動作を説明するための図である。 応用例に係る表示装置の動作を示すタイミングチャートである。 表示装置を用いたヘッドマウントディスプレイを示す斜視図である。 ヘッドマウントディスプレイの光学構成を示す図である。

以下、本発明の実施形態に係る表示装置について図面を参照して説明する。なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。

図１は、実施形態に係る表示装置１０の構成を示す斜視図であり、図２は、表示装置１０の構成を示すブロック図である。
この表示装置１０は、例えばヘッドマウントディスプレイなどにおいてカラー画像を表示するマイクロ・ディスプレイ・パネルであり、複数の画素回路や当該画素回路を駆動する駆動回路などが半導体基板に形成される。半導体基板としては、典型的にはシリコン基板であるが、他の半導体基板であってもよい。

表示装置１０は、表示領域で開口する枠状のケース１９２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板１９４の一端が接続される。ＦＰＣ基板１９４の他端には、外部の上位装置に接続されるための複数の端子１９６が設けられる。なお、上位装置は、表示装置１０に表示させるための画像信号および同期信号を出力する。

図２に示されるように、表示装置１０は、制御回路２０、データ信号出力回路３０、スイッチ群４０、容量素子群５０、初期化回路６０、補助回路７０、表示領域１００および走査線駆動回路１２０を含む。
表示領域１００では、ｍ行の走査線１２が図において左右方向に沿って設けられ、（３ｑ）列のデータ線１４ｂが、上下方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。
なお、ｍ、ｑは、２以上の整数である。また、後述するようにｍ行の走査線１２と（３ｑ）列のデータ線１４ｂとの交差に対応して画素回路が設けられる。

制御回路２０は、上位装置から出力された画像信号Ｖidおよび同期信号Ｓyncに基づいて各部を制御する。同期信号Ｓyncに同期して供給される画像信号Ｖidは、表示すべき画像における画素の階調レベルを、例えばＲＧＢ毎に８ビットで指定する。また、同期信号Ｓyncには、画像信号Ｖidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、画像信号の１画素分のタイミングを示すドットクロック信号が含まれる。

制御回路２０は、各部を制御するために、制御信号Ｇcp、Ｇref、Ｙ_Ｃtr、／Ｇini、／Ｇorst、／Ｄrst、Ｌ_Ｃtr、Ｓel(1)～Ｓel(q)およびクロック信号Ｃlkを生成する。図２では省略されているが、制御回路２０は、制御信号Ｇcpとは論理反転の関係にある制御信号／Ｇcpと、制御信号Ｇrefとは論理反転の関係にある制御信号／Ｇrefと、Ｓel(1)～Ｓel(q)とは論理反転の関係にある制御信号／Ｓel(1)～／Ｓel(q)とを出力する。

なお、これらの制御信号においてＬレベルは電圧ゼロの基準である０Ｖであり、Ｈレベルは例えば６．０Ｖである。また、制御信号／Ｇelは、ＬレベルおよびＨレベルにＭレベルを加えた３値をとる。Ｍレベルは、ＬレベルとＨレベルとの中間の値のレベルであり、例えば４～５Ｖである。
また、制御回路２０は、画像信号Ｖidを適切に処理し、例えば１０ビットにアップコンバートし、画像信号Ｖdatとして出力する。なお、制御回路２０は、画像信号Ｖidを画像信号Ｖdatに変換するためのルックアップテーブルや、各種の設定用パラメーターを記憶するレジスタなどを含む。

走査線駆動回路１２０は、制御信号Ｙ_Ｃtrにしたがって、ｍ行（３ｑ）列で配列する画素回路を、１行を単位として駆動するための回路である。
データ信号出力回路３０は、第１データ信号を出力する。詳細には、データ信号出力回路３０は、画素回路で表現する画素、すなわち表示しようとする画像における画素の階調レベルに応じた電圧であって、電圧振幅を圧縮する前の第１データ信号を出力する。
なお、本実施形態では、データ信号出力回路３０から出力される第１データ信号の電圧振幅が圧縮され、第２データ信号としてデータ線１４ｂに供給される。したがって、圧縮後の第２データ信号も、画素の階調レベルに応じた電圧となる。言い換えると、データ線１４ｂの電圧は、画素の階調レベルに応じた電圧となる。
また、データ信号出力回路３０は、シリアルで供給される画像信号Ｖdatを、複数相（この例ではｑの係数である「３」相）にパラレル変換して出力する機能も有する。

データ信号出力回路３０は、シフトレジスタ３１、ラッチ回路３２、Ｄ／Ａ変換回路群３３およびアンプ群３４を含む。
シフトレジスタ３１は、クロック信号Ｃlkに同期してシリアルで供給される画像信号Ｖdatを順次転送して、１行分、すなわち画素回路の個数でいえば（３ｑ）個分、格納する。

ラッチ回路３２は、シフトレジスタ３１に格納された（３ｑ）個分の画像信号Ｖdatを制御信号Ｌ_Ｃtrにしたがってラッチし、ラッチした画像信号Ｖdatを制御信号Ｌ_Ｃtrにしたがって３相にパラレル変換して出力する。

Ｄ／Ａ変換回路群３３は、３つのＤ／Ａ（Digital to Analog）変換器を含む。３つのＤ／Ａ変換器によって、ラッチ回路３２から出力される３相の画像信号Ｖdatがアナログ信号に変換される。
アンプ群３４は３つの増幅器を含む。３つの増幅器によって、Ｄ／Ａ変換回路群３３から出力される３相のアナログ信号が増幅され、第１データ信号Ｖd(1)、Ｖd(2)、Ｖd(3)として出力される。
制御回路２０は、後述するように書込期間に先立つ補償期間において順次排他的にＨレベルとなる制御信号Ｓel(1)～Ｓel(q)を出力する。

図３は、表示装置１０のうち、スイッチ群４０、容量素子群５０、初期化回路６０、補助回路７０および表示領域１００の構成を示す回路図である。
表示領域１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に設けられる。詳細には、画素回路１１０は、ｍ行の走査線１２と、（３ｐ）列のデータ線１４ｂとの交差部に対応して設けられる。このため、画素回路１１０は、図において縦ｍ行×横（３ｑ）列でマトリクス状に配列する。ここでマトリクス配列のうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ－１）、ｍ行と呼ぶ場合がある。同様にマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（３ｑ－１）、（３ｑ）列と呼ぶ場合がある。

また、データ線１４ｂは、図２および図３では３列毎にグループ化されている。グループを一般化して説明するために、１以上ｑ以下の整数ｊを用いると、左から数えてｊ番目のグループには、（３ｊ－２）列目、（３ｊ－１）列目および（３ｊ）列目の計３列のデータ線１４ｂが属している、ということになる。

同一行の走査線１２と同一グループに属する３列のデータ線１４ｂとの交差に対応した３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応して、これらの３画素が表示すべきカラー画像の１ドットを表現する。すなわち、実施形態では、ＲＧＢに対応した計３つの画素回路１１０によって１ドットのカラーを加法混色で表現する。

走査線駆動回路１２０は、走査線１２を１行毎に順番に走査するための走査信号を、制御信号Ｙ_Ｃtrにしたがって生成する。ここで、１、２、３、…、（ｍ－１）、ｍ行目の走査線１２に供給される走査信号が、それぞれ／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)と表記される。
なお、走査線駆動回路１２０は、走査信号／Ｇwr(1)～／Ｇwr(m)のほかにも、当該走査信号に同期した制御信号を行毎に生成して表示領域１００に供給するが、図３においては図示が省略されている。

表示装置１０では、データ線１４ｂに対応してデータ転送線１４ａが設けられる。
また、スイッチ群４０は、データ転送線１４ａ毎に設けられたトランスミッションゲート４５の集合体である。
このうち、１、４、７、…、（３ｑ－２）列のデータ転送線１４ａに対応するｑ個のトランスミッションゲート４５の入力端は共通接続される。なお、この入力端には、第１データ信号Ｖd(1)が画素毎に時系列で供給される。
また、２、５、８、…、（３ｑ－１）列のデータ転送線１４ａに対応するｑ個のトランスミッションゲート４５の入力端は共通接続され、第１データ信号Ｖd(2)が画素毎に時系列で供給される。
同様に、３、６、９、…、（３ｑ）列のデータ転送線１４ａに対応するｑ個のトランスミッションゲート４５の入力端は共通接続され、第１データ信号Ｖd(3)が画素毎に時系列で供給される。
ある列のトランスミッションゲート４５の出力端は、当該列のデータ転送線１４ａの一端に接続される。

ｊ番目のグループに属する（３ｊ－２）、（３ｊ－１）、（３ｊ）列に対応した３つのトランスミッションゲート４５は、制御信号Ｓel(j)がＨレベルのとき（制御信号／Ｓel(j)がＬレベルのとき）に、入力端および出力端の間でオンする。
なお、図３では、紙面の制約のため、１番目のグループおよびｑ番目のグループのみ図示され、他のグループは省略されている。また、図３のトランスミッションゲート４５は、図２では、単なるスイッチとして簡略化されて表記されている。

容量素子群５０は、データ転送線１４ａ毎に設けられた容量素子５１の集合体である。ここで、ある列のデータ転送線１４ａに対応する容量素子４１の一端は、当該データ転送線１４ａの一端に接続され、当該容量素子４１の他端は、一定電位、例えば電圧ゼロの基準となる電位に接地されている。

初期化回路６０は、データ線１４ｂ毎に設けられたＰチャネルＭＯＳ型のトランジスター６６、６７および６８の集合体である。
ある列のデータ線１４ｂに対応するトランジスター６６のゲートノードには制御信号／Ｄrstが供給され、当該トランジスター６６のソースノードには電圧Ｖelが印加され、当該トランジスター６６のドレインノードは、当該列のデータ線１４ｂに接続される。
また、ある列のデータ線１４ｂに対応するトランジスター６７のゲートノードには制御信号／Ｇorstが供給され、当該トランジスター６７のソースノードには電圧Ｖorstが印加され、当該トランジスター６７のドレインノードは、当該列のデータ線１４ｂに接続される。
ある列のデータ線１４ｂに対応するトランジスター６８のゲートノードには制御信号／Ｇiniが供給され、当該トランジスター６８のソースノードには電圧Ｖiniが印加され、当該トランジスター６８のドレインノードは、当該列のデータ線１４ｂに接続される。

補助回路７０は、列毎に設けられたトランスミッションゲート７２、７３と、列毎に設けられた容量素子７４、７５との集合体である。
ここで、ある列に対応するトランスミッションゲート７２は、制御信号ＧcpがＨレベルのとき（制御信号／ＧcpがＬレベルのとき）に、入力端および出力端の間でオンする。ある列に対応するトランスミッションゲート７２の入力端は、当該列のデータ転送線１４ａの他端に接続され、当該列に対応するトランスミッションゲート７２の出力端は、当該列に対応するトランスミッションゲート７３の出力端、当該列に対応する容量素子７４の一端、および、当該列に対応する容量素子７５の一端に接続される。

ある列に対応するトランスミッションゲート７３は、制御信号ＧrefがＨレベルのとき（制御信号／ＧrefがＬレベルのとき）に、入力端および出力端の間でオンする。ある列に対応するトランスミッションゲート７３の入力端には、電圧Ｖrefが印加される。
また、ある列に対応する容量素子７５の他端は、一定電位、例えば電圧ゼロの基準となる電位に接地されている。
ある列に対応する容量素子７４の他端は、当該列に対応するデータ線１４ｂの一端に接続される。

本実施形態において、データ転送線１４ａの一端は、トランスミッションゲート４５の出力端および容量素子５１の一端に接続され、データ転送線１４ａの他端は、トランスミッションゲート７２における入力端に接続される。表示領域１００は、スイッチ群４０と補助回路７０との間に位置するので、データ転送線１４ａは、表示領域１００を通過する。
一方、トランスミッションゲート４５を介してデータ転送線１４ａに供給された第１データ信号は、トランスミッションゲート７２および容量素子７４およびデータ線１４ｂを介して第２データ信号として画素回路１１０に供給される。
このため、データ信号出力回路３０から出力される第１データ信号は、データ転送線１４ａを介して、表示領域１００を挟んで反対の位置にある補助回路７０に到達し、折り返して、第２データ信号となってデータ線１４ｂを介して画素回路１１０に供給される。

この構成では、容量素子７４が設けられる領域とデータ信号出力回路３０とが、表示領域１００とを挟んで位置する。このため、表示領域１００を基準とした場合に、データ信号出力回路３０が設けられる領域に要素が集中しないで済む。表示領域１００は、４辺からある程度離間させる必要があり、データ信号出力回路３０が設けられない領域であっても、ある程度、辺からの距離が必要となる。データ信号出力回路３０およびその周辺の領域に要素が集中すると、当該領域に要する面積が拡大して、その分、小型化を阻害する要因となり得るが、上記構成では、当該領域に要する面積が縮小されるので、小型化を図ることができる。

図４は、画素回路１１０の構成を示す図である。ｍ行（３ｑ）列で配列する画素回路１１０は電気的にみれば互いに同一である。このため、画素回路１１０については、ｉ行目であって、任意の１列に対応する１つの画素回路１１０で代表させて説明する。

図に示されるように、画素回路１１０は、Ｐチャネル型のトランジスター１２１～１２４と、ＯＬＥＤ１３０と、容量素子１３２とを含む。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇcmp(i)、／Ｇel(i)が、走査線駆動回路１２０から供給される。

ＯＬＥＤ１３０は、表示素子の一例であり、画素電極２１３と、共通電極２１８とで発光機能層２１６を挟持する。画素電極２１３はアノードとして機能し、共通電極２１８はカソードとして機能する。また、共通電極２１８は光透過性を有する。
ＯＬＥＤ１３０において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが発光機能層２１６で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光が、図示省略された反射膜とハーフミラーとで構成された光共振器にて共振し、ＲＧＢのいずれかの色に対応して設定された共振波長で出射する。光共振器から光が出射する経路には、当該色に対応したカラーフィルターが設けられる。したがって、ＯＬＥＤ１３０からの出射光は、光共振器およびカラーフィルターによる着色を経て、観察者に視認される。

なお、画素回路１１０に設けられるＯＬＥＤ１３０は、表示画像の最小単位となる。１個の画素回路１１０は１個のＯＬＥＤ１３０を含む。ある画素回路１１０は他の画素回路１１０とは独立して制御され、ＯＬＥＤ１３０は画素回路１１０に対応する色で発光して、３原色の１つを表現する。
すなわち、１つの画素回路１１０は、表示すべき色のうち、三原色の１つを表現するので、厳密にいえば、サブ画素回路と呼ぶべきであるが、説明を簡略化するために画素回路と呼ぶことにする。なお、表示装置１０が単に明暗のみの単色画像を表示する場合には、上記カラーフィルターを省略してもよい。

トランジスター１２１にあっては、ゲートノードｇがトランジスター１２２のドレインノードに接続され、ソースノードが電圧Ｖelの給電線１１６に接続され、ドレインノードがトランジスター１２３のソースノードおよびトランジスター１２４のソースノードに接続される。なお、容量素子１３２にあっては、一端がトランジスター１２１のゲートノードｇに接続され、他端が一定の電圧、例えば電圧Ｖelの給電線１１６に接続される。このため、容量素子１３２は、トランジスター１２１におけるゲートノードｇの電圧を保持することになる。
なお、容量素子１３２としては、例えば、トランジスター１２１のゲートノードｇに寄生する容量を用いてもよいし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いてもよい。

ｉ行目であって任意の列における画素回路１１０のトランジスター１２２にあっては、ゲートノードがｉ行目の走査線１２に接続され、ソースノードが当該列のデータ線１４ｂに接続される。
ｉ行目であって任意の列における画素回路１１０のトランジスター１２３にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ドレインノードが当該列のデータ線１４ｂに接続される。
ｉ行目であって任意の列における画素回路１１０のトランジスター１２４にあっては、ゲートノードに制御信号／Ｇel(i)が供給され、ドレインノードがＯＬＥＤ１３０のアノードである画素電極２１３およびトランジスター１２５のドレインノードに接続される。
なお、ＯＬＥＤ１３０のカソードとして機能する共通電極２１８は、電圧Ｖctの給電線に接続される。また、表示装置１０はシリコン基板に形成されるので、トランジスター１２１～１２４の基板電位については例えば電圧Ｖelに相当する電位としている。

図５は、表示装置１０の動作を説明するためのタイミングチャートである。
表示装置１０では、１フレーム（Ｆ）の期間に１、２、３、…、ｍ行目という順番で水平走査される。
なお、本説明において１フレームの期間とは、画像信号Ｖidで指定される画像の１コマを表示するのに要する期間をいう。１フレームの期間の長さは、垂直同期期間と同じ場合、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。また、１行分の水平走査に要する期間が水平走査期間（Ｈ）である。なお、図５において、電圧を示す縦スケールは、各信号にわたって必ずしも揃っていない。

各行における水平走査期間（Ｈ）での動作は、画素回路１１０においてほぼ共通である。また、ある水平走査期間（Ｈ）において走査される行の１～（３ｑ）列目の画素回路１１０の動作についても、ほぼ共通である。そこで以下については、ｉ行目であって（３ｊ－２）列における画素回路１１０について着目して説明する。
表示装置１０において、水平走査期間（Ｈ）は、時間の順で、初期化期間（Ａ）、（Ｂ）、（Ｃ）、補償期間（Ｄ）および書込期間（Ｅ）の５つの期間に分けられる。また、画素回路１１０の動作としては、上記５つの期間に、さらに発光期間（Ｆ）が加わる。
初期化期間（Ａ）、（Ｂ）、（Ｃ）のうち、初期化期間（Ａ）は、トランジスター１２１をオフ状態に設定するための期間であり、初期化期間（Ｃ）の事前準備的な処理のための期間である。初期化期間（Ｂ）は、ＯＬＥＤ１３０のアノードにおける電位をリセットするための処理であり、初期化期間（Ｃ）は、補償期間（Ｅ）の始期においてトランジスター１２１をオンさせるための電圧を、ゲートノードｇに印加するための期間である。

各水平走査期間（Ｈ）において初期化期間（Ａ）では、制御信号／Ｇiniおよび／ＧorstがＨレベルであり、制御信号／ＤrstがＬレベルとなり、制御信号ＧrefがＨレベルとなり、制御信号ＧcpがＬレベルとなる。このため、トランジスター６８がオフし、トランジスター６７がオフし、トランジスター６６がオンし、トランスミッションゲート７３がオンし、トランスミッションゲート７２がオフする。
また、ｉ行目が選択される水平走査期間（Ｈ）の初期化期間（Ａ）では、走査信号／Ｇwr(i)がＬレベルとなり、制御信号／Ｇcmp(i)がＨレベルであり、制御信号／Ｇel(i)がＨレベルである。このため、当該画素回路１１０においてトランジスター１２２がオンし、トランジスター１２２、１２３がオフする。

したがって、初期化期間（Ａ）では、図６に示されるように、電圧Ｖrefが、トランスミッションゲート７３を介して、容量素子７４の一端、容量素子７５の一端およびトランスミッションゲート７２の出力端に印加される。また、当該画素回路１１０では、電圧Ｖelが、トランジスター６６、データ線１４ｂおよびトランジスター１２２を順に介して、容量素子１３２の一端、および、トランジスター１２１のゲートノードｇに印加される。電圧Ｖelがゲートノードｇに印加されると、ゲートノード・ソースノード間の電圧がゼロとなるので、トランジスター１２１は強制的にオフとなり、ＯＬＥＤ１３０に流れる電流が遮断される。また、電圧Ｖelがデータ線１４ｂを介して容量素子７４の他端に印加されるので、当該容量素子７４は電圧｜Ｖel－Ｖref｜に充電される。

各水平走査期間（Ｈ）において初期化期間（Ｂ）では、制御信号／ＧiniがＨレベルであり、制御信号／ＧorstがＬレベルとなり、制御信号／ＤrstがＨレベルとなり、制御信号ＧrefがＨレベルであり、制御信号ＧcpがＬレベルである。このため、トランジスター６８がオフを維持し、トランジスター６７がオンに変化し、トランジスター６６がオフに変化し、トランスミッションゲート７３がオンを維持し、トランスミッションゲート７２がオフを維持する。
また、ｉ行目が選択される水平走査期間（Ｈ）の初期化期間（Ｂ）では、走査信号／Ｇwr(i)がＨレベルとなり、制御信号／Ｇcmp(i)がＬレベルであり、制御信号／Ｇel(i)がＬとなる。このため、当該画素回路１１０においてトランジスター１２２がオフし、トランジスター１２３、１２４がオンする。

したがって、初期化期間（Ｂ）では、図７に示されるように、容量素子７４の一端、容量素子７５の一端およびトランスミッションゲート７２の出力端は、電圧Ｖrefに維持される。また、当該画素回路１１０では、電圧Ｖorstが、トランジスター６７、データ線１４ｂ、トランジスター１２３および１２４を順に介して、ＯＬＥＤ１３０のアノードである画素電極２１３に印加される。ＯＬＥＤ１３０は、画素電極２１３と共通電極２１８とで発光機能層２１６を挟持するので、容量成分が寄生する。初期化期間（Ｂ）では、画素電極２１３への電圧Ｖorstの印加によって、当該容量成分に保持された電圧が、詳細には、発光期間（Ｆ）において当該ＯＬＥＤ１３０に流れていた電流に応じた電圧が、リセットされる。なお、電圧Ｖorstは、ＯＬＥＤ１３０を非発光とさせる電圧であり、具体的には、Ｌレベルに相当するゼロボルト、もしくは当該ゼロボルトに近い電圧（０～１ボルト）である。また、電圧Ｖorstがデータ線１４ｂを介して容量素子７４の他端に印加されるので、当該容量素子７４は電圧｜Ｖorst－Ｖref｜に充電される。

各水平走査期間（Ｈ）において初期化期間（Ｃ）では、制御信号／ＧiniがＬレベルとなり、制御信号／ＧorstがＨレベルとなり、制御信号／ＤrstがＨレベルであり、制御信号ＧrefがＨレベルであり、制御信号ＧcpがＬレベルである。このため、トランジスター６８がオンに変化し、トランジスター６７がオフに変化し、トランジスター６６がオフを維持し、トランスミッションゲート７３がオンを維持し、トランスミッションゲート７２がオフを維持する。
また、ｉ行目が選択される水平走査期間（Ｈ）の初期化期間（Ｃ）では、走査信号／Ｇwr(i)がＬレベルとなり、制御信号／Ｇcmp(i)がＨレベルとなり、制御信号／Ｇel(i)がＨレベルとなる。このため、当該画素回路１１０においてトランジスター１２２がオンし、トランジスター１２３、１２４がオフする。

したがって、初期化期間（Ｃ）では、図８に示されるように、容量素子７４の一端、容量素子７５の一端およびトランスミッションゲート７２の出力端は、電圧Ｖrefに維持される。また、当該画素回路１１０では、電圧Ｖiniが、トランジスター６８、データ線１４ｂおよびトランジスター１２２を順に介して、容量素子１３２の一端、および、トランジスター１２１のゲートノードｇに印加される。また、電圧Ｖiniがデータ線１４ｂを介して容量素子７４の他端に印加されるので、当該容量素子７４は電圧｜Ｖini－Ｖref｜に充電される。

各水平走査期間（Ｈ）において補償期間（Ｄ）では、制御信号／ＧiniがＨレベルとなり、制御信号／ＧorstがＨレベルであり、制御信号／ＤrstがＨレベルであり、制御信号ＧrefがＨレベルであり、制御信号ＧcpがＬレベルである。このため、トランジスター６８がオフに変化し、トランジスター６７がオフを維持し、トランジスター６６がオフを維持し、トランスミッションゲート７３がオンを維持し、トランスミッションゲート７２がオフを維持する。また、ｉ行目が選択される水平走査期間（Ｈ）の補償期間（Ｄ）では、走査信号／Ｇwr(i)がＬレベルを維持し、制御信号／Ｇcmp(i)がＬレベルに変化し、制御信号／Ｇel(i)がＨレベルを維持する。このため、当該画素回路１１０においてトランジスター１２２がオンし、トランジスター１２３がオンし、トランジスター１２４がオフする。

したがって、補償期間（Ｄ）では、図９に示されるように、容量素子７４の一端、容量素子７５の一端およびトランスミッションゲート７２の出力端は、電圧Ｖrefに維持される。
当該画素回路１１０では、容量素子１３２が、直前の初期化期間（Ｃ）において、トランジスター１２１のゲートノード・ソースノード間の電圧として電圧（Ｖel－Ｖini）を保持した状態となっている。
この状態において、トランジスター１２２、１２３がオンになると、トランジスター１２１がオンして、当該トランジスター１２１は、ゲートノードおよびドレインノードが接続された状態、すなわち、ダイオード接続状態となる。したがって、当該トランジスター１２１においてゲートノード・ソースノード間の電圧Ｖgsが当該トランジスター１２１のしきい値電圧に収束する。ここで、しきい値電圧を便宜的にＶthと表記すると、トランジスター１２１のゲートノードｇは、しきい値電圧Ｖthに対応した電圧（Ｖel－Ｖth）に収束する。

なお、補償期間（Ｄ）の始期では、ダイオード接続となったトランジスター１２１においてソースノードからドレインノードに向かって電流が流れることが必要である。このため、補償期間（Ｄ）の前の初期化期間（Ｄ）においてゲートノードｇに印加される電圧Ｖiniは、
Ｖini＜Ｖel－Ｖth
という関係にある。

また、補償期間（Ｄ）では、トランジスター１２１のゲートノードｇがトランジスター１２２を介してデータ線１４ｂに接続され、トランジスター１２１のドレインノードがトランジスター１２３を介してデータ線１４ｂに接続される。このため、当該データ線１４ｂおよび容量素子７４の他端についても、電圧（Ｖel－Ｖth）に収束する。したがって、当該容量素子７４は電圧｜Ｖel－Ｖth－Ｖref｜に充電される。

一方、補償期間（Ｄ）において制御信号Ｓel(1)～Ｓel(q)は、順次排他的にＨレベルとなる。なお、図９では省略されているが、補償期間（Ｄ）においては、制御信号／Ｓel(1)～／Ｓel(q)が、制御信号Ｓel(1)～Ｓel(q)に同期して、順次排他的にＬレベルとなる。
また、データ信号出力回路３０は、制御信号Ｓel(1)～Ｓel(q)のうち、例えば制御信号Ｓel(j)がＨレベルとなったときに、ｉ行目の走査線１２とｊ番目のグループに属するデータ線１４ｂとの交差に対応する３画素の第１データ信号Ｖd(1)～Ｖd(3)を出力する。より詳細には、データ信号出力回路３０は、制御信号Ｓel(j)がＨレベルとなる期間において、ｉ行（３ｊ－２）列の画素に対応する第１データ信号Ｖd(1)を出力し、ｉ行（３ｊ－１）列の画素に対応する第１データ信号Ｖd(2)を出力し、ｉ行（３ｊ）列の画素に対応する第１データ信号Ｖd(3)を出力する。
具体例としては、ｊが「２」であれば、データ信号出力回路３０は、制御信号Ｓel(2)がＨレベルとなる期間において、ｉ行目４列目の画素に対応する第１データ信号Ｖd(1)を出力し、ｉ行目５列目の画素に対応する第１データ信号Ｖd(2)を出力し、ｉ行目６列目の画素に対応する第１データ信号Ｖd(3)を出力する。

制御信号Ｓel(1)～Ｓel(q)が順次排他的にＨレベルになると、１列目から（３ｑ）列目までに対応する容量素子５１に、それぞれの画素に対応する第１データ信号の電圧が保持される。
なお、図９は、画素回路１１０が属するｊ番目のグループに対応する制御信号Ｓel(j)が補償期間（Ｄ）においてＨレベルとなって、第１データ信号Ｖd(1)の電圧Ｖdataが容量素子５１に保持される状態を示している。

各水平走査期間（Ｈ）において書込期間（Ｅ）では、制御信号／ＧiniがＨレベルであり、制御信号／ＧorstがＨレベルであり、制御信号／ＤrstがＨレベルであり、制御信号ＧrefがＬレベルとなり、制御信号ＧcpがＨレベルとなる。このため、トランジスター６８、６７、６６がオフを維持し、トランスミッションゲート７３がオフに変化し、トランスミッションゲート７２がオンに変化する。また、ｉ行目が選択される水平走査期間（Ｈ）の書込期間（Ｅ）では、走査信号／Ｇwr(i)がＬレベルを維持し、制御信号／Ｇcmp(i)がＨレベルに変化し、制御信号／Ｇel(i)がＨレベルを維持する。このため、当該画素回路１１０においてトランジスター１２２がオンし、トランジスター１２３、１２４がオフする。

したがって、ｉ行目が選択される水平走査期間（Ｈ）の書込期間（Ｅ）では、図１０に示されるように、トランスミッションゲート７３のオフ、および、トランスミッションゲート７２のオンにより、容量素子７４の一端が、電圧Ｖrefから容量素子５１に保持された電圧に応じて変化する。当該電圧変化は、当該容量素子７４を介して、データ線１４ｂおよびトランジスター１２２を順に介してゲートノードｇに伝播する。当該変化後のゲートノードｇの電圧が容量素子１３２に保持される。

なお、図１０に示されるように、容量素子５１の容量をＣrefと表記し、容量素子７４の容量をＣblkと表記し、容量素子７５の容量をＣdtと表記し、容量素子１３２の容量をＣpixと表記する。また、補償期間（Ｄ）において容量素子５１に保持された第１データ信号Ｖd(1)の電圧をＶdataと表記する。
補償期間（Ｄ）から書込期間（Ｅ）までにおけるゲートノードｇの電圧変化分ΔＶは次式（１）で示される。

すなわち、式（１）で示されるように、ゲートノードｇは、容量素子７４の一端における電圧変化分（Ｖdata－Ｖref）に、係数Ｋaを乗じた値に変化する。なお、係数Ｋaは、「１」未満の係数であり、容量Ｃref、Ｃblk、ＣdtおよびＣpixによって定まる。換言すれば、容量Ｃref、Ｃblk、ＣdtおよびＣpixが適切な値となるように設計されて、係数Ｋaが「１」未満にされる。係数Ｋaが「１」未満であると、第１データ信号の電圧Ｖdataの最低値から最高値までの電圧振幅が、係数Ｋaに応じて圧縮されて、ゲートノードｇに伝播することになる。
画素回路１１０が微小化されると、トランジスター１２１のゲートノード・ソースノード間の電圧Ｖgsのごくわずかな変化に対してＯＬＥＤ１３０の流れる電流が大きく変化する場合がある。
この場合であっても、本実施形態では、第１データ信号の電圧Ｖdataの電圧振幅が係数Ｋaに応じて圧縮されて、ゲートノードｇに伝播するので、ＯＬＥＤ１３０の流れる電流を精度良く制御することができる。

書込期間（Ｅ）の終了後、発光期間（Ｆ）となる。すなわちｉ行目の走査線１２の選択終了後、発光期間（Ｆ）に至ると、制御信号／Ｇel(i)がＭレベルになる。このため、図１１に示されるように、トランジスター１２１は、電圧Ｖgsに応じた電流Ｉelであって、トランジスター１２４におけるソース・ドレイン間の抵抗で制限を受ける電流Ｉelを、ＯＬＥＤ１３０に流す。したがって、当該ＯＬＥＤ１３０が、当該電流Ｉelに応じた輝度で発光する。

なお、図６乃至図１１では、容量素子群５０および初期化回路６０が設けられる領域が特に区別されていない。

本実施形態では、データ信号出力回路３０から出力される第１データ信号の電圧Ｖdataの振幅を、容量素子７４を介することによって圧縮して、第２データ信号として画素回路１１０におけるゲートノードｇに供給する構成としている。
一方で、本実施形態では、補償期間（Ｄ）において、トランジスター１２１のしきい値電圧Ｖthを補償する構成としている。
そこで次に、補償期間（Ｄ）の有用性について説明する。なお、この有用性の説明に際し、数式が複雑化するのを避けるために、第１データ信号の電圧Ｖdataの圧縮比が「１」である場合、すなわち補償期間（Ｄ）後の書込期間（Ｅ）において第１データ信号の電圧Ｖdataがそのままデータ線１４ｂに供給される場合を想定する。また、発光期間（Ｆ）においてトランジスター１２４のゲートノードにＭレベルではなく、Ｌレベルが印加されて、当該トランジスター１２４がオンして、ソースノード・ドレインノード間の抵抗が理想的にゼロである場合を想定する。
まず、発光期間（Ｆ）においてＯＬＥＤ１３０に流れる電流Ｉelは、次式（２）のように表すことができる。

なお、式（２）における係数ｋ1は、次式（３）で表される。

式（３）において、Ｗはトランジスター１２１のチャネル幅であり、Ｌはトランジスター１２１のチャネル長であり、μはキャリアの移動度であり、Ｃoxはトランジスター１２１における（ゲート）酸化膜の単位面積あたりの容量である。

第１データ信号の電圧Ｖdataを圧縮せず、かつ、トランジスター１２１のしきい値電圧を補償しない構成において、当該トランジスター１２１のゲートノードｇに、直接、第１データ信号の電圧Ｖdataが印加されたときに、当該トランジスター１２１のゲートノード・ソースノード間の電圧Ｖgsは、次式（４）のように表すことができる。

このときに、ＯＬＥＤ１３０に流れる電流Ｉelは、次式（５）のように表すことができる。

式（５）に表されるように、電流Ｉelは、しきい値電圧Ｖthの影響を受ける。ここで、半導体プロセスの関係で、トランジスター１２１におけるしきい値電圧Ｖthのばらつきは、数ｍＶ～数十ｍＶの範囲となる。トランジスター１２１におけるしきい値電圧Ｖthが数ｍＶ～数十ｍＶの範囲でばらつく場合、電流Ｉelは、隣り合う画素回路１１０同士で、最大で４０％の差が発生する虞がある。
ＯＬＥＤ１３０における電流－輝度の特性は概ね線形である。このため、しきい値電圧Ｖthを補償しない構成では、２つのＯＬＥＤ１３０を同じ輝度で発光させるために、当該２つの画素回路１１０に、たとえ同じ電圧Ｖdataの第１データ信号を供給しても、実際にはＯＬＥＤ１３０に流れる電流が相違する。したがって、しきい値電圧Ｖthを補償しない構成では、輝度がばらついて、表示品位を大きく損なうことになる。

補償期間（Ｄ）において、トランジスター１２１におけるゲートノードｇを、電圧（Ｖel－Ｖth）に収束させた後、電圧Ｖdataに変化させた場合、当該トランジスター１２１のゲートノード・ソースノード間の電圧Ｖgsは、次式（６）のように表すことができる。

なお、式（６）における係数ｋ2は、第１データ信号の電圧Ｖdataを圧縮しない構成（容量素子７４を有さない構成）における容量ＣblkおよびＣpixで定まる係数である。
式（６）のように電圧Ｖgsが表される場合、ＯＬＥＤ１３０に流れる電流Ｉelは、次式（７）のように表すことができる。

式（７）では、しきい値電圧Ｖthの項が除去されており、電流Ｉelは、第１データ信号の電圧Ｖdataによって定められる。これにより、トランジスター１２１のしきい値電圧Ｖthに起因する表示品位の低下を抑えることが可能となる。
なお、実施形態では、実際には式（１）に示されるように、第１データ信号の電圧Ｖdataの最低値から最高値までの電圧振幅が、係数Ｋaに応じて圧縮されて、ゲートノードｇに伝播することになる。
また、本実施形態では、発光期間（Ｆ）においてトランジスター１２４のゲートノードにＭレベルが供給されて、電流Ｉelが制限されるが、しきい値電圧Ｖthに起因する表示品位の低下が抑えられることには変わりはない。

次に、本実施形態において発光期間（Ｆ）において、トランジスター１２４のゲートノードにＭレベルを印加することの有用性について説明する。
トランジスター１２４のゲートノードにＭレベルを印加する理由は、当該トランジスター１２４を飽和領域で動作させることによって、ＯＬＥＤ１３０における電流電圧特性の経年変化に依らずに、トランジスター１２１による定電流性を維持するためである。

詳細には、電流Ｉelが流れると、ＯＬＥＤ１３０は、当該電流Ｉelに応じた輝度で発光する。本実施形態において画素回路１１０では、トランジスター１２１におけるゲートノードｇの電圧を容量素子１３２により保持することで、給電線１１６からＯＬＥＤ１３０に流れる電流Ｉelの定電流性が確保されている。

しかしながら、ＯＬＥＤ１３０では、発光時間の経過によって素子特性が変化し、一定の電流を流すために必要なアノード（画素電極２１３）の電位が次第に高くなる特性を有する。ＯＬＥＤ１３０におけるアノードの電位が高くなると、給電線１１６から共通電極２１８に至るまでの経路における電位の平衡点が変化し、トランジスター１２４のソースノード、すなわちトランジスター１２１のドレインノードの電位が上昇する。トランジスター１２１のドレインノードの電位が上昇すると、トランジスター１２１におけるソースノード・ドレインノード間の電圧も変動して、トランジスター１２１のドレインノードに流れる電流も変動するので、結果的に、ＯＬＥＤ１３０の定電流性が損なわれる。

そこで本実施形態では、ＯＬＥＤ１３０の素子特性の経年変化に伴う定電流性が損なわれることの対策として、トランジスター１２４を飽和領域で動作させている。
トランジスター１２４を飽和領域で動作させると、ＯＬＥＤ１３０におけるアノードの電位が変化しても、その影響を直接受けるのは、トランジスター１２４となる。トランジスター１２１は、当該トランジスター１２４のドレインノードにおける電位変動の影響を受けるが、飽和領域におけるドレイン電流の変動は微小である。このため、トランジスター１２４に接続されるトランジスター１２１におけるドレイン電位の変動、ひいては電流リークによるゲート電位の変動影響が緩和される。

＜変形例、応用例等＞
前述した実施形態では、次のような応用または変形が可能である。

実施形態では、説明のために例えばｉ行目の発光期間（Ｆ）については、ｉ行目の走査線１２が選択される水平走査期間以外の期間において、連続させた構成とした。この構成に限られず、例えば図１２に示されるように、制御信号／Ｇel(i)がＨレベルとなる非発光期間を適宜挿入して、非発光期間と発光期間（Ｆ）とが交互に繰り返される構成としてもよい。

実施形態では、シリアル－パラレル変換によって３相に変換する例を示したが、当該相数は２以上であればよい。また、シリアル－パラレル変換ではなく、第１データ信号を点順次で供給してトランスミッションゲート４５のオンによって容量素子５１にサンプリングする構成でもよい。

トランジスター６６～６８、１２１～１２４のチャネルは、実施形態に限定されない。また、これらのトランジスター６６～６８、１２１～１２５は、適宜トランスミッションゲートに置き換えてもよい。その逆にトランスミッションゲート４５、７２、７３については、片チャネルのトランジスターに置き換えてもよい。
また、実施形態では、表示素子の一例としてＯＬＥＤ１３０を例示して説明したが、定電流性が要求される他の表示素子を用いてもよい。

＜電子機器＞
次に、実施形態等に係る表示装置１０を適用した電子機器について説明する。表示装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウントディスプレイを例に挙げて説明する。

図１３は、ヘッドマウントディスプレイの外観を示す図であり、図１４は、その光学的な構成を示す図である。
まず、図１３に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図１４に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の表示装置１０Ｌと右眼用の表示装置１０Ｒとが設けられる。
表示装置１０Ｌの画像表示面は、図１４において左となるように配置している。これによって表示装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、表示装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。表示装置１０Ｒの画像表示面は、表示装置１０Ｌとは反対の右となるように配置している。これによって表示装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、表示装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。

この構成において、ヘッドマウントディスプレイ３００の装着者は、表示装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を表示装置１０Ｌに表示させ、右眼用画像を表示装置１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。

なお、表示装置１０を含む電子機器については、ヘッドマウントディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。

＜付記＞
ひとつの態様（態様１）に係る表示装置は、データ線と走査線とに対応して設けられた画素回路を有し、前記画素回路は、第１トランジスター、第２トランジスター、第３トランジスター、第４トランジスターおよび表示素子を含み、前記第１トランジスターは、ゲートノード、ソースノードおよびドレインノードを有し、前記第１トランジスターは、前記ゲートノードおよび前記ソースノード間の電圧に応じた電流を、前記第４トランジスターを介して前記表示素子に流し、前記第２トランジスターは、前記データ線と前記第１トランジスターのゲートノードとの間に設けられ、前記走査線の電位に応じてオンまたはオフし、前記第３トランジスターは、前記データ線と前記第１トランジスターのドレインノードとの間に設けられ、前記第４トランジスターは、前記第１トランジスターのドレインノードおよび前記表示素子との間に設けられる。
この態様によれば、画素回路のトランジスター数が、従来の構成、例えば特許文献１で示される構成と比較して削減されるので、小型化・高精細化を図ることが容易となる。また、画素回路のトランジスター数が削減されるので、歩留まりを向上させることができる。
なお、トランジスター１２１が第１トランジスターの一例であり、トランジスター１２２が第２トランジスターの一例であり、トランジスター１２３が第３トランジスターの一例であり、トランジスター１２４が第４トランジスターの一例である。また、ＯＬＥＤ１３０が表示素子の一例である。

態様１の具体的な態様（態様２）に係る表示装置は、第１期間において、前記第２トランジスターがオンし、前記第３トランジスターおよび前記第４トランジスターがオフして、前記データ線を介して、前記第１トランジスターのゲートノードに当該第１トランジスターをオンさせる電圧が印加され、前記第１期間の後の第２期間において、前記第２トランジスターおよび前記第３トランジスターがオンし、前記第４トランジスターがオフし、前記第２期間の後の第３期間において、前記第２トランジスターがオンし、前記第３トランジスターおよび前記第４トランジスターがオフし、前記データ線に、前記表示素子に流す電流に応じた電圧のデータ信号が供給される。
この態様によれば、第２期間において第２トランジスターおよび第３トランジスターのオンにより、第１トランジスターはゲートノードとドレインノードが接続されるので、当該第１トランジスターのゲートノードおよびデータ線は、しきい値電圧に応じた電圧に収束する。第２期間の次の第３期間では、データ線がデータ信号の電圧に変化し、当該変化は、オンの第１トランジスターを介して第１トランジスターのゲートノードに伝播する。このため、第１トランジスターでは、第１トランジスターのしきい値が補償された状態となる。
なお、初期化期間（Ｃ）が第１期間の一例であり、補償期間（Ｄ）が第２期間の一例であり、書込期間（Ｅ）が第３期間の一例である。

態様２の具体的な態様（態様３）に係る表示装置は、前記第３期間の後の第４期間において、前記第１トランジスターおよび前記第４トランジスターを介して、前記表示素子に電流が流れる。
この態様によれば、第１トランジスターのしきい値が補償された状態で、第３期間において当該第１トランジスターがゲートノードの電圧に応じた電流を表示素子に電流を流すので、表示品位の向上を図ることができる。
なお、発光期間（Ｆ）が第４期間の一例である。

態様３の具体的な態様（態様４）に係る表示装置において、前記第４トランジスターは、ゲートノードを有し、前記第４期間において、前記第４トランジスターのゲートノードに、第１電圧が印加され、前記第１電圧は、当該第４トランジスターをオンさせる第２電圧、および、当該第４トランジスターをオフさせる第３電圧の間の電圧である。
この態様によれば、第４期間において第４トランジスターが、飽和領域で動作するので、表示素子の特性が変化しても第１トランジスターによる定電流性を確保することができる。
なお、Ｍレベルが第１電圧の一例であり、Ｌレベルが第２電圧の一例であり、Ｈレベルが第３電圧の一例である。

態様１乃至４のいずれかの具体的な態様（態様５）に係る表示装置において、前記表示素子は、一端および他端を有するＯＬＥＤであり、前記一端が前記第４トランジスターに接続され、前記第１期間は、第１初期化期間、第２初期化期間および第３初期化期間を含み、前記第１初期化期間において、前記第２トランジスターがオンし、前記第３トランジスターおよび前記第４トランジスターがオフして、前記データ線および前記第２トランジスターを介して前記第１トランジスターのゲートノードに当該第１トランジスターをオフさせる電圧が印加され、前記第２初期化期間において、前記第２トランジスターがオフし、前記第３トランジスターおよび前記第４トランジスターがオンして、前記データ線、前記第３トランジスターおよび前記第４トランジスターを介して、前記表示素子の一端に前記ＯＬＥＤを非発光とさせる電圧が印加され、前記第３初期化期間において、前記第２トランジスターがオンし、前記第３トランジスターおよび前記第４トランジスターがオフして、前記データ線を介して前記第１トランジスターのゲートノードに当該第１トランジスターをオンさせる電圧が印加される。
この態様によれば、第１初期化期間では第１トランジスターのゲートノードに、当該第１トランジスターをオフさせる電圧が印加される。このため、ＯＬＥＤに流れる電流が遮断される。第２初期化期間では、ＯＬＥＤの一端が当該ＯＬＥＤを非発光とさせる電圧にリセットされる。このため、ＯＬＥＤに寄生する容量成分によってわずかに発光してしまう現象が抑えられる。第３初期化期間では、第１トランジスターのゲートノードに当該第１トランジスターをオンさせる電圧が印加される。これにより、次の補償期間の始期において第１トランジスターのソースノード・ドレインノードの間で確実に電流を流すことができる。
なお、初期化期間（Ａ）が第１初期化期間の一例であり、初期化期間（Ｂ）が第２初期化期間の一例であり、初期化期間（Ｃ）が第３初期化期間の一例である。また、画素電極２１３がＯＬＥＤの一端の一例であり、共通電極２１８がＯＬＥＤの他端の一例である。

態様１乃至５の具体的な態様（態様６）に係る電子機器は、上記いずれか態様に係る表示装置を有する。この態様によれば、表示装置の小型化・高精細化を図ることが可能となる。

１０…表示装置、１２…走査線、１４ａ…データ転送線、１４ｂ…データ線、２０…制御回路、３０…データ信号出力回路、３１…シフトレジスタ、３２…ラッチ回路、３３…Ｄ／Ａ変換回路群、３４…アンプ群、４５、７２、７３…トランスミッションゲート、５１、７４、７５、１３２…容量素子、１００…表示領域、１１０…画素回路、６６～６８、１２１～１２４…トランジスター、１３０…ＯＬＥＤ、３００…ヘッドマウントディスプレイ。

Claims (5)

1. データ線と、
   走査線と、
   第１制御線と、
   第２制御線と、
   給電線と、
   前記データ線と前記走査線とに対応して設けられた画素回路と、を有し、
   前記画素回路は、
   第１ゲートノード、前記給電線と電気的に接続された第１ソースノード、および第１ドレインノードを有する第１トランジスターと、
   前記走査線と電気的に接続された第２ゲートノードを有する第２トランジスターと、
   前記第１制御線と電気的に接続された第３ゲートノードを有する第３トランジスターと、
   前記第２制御線と電気的に接続された第４ゲートノードを有する第４トランジスターと、
   第１電極、第２電極および前記第１電極と第２電極との間に設けられた発光機能層を有する表示素子と、を含み、
   前記第１トランジスターは、前記第１ゲートノードと前記第１ソースノードとの間の電圧に応じた電流を、前記給電線および前記第４トランジスターを介して前記表示素子に供給し、
   前記第２トランジスターは、前記データ線と前記第１ゲートノードとの電気的接続を制御し、前記走査線を介して前記第２ゲートノードに印可される電位に応じてオン状態またはオフ状態となり、
   前記第３トランジスターは、前記データ線と前記第１ドレインノードとの電気的接続を制御し、前記第１制御線を介して前記第３ゲートノードに印可される電位に応じてオン状態またはオフ状態となり、
   前記第４トランジスターは、前記第１ドレインノードと前記第１電極との電気的接続を制御し、前記第２制御線を介して前記第４ゲートノードに印可される電位に応じてオン状態またはオフ状態となり、
   第１初期化期間、第２初期化期間および第３初期化期間を含む第１期間において、前記第１ゲートノードの電圧が初期化され、
   前記第１初期化期間において、前記第２トランジスターはオン状態となり、前記第３トランジスターおよび前記第４トランジスターはオフ状態となり、前記データ線および前記第２トランジスターを介して前記第１ゲートノードに前記第１トランジスターがオフ状態となる電圧が印加され、
   前記第２初期化期間において、前記第２トランジスターはオフ状態となり、前記第３トランジスターおよび前記第４トランジスターはオン状態となり、前記データ線、前記第３トランジスターおよび前記第４トランジスターを介して、前記第１電極に前記表示素子が非発光となる電圧が印加され、
   前記第３初期化期間において、前記第２トランジスターはオン状態となり、前記第３トランジスターおよび前記第４トランジスターはオフ状態となり、前記データ線および前記第２トランジスターを介して前記第１ゲートノードに前記第１トランジスターがオン状態となる電圧が印加される、
   表示装置。
2. 前記第１期間の後の第２期間において、
   前記第２トランジスターおよび前記第３トランジスターはオン状態となり、前記第４トランジスターはオフ状態となり、
   前記第２期間の後の第３期間において、
   前記第２トランジスターはオン状態となり、前記第３トランジスターおよび前記第４トランジスターはオフ状態となり、前記データ線に、前記表示素子に流す電流に応じた電圧のデータ信号が供給される
   請求項１に記載の表示装置。
3. 前記第３期間の後の第４期間において、
   前記第１トランジスターおよび前記第４トランジスターを介して、前記表示素子に電流が流れる
   請求項２に記載の表示装置。
4. 前記第４期間において、
   前記第４ゲートノードに、第１電圧が印加され、
   前記第１電圧は、当該第４トランジスターがオン状態となる第２電圧、および、前記第４トランジスターがオフ状態となる第３電圧の間の電圧である
   請求項３に記載の表示装置。
5. 請求項１乃至４のいずれかの表示装置を有する電子機器。

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