JP7367381B2

JP7367381B2 - パッケージ基板及び電子機器

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Publication number: JP7367381B2
Application number: JP2019150650A
Authority: JP
Inventors: 大二郎石橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2019-08-20
Filing date: 2019-08-20
Publication date: 2023-10-24
Anticipated expiration: 2039-08-20
Also published as: JP2021034453A

Description

本発明は、パッケージ基板及び電子機器に関する。

複数の素子を含んだパッケージ基板が知られている（例えば、特許文献１、２参照）。このようなパッケージ基板の例として、半導体チップを含むファンナウトウェハレベルパッケージ（fan out wafer level package：ＦＯＷＬＰ）が挙げられる。ＦＯＷＬＰは、周波数が２０ＧＨｚ以上の信号（例えばミリ波、テラヘルツ波）の処理に好適である。

パッケージ基板内の半導体チップが無線通信に用いられる場合、半導体チップに、パッケージ基板の外部の方向性結合器等の受動素子が接続されることがある。

特開２０１４－１１０３３７号公報特開２００８－７８１６４号公報

近年、パッケージ基板及び受動素子を含む電子機器の小型化の要請が高まっている。

本開示の目的は、サイズの増加を抑えながら受動素子を内蔵することができるパッケージ基板及び電子機器を提供することにある。

本開示の一形態によれば、内部に設けられた第１の配線層と前記第１の配線層に接続され第１の主面に露出する第１の導電ビアとを含む再配線層と、前記第１の主面上に設けられ、前記第１の導電ビアに接続された第２の配線層を含み、前記第２の配線層の少なくとも一部が方向性結合器を構成する素子基板と、前記第１の主面上に設けられ、前記第１の配線層に接続された半導体チップと、前記第１の主面上に設けられ、前記素子基板及び前記半導体チップを封止する封止材と、を有し、前記素子基板の誘電正接は、前記再配線層の誘電正接より低いパッケージ基板が提供される。

本開示によれば、サイズの増加を抑えながら受動素子を内蔵することができる。

第１の実施形態に係るパッケージ基板を示す斜視図である。第１の実施形態に係るパッケージ基板を示す断面図である。第１の実施形態における導電層の詳細を示す図である。第１の実施形態に係るパッケージ基板の製造方法を示す断面図（その１）である。第１の実施形態に係るパッケージ基板の製造方法を示す断面図（その２）である。第１の実施形態に係るパッケージ基板の製造方法を示す断面図（その３）である。第１の実施形態に係るパッケージ基板の製造方法を示す断面図（その４）である。第１の実施形態における再配線層の配線のレイアウトの一例を透視で示す図である。参考例における再配線層の配線のレイアウトの一例を透視で示す図である。第２の実施形態に係る電子機器を示す模式図である。

方向性結合器等の受動素子は、例えばプリント基板、パッケージ基板又は再配線層に含まれる配線を用いて構成することができる。例えば、パッケージ基板がファンナウトウェハレベルパッケージ（fan out wafer level package：ＦＯＷＬＰ）である場合、受動素子を再配線層に含まれる配線を用いて形成することが考えられる。その一方で、高周波信号はクロストーク等の影響を受けやすい。このため、再配線層に受動素子が設けられる場合、受動素子の近傍には、他の配線を設けることができない。つまり、他の配線の配置に制約が生じ、設計の自由度が低くなる。設計の自由度の低下はパッケージ基板の大型化につながり得る。

受動素子を小型化できるのであれば、制約の影響は小さいが、受動素子の寸法は伝送信号の波長に依存するため、伝送信号の波長によっては受動素子の小型化が困難である。例えば、平行二線による方向性結合器においては、平行二線部の寸法は一般的に１／４波長となる。伝送信号の周波数が３０ＧＨｚ付近の場合、基板上の配線の実効誘電率を２．５とすると、平行二線部の配線長は１．６ｍｍとなる。

本願発明者は、再配線層に受動素子が設けられる場合には上述のような制約があることを知見した上で、サイズの増加を抑えながらパッケージ基板に受動素子を内蔵できる構成について鋭意検討を行った。この結果、第１の配線層及び導電ビアを含む再配線層上に、導電ビアに接続される第２の配線層を含む素子基板を設け、第２の配線層の少なくとも一部で受動素子を構成し、素子基板を半導体チップとともに封止材により封止することが効果的であることが明らかになった。すなわち、このような構成を採用することで、受動素子を第１の配線層から離間させてクロストーク等の影響を受けにくくし、再配線の配置の制約を緩和できるため、サイズの増加を抑えながら受動素子を内蔵したパッケージ基板を実現できることが明らかになった。

また、一般に、再配線層の絶縁層は厚膜化が困難である。マイクロストリップライン（microstrip line：ＭＳＬ）等の伝送線路において、特性インピーダンスを一定にすると、配線幅と絶縁層の厚さとの比率も一定となる。このため、絶縁層が薄い場合には、配線幅が狭くなり、損失が増加する。つまり、再配線層に含まれる再配線を用いて受動素子を構成した場合には、損失が増加するおそれがある。これに対し、上記のように、受動素子を再配線層ではなく素子基板に含ませた場合には、厚膜化が容易な絶縁層を素子基板に用いることが可能であり、損失を抑制することができる。

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るパッケージ基板を示す斜視図である。図２は、第１の実施形態に係るパッケージ基板を示す断面図である。

図１及び図２に示すように、第１の実施形態に係るパッケージ基板１は、再配線層１００と、素子基板２００と、半導体チップ３００と、モールド樹脂４００と、チップ部品５００とを有する。

再配線層１００は、この順で積層された絶縁層１２１と、絶縁層１２２と、絶縁層１２３とを有する。再配線層１００は、絶縁層１２１の絶縁層１２２とは反対側の面に第１の主面１０１を有する。絶縁層１２１～１２３は、例えばフェノール系樹脂を含む。絶縁層１２１の絶縁層１２２側の面上に導電層１１１が設けられ、絶縁層１２２の絶縁層１２３側の面上に導電層１１２が設けられている。導電層１１２の一部は電極パッドとして用いられ、絶縁層１２３には、導電層１１２の電極パッドとして用いられる部分を露出する開口部が形成されている。開口部内には、例えばはんだボール等の導電材１４１が設けられている。導電材１４１は導電層１１２に接続されている。絶縁層１２１に、導電層１１１に接続された導電ビア１３１が設けられている。導電ビア１３１は、絶縁層１２１の絶縁層１２２とは反対側の面から露出している。絶縁層１２２に、導電層１１１と導電層１１２とを接続する導電ビア１３２が設けられている。導電層１１１は第１の配線層の一例である。再配線に、導電層１１１、導電層１１２、導電ビア１３１及び導電ビア１３２が含まれる。導電層１１１、導電層１１２、導電ビア１３１及び導電ビア１３２は、例えばＣｕを含む。

素子基板２００は、この順で積層された絶縁層２２３と、コア層２２１と、接地層２１３と、絶縁層２２２と、導電層２１４とを有する。詳細は後述するが、導電層２１４の一部が方向性結合器２１０を構成する（図３参照）。導電層２１４は第２の配線層の一例である。素子基板２００は、導電層２１４の絶縁層２２２とは反対側の面に第２の主面２０１を有する。コア層２２１、絶縁層２２２及び絶縁層２２３は、例えば、プリプレグを用いて形成されており、ガラスファイバーを含むポリフェニレンエーテル（ＰＰＥ）樹脂からなる。接地層２１３及び導電層２１４は、例えばＣｕを含む。素子基板２００の厚さは、例えば数百μｍ程度であり、素子基板２００は一つの側面を底面として自立することができる。コア層２２１、絶縁層２２２及び絶縁層２２３がフッ素樹脂を含有してもよい。

ここで、導電層２１４について説明する。図３は、導電層２１４の詳細を示す図である。

図３に示すように、導電層２１４は、伝送線路２１１と、伝送線路２１２とを含む方向性結合器２１０を有する。方向性結合器２１０は平行二線部２１５を有する。平行二線部２１５では、伝送線路２１１の一部と、伝送線路２１２の一部とが互いに近接して平行に延びている。例えば、平行二線部２１５の長さは１．６ｍｍである。方向性結合器２１０は、平行二線部２１５の一方の端部に繋がる接続部２１６Ａと、他方の端部に繋がる接続部２１６Ｂとを有する。以下、接続部２１６Ａと接続部２１６Ｂとを総称して接続部２１６ということがある。接続部２１６において、伝送線路２１１及び２１２の端部が素子基板２００の側面に露出している。方向性結合器２１０は受動素子の一例である。

素子基板２００は再配線層１００の第１の主面１０１上に設けられており、第１の主面１０１と第２の主面２０１とのなす角の大きさは９０°である。また、伝送線路２１１及び２１２の端部が、接続部２１６において、一部の導電ビア１３１（１３１Ａ）に電気的に接続されている。

半導体チップ３００は、配線を備えたチップ本体３１０と、チップ本体３１０内の配線が接続された電極パッド３２０とを有する。半導体チップ３００は再配線層１００の第１の主面１０１上に設けられており、一部の電極パッド３２０（３２０Ａ）が一部の導電ビア１３１（１３１Ｂ）に電気的に接続されている。例えば、第１の主面１０１を基準として、素子基板２００の高さは、半導体チップ３００の高さより小さい。

再配線層１００において、一部の導電層１１１（１１１Ａ）は、導電ビア１３１Ａと導電ビア１３１Ｂとに接続されている。導電ビア１３１Ａは、第１の導電ビアの一例であり、導電ビア１３１Ｂは、第２の導電ビアの一例である。

チップ部品５００は、例えばコンデンサである。チップ部品５００は、チップ本体５１０と、チップ本体５１０に設けられた電極パッド５２０とを有する。チップ部品５００は再配線層１００の第１の主面１０１上に設けられている。一部の電極パッド５２０が導電ビア１３１及び導電層１１１を介して一部の電極パッド３２０に接続されていてもよい。

モールド樹脂４００は、第１の主面１０１上に設けられており、素子基板２００、半導体チップ３００及びチップ部品５００を封止する。モールド樹脂４００は、例えば、シリカフィラーを含むエポキシ樹脂からなる。モールド樹脂４００は封止材の一例である。

次に、第１の実施形態に係るパッケージ基板１の製造方法について説明する。パッケージ基板１は、例えばＦＯＷＬＰに倣った方法で製造することができる。図４～図７は、第１の実施形態に係るパッケージ基板１の製造方法を示す断面図である。

まず、図４に示すように、複数のパッケージ基板１を切り出せる大きさの支持基板１０を準備し、パッケージ基板１に、個々のパッケージ基板１に対応する複数の疑似チップ領域１０Ａを設定する。疑似チップ領域１０Ａの間には、切断領域１０Ｂを設定する。支持基板１０の上面には粘着シートが貼り付けられている。そして、各疑似チップ領域１０Ａにて、支持基板１０上に素子基板２００、半導体チップ３００及びチップ部品５００を仮固定する。この時、素子基板２００は、接続部２１６が支持基板１０を向くように仮固定し、半導体チップ３００は、電極パッド３２０が支持基板１０を向くように仮固定し、チップ部品５００は、電極パッド５２０が支持基板１０を向くように仮固定する。

次いで、図５に示すように、素子基板２００、半導体チップ３００及びチップ部品５００を封止するモールド樹脂４００を第１の主面１０１上に形成する。モールド樹脂４００は、複数の疑似チップ領域１０Ａにわたって形成する。疑似チップ領域１０Ａ及び切断領域１０Ｂはモールド樹脂４００にも引き継がれる。第１の主面１０１を基準として、素子基板２００の高さが半導体チップ３００の高さより小さければ、モールド樹脂４００の厚さは、素子基板２００の高さに関係なく、半導体チップ３００の高さに基づいて調整することができる。つまり、素子基板２００が含まれていない構成と比較して、モールド樹脂４００を厚く形成する必要はない。

その後、図６に示すように、支持基板１０を取り除く。この結果、電極パッド３２０及び接続部２１６が露出した疑似ウェハ１１が得られる。続いて、疑似ウェハ１１の電極パッド３２０及び接続部２１６が露出した面上に再配線層１００を形成する。再配線層１００は、複数の疑似チップ領域１０Ａにわたって形成する。疑似チップ領域１０Ａ及び切断領域１０Ｂは再配線層１００にも引き継がれる。

次いで、図７に示すように、再配線層１００が形成された疑似ウェハ１１を、切断領域１０Ｂにて切断する。この結果、疑似チップ領域１０Ａ毎に、個片化されたパッケージ基板１が得られる。

第１の実施形態に係るパッケージ基板１においては、例えば、半導体チップ３００が無線通信でミリ波又はテラヘルツ波を用いた信号の送信を行い、方向性結合器２１０が送信電力のモニタに用いられる。信号の周波数は、例えば２０ＧＨｚ以上である。

パッケージ基板１では、方向性結合器２１０を含む導電層２１４が再配線層１００上の素子基板２００に含まれている。また、導電層１１１Ａを含む再配線は再配線層１００の内部に設けられており、導電層２１４は導電ビア１３１Ａを介して導電層１１１Ａに接続されている。従って、方向性結合器２１０は、少なくとも導電ビア１３１Ａの高さ分は再配線層１００の内部の再配線から離間しており、クロストーク等の影響を受けにくい。更に、方向性結合器２１０が第１の主面１０１から離間していることで、方向性結合器２１０は、その距離の分も再配線層１００の内部の再配線から離間し、クロストーク等の影響をより一層受けにくい。

このため、パッケージ基板１によれば、ＦＯＷＬＰ等の再配線層に含まれる再配線を用いて方向性結合器を形成した構成と比較して、再配線の設計の自由度を高めることができる。すなわち、パッケージ基板１においては、平行二線部２１５を伝送される信号が再配線層１００の配線（導電層１１１等）を流れる信号の電圧変化の影響を受けにくいため、高い自由度で再配線層１００の配線（導電層１１１等）を設計することができる。従って、配線の配置の制約を緩和し、サイズの増加を抑えながら方向性結合器２１０を内蔵したパッケージ基板１を実現できる。

ここで、配線の設計の自由度について説明する。図８は、第１の実施形態における再配線層の配線のレイアウトの一例を透視で示す図である。図９は、参考例における再配線層の配線のレイアウトの一例を透視で示す図である。

第１の実施形態においては、例えば、図８に示すように、伝送線路２１１の接続部２１６Ａ側の端部に接続される配線３１１Ａと、伝送線路２１１の接続部２１６Ｂ側の端部に接続される配線３１１Ｂと、伝送線路２１２の接続部２１６Ａ側の端部に接続される配線３１２Ａと、伝送線路２１２の接続部２１６Ｂ側の端部に接続される配線３１２Ｂとが再配線層１００に設けられる。第１の実施形態では、長さが１．６ｍｍの平行二線部２１５と平面視で交差する配線３１９が設けられても、平行二線部２１５を伝送される信号は、配線３１９を流れる信号の電圧変化の影響を受けにくい。従って、配線３１２Ａと配線３１２Ｂとの間に配線３１９を設けることができる。

参考例においては、例えば、図９に示すように、再配線層６００に、平行二線部６１５を構成する配線６１１と、配線６１２とが設けられている。平行二線部６１５の長さは第１の実施形態と同様に１．６ｍｍである。参考例では、再配線層６００内の配線６１１及び６１２の上方又は下方に平行二線部６１５と交差する配線６１９が設けられると、平行二線部６１５を伝送される信号は、配線６１９を流れる信号の電圧変化の影響を受け、高周波特性が劣化してしまう。

更に、素子基板２００のコア層２２１、絶縁層２２２及び絶縁層２２３には、再配線層１００の絶縁層１２１～１２３から独立して、高周波信号の伝送に好適な材料を用いることができる。上述のように、再配線層１００の絶縁層１２１～１２３には、例えばフェノール系樹脂が用いられる。フェノール系樹脂が用いられた絶縁層１２１～１２３の比誘電率は３．５程度であり、誘電正接は０．０２程度である。従って、再配線層１００に長さが１．６ｍｍのマイクロストリップラインを設けた場合には、周波数が３０ＧＨｚの信号では０．４ｄＢの挿入損失が生じる。一方、ガラスファイバーを含むＰＰＥが用いられたコア層２２１、絶縁層２２２及び絶縁層２２３の比誘電率は３．５程度であり、誘電正接は０．００２程度である。従って、平行二線部２１５における周波数が３０ＧＨｚの信号の挿入損失は０．０２ｄＢ程度に抑制される。

方向性結合器２１０と再配線層１００の内部の再配線との間の距離は、例えば再配線の配線幅の３倍以上であることが好ましい。方向性結合器２１０と再配線層１００の内部の再配線との間の電気的な結合をより確実に低減できるからである。

方向性結合器２１０が再配線層１００の内部の再配線から離間されていれば、第２の主面２０１は第１の主面１０１から傾斜していなくてもよい。第１の主面１０１に垂直な方向から視たときの素子基板２００の面積が小さくなるように、第２の主面２０１は第１の主面１０１から傾斜していることが好ましい。特に、第１の主面１０１に垂直な方向から視たときの小面積化及び製造しやすさの観点から、第１の主面１０１と第２の主面２０１とのなす角の大きさは９０°であることがより好ましい。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、第１の実施形態に係るパッケージ基板１を含む電子機器に関する。図１０は、第２の実施形態に係る電子機器を示す模式図である。

第１の実施形態に係る電子機器２では、例えば、第１の実施形態に係るパッケージ基板１が実装基板２０に実装され、筐体２１に収納されている。電子機器２は、例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置等である。

第２の実施形態によれば、サイズの増加を抑えながら方向性結合器２１０を内蔵したパッケージ基板１が用いられているため、電子機器２を小型化することができる。

なお、受動素子は方向性結合器に限定されず、例えばハイブリッド結合器であってもよい。また、パッケージ基板の用途は特に限定されないが、周波数が２０ＧＨｚ以上の信号、例えばミリ波及びテラヘルツ波の処理に好適である。

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。

以下、本開示の諸態様を付記としてまとめて記載する。

（付記１）
内部に設けられた第１の配線層と前記第１の配線層に接続され第１の主面に露出する第１の導電ビアとを含む再配線層と、
前記第１の主面上に設けられ、前記第１の導電ビアに接続された第２の配線層を含み、前記第２の配線層の少なくとも一部が受動素子を構成する素子基板と、
前記第１の主面上に設けられ、前記第１の配線層に接続された半導体チップと、
前記第１の主面上に設けられ、前記素子基板及び前記半導体チップを封止する封止材と、
を有することを特徴とするパッケージ基板。
（付記２）
前記受動素子は、前記第１の主面から離間して設けられていることを特徴とする付記１に記載のパッケージ基板。
（付記３）
前記素子基板は、前記第１の主面から傾斜した第２の主面を有することを特徴とする付記１又は２に記載のパッケージ基板。
（付記４）
前記第１の主面と前記第２の主面とがなす角の大きさが９０°であることを特徴とする付記３に記載のパッケージ基板。
（付記５）
前記素子基板の誘電正接は、前記再配線層の誘電正接より低いことを特徴とする付記１乃至４のいずれか１項に記載のパッケージ基板。
（付記６）
前記受動素子は、方向性結合器を含むことを特徴とする付記１乃至５のいずれか１項に記載のパッケージ基板。
（付記７）
前記半導体チップは、電極パッドを有し、
前記再配線層は、前記第１の配線層及び前記電極パッドに接続された第２の導電ビアを有することを特徴とする付記１乃至６のいずれか１項に記載のパッケージ基板。
（付記８）
前記第１の主面を基準として、前記素子基板の高さは、前記半導体チップの高さより小さいことを特徴とする付記１乃至７のいずれか１項に記載のパッケージ基板。
（付記９）
付記１乃至８のいずれか１項に記載のパッケージ基板を含むことを特徴とする電子機器。

１：パッケージ基板
２：電子機器
１００：再配線層
１０１：第１の主面
１１１、１１１Ａ、１１２：導電層
１３１、１３１Ａ、１３１Ｂ：導電ビア
２００：素子基板
２０１：第２の主面
２１０：方向性結合器
２１１、２１２：伝送線路
２１５：平行二線部
３００：半導体チップ
４００：封止材

Claims

内部に設けられた第１の配線層と前記第１の配線層に接続され第１の主面に露出する第１の導電ビアとを含む再配線層と、
前記第１の主面上に設けられ、前記第１の導電ビアに接続された第２の配線層を含み、前記第２の配線層の少なくとも一部が方向性結合器を構成する素子基板と、
前記第１の主面上に設けられ、前記第１の配線層に接続された半導体チップと、
前記第１の主面上に設けられ、前記素子基板及び前記半導体チップを封止する封止材と、
を有し、
前記素子基板の誘電正接は、前記再配線層の誘電正接より低いことを特徴とするパッケージ基板。
前記方向性結合器は、前記第１の主面から離間して設けられていることを特徴とする請求項１に記載のパッケージ基板。
前記素子基板は、前記第１の主面から傾斜した第２の主面を有し、
前記方向性結合器は前記第２の主面に設けられていることを特徴とする請求項１又は２に記載のパッケージ基板。
前記第１の主面と前記第２の主面とがなす角の大きさが９０°であることを特徴とする請求項３に記載のパッケージ基板。
前記方向性結合器は、前記第２の主面に設けられた２本の伝送線路を有することを特徴とする請求項３又は４に記載のパッケージ基板。
前記第１の主面を基準として、前記素子基板の高さは、前記半導体チップの高さより低いことを特徴とする請求項１乃至５のいずれか１項に記載のパッケージ基板。
請求項１乃至６のいずれか１項に記載のパッケージ基板を含むことを特徴とする電子機器。