JP7320426B2 - 力率改善回路の制御装置、並びに 力率改善回路、電源装置及び半導体装置 - Google Patents
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Description
本発明の第1実施形態を説明する。図1に本発明の第1実施形態に係る電源装置1の全体構成を示す。電源装置1は、交流電源2から供給される交流電圧Vacに基づき直流の出力電圧Voutを生成するAC/DCコンバータである。交流電圧Vacは商用交流電圧であって良く、交流電圧Vacの実効値は例えば100Vや200Vである。
実施例EX1_1を説明する。図5は実施例EX1_1に係る電源装置1の一部構成図である。実施例EX1_1では、脈流生成部40として脈流生成部40aが用いられると共にPFC制御部100としてPFC制御部100aが用いられる。実施例EX1_1において、図1の端子105は単一の外部端子105Sである。図6に、実施例EX1_1の電源装置1における幾つかの電圧波形及び電流波形を示す。尚、図6では、図示の便宜上、互いに異なるスケールにて複数の電圧波形を示している(後述の図10及び図14においても同様)。例えば、図6では、図示の便宜上、後述の脈流電圧VH及びVH’が同程度の振幅を持つかのように、それらの波形が示されているが、脈流電圧VHと脈流電圧VH’とでは振幅が大きく異なる(例えば100倍程度異なる)。
実施例EX1_2を説明する。図9は実施例EX1_2に係る電源装置1の一部構成図である。実施例EX1_2では、脈流生成部40として脈流生成部40bが用いられると共にPFC制御部100としてPFC制御部100bが用いられる。実施例EX1_2において、図1の端子105は2つの外部端子105A及び105Bから成る。図10に、実施例EX1_2の電源装置1における幾つかの電圧波形及び電流波形を示す。
分圧回路210Bは、分圧抵抗213及214から成り、端子105Bにおける脈流電圧VH2を分圧して、分圧された脈流電圧VH2を脈流電圧VH2’として出力する。より具体的には、分圧抵抗213の一端が端子105Bに接続され、分圧抵抗213の他端は分圧抵抗214を介してグランドGNDに接続される。分圧抵抗213及び214間の接続ノードに脈流電圧VH2’が生じる。
分圧回路210A及び210Bでの分圧比は任意であるが、例えば、数10分の1~数100分の1程度の分圧比が採用される。但し、分圧回路210A及び210Bでの分圧比は互いに同じに設定されると良い。
実施例EX1_3を説明する。図13は実施例EX1_3に係る電源装置1の一部構成図である。実施例EX1_3では、脈流生成部40として脈流生成部40cが用いられると共にPFC制御部100としてPFC制御部100cが用いられる。実施例EX1_3において、図1の端子105は単一の外部端子105Sから成る。図14に、実施例EX1_3の電源装置1における幾つかの電圧波形及び電流波形を示す。
本発明の第2実施形態を説明する。第2実施形態は第1実施形態を基礎とする実施形態であり、第2実施形態において特に述べない事項に関しては、矛盾の無い限り、第1実施形態の記載が第2実施形態にも適用される。第2実施形態の記載を解釈するにあたり、第1及び第2実施形態間で矛盾する事項については第2実施形態の記載が優先されて良い。
実施例EX2_1を説明する。実施例EX2_1並びに後述の実施例EX2_2~EX2_3では、図9に対応する実施例EX1_2のPFC制御部100bの外部端子の配列構成を説明する。図18は、実施例EX2_1に係るPFC制御部100bの外部端子の配列構成を示している。
実施例EX2_2を説明する。図19は、実施例EX2_2に係るPFC制御部100bの外部端子の配列構成を示している。
実施例EX2_3を説明する。外部端子の配列方法は様々に変形可能である。
第1及び第2実施形態に対する幾つかの変形技術を説明する。
図9の構成において、分圧回路210A及び210Bは、PFC制御部100bの外部に設けられて、PFC制御部100bに対し外部接続されるようにしても良い。この場合、脈流電圧VH1の代わりに脈流電圧VH1’を端子105Aに供給し且つ脈流電圧VH2の代わりに脈流電圧VH2’を端子105Bに供給すると良い。
図13の構成において、分圧回路310は、PFC制御部100cの外部に設けられて、PFC制御部100cに対し外部接続されるようにしても良い。この場合、脈流電圧VHの代わりに脈流電圧VH’を端子105Sに供給すると良い。
10 フィルタ部
20 全波整流回路
30 PFC回路
31 インダクタ
32 トランジスタ(スイッチング素子)
33 還流ダイオード
34 平滑コンデンサ
40、40a、40b、40c 脈流生成部
100、100a、100b、100c PFC制御部
Claims (18)
- 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御し、
前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、
前記制御装置は、
前記脈流電圧の極小値を検出する極小値検出部と、
前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
検出された極小値に基づき前記脈流電圧を負側にシフトする処理を通じて得た制御用脈流電圧と、前記誤差電圧と、に基づいて、前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
、力率改善回路の制御装置。 - 前記制御装置は、
前記脈流電圧の振幅を検出する振幅検出部と、
検出された極小値に基づき前記脈流電圧を負側にシフトすることで補正脈流電圧を生成する脈流電圧補正部と、
前記振幅検出部による検出振幅に基づき前記補正脈流電圧の振幅を補正することで前記制御用脈流電圧を生成する制御用脈流電圧生成部と、を備える
、請求項1に記載の力率改善回路の制御装置。 - 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御し、
前記電源端子対は第1電源端子及び第2電源端子から成り、
前記脈流電圧は、前記第1電源端子に加わる電圧を半波整流して得られる第1脈流電圧と、前記第2電源端子に加わる電圧を半波整流して得られる第2脈流電圧と、を含み、
前記制御装置は、
前記第1脈流電圧及び第2脈流電圧に基づいて前記交流電圧のゼロクロスタイミングを検出するゼロクロスタイミング検出部と、
前記ゼロクロスタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、
前記交流電圧の半周期を周期として有し、且つ、前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングにて極小値をとる制御用脈流電圧を生成する制御用脈流電圧生成部と、
前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
、力率改善回路の制御装置。 - 前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をD/A変換することで前記制御脈電流電圧を生成するD/Aコンバータと、を備える
、請求項3に記載の力率改善回路の制御装置。 - 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御し、
前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、
前記制御装置は、前記脈流電圧のピークタイミングを検出するピークタイミング検出部と、
前記ピークタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、
前記交流電圧の半周期を周期として有し、且つ、前記ピークタイミング検出部による検出ピークタイミングにて極大値を持つ制御用脈流電圧を生成する制御用脈流電圧生成部と、
前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
、力率改善回路の制御装置。 - 前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ピークタイミング検出部による検出ピークタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をD/A変換することで前記制御脈電流電圧を生成するD/Aコンバータと、を備える
、請求項5に記載の力率改善回路の制御装置。 - 前記スイッチング制御部は、前記スイッチング素子を所定のPWM周波数で交互にオン、オフするPWM制御を実行し、この際、前記制御用脈流電圧及び前記誤差電圧に基づき前記スイッチング素子のオンデューティを制御する
、請求項1~6の何れかに記載の力率改善回路の制御装置。 - 前記電源端子対と前記全波整流回路との間にコモンモードフィルタが設けられ、
前記脈流電圧は、前記電源端子対と前記コモンモードフィルタとの間の配線から抽出される
、請求項1~7の何れかに記載の力率改善回路の制御装置。 - 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御し、
前記電源端子対と前記全波整流回路との間にコモンモードフィルタが設けられ、
前記脈流電圧は、前記電源端子対と前記コモンモードフィルタとの間の配線から抽出される
、力率改善回路の制御装置。 - 前記スイッチング素子のオン区間では前記インダクタ電流が前記スイッチング素子を通じて流れ、
前記力率改善回路には、前記スイッチング素子のオフ区間における前記インダクタ電流を前記出力配線に導くための還流素子が設けられる
、請求項1~9の何れかに記載の力率改善回路の制御装置。 - 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路であって、
前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、請求項1~10の何れかに記載の制御装置と、を備えた
、力率改善回路。 - 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置であって、
前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、
平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、
前記全波整流回路及び前記出力配線間に設けられる、請求項11に記載の力率改善回路と、を備えた
、電源装置。 - 請求項3又は4に記載の制御装置を1以上の半導体基板に集積化した半導体装置であって、
前記1以上の半導体基板を収容する筐体と、
前記筐体から露出した複数の外部端子と、を備え、
前記複数の外部端子は、前記第1電源端子に加わる電圧の半波整流電圧を受ける第1外部端子と、前記第2電源端子に加わる電圧の半波整流電圧を受ける第2外部端子と、複数の第3外部端子と、を含み、
前記第1外部端子及び前記第2外部端子間の距離は、前記複数の第3外部端子間の内、互いに隣接する2つの第3外部端子間の距離と比べて、大きい
、半導体装置。 - 前記複数の第3外部端子の内、前記第2外部端子に隣接する第3外部端子と、前記第2外部端子との距離は、
互いに隣接する2つの第3外部端子間の距離と比べて、大きい
、請求項13に記載の半導体装置。 - 前記制御装置は、前記第1外部端子における半波整流電圧を分圧することで前記第1脈流電圧を生成する第1分圧回路と、前記第2外部端子における半波整流電圧を分圧することで前記第2脈流電圧を生成する第2分圧回路と、を備え、
前記1以上の半導体基板は、前記第1分圧回路及び前記第2分圧回路が形成される第1半導体基板と、前記第1半導体基板とは別の第2半導体基板と、を含み、
前記第1半導体基板は、前記第2外部端子に隣接する第3外部端子よりも、前記第1外部端子の近くに配置される
、請求項14に記載の半導体装置。 - 請求項3又は4に記載の制御装置を1以上の半導体基板に集積化した半導体装置であって、
前記1以上の半導体基板を収容する筐体と、
前記筐体から露出した複数の外部端子と、を備え、
前記複数の外部端子は、前記第1電源端子に加わる電圧の半波整流電圧を受ける第1外部端子と、前記第2電源端子に加わる電圧の半波整流電圧を受ける第2外部端子と、前記1以上の半導体基板の何れかに接続される複数の第3外部端子と、前記1以上の半導体基板の何れに対しても非接続とされる第4外部端子と、を含み、
前記第1外部端子と前記第2外部端子との間に1以上の第4外部端子が配置される
、半導体装置。 - 前記複数の第3外部端子の内、前記第2外部端子に対して最も近い第3外部端子と、前記第2外部端子との間に、他の1以上の第4外部端子が配置される
、請求項16に記載の半導体装置。 - 前記制御装置は、前記第1外部端子における半波整流電圧を分圧することで前記第1脈流電圧を生成する第1分圧回路と、前記第2外部端子における半波整流電圧を分圧することで前記第2脈流電圧を生成する第2分圧回路と、を備え、
前記1以上の半導体基板は、前記第1分圧回路及び前記第2分圧回路が形成される第1半導体基板と、前記第1半導体基板とは別の第2半導体基板と、を含み、
前記第1半導体基板は、前記第2外部端子に対して最も近い第3外部端子よりも、前記第1外部端子の近くに配置される
、請求項17に記載の半導体装置。
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