JP7320426B2 - 力率改善回路の制御装置、並びに 力率改善回路、電源装置及び半導体装置 - Google Patents

力率改善回路の制御装置、並びに 力率改善回路、電源装置及び半導体装置 Download PDF

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Description

本発明は、力率改善回路の制御装置、並びに 力率改善回路、電源装置及び半導体装置に関する。
図２０に、力率改善機能を備えた電源装置９０１の全体構成を示す。電源装置９０１は、交流電源から供給される交流電圧Ｖａｃに基づき直流の出力電圧Ｖｏを生成するＡＣ／ＤＣコンバータである。
電源装置９０１は、交流電圧Ｖａｃのノイズを低減するフィルタ部９１０と、ノイズ低減後の交流電圧Ｖａｃを全波整流する全波整流回路９２０と、全波整流回路９２０から出力される全波整流電圧Ｖｈを受けて出力電圧Ｖｏを生成するＰＦＣ回路（力率改善回路）９３０と、を備える。ＰＦＣ回路９３０は、インダクタ９３１と、トランジスタ９３２と、還流ダイオード９３３と、平滑コンデンサ９３４と、分圧抵抗９３５及び９３６と、センス抵抗９３７と、ＰＦＣ制御部９３８と、を備える。分圧抵抗９３５及び９３６から、出力電圧Ｖｏに応じた帰還電圧がＰＦＣ制御部９３８に提供される。センス抵抗９３７を用いてインダクタ９３１に流れる電流（インダクタ電流）Ｉｐが検出される。
インダクタ９３１、トランジスタ９３２及び還流ダイオード９３３により昇圧回路が形成され、ＰＦＣ制御部９３８はトランジスタ９３２のオン／オフを通じてインダクタ電流Ｉｐを制御する。この際、ＰＦＣ制御部９３８は、全波整流回路９２０を経た全波整流電圧Ｖｈを元にインダクタ電流Ｉｐが決定されるよう、定オン幅制御やピーク電流制御を行う。
特開２０１０－１１４９９３号公報
全波整流電圧Ｖｈが理想的な脈流電圧（正弦波電圧を正確に絶対値化した脈流電圧）であれば、その理想的な脈流電圧に沿った電流波形をインダクタ電流Ｉｐにもたせることで電源装置９０１の力率は限りなく“１”に近づく。
しかしながら、全波整流電圧Ｖｈは、フィルタ部９１０による電圧歪みや、全波整流後のコンデンサ９５１による電圧歪みの影響を受け、上記理想的な脈流電圧から乖離する。図２１に正弦波電圧としての交流電圧Ｖａｃの波形と共に全波整流電圧Ｖｈの波形の例を概略的に示す。全波整流電圧Ｖｈは、０Ｖまで電位が下がりきらない、高調波歪みを含んだ脈流電圧となる。
交流電圧Ｖａｃの瞬時値が０Ｖとなる近辺ではインダクタ電流Ｉｐもゼロ近辺にすることが力率の改善につながるが、歪みの影響により全波整流電圧Ｖｈが０Ｖの電位まで下がりきらないと、交流電圧Ｖａｃの瞬時値が０Ｖとなる近辺においても一定値以上のインダクタ電流Ｉｐが流れるようＰＦＣ制御部９３８が動作することになる。つまり電流の波形が歪むこととなる。電流波形の歪みの増大は電源装置９０１の力率の低下を意味する。このような歪みは、特に照明機器など、高調波電流に対する規制が厳しい分野において致命的となりうる。
本発明は、良好な力率改善作用の実現に寄与する力率改善回路の制御装置、並びに、力率改善回路、電源装置及び半導体装置を提供することを目的とする。
本発明に係る力率改善回路の制御装置は、電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御する構成（第１の構成）である。
上記第１の構成に係る力率改善回路の制御装置において、前記スイッチング素子のオン区間では前記インダクタ電流が前記スイッチング素子を通じて流れ、前記力率改善回路には、前記スイッチング素子のオフ区間における前記インダクタ電流を前記出力配線に導くための還流素子が設けられる構成（第２の構成）であっても良い。
上記第１又は第２の構成に係る力率改善回路の制御装置において、前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、前記制御装置は、前記脈流電圧の極小値を検出する極小値検出部と、前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、検出された極小値に基づき前記脈流電圧を負側にシフトする処理を通じて得た制御用脈流電圧と、前記誤差電圧と、に基づいて、前記スイッチング素子の状態を制御するスイッチング制御部と、を備える構成（第３の構成）であっても良い。
上記第３の構成に係る力率改善回路の制御装置において、前記制御装置は、前記脈流電圧の振幅を検出する振幅検出部と、検出された極小値に基づき前記脈流電圧を負側にシフトすることで補正脈流電圧を生成する脈流電圧補正部と、前記振幅検出部による検出振幅に基づき前記補正脈流電圧の振幅を補正することで前記制御用脈流電圧を生成する制御用脈流電圧生成部と、を備える構成（第４の構成）であっても良い。
上記第１又は第２の構成に係る力率改善回路の制御装置において、前記電源端子対は第１電源端子及び第２電源端子から成り、前記脈流電圧は、前記第１電源端子に加わる電圧を半波整流して得られる第１脈流電圧と、前記第２電源端子に加わる電圧を半波整流して得られる第２脈流電圧と、を含み、前記制御装置は、前記第１脈流電圧及び第２脈流電圧に基づいて前記交流電圧のゼロクロスタイミングを検出するゼロクロスタイミング検出部と、前記ゼロクロスタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、前記交流電圧の半周期を周期として有し、且つ、前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングにて極小値をとる制御用脈流電圧を生成する制御用脈流電圧生成部と、前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える構成（第５の構成）であっても良い。
上記第５の構成に係る力率改善回路の制御装置において、前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をＤ／Ａ変換することで前記制御脈電流電圧を生成するＤ／Ａコンバータと、を備える構成（第６の構成）であっても良い。
上記第１又は第２の構成に係る力率改善回路の制御装置において、前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、前記制御装置は、前記脈流電圧のピークタイミングを検出するピークタイミング検出部と、前記ピークタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、前記交流電圧の半周期を周期として有し、且つ、前記ピークタイミング検出部による検出ピークタイミングにて極大値を持つ制御用脈流電圧を生成する制御用脈流電圧生成部と、前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える構成（第７の構成）であっても良い。
上記第７の構成に係る力率改善回路の制御装置において、前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ピークタイミング検出部による検出ピークタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をＤ／Ａ変換することで前記制御脈電流電圧を生成するＤ／Ａコンバータと、を備える構成（第８の構成）であっても良い。
上記第３～第８の構成の何れかに係る力率改善回路の制御装置において、前記スイッチング制御部は、前記スイッチング素子を所定のＰＷＭ周波数で交互にオン、オフするＰＷＭ制御を実行し、この際、前記制御用脈流電圧及び前記誤差電圧に基づき前記スイッチング素子のオンデューティを制御する構成（第９の構成）であっても良い。
上記第１～第９の構成の何れかに係る力率改善回路の制御装置において、前記電源端子対と前記全波整流回路との間にコモンモードフィルタが設けられ、前記脈流電圧は、前記電源端子対と前記コモンモードフィルタとの間の配線から抽出される構成（第１０の構成）であっても良い。
本発明に係る力率改善回路は、電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路であって、前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、上記第１～第１０の構成の何れかに係る制御装置と、を備えた構成（第１１の構成）である。
本発明に係る電源装置は、電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置であって、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、前記全波整流回路及び前記出力配線間に設けられる、上記第１１の構成に係る力率改善回路と、を備えた構成（第１２の構成）である。
本発明に係る半導体装置は、上記第５又は第６の構成に係る制御装置を１以上の半導体基板に集積化した半導体装置であって、前記１以上の半導体基板を収容する筐体と、前記筐体から露出した複数の外部端子と、を備え、前記複数の外部端子は、前記第１電源端子に加わる電圧の半波整流電圧を受ける第１外部端子と、前記第２電源端子に加わる電圧の半波整流電圧を受ける第２外部端子と、複数の第３外部端子と、を含み、前記第１外部端子及び前記第２外部端子間の距離は、前記複数の第３外部端子間の内、互いに隣接する２つの第３外部端子間の距離と比べて、大きい構成（第１３の構成）である。
上記第１３の構成に係る半導体装置において、前記複数の第３外部端子の内、前記第２外部端子に隣接する第３外部端子と、前記第２外部端子との距離は、互いに隣接する２つの第３外部端子間の距離と比べて、大きい構成（第１４の構成）であっても良い。
上記第１４の構成に係る半導体装置において、前記制御装置は、前記第１外部端子における半波整流電圧を分圧することで前記第１脈流電圧を生成する第１分圧回路と、前記第２外部端子における半波整流電圧を分圧することで前記第２脈流電圧を生成する第２分圧回路と、を備え、前記１以上の半導体基板は、前記第１分圧回路及び前記第２分圧回路が形成される第１半導体基板と、前記第１半導体基板とは別の第２半導体基板と、を含み、前記第１半導体基板は、前記第２外部端子に隣接する第３外部端子よりも、前記第１外部端子の近くに配置される構成（第１５の構成）であっても良い。
本発明に係る半導体装置は、上記第５又は第６の構成に係る制御装置を１以上の半導体基板に集積化した半導体装置であって、前記１以上の半導体基板を収容する筐体と、前記筐体から露出した複数の外部端子と、を備え、前記複数の外部端子は、前記第１電源端子に加わる電圧の半波整流電圧を受ける第１外部端子と、前記第２電源端子に加わる電圧の半波整流電圧を受ける第２外部端子と、前記１以上の半導体基板の何れかに接続される複数の第３外部端子と、前記１以上の半導体基板の何れに対しても非接続とされる第４外部端子と、を含み、前記第１外部端子と前記第２外部端子との間に１以上の第４外部端子が配置される構成（第１６の構成）であっても良い。
上記第１６の構成に係る半導体装置において、前記複数の第３外部端子の内、前記第２外部端子に対して最も近い第３外部端子と、前記第２外部端子との間に、他の１以上の第４外部端子が配置される構成（第１７の構成）であっても良い。
上記第１７の構成に係る半導体装置において、前記制御装置は、前記第１外部端子における半波整流電圧を分圧することで前記第１脈流電圧を生成する第１分圧回路と、前記第２外部端子における半波整流電圧を分圧することで前記第２脈流電圧を生成する第２分圧回路と、を備え、前記１以上の半導体基板は、前記第１分圧回路及び前記第２分圧回路が形成される第１半導体基板と、前記第１半導体基板とは別の第２半導体基板と、を含み、前記第１半導体基板は、前記第２外部端子に対して最も近い第３外部端子よりも、前記第１外部端子の近くに配置される構成（第１８の構成）であっても良い。
本発明によれば、良好な力率改善作用の実現に寄与する力率改善回路の制御装置、並びに、力率改善回路、電源装置及び半導体装置を提供することが可能となる。
本発明の第１実施形態に係る電源装置の全体構成図である。 本発明の第１実施形態に係るＰＦＣ制御部の外観斜視図である。 本発明の第１実施形態に係り、電源端子対とフィルタ部との接続配線の説明図である。 本発明の第１実施形態に係り、連続モード（Continuous-Conduction Mode）における交流電圧及びインダクタ電流の波形図である。 本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、電源装置の一部構成図である。 本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、電源装置における幾つかの電圧波形及び電流波形を示す図である。 本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、振幅検出部の構成図である。 本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、スイッチング制御部の構成及び信号波形を示す図である。 本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、電源装置の一部構成図である。 本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、電源装置における幾つかの電圧波形及び電流波形を示す図である。 本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、正弦波データの波形を示す図である。 本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、制御単位区間が複数の要素区間に分割される様子を示す図である。 本発明の第１実施形態に属する実施例ＥＸ１＿３に係り、電源装置の一部構成図である。 本発明の第１実施形態に属する実施例ＥＸ１＿３に係り、電源装置における幾つかの電圧波形及び電流波形を示す図である。 本発明の第１実施形態に属する実施例ＥＸ１＿３に係り、制御単位区間が複数の要素区間に分割される様子を示す図である。 本発明の第２実施形態に係り、ＰＦＣ制御部における外部端子の基本配列構造を示す図である。 本発明の第２実施形態に係り、ＰＦＣ制御部を構成する２つの半導体基板を示す図である。 本発明の第２実施形態に属する実施例ＥＸ２＿１に係り、ＰＦＣ制御部における外部端子の配列を示す図である。 本発明の第２実施形態に属する実施例ＥＸ２＿２に係り、ＰＦＣ制御部における外部端子の配列を示す図である。 参考構成に係り、力率改善機能を有する電源装置の全体構成図である。 図２０の電源装置に関わる交流電圧及び全波整流電圧の波形図である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“２２０”によって参照されるゼロクロスタイミング検出部は（図９参照）、ゼロクロスタイミング検出部２２０と表記されることもあるし、検出部２２０と略記されることもあり得るが、それらは全て同じものを指す。
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、任意のトランジスタについて、トランジスタがオン状態となっている区間をオン区間と称することがあり、トランジスタがオフ状態となっている区間をオフ区間と称することがある。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１に本発明の第１実施形態に係る電源装置１の全体構成を示す。電源装置１は、交流電源２から供給される交流電圧Ｖａｃに基づき直流の出力電圧Ｖｏｕｔを生成するＡＣ／ＤＣコンバータである。交流電圧Ｖａｃは商用交流電圧であって良く、交流電圧Ｖａｃの実効値は例えば１００Ｖや２００Ｖである。
電源装置１は、電源端子対を形成する電源端子ＩＮ１及びＩＮ２と、出力端子対を形成する出力端子ＯＵＴ１及びＯＵＴ２と、フィルタ部１０と、全波整流回路２０と、力率改善回路３０（以下、ＰＦＣ回路３０と称されうる）と、脈流生成部４０と、コンデンサ５１と、各素子を接続するための配線（後述の配線ＡＬ１、ＢＬ１、ＡＬ２、ＢＬ２、ＰＬ１、ＰＬ２、ＰＬ３及びＮＬを含む）と、を備える。
電源端子対に交流電源２からの交流電圧Ｖａｃが供給される。即ち、電源端子ＩＮ１及びＩＮ２間に交流電源２からの交流電圧Ｖａｃが加わる。交流電源２から電源装置１に入力される交流電流を記号“Ｉａｃ”にて参照する。交流電流Ｉａｃは電源端子対を通じて流れる。
フィルタ部１０は、電源端子対と全波整流回路２０との間に配置され、交流電圧Ｖａｃに重畳されるノイズを低減する。具体的には、フィルタ部１０は、交流電圧Ｖａｃに重畳されるコモンモードノイズを低減するためのコモンモードフィルタ１１と、交流電圧Ｖａｃに重畳されるノーマルモードノイズを低減するためのアクロスザラインコンデンサ１２及び１３と、を備える。コンデンサ１２はコモンモードフィルタ１１と電源端子対との間に設けられ、コンデンサ１３はコモンモードフィルタ１１と全波整流回路２０との間に設けられる。
電源端子ＩＮ１とコモンモードフィルタ１１とを接続する配線を配線ＡＬ１と称し、電源端子ＩＮ２とコモンモードフィルタ１１とを接続する配線を配線ＢＬ１と称する。フィルタ部１０によるノイズ低減後の交流電圧Ｖａｃは配線ＡＬ２及びＢＬ２間に加わる。コモンモードフィルタ１１は第１及び第２インダクタから成り、第１インダクタが配線ＡＬ１及びＡＬ２間に挿入され、第２インダクタが配線ＢＬ１及びＢＬ２間に挿入される。尚、図１には特に示していないが、電源端子対とコンデンサ１２との間にヒューズやサージ保護素子が設けられていても良い。
全波整流回路２０は、フィルタ部１０によるノイズ低減後の交流電圧Ｖａｃを全波整流することで全波整流電圧ＶＨａを生成する。全波整流回路２０は、４つのダイオード２１～２４から成るダイオードブリッジ回路である。具体的には、ダイオード２１のアノード及びダイオード２３のカソードが配線ＡＬ２に共通接続され、ダイオード２２のアノード及びダイオード２４のカソードが配線ＢＬ２に共通接続され、ダイオード２１及び２２の各カソードが配線ＰＬ１に共通接続され、ダイオード２３及び２４の各アノードが配線ＮＬに共通接続される。
全波整流電圧ＶＨａは配線ＮＬ及びＰＬ１間に加わる。この際、配線ＮＬに負側の電位が加わり、配線ＰＬ１に正側の電位が加わる。配線ＰＬ１及びＮＬにコンデンサ５１が接続される。
ＰＦＣ回路３０は、全波整流電圧ＶＨａから出力電圧Ｖｏｕｔを生成する昇圧型のコンバータであり、交流電圧Ｖａｃの位相と交流電流Ｉａｃの位相が一致するよう動作することで電源装置１の力率を改善する。ＰＦＣ回路３０は、インダクタ３１と、Ｎチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されたスイッチング素子であるトランジスタ３２と、還流ダイオード３３と、平滑コンデンサ３４と、分圧抵抗３５及び３６と、センス抵抗３７と、ＰＦＣ制御部１００と、を備える。
インダクタ３１の一端は配線ＰＬ１に接続され、配線ＰＬ１を通じてダイオード２１及び２２の各カソードに接続される。インダクタ３１の他端は配線ＰＬ２に接続され、配線ＰＬ２を通じてトランジスタ３２のドレインと還流ダイオード３３のアノードに共通接続される。トランジスタ３２のソースはグランドＧＮＤに接続される。グランドＧＮＤとは、所定のグランド電位を有する導電部を指す。本実施形態において、特に基準を設けずに示される電圧（但し交流電圧Ｖａｃを除く）は、グランドＧＮＤから見た電位を表す。本実施形態ではグランド電位を０Ｖと定義する。
還流ダイオード３３のカソードは配線ＰＬ３に接続される。配線ＰＬ３は出力電圧Ｖｏｕｔが加わる出力配線である。出力電圧Ｖｏｕｔはグランド電位から見た電圧であって、グランド電位よりも高い電位を持つ。平滑コンデンサ３４の一端は出力配線ＰＬ３に接続され、平滑コンデンサ３４の他端はグランドＧＮＤに接続される。分圧抵抗３５及び３６から成る分圧回路は、出力電圧Ｖｏｕｔを分圧することで帰還電圧Ｖｆｂを生成する。具体的には、分圧抵抗３５の一端は出力配線ＰＬ３に接続され、分圧抵抗３５の他端は分圧抵抗３６を介してグランドＧＮＤに接続される。分圧抵抗３５及び３６間の接続ノードに帰還電圧Ｖｆｂが生じる。出力端子ＯＵＴ１は出力配線ＰＬ３に接続され、出力端子ＯＵＴ２はグランドＧＮＤに接続される。
センス抵抗３７は、トランジスタ３２のソースと配線ＮＬとの間に挿入され、トランジスタ３２のソースと配線ＮＬとの間に流れる電流に応じた電圧降下を発生させる。ダイオード２３及び２４の各アノードが配線ＮＬを通じて出力端子ＯＵＴ２に接続され、配線ＮＬ上にセンス抵抗３７が直列に挿入される、と考えることもできる。センス抵抗３７は、トランジスタ３２のソースとグランドＧＮＤとの間に挿入されても良い。
ＰＦＣ制御部１００は、ＰＦＣ回路３０の制御装置に相当する。ＰＦＣ制御部１００は、図２に示すような、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）である。ＰＦＣ制御部１００の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には図１に示される端子１０１～１０７が含まれ、それ以外の端子も上記複数の外部端子に含まれうる。尚、図２に示されるＰＦＣ制御部１００の外部端子の数及びＰＦＣ制御部１００の外観は例示に過ぎない。
端子１０１には所定の電源電圧が供給される。ＰＦＣ制御部１００は、端子１０１に供給される電源電圧に基づいて駆動する。端子１０２はグランドＧＮＤに接続される。端子１０３はトランジスタ３２のゲートに接続される。端子１０４には帰還電圧Ｖｆｂが印加される。端子１０５には脈流生成部４０から出力される脈流電圧が印加される（詳細は後述）。端子１０５は２つの外部端子から形成されることもある（詳細は後述）。端子１０６は配線ＮＬに接続され、センス抵抗３７で生じた電圧降下が端子１０６に加わる。ＰＦＣ制御部１００は、端子１０６での電圧を参照し、センス抵抗３７の電圧降下に基づいて過電流保護動作（例えばトランジスタ３２を通じて流れる電流が所定値以上となるとトランジスタ３２をオフとする動作）を行うことができる。端子１０７には後述のエラーアンプの出力信号の帯域を制限するための部品（不図示）が外付け接続される。
脈流生成部４０は配線ＡＬ１及びＢＬ１に接続される。図３に示す如く、配線ＡＬ１は配線ＡＬ１ａ及びＡＬ１ｂから成る。配線ＡＬ１ａは、電源端子ＩＮ１とノードＮＤ１との間の配線である。配線ＡＬ１ｂは、ノードＮＤ１とコモンモードフィルタ１１の第１インダクタと、の間の配線である。配線ＢＬ１ａは、電源端子ＩＮ２とノードＮＤ２との間の配線である。配線ＢＬ１ｂは、ノードＮＤ２とコモンモードフィルタ１１の第２インダクタと、の間の配線である。コンデンサ１２の一端はノードＮＤ１に接続され、コンデンサ１２の他端はノードＮＤ２に接続される。図１の例では、配線ＡＬ１ｂ及びＢＬ１ｂに対して脈流生成部４０が接続されているが、配線ＡＬ１ａ及びＢＬ１ａに対して脈流生成部４０を接続するようにしても良い。
脈流生成部４０は、配線ＡＬ１及びＢＬ１における電圧を整流することで脈流電圧を生成し、生成した脈流電圧をＰＦＣ制御部１００に供給する。詳細は後述されるが、脈流生成部４０は、配線ＡＬ１及びＢＬ１間に加わる交流電圧Ｖａｃを全波整流することで１つの脈流電圧を生成しても良いし、配線ＡＬ１に加わる電圧及び配線ＢＬ１に加わる電圧を個別に半波整流することで２つの脈流電圧を生成しても良い。
ＰＦＣ制御部１００は、帰還電圧Ｖｆｂと脈流生成部４０から供給される脈流電圧とに基づき、出力電圧Ｖｏｕｔを所定の目標電圧Ｖｔｇに安定化させる出力安定化制御と、インダクタ３１に流れる電流の調整を通じて電源装置１の力率を高める力率改善制御と、を実行する。以下、インダクタ３１に流れる電流を記号“ＩＬ”により参照し、電流ＩＬ又はインダクタ電流ＩＬと称する。インダクタ電流ＩＬは配線ＰＬ１から配線ＰＬ２へ向かう向きに流れる。インダクタ電流ＩＬはＰＦＣ回路３０への入力電流に相当する。
出力安定化制御及び力率改善制御は、帰還電圧Ｖｆｂと脈流生成部４０から供給される脈流電圧とに基づいてトランジスタ３２の状態（オン／オフ状態）を制御することにより実現される。ＰＦＣ制御部１００は、端子１０３を通じてトランジスタ３２にゲート信号Ｖｇａｔｅを供給し、ゲート信号Ｖｇａｔｅをハイレベル及びローレベル間で切り替えることでトランジスタ３２をスイッチングさせる。ゲート信号Ｖｇａｔｅがハイレベルであるときトランジスタ３２はオン状態となり、ゲート信号Ｖｇａｔｅがローレベルであるときトランジスタ３２はオフ状態となる。
トランジスタ３２がオン状態となるトランジスタ３２のオン区間において、インダクタ電流ＩＬはトランジスタ３２を介して配線ＮＬへと流れる。トランジスタ３２がオフ状態となるトランジスタ３２のオフ区間においてインダクタ電流ＩＬが流れるとき（インダクタ３１にエネルギが蓄積されているとき）、インダクタ電流ＩＬは還流ダイオード３３を介して出力配線ＰＬ３へと流れる。
図４に、連続モード（Continuous-Conduction Mode）でのインダクタ電流ＩＬの波形を概略的に、交流電圧Ｖａｃの波形と共に示す。ここでは特に図示しないが、ＰＦＣ回路３０は臨界モード（Boundary-Conduction Mode）でも動作可能である。臨界モードは不連続モードと称されることもある。連続モードであっても、臨界モードであっても、トランジスタ３２のオン区間においてインダクタ電流ＩＬは時間経過と共に上昇し、その後のトランジスタ３２のオフ区間においてインダクタ電流ＩＬは時間経過と共に減少する。但し、インダクタ電流ＩＬの下限はゼロである。
このため、トランジスタ３２のオン／オフによりインダクタ電流ＩＬが制御され、この制御を通じてインダクタ電流ＩＬの波形を目標インタクタ電流ＩＬｔｇの波形に近づけることができる。ここで、目標インタクタ電流ＩＬｔｇとは、“ＩＬｔｇ＝｜Ｖａｃ｜×Ｋｉｖ”で表わされる脈流を指す。Ｋｉｖは“アンペア／ボルト”を単位とする係数である。目標インタクタ電流ＩＬｔｇは、交流電圧Ｖａｃの２倍の周波数を持ち且つ交流電圧Ｖａｃに同期した位相を持つ。ＰＦＣ制御部１００は、力率改善制御において、インダクタ電流ＩＬの波形が目標インタクタ電流ＩＬｔｇの波形に近づくようにトランジスタ３２のオン／オフを制御することで電源装置１の力率を“１”に近づける。
尚、還流ダイオード３３はトランジスタ３２のオフ区間におけるインダクタ電流ＩＬを出力配線ＰＬ３に導く還流素子として機能する。ＰＦＣ回路３０において、還流ダイオード３３の代わりに同期整流トランジスタを還流素子として用いても良い。この場合、ＰＦＣ制御部１００の制御の下、トランジスタ３２がオン状態であるときに同期整流トランジスタをオフ状態とし、トランジスタ３２がオフ状態であるときに同期整流トランジスタをオン状態とすれば良い。
第１実施形態は、以下の実施例ＥＸ１＿１～ＥＸ１＿３を含む。実施例ＥＸ１＿１～ＥＸ１＿３にて、ＰＦＣ制御部１００の詳細な構成例及び動作例、並びに、応用技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿３に適用され、各実施例において、上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿３の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図５は実施例ＥＸ１＿１に係る電源装置１の一部構成図である。実施例ＥＸ１＿１では、脈流生成部４０として脈流生成部４０ａが用いられると共にＰＦＣ制御部１００としてＰＦＣ制御部１００ａが用いられる。実施例ＥＸ１＿１において、図１の端子１０５は単一の外部端子１０５Ｓである。図６に、実施例ＥＸ１＿１の電源装置１における幾つかの電圧波形及び電流波形を示す。尚、図６では、図示の便宜上、互いに異なるスケールにて複数の電圧波形を示している（後述の図１０及び図１４においても同様）。例えば、図６では、図示の便宜上、後述の脈流電圧ＶＨ及びＶＨ’が同程度の振幅を持つかのように、それらの波形が示されているが、脈流電圧ＶＨと脈流電圧ＶＨ’とでは振幅が大きく異なる（例えば１００倍程度異なる）。
脈流生成部４０ａは、整流ダイオードであるダイオード４１及び４２と、雷サージ保護用の抵抗４３とを備える。ダイオード４１のアノードは配線ＡＬ１に接続され、ダイオード４２のアノードは配線ＢＬ１に接続される。より詳細には（図３参照）、ダイオード４１のアノードは配線ＡＬ１ｂに接続され、ダイオード４２のアノードは配線ＢＬ１ｂに接続される。但し、ダイオード４１のアノードを配線ＡＬ１ａに接続し、ダイオード４２のアノードを配線ＢＬ１ａに接続するようにしても良い。
ダイオード４１及び４２のカソード同士は抵抗４３の一端に共通接続され、抵抗４３の他端は端子１０５Ｓに接続される。このため、脈流生成部４０ａにおいて、ダイオード４１及び４２により配線ＡＬ１及びＢＬ１間の交流電圧Ｖａｃが全波整流され、全波整流された交流電圧Ｖａｃが脈流電圧として生成される。脈流生成部４０ａにて生成される脈流電圧を脈流電圧ＶＨと称する。脈流電圧ＶＨは抵抗４３と端子１０５Ｓとの間の配線に生じ、端子１０５Ｓにて脈流生成部４０ａからの脈流電圧ＶＨを受ける。
ＰＦＣ制御部１００ａは、分圧回路１１０と、極小値検出部１２０（ゼロ相当電圧検出部）と、脈流電圧補正部１３０（ゼロ補正部）と、振幅検出部１４０と、除算回路１５０と、エラーアンプ１６０と、スイッチング制御部１７０と、を備える。
分圧回路１１０は、分圧抵抗１１１及び１１２から成り、端子１０５Ｓにおける脈流電圧ＶＨを分圧して、分圧された脈流電圧ＶＨを脈流電圧ＶＨ’として出力する。より具体的には、分圧抵抗１１１の一端が端子１０５Ｓに接続され、分圧抵抗１１１の他端は分圧抵抗１１２を介してグランドＧＮＤに接続される。分圧抵抗１１１及び１１２間の接続ノードに脈流電圧ＶＨ’が生じる。分圧回路１１０での分圧比は任意であるが、例えば、数１０分の１～数１００分の１程度の分圧比が採用される。
脈流電圧ＶＨ及びＶＨ’は、交流電圧Ｖａｃに同期し且つ交流電圧Ｖａｃの周波数の２倍の周波数を持つ（図６参照）。交流電圧Ｖａｃのゼロクロスタイミングにおいて脈流電圧ＶＨ及びＶＨ’は極小値をとり、その極小値は、理想的にはゼロとなる。しかしながら、ダイオード４１及び４２の存在や端子１０５Ｓに至るまでの波形歪みにより、それらの極小値はゼロとならないことも多い（図６参照）。尚、交流電圧Ｖａｃのゼロクロスとは電源端子ＩＮ１及びＩＮ２間の電位差がゼロとなることを指し、交流電圧Ｖａｃのゼロクロスタイミングとは、電源端子ＩＮ１及びＩＮ２間の電位差がゼロとなるタイミング（換言すれば、交流電圧Ｖａｃの極性が負から正に切り替わるタイミング、又は、交流電圧Ｖａｃの極性が正から負に切り替わるタイミング）を指す。
極小値検出部１２０は、脈流電圧ＶＨ’に基づき脈流電圧ＶＨ’の極小値を検出する。検出された極小値を記号“Ｖｍｉｎ”にて参照し、極小値Ｖｍｉｎ、検出極小値Ｖｉｍ又は検出値Ｖｍｉｎなどと称する（図６参照）。検出値Ｖｍｉｎは、交流電圧Ｖａｃのゼロクロスタイミングでの脈流電圧ＶＨ’の値に相当する。このため、極小値検出部１２０は、脈流電圧ＶＨ’に基づいて脈流電圧ＶＨ’が極小値をとるタイミングを交流電圧Ｖａｃのゼロクロスタイミングとして検出し、交流電圧Ｖａｃのゼロクロスタイミングでの脈流電圧ＶＨ’の値を検出値Ｖｍｉｎとして導出する回路である、と言える。
脈流電圧補正部１３０は、分圧回路１１０からの脈流電圧ＶＨ’と極小値検出部１２０による検出値Ｖｍｉｎとを受け、検出値Ｖｍｉｎに基づき脈流電圧ＶＨ’を負側にシフトすることで補正脈流電圧ＶＨｐを生成する（図６参照）。補正脈流電圧ＶＨｐは、脈流電圧ＶＨ’の極小値がゼロとなるように脈流電圧ＶＨ’を補正したものに相当する。このため、“ＶＨｐ＝ＶＨ’－Ｖｍｉｎ”であると考えて良い。
ここで、便宜上、交流電圧Ｖａｃにおける隣接する２つのゼロクロスタイミングに挟まれた区間を、フレームと称する（図６参照）。時間の進行につれて、第１フレーム、第２フレーム、第３フレーム、・・・が順次訪れる。任意の自然数ｉに関し、第（ｉ－１）及び第ｉフレーム間の境界タイミングにて交流電圧Ｖａｃのゼロクロスが発生し、第ｉ及び第（ｉ＋１）フレーム間の境界タイミングにて交流電圧Ｖａｃの次のゼロクロスが発生する。
極小値検出部１２０は、各フレームにおいて極小値Ｖｍｉｎを検出することができる。ここでは、任意の自然数ｉに関し、第（ｉ－１）及び第ｉフレーム間の境界タイミングにおける極小値Ｖｍｉｎが、第（ｉ－１）フレームにて検出される極小値Ｖｍｉｎであると考える。そうすると、脈流電圧補正部１３０は、第ｉフレームの脈流電圧ＶＨ’を、第（ｉ－１）フレームにて検出された極小値Ｖｍｉｎだけ負側にシフトすることで第ｉフレームの補正脈流電圧ＶＨｐを生成して良い。或いは、脈流電圧補正部１３０は、第ｉフレームよりも前の複数のフレームにて検出された複数の極小値Ｖｍｉｎに基づく量（例えば第（ｉ－２）及び第（ｉ－１）フレームにて検出された２つの極小値Ｖｍｉｎの平均）だけ、第ｉフレームの脈流電圧ＶＨ’を負側にシフトすることで第ｉフレームの補正脈流電圧ＶＨｐを生成しても良い。更に或いは、フレーム間における極小値Ｖｍｉｎの変動は少ないとみなし、第ｉフレームで極小値Ｖｍｉｎが検出された後、脈流電圧補正部１３０は、それ以後の全フレームにおいて、第ｉフレームで検出された極小値Ｖｍｉｎを用いて、補正脈流電圧ＶＨｐを生成するようにしても良い。
振幅検出部１４０は、脈流電圧ＶＨ’に基づいて脈流電圧ＶＨ’の振幅を検出し、脈流電圧ＶＨ’の振幅を表す電圧Ｖａｍｐを出力する。電圧Ｖａｍｐは、脈流電圧ＶＨ’の振幅に比例する電圧値を持ち、当該振幅の増大につれて増大し且つ当該振幅の減少につれて減少する。図７に、振幅検出部１４０の構成例を示す。図７の振幅検出部１４０は、オペアンプ１４１、ダイオード１４２及びコンデンサ１４３を備える。オペアンプ１４１の非反転入力端子に脈流電圧ＶＨ’が入力される。オペアンプ１４１の出力端子はダイオード１４２のアノードに接続される。ダイオード１４２のカソードは、オペアンプ１４１の反転入力端子に接続されると共に、コンデンサ１４３を介してグランドＧＮＤに接続される。ダイオード１４２のカソードとコンデンサ１４３との接続ノードに電圧Ｖａｍｐが現れる。
除算回路１５０は、補正脈流電圧ＶＨｐを電圧Ｖａｍｐにて除算することで制御用脈流電圧ＶＨｑを生成する（図６参照）。このため、“ＶＨｑ＝ＶＨｐ／Ｖａｍｐ”で表される。制御用脈流電圧ＶＨｑは補正脈流電圧ＶＨｐと振幅だけ異なり、振幅を除き、電圧ＶＨｐ及びＶＨｑの波形は互いに同じである。除算回路１５０は、振幅検出部１４０にて検出された振幅に基づき補正脈流電圧ＶＨｐの振幅を補正することで制御用脈流電圧ＶＨｑを生成する制御用脈流電圧生成部として機能する。
エラーアンプ１６０は、所定の基準電圧Ｖｒｅｆと端子１０４に加わる帰還電圧Ｖｆｂとの誤差に応じた誤差電圧Ｖｅｒｒを生成する。エラーアンプ１６０を例えばトランスコンダクタンスアンプにて構成することができる。基準電圧Ｖｒｅｆは、ＰＦＣ制御部１００ａ内の図示されない基準電圧生成部にて生成され、正の所定直流電圧値を持つ。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと一致するとき出力電圧Ｖｏｕｔは所定の目標電圧Ｖｔｇと一致する。ここでは、誤差電圧Ｖｅｒｒは０Ｖ以上の電圧を有し、“Ｖｆｂ＜Ｖｒｅｆ”であるときに誤差電圧Ｖｅｒｒが増大するように且つ“Ｖｆｂ＞Ｖｒｅｆ”であるときに誤差電圧Ｖｅｒｒが０Ｖを下限に低下するように、エラーアンプ１６０が構成されているものとする。尚、エラーアンプ１６０の出力端子は端子１０７に接続される。端子１０７には、エラーアンプ１６０の出力信号の高周波成分を低減するための部品（コンデンサや、抵抗及びコンデンサの直列回路：不図示）が、ＰＦＣ制御部１００ａの外側において接続されて良い。
スイッチング制御部１７０は、制御用脈流電圧ＶＨｑ及び誤差電圧Ｖｅｒｒに基づき、トランジスタ３２を所定のＰＷＭ周波数にて交互にオン、オフするＰＷＭ制御を実行する。ＰＷＭは“pulse width modulation”の略称である。
この際、スイッチング制御部１７０は、誤差電圧Ｖｅｒｒが高くなるほどトランジスタ３２のオンデューティを増大させ、誤差電圧Ｖｅｒｒが低くなるほどトランジスタ３２のオンデューティを減少させる。これにより出力電圧Ｖｏｕｔは所定の目標電圧Ｖｔｇに安定化することになる。トランジスタ３２のオンデューティとは、トランジスタ３２のオン区間とトランジスタ３２のオフ区間との和に対するトランジスタ３２のオン区間の割合を指す。
一方で、スイッチング制御部１７０は、制御用脈流電圧ＶＨｑの値が相対的に高いタイミングにおいて、制御用脈流電圧ＶＨｑの値が相対的に低いタイミングよりも、トランジスタ３２のオンデューティを大きくする。これは、配線ＡＬ１及びＢＬ１から抽出した脈流電圧（ＶＨ、ＶＨ’、ＶＨｐ又はＶＨｑ）の位相に応じてインダクタ電流ＩＬの位相を制御することに相当し、インダクタ電流ＩＬの位相（インダクタ電流ＩＬの平均電流の位相）が脈流電圧（ＶＨ、ＶＨ’、ＶＨｐ又はＶＨｑ）の位相と一致することになる。結果、インダクタ電流ＩＬの波形が上述の目標インタクタ電流ＩＬｔｇに近づいて（図４参照）電源装置１の力率が“１”に近づくことになる。
制御用脈流電圧ＶＨｑ及び誤差電圧Ｖｅｒｒの双方を加味してトランジスタ３２のオンデューティを制御すべく、スイッチング制御部１７０では乗算回路が利用される。図８（ａ）にスイッチング制御部１７０の構成例を示す。図８（ｂ）にスイッチング制御部１７０に関わる複数の信号波形を示す。スイッチング制御部１７０は、乗算回路１７１と、ランプ電圧生成部１７２と、ＰＷＭコンパレータ１７３と、オシレータ１７４と、ＲＳ型フリップフロップであるＦＦ１７５と、ドライバ１７６と、を備える。
乗算回路１７１は、制御用脈流電圧ＶＨｑと誤差電圧Ｖｅｒｒを乗算し、乗算結果を示す電圧Ｖｃｍｐを出力する。電圧Ｖｃｍｐは、制御用脈流電圧ＶＨｑが高いほど高くなり且つ誤差電圧Ｖｅｒｒが高いほど高くなる。
ランプ電圧生成部１７２は、鋸波又は三角波状のランプ電圧Ｖｒａｍｐを生成する。図８（ｂ）の例では、ランプ電圧Ｖｒａｍｐは鋸波状の波形を持ち、ランプ電圧Ｖｒａｍｐの値は所定の下限電圧値を起点に線型的に増大して所定の上限電圧値に達すると下限電圧値に急峻に戻る。ランプ電圧Ｖｒａｍｐの下限電圧値及び上限電圧値間の変動は所定のＰＷＭ周期にて繰り返し発生する。ＰＷＭ周期はＰＷＭ周波数の逆数である。
ＰＷＭコンパレータ１７３の非反転入力端子には、ランプ電圧Ｖｒａｍｐが入力され、ＰＷＭコンパレータ１７３の反転入力端子には、乗算回路１７１からの電圧Ｖｃｍｐが対比電圧として入力される。ＰＷＭコンパレータ１７３は、ランプ電圧Ｖｒａｍｐ及び対比電圧Ｖｃｍｐを比較し、比較結果を示すＰＷＭ信号である信号Ｓｐｗｍを出力する。信号Ｓｐｗｍは、“Ｖｒａｍｐ＞Ｖｃｍｐ”の成立区間においてハイレベルとなり、それ以外の区間ではローレベルとなる。
オシレータ１７４は、所定のＰＷＭ周波数を有するセット信号Ｓｓｅｔを生成する。図８（ｂ）の例において、セット信号Ｓｓｅｔは微小時間だけハイレベルとなるパルスの列を含み、セット信号Ｓｓｅｔにおいて隣接する任意の２つのパルスの間隔はＰＷＭ周期と一致する。ランプ電圧生成部１７２はオシレータ１７４に同期して動作しており、セット信号Ｓｓｅｔでのパルスの発生に同期してランプ電圧Ｖｒａｍｐを下限電圧値に戻す。
ＦＦ１７５は、セット信号Ｓｓｅｔを受けるセット端子と、信号Ｓｐｗｍを受けるリセット端子と、出力端子と、を備えるＲＳ型フリップフロップである。ＦＦ１７５の出力端子から駆動信号ＤＲＶが出力される。このため、各ＰＷＭ周期において、駆動信号ＤＲＶは“Ｖｒａｍｐ＞Ｖｃｍｐ”の成立区間においてローレベルとなり、それ以外の区間においてハイレベルとなる。
ドライバ１７６は駆動信号ＤＲＶに基づくゲート信号Ｖｇａｔｅを出力する。ゲート信号Ｖｇａｔｅは端子１０３を通じてトランジスタ３２のゲートに供給される（図１参照）。ハーフブリッジ回路等にてドライバ１７６を構成することができる。駆動信号ＤＲＶがハイレベルであるときにゲート信号Ｖｇａｔｅもハイレベルとなってトランジスタ３２がオン状態となり、駆動信号ＤＲＶがローレベルであるときにゲート信号Ｖｇａｔｅもローレベルとなってトランジスタ３２がオフ状態となる。
上述の構成により、帰還電圧Ｖｆｂ及び制御用脈流電圧ＶＨｑに応じてトランジスタ３２が交互にオン、オフされ、上記の出力安定化制御及び力率改善制御が実現される。この際、フィルタ部１０やコンデンサ５１による歪みの影響を受けていない電圧を配線ＡＬ１及びＢＬ１から取り込む構成を採用することにより、高い力率改善効果（高調波電流の高い抑制効果）が得られる。
また、極小値検出部１２０（ゼロ相当電圧検出部）を利用し、０Ｖまで低下する脈流電圧（ＶＨｐ、ＶＨｑ）を用いてインダクタ電流ＩＬを制御することで、高調波電流の発生が強力に抑制される。つまり、参照される脈流電圧（ＶＨｐ、ＶＨｑ）が０Ｖ近辺まで低下しているタイミングではインダクタ電流ＩＬも０Ａ近辺まで低下させることができ、これにより電流の歪みが効果的に低減される。
図６には、連続モードで動作するときのインダクタ電流ＩＬの波形が概略的に示されているが、ＰＦＣ回路３０は臨界モード（不連続モード）でも動作可能である。つまり、本実施形態の構成は連続モード及び臨界モードの何れにも対応できるため、利便性が高い。
また、振幅検出部１４０及び除算回路１５０を用いることで、交流電圧Ｖａｃの振幅に依存することなく、制御用脈流電圧ＶＨｑの振幅を一定にすることができる。このため、交流電圧Ｖａｃが様々な振幅を持ちうることを考慮することなく乗算回路１５０を設計することができ、乗算回路１５０のダイナミックレンジの設計を含む設計の容易化が期待される。
但し、ＰＦＣ制御部１００ａから振幅検出部１４０及び除算回路１５０を削除し、補正脈流電圧ＶＨｐそのものを制御用脈流電圧ＶＨｑとしてスイッチング制御部１７０に入力することも可能ではある。
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。図９は実施例ＥＸ１＿２に係る電源装置１の一部構成図である。実施例ＥＸ１＿２では、脈流生成部４０として脈流生成部４０ｂが用いられると共にＰＦＣ制御部１００としてＰＦＣ制御部１００ｂが用いられる。実施例ＥＸ１＿２において、図１の端子１０５は２つの外部端子１０５Ａ及び１０５Ｂから成る。図１０に、実施例ＥＸ１＿２の電源装置１における幾つかの電圧波形及び電流波形を示す。
脈流生成部４０ｂは、整流ダイオードであるダイオード４４及び４５と、雷サージ保護用の抵抗４６及び４７とを備える。ダイオード４４のアノードは配線ＡＬ１に接続され、ダイオード４５のアノードは配線ＢＬ１に接続される。より詳細には（図３参照）、ダイオード４４のアノードは配線ＡＬ１ｂに接続され、ダイオード４５のアノードは配線ＢＬ１ｂに接続される。但し、ダイオード４４のアノードを配線ＡＬ１ａに接続し、ダイオード４５のアノードを配線ＢＬ１ａに接続するようにしても良い。
ダイオード４４のカソードは抵抗４６を介して端子１０５Ａに接続される一方、ダイオード４５のカソードは抵抗４７を介して端子１０５Ｂに接続される。このため、脈流生成部４０ｂにおいて、ダイオード４４により配線ＡＬ１における電圧が半波整流され、配線ＡＬ１での電圧を半波整流した電圧ＶＨ１が端子１０５Ａに加わる。一方、ダイオード４５により配線ＢＬ１における電圧が半波整流され、配線ＢＬ１での電圧を半波整流した電圧ＶＨ２が端子１０５Ｂに加わる。電圧ＶＨ１及びＶＨ２は、互いに位相がずれた脈流電圧となる（図１０参照）。
ＰＦＣ制御部１００ｂは、分圧回路２１０Ａ及び２１０Ｂと、ゼロクロスタイミング検出部２２０と、周期検出部２３０と、正弦波データレジスタ２４０と、デコーダ２５０と、Ｄ／Ａコンバータ（デジタル／アナログ変換器）であるＤＡＣ２６０と、エラーアンプ１６０と、スイッチング制御部１７０と、を備える。
分圧回路２１０Ａは、分圧抵抗２１１及２１２から成り、端子１０５Ａにおける脈流電圧ＶＨ１を分圧して、分圧された脈流電圧ＶＨ１を脈流電圧ＶＨ１’として出力する。より具体的には、分圧抵抗２１１の一端が端子１０５Ａに接続され、分圧抵抗２１１の他端は分圧抵抗２１２を介してグランドＧＮＤに接続される。分圧抵抗２１１及び２１２間の接続ノードに脈流電圧ＶＨ１’が生じる。
分圧回路２１０Ｂは、分圧抵抗２１３及２１４から成り、端子１０５Ｂにおける脈流電圧ＶＨ２を分圧して、分圧された脈流電圧ＶＨ２を脈流電圧ＶＨ２’として出力する。より具体的には、分圧抵抗２１３の一端が端子１０５Ｂに接続され、分圧抵抗２１３の他端は分圧抵抗２１４を介してグランドＧＮＤに接続される。分圧抵抗２１３及び２１４間の接続ノードに脈流電圧ＶＨ２’が生じる。
分圧回路２１０Ａ及び２１０Ｂでの分圧比は任意であるが、例えば、数１０分の１～数１００分の１程度の分圧比が採用される。但し、分圧回路２１０Ａ及び２１０Ｂでの分圧比は互いに同じに設定されると良い。
脈流電圧ＶＨ１又はＶＨ１’は第１脈流電圧に相当し、脈流電圧ＶＨ２又はＶＨ２’は第２脈流電圧に相当する。交流電圧Ｖａｃのゼロクロスタイミング（即ち電源端子ＩＮ１及びＩＮ２間の電位差がゼロとなるタイミング）において、第１及び第２脈流電圧間の電位差はゼロとなる。
ゼロクロスタイミング検出部２２０は、第１脈流電圧及び第２脈流電圧に基づき交流電圧Ｖａｃのゼロクロスタイミングを検出し（換言すれば推定し）、その検出結果を示すゼロクロス検出信号Ｓｚｘを出力する。具体的には、検出部２２０は、脈流電圧ＶＨ１’及びＶＨ２’を受け、脈流電圧ＶＨ１’が脈流電圧ＶＨ２’よりも高い状態から脈流電圧ＶＨ１’が脈流電圧ＶＨ２’よりも低い状態へ遷移する第１遷移タイミング、及び、脈流電圧ＶＨ１’が脈流電圧ＶＨ２’よりも低い状態から脈流電圧ＶＨ１’が脈流電圧ＶＨ２’よりも高い状態へ遷移する第２遷移タイミングの夫々を交流電圧Ｖａｃのゼロクロスタイミングとして検出し、検出した各ゼロクロスタイミングにおいて微小時間だけハイレベルとなるパルスをゼロクロス検出信号Ｓｚｘに発生させる。信号Ｓｚｘにおいて、交流電圧Ｖａｃの周期の１／２の周期でパルスが発生することになる。脈流電圧ＶＨ１’及びＶＨ２’を比較するコンパレータと、当該コンパレータの出力信号変化に同期してパルスを発生させる１ショットパルス生成回路とで、検出部２２０を構成することができる。
周期検出部２３０は、ゼロクロス検出信号Ｓｚｘにおける互いに隣接するパルスの間隔を計測することで、交流電圧Ｖａｃの半周期を検出する（即ち、交流電圧Ｖａｃの半周期の長さを検出する）。交流電圧Ｖａｃの半周期は交流電圧Ｖａｃの周期の半分を指す。例えば、交流電圧Ｖａｃの周波数が５０Ｈｚであれば、交流電圧Ｖａｃの半周期は１／１００秒となる。
そして、正弦波データレジスタ２４０、デコーダ２５０及びＤＡＣ２６０から成る制御用脈流電圧生成部は、交流電圧Ｖａｃの半周期を自身の周期として有し、且つ、検出部２３０による検出ゼロクロスタイミングにて極小値（例えばゼロ）をとる制御用脈流電圧ＶＨｘを生成する（図１０参照）。この際、制御用脈流電圧ＶＨｘが正弦波を全波整流した電圧値を持つよう制御用脈流電圧ＶＨｘの生成が行われる。
制御用脈流電圧ＶＨｚの生成方法を詳細に説明する。正弦波データレジスタ２４０は所定の正弦波データを保持するデータ保持部である。正弦波データは、正弦波信号の信号値を量子化して表したデータである。１周期分の正弦波信号の信号値がレジスタ２４０にて保持されていても良いが、図１１に示すような、０°～９０°の位相範囲における正弦波信号の信号値を表す正弦波データＤ＿ｓｉｎがレジスタ２４０に保持されていれば足る。図１１では、正弦波データＤ＿ｓｉｎが滑らかな曲線にて表現されているが、正弦波データＤ＿ｓｉｎは量子化されたデータであるため、位相に応じた離散値を有する。正弦波データＤ＿ｓｉｎは、所定の最小値Ｄｍｉｎから所定の最大値Ｄｍａｘまでの信号値を有する。“０＝Ｄｍｉｎ＜Ｄｍａｘ”である。
図１２を参照し、ゼロクロス検出信号Ｓｚｘにおける互いに隣接するパルスの間隔をＴｐ１で表す。周期検出部２３０は、間隔Ｔｐ１分の長さを有する区間、即ち交流電圧Ｖａｃにおける隣接する２つのゼロクロスタイミングに挟まれた区間を、制御単位区間に設定する。周期検出部２３０にて設定される制御単位区間は実施例ＥＸ１＿１で述べたフレームに相当する（図６参照）。制御単位区間は交流電圧Ｖａｃの周波数の２倍の周波数で順次且つ繰り返し訪れる。周期検出部２３０は、各制御単位区間を（２×ｍ）個に等分割する。この等分割により形成される１つの１つの区間を要素区間と称する。各制御単位区間は計（２×ｍ）個の要素区間から成る。或る制御単位区間における要素区間の長さは、過去の１以上の制御単位区間の長さに基づいて決定されれば良い。デコーダ２５０は、周期検出部２３０の制御の下で、レジスタ２４０に保持された正弦波データＤ＿ｓｉｎから必要なデジタル値を抽出し、抽出したデジタル値を持つデジタル信号ＤＡＣｘをＤＡＣ２６０に入力する。ＤＡＣ２６０は、入力されたデジタル信号ＤＡＣｘをアナログの電圧信号に変換することで制御用脈流電圧ＶＨｘを生成及び出力する。
デコーダ２５０は、周期検出部２３０の制御の下、各制御単位区間の第ｉ番目の要素区間において、デジタル信号ＤＡＣｘが、“Ｋ×ｓｉｎ（（π／２）×（ｉ／ｍ））”に一致又は近似したデジタル値を持つように、正弦波データＤ＿ｓｉｎから必要なデジタル値を抽出すれば良い（但し、第１番目及び第ｍ番目の要素区間におけるデジタル信号ＤＡＣｘの値はゼロとされても良い）。Ｋは所定の係数である。これにより、正弦波を全波整流した波形を持つデジタル信号ＤＡＣｘを生成することができる（図１０参照）。デジタル信号ＤＡＣｘは、交流電圧Ｖａｃの半周期を自身の周期として有し、且つ、検出部３２０によるゼロクロスタイミングにて極小値（例えばゼロ）をとる信号波形を持つ。正弦波データレジスタ２４０及びデコーダ２５０によりデジタル信号ＤＡＣｘを生成するデジタル信号生成部が形成される。
制御用脈流電圧ＶＨｘはデジタル信号ＤＡＣｘをアナログ電圧に変換したものであるため（電圧ＶＨｘの値は信号ＤＡＣｘの値に比例するため）、制御用脈流電圧ＶＨｘは正弦波を全波整流した波形を持つことになる。そして、制御用脈流電圧ＶＨｘの周期は交流電圧Ｖａｃの半周期と一致すると共に、制御用脈流電圧ＶＨｘは検出部３２０によるゼロクロスタイミングにて極小値をとる。制御用脈流電圧ＶＨｘの極小値はゼロとされるが、ゼロよりも若干大きな値であり得ても良い。制御用脈流電圧ＶＨｘの振幅は交流電圧Ｖａｃの振幅に依存せず一定となる。
ＰＦＣ制御部１００ｂに設けられるエラーアンプ１６０及びスイッチング制御部１７０は、実施例ＥＸ１＿１のＰＦＣ制御部１００ａに設けられるエラーアンプ１６０及びスイッチング制御部１７０と同じものであり、それらの動作及び構成について実施例ＥＸ１＿１の記載が実施例ＥＸ１＿２に適用される。但し、ＰＦＣ制御部１００ｂにおけるスイッチング制御部１７０では、制御用脈流電圧としてＤＡＣ２６０からの制御用脈流電圧ＶＨｘを用いてゲート信号Ｖｇａｔｅを生成するものとする。故に、実施例ＥＸ１＿２においてスイッチング制御部１７０は、制御用脈流電圧ＶＨｘ及び誤差電圧Ｖｅｒｒに基づき、トランジスタ３２を所定のＰＷＭ周波数にて交互にオン、オフするＰＷＭ制御を実行することになる。実施例ＥＸ１＿１の記載を実施例ＥＸ１＿２に適用する際、実施例ＥＸ１＿１中の符号“１００ａ”及び“ＶＨｑ”は夫々実施例ＥＸ１＿２において符号“１００ｂ”及び“ＶＨｘ”に読み替えられる。
実施例ＥＸ１＿２によっても実施例ＥＸ１＿１と同様の作用及び効果を得ることができる。ところで、特に工場などでは、電源端子ＩＮ１及びＩＮ２における電圧が既に歪んでいることも多い。但し、そのような場合であっても、交流電圧Ｖａｃのゼロクロスタイミングは第１及び第２脈流電圧（ＶＨ１及びＶＨ２、又は、ＶＨ１’及びＶＨ２’）の交差タイミングと一致している。このため、実施例ＥＸ１＿２では、第１及び第２脈流電圧の交差タイミングから交流電圧Ｖａｃのゼロクロスタイミングを検出して歪みの無い制御用脈流電圧ＶＨｘを交流電圧Ｖａｃの理想的な全波整流電圧として再現し、歪みの無い制御用脈流電圧ＶＨｘを用いてインダクタ電流ＩＬを制御する構成を採用している。このため、電源端子ＩＮ１及びＩＮ２における電圧が歪みを含んでいるような状況においても、優れた高調波抑制効果を得ることが可能となる。
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。図１３は実施例ＥＸ１＿３に係る電源装置１の一部構成図である。実施例ＥＸ１＿３では、脈流生成部４０として脈流生成部４０ｃが用いられると共にＰＦＣ制御部１００としてＰＦＣ制御部１００ｃが用いられる。実施例ＥＸ１＿３において、図１の端子１０５は単一の外部端子１０５Ｓから成る。図１４に、実施例ＥＸ１＿３の電源装置１における幾つかの電圧波形及び電流波形を示す。
実施例ＥＸ１＿３における脈流生成部４０ｃは、第１実施例における脈流生成部４０ａと同じものであり、整流ダイオードであるダイオード４１及び４２と、雷サージ保護用の抵抗４３とを備える。実施例ＥＸ１＿３において、ダイオード４１及び４２、抵抗４３、配線ＡＬ１及びＢＬ１並びに端子１０５Ｓ間の接続方法は、第１実施例で述べた通りである。このため、脈流生成部４０ｃにおいて、ダイオード４１及び４２により配線ＡＬ１及びＢＬ１間の交流電圧Ｖａｃが全波整流され、全波整流された交流電圧Ｖａｃが脈流電圧ＶＨとして生成される。端子１０５Ｓにて脈流生成部４０ｃからの脈流電圧ＶＨを受ける。
ＰＦＣ制御部１００ｃは、分圧回路３１０と、ピークタイミング検出部３２０と、周期検出部３３０と、正弦波データレジスタ３４０と、デコーダ３５０と、Ｄ／Ａコンバータ（デジタル／アナログ変換器）であるＤＡＣ３６０と、エラーアンプ１６０と、スイッチング制御部１７０と、を備える。
分圧回路３１０は、第１実施例の分圧回路１１０（図５参照）と同じ構成及び機能を持つ。即ち、分圧回路３１０は、分圧抵抗３１１及び３１２から成り、端子１０５Ｓにおける脈流電圧ＶＨを分圧して、分圧された脈流電圧ＶＨを脈流電圧ＶＨ’として出力する。以下、実施例ＥＸ１＿３で述べられる脈流電圧ＶＨ’は、分圧回路３１０から出力されるものであるとする。より具体的には、分圧抵抗３１１の一端が端子１０５Ｓに接続され、分圧抵抗３１１の他端は分圧抵抗３１２を介してグランドＧＮＤに接続される。分圧抵抗３１１及び３１２間の接続ノードに脈流電圧ＶＨ’が生じる。分圧回路３１０での分圧比は任意であるが、例えば、数１０分の１～数１００分の１程度の分圧比が採用される。
ピークタイミング検出部３２０は、分圧回路３１０から入力される脈流電圧ＶＨ’に基づき脈流電圧ＶＨ’のピークタイミングを検出し、その検出結果を示すピーク検出信号Ｓｐｋを出力する。脈流電圧ＶＨ’のピークタイミングとは、脈流電圧ＶＨ’が極大値をとるタイミングであり、交流電圧Ｖａｃの瞬時値の絶対値が極大となるタイミング（即ち、電源端子ＩＮ１及びＩＮ２間の電位差の大きさが極大値をとるタイミング）に相当する。具体的には、検出部３２０は、脈流電圧ＶＨ’の値が上昇から下降に転じるタイミングを脈流電圧ＶＨ’のピークタイミングとして検出し、検出した各ピークスタイミングにおいて微小時間だけハイレベルとなるパルスをピーク検出信号Ｓｐｋに発生させる。信号Ｓｐｋにおいて、交流電圧Ｖａｃの周期の１／２の周期でパルスが発生することになる（図１４参照）。
周期検出部３３０は、ピーク検出信号Ｓｐｋにおける互いに隣接するパルスの間隔を計測することで、交流電圧Ｖａｃの半周期を検出する（即ち、交流電圧Ｖａｃの半周期の長さを検出する）。交流電圧Ｖａｃの半周期は交流電圧Ｖａｃの周期の半分を指す。例えば、交流電圧Ｖａｃの周波数が５０Ｈｚであれば、交流電圧Ｖａｃの半周期は１／１００秒となる。
そして、正弦波データレジスタ３４０、デコーダ３５０及びＤＡＣ３６０から成る制御用脈流電圧生成部は、交流電圧Ｖａｃの半周期を自身の周期として有し、且つ、検出部３３０による検出ピークタイミングにて極大値をとる制御用脈流電圧ＶＨｙを生成する（図１４参照）。この際、制御用脈流電圧ＶＨｙが正弦波を全波整流した電圧値を持つよう制御用脈流電圧ＶＨｙの生成が行われる。
制御用脈流電圧ＶＨｚの生成方法を詳細に説明する。正弦波データレジスタ３４０は、図９の正弦波データレジスタ２４０と同じものであり、所定の正弦波データを保持するデータ保持部である。上述したように、正弦波データは、正弦波信号の信号値を量子化して表したデータである。１周期分の正弦波信号の信号値がレジスタ３４０にて保持されていても良いが、図１１に示すような、０°～９０°の位相範囲における正弦波信号の信号値を表す正弦波データＤ＿ｓｉｎがレジスタ３４０に保持されていれば足る。
図１５を参照し、ピーク検出信号Ｓｐｋにおける互いに隣接するパルスの間隔をＴｐ２で表す。周期検出部３３０は、間隔Ｔｐ２分の長さを有する区間、即ち交流電圧Ｖａｃにおける隣接する２つのピークタイミングに挟まれた区間を、制御単位区間に設定する。制御単位区間は交流電圧Ｖａｃの周波数の２倍の周波数で順次且つ繰り返し訪れる。周期検出部３３０は、各制御単位区間を（２×ｍ）個に等分割する。この等分割により形成される１つの１つの区間を要素区間と称する。各制御単位区間は計（２×ｍ）個の要素区間から成る。或る制御単位区間における要素区間の長さは、過去の１以上の制御単位区間の長さに基づいて決定されれば良い。デコーダ３５０は、周期検出部３３０の制御の下で、レジスタ３４０に保持された正弦波データＤ＿ｓｉｎから必要なデジタル値を抽出し、抽出したデジタル値を持つデジタル信号ＤＡＣｙをＤＡＣ３６０に入力する。ＤＡＣ３６０は、入力されたデジタル信号ＤＡＣｙをアナログの電圧信号に変換することで制御用脈流電圧ＶＨｙを生成及び出力する。
デコーダ３５０は、周期検出部３３０の制御の下、各制御単位区間の第ｉ番目の要素区間において、デジタル信号ＤＡＣｙが、“Ｋ×ｓｉｎ（π／２＋（π／２）×（ｉ／ｍ））”に一致又は近似したデジタル値を持つように、正弦波データＤ＿ｓｉｎから必要なデジタル値を抽出すれば良い。Ｋは所定の係数である。これにより、正弦波を全波整流した波形を持つデジタル信号ＤＡＣｙを生成することができる（図１４参照）。デジタル信号ＤＡＣｙは、交流電圧Ｖａｃの半周期を自身の周期として有し、且つ、検出部３２０によるピークタイミングにて極大値をとる信号波形を持つ。正弦波データレジスタ３４０及びデコーダ３５０によりデジタル信号ＤＡＣｙを生成するデジタル信号生成部が形成される。
制御用脈流電圧ＶＨｙはデジタル信号ＤＡＣｙをアナログ電圧に変換したものであるため（電圧ＶＨｙの値は信号ＤＡＣｙの値に比例するため）、制御用脈流電圧ＶＨｙは正弦波を全波整流した波形を持つことになる。そして、制御用脈流電圧ＶＨｙの周期は交流電圧Ｖａｃの半周期と一致すると共に、制御用脈流電圧ＶＨｙは検出部３２０によるピークタイミングにて極大値をとる。制御用脈流電圧ＶＨｙの振幅は交流電圧Ｖａｃの振幅に依存せず一定となる。
ＰＦＣ制御部１００ｃに設けられるエラーアンプ１６０及びスイッチング制御部１７０は、実施例ＥＸ１＿１のＰＦＣ制御部１００ａに設けられるエラーアンプ１６０及びスイッチング制御部１７０と同じものであり、それらの動作及び構成について実施例ＥＸ１＿１の記載が実施例ＥＸ１＿３に適用される。但し、ＰＦＣ制御部１００ｃにおけるスイッチング制御部１７０では、制御用脈流電圧としてＤＡＣ３６０からの制御用脈流電圧ＶＨｙを用いてゲート信号Ｖｇａｔｅを生成するものとする。故に、実施例ＥＸ１＿３においてスイッチング制御部１７０は、制御用脈流電圧ＶＨｙ及び誤差電圧Ｖｅｒｒに基づき、トランジスタ３２を所定のＰＷＭ周波数にて交互にオン、オフするＰＷＭ制御を実行することになる。実施例ＥＸ１＿１の記載を実施例ＥＸ１＿３に適用する際、実施例ＥＸ１＿１中の符号“１００ａ”及び“ＶＨｑ”は夫々実施例ＥＸ１＿３において符号“１００ｃ”及び“ＶＨｙ”に読み替えられる。
実施例ＥＸ１＿３によっても実施例ＥＸ１＿１と同様の作用及び効果を得ることができる。
ピークタイミング検出部３２０は、交流電圧Ｖａｃの瞬時値の絶対値が極大となるタイミングを検出することを目的としている。即ち、検出部３２０にて検出される脈流電圧ＶＨ’のピークタイミングは、交流電圧Ｖａｃの瞬時値の絶対値が極大となるタイミングを推定したものに相当する。この推定が正確であれば力率改善効果が最適化される。しかしながら、脈流電圧ＶＨ’のピークタイミングは、電源端子ＩＮ１及びＩＮ２における電圧の歪みの影響を受けやすく、上記推定には誤差が含まれるおそれがある。この点に鑑みれば、実施例ＥＸ１＿３の構成よりも実施例ＥＸ１＿２の構成の方が好ましい。
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態は第１実施形態を基礎とする実施形態であり、第２実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い。
図１６にＰＦＣ制御部１００における外部端子の基本配列構造を示す。ＰＦＣ制御部１００を構成する１以上の半導体基板が樹脂にて構成された筐体（パッケージ）内に封入される。各半導体基板には半導体集積回路が形成される。
ＰＦＣ制御部１００の筐体は概略直方体形状を有する。基本配列構造に係るＰＦＣ制御部１００において、当該筐体の第１面から第１方向に向けて外部端子ＰＩＮ１～ＰＩＮ７が突出して設けられ、当該筐体の第２面から第２方向に向けて外部端子ＰＩＮ８～ＰＩＮ１４が突出して設けられる。全ての外部端子ＰＩＮ１～ＰＩＮ１４はＰＦＣ制御部１００の筐体から露出している。第１面及び第２面は互いに対向する面であり、第２方向は第１方向とは逆の方向である。第３方向は、第１面及び第２面に平行であって且つ第１方向及び第２方向に直交する方向である。基本配列構造の第１面では、第３方向に沿って外部端子ＰＩＮ１、ＰＩＮ２、ＰＩＮ３、ＰＩＮ４、ＰＩＮ５、ＰＩＮ６、ＰＩＮ７が、この順番で配列され、且つ、基本配列構造の第２面では、第３方向に沿って外部端子ＰＩＮ８、ＰＩＮ９、ＰＩＮ１０、ＰＩＮ１１、ＰＩＮ１２、ＰＩＮ１３、ＰＩＮ１４が、この順番で配列される。外部端子ＰＩＮ１は第１面の端部に配置され、外部端子ＰＩＮ７は第１面の他の端部に配置される。外部端子ＰＩＮ８は第２面の端部に配置され、外部端子ＰＩＮ１４は第２面の他の端部に配置される。
基本配列構造において、第１面では外部端子ＰＩＮ１～ＰＩＮ７が等間隔で配置され、第２面では外部端子ＰＩＮ８～ＰＩＮ１４が等間隔で配置される。基本配列構造において、互いに隣接する２つの外部端子の間隔は一定であって距離ｄＡを持つ。
尚、ここでは、ＰＦＣ制御部１００の外部端子の本数が１４本であると仮定しているが（後述の実施例ＥＸ２＿１では１２本であると仮定しているが；図１８参照）、ＰＦＣ制御部１００の外部端子の本数は任意に変更可能である。
第２実施形態では特にＰＦＣ制御部１００として実施例ＥＸ１＿２に係るＰＦＣ制御部１００ｂ（図９参照）に注目する。そしてここでは、ＰＦＣ制御部１００ｂは、互いに分離された２つの半導体基板ＳＵＢ１及びＳＵＢ２（図１７参照）にて構成されるものとする。但し、ＰＦＣ制御部１００ｂは、１つの半導体基板のみ又は３以上の半導体基板を用いて構成されていても良い。
半導体基板ＳＵＢ１には分圧回路２１０Ａ及び２１０Ｂが集積化されている。分圧回路２１０Ａ及び２１０Ｂを、高い耐圧を持つポリシリコン抵抗を用いて（例えば４００Ｖ以上の耐圧を持つポリシリコン抵抗を用いて）形成すると良い。半導体基板ＳＵＢ２には、ＰＦＣ制御部１００ｂを構成する回路の内、分圧回路２１０Ａ及び２１０Ｂ以外の回路（図９に示されるゼロクロスタイミング検出部２２０、周期検出部２３０、正弦波データレジスタ２４０、デコーダ２５０、ＤＡＣ２６０、エラーアンプ１６０及びスイッチング制御部１７０を含む）が集積化されている。半導体基板ＳＵＢ１及びＳＵＢ２はワイヤボンディングを用いて接続される。即ち例えば、半導体基板ＳＵＢ１上の分圧回路２１０Ａ及び２１０Ｂにて生じる脈流電圧ＶＨ１’及びＶＨ２’は、ワイヤボンディングを用いて、半導体基板ＳＵＢ２上のゼロクロスタイミング検出部２２０に伝達される。
第２実施形態は、以下の実施例ＥＸ２＿１～ＥＸ２＿３を含む。実施例ＥＸ２＿１～ＥＸ２＿３にて、外部端子の配列に関する具体例を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ２＿１～ＥＸ２＿３に適用され、各実施例において、上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ２＿１～ＥＸ２＿３の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。実施例ＥＸ２＿１並びに後述の実施例ＥＸ２＿２～ＥＸ２＿３では、図９に対応する実施例ＥＸ１＿２のＰＦＣ制御部１００ｂの外部端子の配列構成を説明する。図１８は、実施例ＥＸ２＿１に係るＰＦＣ制御部１００ｂの外部端子の配列構成を示している。
実施例ＥＸ２＿１では、図１６の基本配列構造を基準に外部端子ＰＩＮ２及びＰＩＮ４が削除される。その上で、外部端子ＰＩＮ１を図９の端子１０５Ａとして用い、外部端子ＰＩＮ３を図９の端子１０５Ｂとして用いる。外部端子ＰＩＮ１、ＰＩＮ３は、夫々、第１、第２外部端子として機能する。上述の説明から理解されるよう、端子１０５Ａは電源端子ＩＮ１に加わる電圧の半波整流電圧（ＶＨ１）を受ける第１外部端子であり、端子１０５Ｂは電源端子ＩＮ２に加わる電圧の半波整流電圧（ＶＨ２）を受ける第２外部端子である。
実施例ＥＸ２＿１において、外部端子ＰＩＮ２の削除に伴い、外部端子ＰＩＮ１（第１外部端子）及び外部端子ＰＩＮ３（第２外部端子）は互いに隣接しあう２つの外部端子となり、外部端子ＰＩＮ１及びＰＩＮ３間の距離は距離ｄＢとなる。距離ｄＢは上述の距離ｄＡよりも大きい。距離ｄＡは、上述の説明から明らかなように、外部端子ＰＩＮ５～ＰＩＮ１４（複数の第３外部端子）の内、互いに隣接する任意の２つの外部端子間の距離（例えば外部端子ＰＩＮ５及びＰＩＮ６間の距離）である。
また、外部端子ＰＩＮ４が削除されているので、外部端子ＰＩＮ５～ＰＩＮ１４（複数の第３外部端子）の内、外部端子ＰＩＮ３（端子１０５Ｂ）に隣接する外部端子（第３外部端子）は外部端子ＰＩＮ５となり、外部端子ＰＩＮ３及びＰＩＮ５間の距離も距離ｄＢであって、距離ｄＡより大きくなる。
実施例ＥＸ２＿１において、外部端子ＰＩＮ５～ＰＩＮ１４に対して図１の端子１０１～１０４、１０６及び１０７の機能又は他の機能が割り当てられる。例えば、外部端子ＰＩＮ５、ＰＩＮ６を、夫々、端子１０６、１０２として用いても良い。外部端子ＰＩＮ５～ＰＩＮ１４の内、１以上の外部端子は、ＰＦＣ制御部１００（ここでは１００ｂ）を形成する何れの半導体基板にも接続されない外部端子（以下、ＮＣ端子と称する）であっても良い。図１に示されていない外部端子が存在していても良く、図１に示されていない外部端子の機能が外部端子ＰＩＮ５～ＰＩＮ１４の何れかに割り当てられても良い。
端子１０５Ａ及び１０５Ｂとして用いられる外部端子ＰＩＮ１及びＰＩＮ３には、他の外部端子と比べ、大きな電圧が加わる。実施例ＥＸ２＿１の配列構造によれば、絶縁に関わる必要な沿面距離を確保しやすくなる。
また、図１８には２つの破線枠で囲まれた領域５１０及び５２０が図示されている。領域５１０及び５２０は、ＰＦＣ制御部１００ｂの筐体内における互いに離間した２つの領域である。半導体基板ＳＵＢ１は領域５１０内に配置され、半導体基板ＳＵＢ２は領域５２０内に配置される。外部端子ＰＩＮ１及びＰＩＮ３はワイヤボンディングを用いて半導体基板ＳＵＢ１に接続される。外部端子ＰＩＮ５～ＰＩＮ１４の全部又は一部はワイヤボンディングを用いて半導体基板ＳＵＢ２に接続される。
ここで、領域５１０内に配置される半導体基板ＳＵＢ１は、外部端子ＰＩＮ３（第２外部端子）に隣接する外部端子ＰＩＮ５（第３外部端子）よりも、外部端子ＰＩＮ１（第１外部端子）の近くに配置されると良い。換言すれば、半導体基板ＳＵＢ１及び外部端子ＰＩＮ１間の最短距離は、半導体基板ＳＵＢ１及び外部端子ＰＩＮ５間の最短距離よりも短いと良い。また、領域５１０（従って半導体基板ＳＵＢ１）は第２面よりも第１面の近くに位置していると良い。
また、領域５２０内に配置される半導体基板ＳＵＢ２は、外部端子ＰＩＮ１（第１外部端子）よりも、外部端子ＰＩＮ５（第３外部端子）の近くに配置されると良い。換言すれば、半導体基板ＳＵＢ２及び外部端子ＰＩＮ５間の最短距離は、半導体基板ＳＵＢ２及び外部端子ＰＩＮ１間の最短距離よりも短いと良い。
これらにより、ワイヤボンディングにおけるワイヤの引き回しの適正化等が図られる。
［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。図１９は、実施例ＥＸ２＿２に係るＰＦＣ制御部１００ｂの外部端子の配列構成を示している。
実施例ＥＸ２＿２では、図１６の基本配列構造がそのまま採用される。その上で、外部端子ＰＩＮ１を図９の端子１０５Ａとして用い、外部端子ＰＩＮ３を図９の端子１０５Ｂとして用いる。外部端子ＰＩＮ１、ＰＩＮ３は、夫々、第１、第２外部端子として機能する。更に、外部端子ＰＩＮ２及びＰＩＮ４の夫々をＮＣ端子とする。即ち、実施例ＥＸ２＿２において、外部端子ＰＩＮ２及びＰＩＮ４は、ＰＦＣ制御部１００ｂを形成する何れの半導体基板にも接続されない（半導体基板ＳＵＢ１及びＳＵＢ２の何れにも接続されない）。
実施例ＥＸ２＿２において、外部端子ＰＩＮ５～ＰＩＮ１４に対して図１の端子１０１～１０４、１０６及び１０７の機能又は他の機能が割り当てられる。例えば、外部端子ＰＩＮ５、ＰＩＮ６を、夫々、端子１０６、１０２として用いても良い。外部端子ＰＩＮ５～ＰＩＮ１４の内、１以上の外部端子はＮＣ端子であっても良い。図１に示されていない外部端子が存在していても良く、図１に示されていない外部端子の機能が外部端子ＰＩＮ５～ＰＩＮ１４の何れかに割り当てられても良い。
端子１０５Ａ及び１０５Ｂとして用いられる外部端子ＰＩＮ１及びＰＩＮ３には、他の外部端子と比べ、大きな電圧が加わる。実施例ＥＸ２＿２の配列構造によっても、絶縁に関わる必要な沿面距離を確保しやすくなる。
尚、図１９の例では、外部端子ＰＩＮ１（第１外部端子）と外部端子ＰＩＮ３（第２外部端子）との間にＮＣ端子（第４外部端子）が１つだけ存在しているが、外部端子ＰＩＮ１及びＰＩＮ３間に２以上のＮＣ端子（第４外部端子）を配置するようにしても良い。
また、外部端子ＰＩＮ５～ＰＩＮ１４の内、半導体基板ＳＵＢ２に接続される外部端子を第３外部端子と称する。第３外部端子は複数存在する。外部端子ＰＩＮ５は第３外部端子に属していて良く、この場合、外部端子ＰＩＮ５は、複数の第３外部端子の内、外部端子ＰＩＮ３（第２外部端子）に対して最も近い第３外部端子となる。図１９の例では、その外部端子ＰＩＮ５（第３外部端子）と外部端子ＰＩＮ３（第２外部端子）との間にＮＣ端子（第４外部端子）が１つだけ存在しているが、外部端子ＰＩＮ５及びＰＩＮ３間に２以上のＮＣ端子（第４外部端子）を配置するようにしても良い。
図１９には、２つの破線枠で囲まれた領域５１０及び５２０が図示されている。領域５１０及び５２０は、ＰＦＣ制御部１００ｂの筐体内における互いに離間した２つの領域である。半導体基板ＳＵＢ１は領域５１０内に配置され、半導体基板ＳＵＢ２は領域５２０内に配置される。外部端子ＰＩＮ１及びＰＩＮ３はワイヤボンディングを用いて半導体基板ＳＵＢ１に接続される。外部端子ＰＩＮ５～ＰＩＮ１４の全部又は一部はワイヤボンディングを用いて半導体基板ＳＵＢ２に接続される。上述したように、外部端子ＰＩＮ２及びＰＩＮ４を含むＮＣ端子は半導体基板ＳＵＢ１及びＳＵＢ２の何れにも接続されない。
領域５１０内に配置される半導体基板ＳＵＢ１は、複数の第３外部端子の内、外部端子ＰＩＮ３（第２外部端子）に対して最も近い第３外部端子（ＰＩＮ５）よりも、外部端子ＰＩＮ１（第１外部端子）の近くに配置されると良い。換言すれば、半導体基板ＳＵＢ１及び外部端子ＰＩＮ１間の最短距離は、半導体基板ＳＵＢ１及び外部端子ＰＩＮ５間の最短距離よりも短いと良い。また、領域５１０（従って半導体基板ＳＵＢ１）は第２面よりも第１面の近くに位置していると良い。
また、領域５２０内に配置される半導体基板ＳＵＢ２は、外部端子ＰＩＮ１（第１外部端子）よりも、外部端子ＰＩＮ５（第３外部端子）の近くに配置されると良い。換言すれば、半導体基板ＳＵＢ２及び外部端子ＰＩＮ５間の最短距離は、半導体基板ＳＵＢ２及び外部端子ＰＩＮ１間の最短距離よりも短いと良い。
これらにより、ワイヤボンディングにおけるワイヤの引き回しの適正化等が図られる。
［実施例ＥＸ２＿３］
実施例ＥＸ２＿３を説明する。外部端子の配列方法は様々に変形可能である。
例えば、図１６の基本配列構造を基準に外部端子ＰＩＮ２及びＰＩＮ９を削除した上で、外部端子ＰＩＮ１を図９の端子１０５Ａとして用い、外部端子ＰＩＮ８を図９の端子１０５Ｂとして用いても良い。この場合、外部端子ＰＩＮ１及びＰＩＮ８はワイヤボンディングを用いて外部端子ＰＩＮ１及びＰＩＮ８間の中間位置付近に配置された半導体基板ＳＵＢ１に接続され、外部端子ＰＩＮ３～ＰＩＮ７及びＰＩＮ１０～ＰＩＮ１４の全部又は一部はワイヤボンディングを用いて外部端子ＰＩＮ３～ＰＩＮ７及びＰＩＮ１０～ＰＩＮ１４間の中間位置付近に配置された半導体基板ＳＵＢ２に接続される。
或いは例えば、図１６の基本配列構造そのものを採用した上で、外部端子ＰＩＮ１を図９の端子１０５Ａとして用い且つ外部端子ＰＩＮ８を図９の端子１０５Ｂとして用いると共に、外部端子ＰＩＮ２及びＰＩＮ９をＮＣ端子としても良い。この場合も、外部端子ＰＩＮ１及びＰＩＮ８はワイヤボンディングを用いて外部端子ＰＩＮ１及びＰＩＮ８間の中間位置付近に配置された半導体基板ＳＵＢ１に接続され、外部端子ＰＩＮ３～ＰＩＮ７及びＰＩＮ１０～ＰＩＮ１４の全部又は一部はワイヤボンディングを用いて外部端子ＰＩＮ３～ＰＩＮ７及びＰＩＮ１０～ＰＩＮ１４間の中間位置付近に配置された半導体基板ＳＵＢ２に接続される。
＜＜変形等＞＞
第１及び第２実施形態に対する幾つかの変形技術を説明する。
図５の構成において、分圧回路１１０は、ＰＦＣ制御部１００ａの外部に設けられて、ＰＦＣ制御部１００ａに対し外部接続されるようにしても良い。この場合、脈流電圧ＶＨの代わりに脈流電圧ＶＨ’を端子１０５Ｓに供給すると良い。
図９の構成において、分圧回路２１０Ａ及び２１０Ｂは、ＰＦＣ制御部１００ｂの外部に設けられて、ＰＦＣ制御部１００ｂに対し外部接続されるようにしても良い。この場合、脈流電圧ＶＨ１の代わりに脈流電圧ＶＨ１’を端子１０５Ａに供給し且つ脈流電圧ＶＨ２の代わりに脈流電圧ＶＨ２’を端子１０５Ｂに供給すると良い。
図１３の構成において、分圧回路３１０は、ＰＦＣ制御部１００ｃの外部に設けられて、ＰＦＣ制御部１００ｃに対し外部接続されるようにしても良い。この場合、脈流電圧ＶＨの代わりに脈流電圧ＶＨ’を端子１０５Ｓに供給すると良い。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。
直流の出力電圧Ｖｏｕｔを他の直流電圧に変換するＤＣ／ＤＣコンバータ（不図示）が電源装置１の後段に設けられて良い。出力電圧Ｖｏｕｔ又は他の直流電圧は、任意の負荷装置（不図示）に供給される。
電源装置１と、直流の出力電圧Ｖｏｕｔを他の直流電圧に変換するＤＣ／ＤＣコンバータと、他の直流電圧を用いて駆動する負荷装置と、を備えた任意の電気機器を構成しても良い（電源装置１を除き不図示）。電気機器は、照明機器、テレビ受信機等の家電機器であっても良いし、産業用機器であっても良い。
スイッチング素子としてのトランジスタ３２を、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタにて形成することも可能である。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
１ 電源装置
１０ フィルタ部
２０ 全波整流回路
３０ ＰＦＣ回路
３１ インダクタ
３２ トランジスタ（スイッチング素子）
３３ 還流ダイオード
３４ 平滑コンデンサ
４０、４０ａ、４０ｂ、４０ｃ 脈流生成部
１００、１００ａ、１００ｂ、１００ｃ ＰＦＣ制御部

Claims (18)

  1. 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
    前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
    前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御し、
    前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、
    前記制御装置は、
    前記脈流電圧の極小値を検出する極小値検出部と、
    前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
    検出された極小値に基づき前記脈流電圧を負側にシフトする処理を通じて得た制御用脈流電圧と、前記誤差電圧と、に基づいて、前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
    、力率改善回路の制御装置。
  2. 前記制御装置は、
    前記脈流電圧の振幅を検出する振幅検出部と、
    検出された極小値に基づき前記脈流電圧を負側にシフトすることで補正脈流電圧を生成する脈流電圧補正部と、
    前記振幅検出部による検出振幅に基づき前記補正脈流電圧の振幅を補正することで前記制御用脈流電圧を生成する制御用脈流電圧生成部と、を備える
    、請求項１に記載の力率改善回路の制御装置。
  3. 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
    前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
    前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御し、
    前記電源端子対は第１電源端子及び第２電源端子から成り、
    前記脈流電圧は、前記第１電源端子に加わる電圧を半波整流して得られる第１脈流電圧と、前記第２電源端子に加わる電圧を半波整流して得られる第２脈流電圧と、を含み、
    前記制御装置は、
    前記第１脈流電圧及び第２脈流電圧に基づいて前記交流電圧のゼロクロスタイミングを検出するゼロクロスタイミング検出部と、
    前記ゼロクロスタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、
    前記交流電圧の半周期を周期として有し、且つ、前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングにて極小値をとる制御用脈流電圧を生成する制御用脈流電圧生成部と、
    前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
    前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
    、力率改善回路の制御装置。
  4. 前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をＤ／Ａ変換することで前記制御脈電流電圧を生成するＤ／Ａコンバータと、を備える
    、請求項３に記載の力率改善回路の制御装置。
  5. 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
    前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
    前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御し、
    前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、
    前記制御装置は、前記脈流電圧のピークタイミングを検出するピークタイミング検出部と、
    前記ピークタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、
    前記交流電圧の半周期を周期として有し、且つ、前記ピークタイミング検出部による検出ピークタイミングにて極大値を持つ制御用脈流電圧を生成する制御用脈流電圧生成部と、
    前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
    前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
    、力率改善回路の制御装置。
  6. 前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ピークタイミング検出部による検出ピークタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をＤ／Ａ変換することで前記制御脈電流電圧を生成するＤ／Ａコンバータと、を備える
    、請求項５に記載の力率改善回路の制御装置。
  7. 前記スイッチング制御部は、前記スイッチング素子を所定のＰＷＭ周波数で交互にオン、オフするＰＷＭ制御を実行し、この際、前記制御用脈流電圧及び前記誤差電圧に基づき前記スイッチング素子のオンデューティを制御する
    、請求項１～６の何れかに記載の力率改善回路の制御装置。
  8. 前記電源端子対と前記全波整流回路との間にコモンモードフィルタが設けられ、
    前記脈流電圧は、前記電源端子対と前記コモンモードフィルタとの間の配線から抽出される
    、請求項１～７の何れかに記載の力率改善回路の制御装置。
  9. 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
    前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
    前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御し、
    前記電源端子対と前記全波整流回路との間にコモンモードフィルタが設けられ、
    前記脈流電圧は、前記電源端子対と前記コモンモードフィルタとの間の配線から抽出される
    、力率改善回路の制御装置。
  10. 前記スイッチング素子のオン区間では前記インダクタ電流が前記スイッチング素子を通じて流れ、
    前記力率改善回路には、前記スイッチング素子のオフ区間における前記インダクタ電流を前記出力配線に導くための還流素子が設けられる
    、請求項１～９の何れかに記載の力率改善回路の制御装置。
  11. 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路であって、
    前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、請求項１～１０の何れかに記載の制御装置と、を備えた
    、力率改善回路。
  12. 電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置であって、
    前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、
    平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、
    前記全波整流回路及び前記出力配線間に設けられる、請求項１１に記載の力率改善回路と、を備えた
    、電源装置。
  13. 請求項３又は４に記載の制御装置を１以上の半導体基板に集積化した半導体装置であって、
    前記１以上の半導体基板を収容する筐体と、
    前記筐体から露出した複数の外部端子と、を備え、
    前記複数の外部端子は、前記第１電源端子に加わる電圧の半波整流電圧を受ける第１外部端子と、前記第２電源端子に加わる電圧の半波整流電圧を受ける第２外部端子と、複数の第３外部端子と、を含み、
    前記第１外部端子及び前記第２外部端子間の距離は、前記複数の第３外部端子間の内、互いに隣接する２つの第３外部端子間の距離と比べて、大きい
    、半導体装置。
  14. 前記複数の第３外部端子の内、前記第２外部端子に隣接する第３外部端子と、前記第２外部端子との距離は、
    互いに隣接する２つの第３外部端子間の距離と比べて、大きい
    、請求項１３に記載の半導体装置。
  15. 前記制御装置は、前記第１外部端子における半波整流電圧を分圧することで前記第１脈流電圧を生成する第１分圧回路と、前記第２外部端子における半波整流電圧を分圧することで前記第２脈流電圧を生成する第２分圧回路と、を備え、
    前記１以上の半導体基板は、前記第１分圧回路及び前記第２分圧回路が形成される第１半導体基板と、前記第１半導体基板とは別の第２半導体基板と、を含み、
    前記第１半導体基板は、前記第２外部端子に隣接する第３外部端子よりも、前記第１外部端子の近くに配置される
    、請求項１４に記載の半導体装置。
  16. 請求項３又は４に記載の制御装置を１以上の半導体基板に集積化した半導体装置であって、
    前記１以上の半導体基板を収容する筐体と、
    前記筐体から露出した複数の外部端子と、を備え、
    前記複数の外部端子は、前記第１電源端子に加わる電圧の半波整流電圧を受ける第１外部端子と、前記第２電源端子に加わる電圧の半波整流電圧を受ける第２外部端子と、前記１以上の半導体基板の何れかに接続される複数の第３外部端子と、前記１以上の半導体基板の何れに対しても非接続とされる第４外部端子と、を含み、
    前記第１外部端子と前記第２外部端子との間に１以上の第４外部端子が配置される
    、半導体装置。
  17. 前記複数の第３外部端子の内、前記第２外部端子に対して最も近い第３外部端子と、前記第２外部端子との間に、他の１以上の第４外部端子が配置される
    、請求項１６に記載の半導体装置。
  18. 前記制御装置は、前記第１外部端子における半波整流電圧を分圧することで前記第１脈流電圧を生成する第１分圧回路と、前記第２外部端子における半波整流電圧を分圧することで前記第２脈流電圧を生成する第２分圧回路と、を備え、
    前記１以上の半導体基板は、前記第１分圧回路及び前記第２分圧回路が形成される第１半導体基板と、前記第１半導体基板とは別の第２半導体基板と、を含み、
    前記第１半導体基板は、前記第２外部端子に対して最も近い第３外部端子よりも、前記第１外部端子の近くに配置される
    、請求項１７に記載の半導体装置。
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