JP7319288B2 - Ｐｅｃｖｄによるｓｉギャップ充填の方法 - Google Patents

Ｐｅｃｖｄによるｓｉギャップ充填の方法 Download PDF

Info

Publication number
JP7319288B2
JP7319288B2 JP2020546333A JP2020546333A JP7319288B2 JP 7319288 B2 JP7319288 B2 JP 7319288B2 JP 2020546333 A JP2020546333 A JP 2020546333A JP 2020546333 A JP2020546333 A JP 2020546333A JP 7319288 B2 JP7319288 B2 JP 7319288B2
Authority
JP
Japan
Prior art keywords
amorphous silicon
silicon layer
substrate
depositing
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020546333A
Other languages
English (en)
Other versions
JP2021515405A (ja
JPWO2019173624A5 (ja
Inventor
シン リウ，
フェイ ワン，
ルイ チェン，
アブヒジット バス マリック，
ロバート ジャン ヴィッサー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2021515405A publication Critical patent/JP2021515405A/ja
Publication of JPWO2019173624A5 publication Critical patent/JPWO2019173624A5/ja
Priority to JP2023117932A priority Critical patent/JP2023145565A/ja
Application granted granted Critical
Publication of JP7319288B2 publication Critical patent/JP7319288B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/01—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes on temporary substrates, e.g. substrates subsequently removed by etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/46—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for heating the substrate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)
  • Chemical Vapour Deposition (AREA)

Description

［０００１］ 本開示の実施形態は、基板上にギャップ充填材料を形成する方法に関する。
［０００２］ 半導体プロセスにおいて、デバイスは、継続的にフィーチャ寸法を減少させながら製造されている。多くの場合、これらの先端技術ノードでデバイスを製造するために利用されるフィーチャは、高アスペクト比構造を含み、絶縁材料などのギャップ充填材料で高アスペクト比構造間のギャップを充填することが、多くの場合に必要である。絶縁材料がギャップ充填用途に利用される例としては、シャロートレンチアイソレーション（ＳＴＩ）、金属間誘電体層（ＩＬＤ）、プリメタル誘電体（ＰＭＤ）、パッシベーション層、パター二ング用途などがある。デバイスの幾何学的形状が縮小し、サーマルバジェットが減少するにつれて、既存の堆積プロセスの制限により、高アスペクト比空間のボイドのない充填が、ますます困難になる。
［０００３］ ギャップ充填材料は、様々な堆積プロセス、例えば流動性化学気相堆積（ＦＣＶＤ）によって堆積させることができる。ＦＣＶＤによる堆積直後の状態のギャップ充填材料は、通常、高い湿式エッチング速度比（ＷＥＲＲ）および高い応力によって特徴づけられる、品質の悪いものであり、ギャップ充填材料の品質を改善するために、硬化および／またはアニーリングなどの後続のプロセスを必要とする。
［０００４］ したがって、ギャップ充填材料を形成するための改善されたプロセスが必要とされている。
［０００５］ 本開示の実施形態は、基板上にギャップ充填材料を形成する方法に関する。一実施形態では、方法は、プロセスチャンバ内に配置された基板を約１５０℃～約６５０℃の範囲の温度に加熱することと、シラン含有前駆体をプロセスチャンバ内に流すことと、基板に形成されたフィーチャの底部に第１のアモルファスシリコン層を堆積させ、基板の表面上に第２のアモルファスシリコン層を堆積させることとを含む。フィーチャの各側壁の第１の部分は、第１のアモルファスシリコン層と接触しており、各側壁の第２の部分は、露出されている。この方法は、第２のアモルファスシリコン層を除去することを、さらに含む。
［０００６］ 別の実施形態では、方法は、プロセスチャンバ内に配置された基板を約２００℃～約５５０℃の範囲の温度に加熱することと、シランまたはジシランをプロセスチャンバ内に流すことと、プロセスチャンバ内にプラズマを形成することと、基板に形成されたフィーチャの底部に第１のアモルファスシリコン層を堆積させ、基板の表面上に第２のアモルファスシリコン層を堆積させることとを含む。フィーチャの各側壁の第１の部分は、第１のアモルファスシリコン層と接触しており、各側壁の第２の部分は、露出されている。
［０００７］ 別の実施形態では、方法は、基板に形成されたフィーチャの底部に第１のアモルファスシリコン層を堆積させ、基板の表面上に第２のアモルファスシリコン層を堆積させることを含む。フィーチャの各側壁の第１の部分は、第１のアモルファスシリコン層と接触しており、各側壁の第２の部分は、露出されている。第１および第２のアモルファスシリコン層を堆積させることは、プロセスチャンバ内に配置された基板を約１５０℃～約６５０℃の範囲の温度に加熱することと、シラン含有前駆体をプロセスチャンバ内に流すこととを含む。この方法は、第２のアモルファスシリコン層を除去することと、第１および第２のアモルファスシリコン層を堆積させること、ならびに第２のアモルファスシリコン層を除去することを、フィーチャがアモルファスシリコンで充填されるまで、繰り返すこととを、さらに含む。
［０００８］ 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、そのいくつかを添付の図面に示す。しかし、添付の図面は、本開示の典型的な実施形態のみを示し、したがって、本開示は、他の等しく有効な実施形態を認めることができるので、範囲を限定すると見なされるべきではないことに留意されたい。
本明細書に記載の一実施形態による、基板上にギャップ充填材料を形成するための方法を概略的に示す。 本明細書に記載の一実施形態による、基板上にギャップ充填材料を形成するための方法を概略的に示す。 本明細書に記載の一実施形態による、基板上にギャップ充填材料を形成するための方法を概略的に示す。 本明細書に記載の一実施形態による、基板上にギャップ充填材料を形成するための方法を概略的に示す。 本明細書に記載の一実施形態による、基板上にギャップ充填材料を形成するための方法を概略的に示す。 本明細書に記載の一実施形態による、基板上にギャップ充填材料を形成するための方法を概略的に示す。
［００１０］ 理解を容易にするために、図面に共通する同一の要素は、可能であれば同一の参照番号を使用して示してある。１つの実施形態において開示された要素は、他の実施形態において、それに関する特定の列挙なしに有益に利用され得ることが企図される。
［００１１］ 本開示の実施形態は、トレンチを充填するためのプロセスに関する。このプロセスは、層の表面上に第１のアモルファスシリコン層を堆積させ、その層に形成されたトレンチの一部分に第２のアモルファスシリコン層を堆積させることを含み、トレンチの側壁の一部分が露出されている。第１のアモルファスシリコン層を除去する。このプロセスは、層の表面上に第３のアモルファスシリコン層を堆積させ、第２のアモルファスシリコン層上に第４のアモルファスシリコン層を堆積させることを、さらに含む。第３のアモルファスシリコン層を除去する。トレンチがアモルファスシリコン層で充填されるまで、堆積／除去サイクルプロセスを繰り返すことができる。アモルファスシリコン層は、下から上へ形成されるので、アモルファスシリコン層は、シームレスなアモルファスシリコンギャップ充填をトレンチ内に形成する。
［００１２］ 本明細書で使用される「基板」は、任意の基板、または製造プロセス中に膜処理が実行される、基板上に形成された材料表面を指す。例えば、処理を実行することができる基板表面には、ケイ素、酸化ケイ素、歪みシリコン、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたケイ素、ゲルマニウム、ガリウム砒素、ガラス、サファイアなどの材料、ならびに用途に応じて、金属、金属窒化物、金属合金、および他の導電性材料などの任意の他の材料が含まれる。基板には、半導体ウェハが含まれるが、これらに限定されない。基板は、基板表面を研磨し、エッチングし、還元し、酸化し、ヒドロキシル化し、アニールし、および／またはベークするために、前処理プロセスに曝されてもよい。基板の表面上で直接膜処理することに加えて、開示される膜処理ステップのいずれも、以下により詳細に開示されるように、基板上に形成された下層上で実行されてもよく、用語「基板表面」は、文脈が示すような下層を含むことが意図される。したがって、例えば、膜／層または部分的な膜／層が、基板表面上に堆積された場合、新たに堆積された膜／層の露出表面が、基板表面になる。
［００１３］ 図１Ａ～図１Ｆは、本明細書に記載の一実施形態による、基板上にギャップ充填材料を形成するためのプロセスを概略的に示す。図１Ａに示すように、基板１００は、フィーチャ１０２を含む。図は、例示目的のために単一のフィーチャを有する基板を示すが、当業者は、１つより多いフィーチャがあり得ることを理解するであろう。フィーチャ１０２の形状は、トレンチおよび円筒形ビアを含むが、これらに限定されない任意の適切な形状であり得る。この点に関して使用される場合、用語「フィーチャ」は、任意の意図的な表面不規則性を意味する。フィーチャの適切な例には、底部および２つの側壁を有するトレンチおよびビアが含まれるが、これらに限定されない。フィーチャは、任意の適切なアスペクト比（フィーチャの幅に対するフィーチャの深さの比）を有することができる。いくつかの実施形態では、アスペクト比は、約５：１以上、約１０：１以上、約１５：１以上、約２０：１以上、約２５：１以上、約３０：１以上、約３５：１以上または約４０：１以上である。
［００１４］ 基板１００は、表面１０１を含み、フィーチャ１０２は、表面１０１に形成された開口部である。一実施形態では、基板１００は、酸化ケイ素または窒化ケイ素などの誘電体材料から製造されるＳＴＩ領域を含み、フィーチャ１０２は、ＳＴＩ領域に形成される。フィーチャ１０２は、底部１０４および側壁１０６を含む。次に、図１Ｂに示すように、第１のアモルファスシリコン層１０８が、フィーチャ１０２の底部１０４上に堆積され、第２のアモルファスシリコン層１１０が、基板１００の表面１０１上に堆積される。第１のアモルファスシリコン層１０８および第２のアモルファスシリコン層１１０は、プラズマ化学気相堆積（ＰＥＣＶＤ）プロセスによって堆積される。
［００１５］ 一実施形態では、第１のアモルファスシリコン層１０８および第２のアモルファスシリコン層１１０を堆積させるためのＰＥＣＶＤプロセスは、ケイ素含有前駆体をプロセスチャンバ内に流し込むことと、プロセスチャンバ内にプラズマを形成することとを含む。一実施形態では、プロセスチャンバは、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ Ｉｎｃ．から入手可能なＰｒｏｄｕｃｅｒ（登録商標）ＸＰ Ｐｒｅｃｉｓｉｏｎ（商標）チャンバである。プラズマは、インシトゥ（その場）で形成されてもよいし、または遠隔位置で形成され、次いで、プロセスチャンバ内に流されてもよい。ケイ素含有前駆体は、シラン、ジシラン、トリシラン、またはテトラシランなどのシラン含有前駆体であってもよい。一実施形態では、ケイ素含有前駆体は、シランまたはジシランなどの低次シラン含有前駆体である。プラズマ出力密度は、約０．１４Ｗ／ｃｍ２から約２．８３Ｗ／ｃｍ２の範囲であり、処理温度、すなわち処理中の基板の温度は、約１５０℃から約６５０℃、例えば２００℃から約５５０℃の範囲である。低次シラン含有前駆体などのシラン含有前駆体が、上述の処理条件で使用される場合、堆積された第１のアモルファスシリコン層１０８および第２のアモルファスシリコン層１１０は、流動性ではないことが発見された。第１のアモルファスシリコン層１０８および第２のアモルファスシリコン層１１０は、流動性ではないので、材料は、堆積プロセス中に側壁１０６上に配置されず、側壁材料のブリッジング（および対応するボイド形成）の可能性が低減される。堆積された第１のアモルファスシリコン層１０８および第２のアモルファスシリコン層１１０は、流動性アモルファスシリコン層と比較して改善された品質を有する。さらに、後続の硬化および／またはアニーリングプロセスは必要ない。
［００１６］ 堆積中に大部分または完全に側壁１０６を覆う、原子層堆積（ＡＬＤ）プロセスによって形成される共形層とは異なり、第１のアモルファスシリコン層１０８は、フィーチャ１０２の底部１０４上に、各側壁１０６の第１の部分１１２と接触して形成される。各側壁１０６の第２の部分１１４は、露出され、第１のアモルファスシリコン層１０８によって覆われない。同様に、第１のアモルファスシリコン層１０８と同時に形成される第２のアモルファスシリコン層１１０は、表面１０１上に形成され、フィーチャ１０２の各側壁１０６の第２の部分１１４上には形成されない。第１のアモルファスシリコン層１０８および第２のアモルファスシリコン層１１０は、それぞれ、底部１０４および表面１０１上に形成され、底部１０４は、表面１０１とほぼ平行である。したがって、第１のアモルファスシリコン層１０８および第２のアモルファスシリコン層１１０は、ほぼ平行な面上に形成され、大体同じ厚さまたはおおよそ同じ厚さを有する。言い換えれば、第１のアモルファスシリコン層１０８および第２のアモルファスシリコン層１１０は、水平面上に形成されるが、垂直面上には形成されない。側壁１０６（垂直面）の覆われる唯一の部分は、底部１０４上に配置される第１のアモルファスシリコン層１０８の厚さに対応する部分である。
［００１７］ 次に、図１Ｃに示すように、第２のアモルファスシリコン層１１０を表面１０１から除去する。除去プロセスは、第１および第２のアモルファスシリコン層１０８、１１０が形成されるプロセスチャンバと同じプロセスチャンバ内で実行されるプラズマエッチングプロセスであってもよい。プラズマエッチングプロセスのチャンバ圧力は、ＰＥＣＶＤプロセス中のチャンバ圧力と同じであっても、ＰＥＣＶＤプロセス中のチャンバ圧力とは異なるものであってもよい。処理温度は、第１および第２のアモルファスシリコン層１０８、１１０を堆積させるＰＥＣＶＤプロセスと同じ処理温度とすることができる。堆積プロセスとエッチングプロセスに同じ処理温度を利用することにより、堆積プロセスとエッチングプロセスとの間の急速な移行が容易になり、これにより基板スループットが増大する。プラズマ出力密度は、約０．１４Ｗ／ｃｍ２から約２．８３Ｗ／ｃｍ２の範囲である。上述のプロセス条件下では、第２のアモルファスシリコン層１１０は除去されるが、第１のアモルファスシリコン層１０８は、プラズマイオンが側壁１０６への衝突によりエネルギーを失い、ラジカルが底部１０４に到達する前に抑えられ／失われ、および／またはプラズマ出力密度が制御されて底部１０４へのイオン衝撃を最小限に抑えるので、実質的に影響を受けない。除去プロセスに使用されるエッチャントは、任意の適切なエッチャントとすることができる。一実施形態では、除去プロセスは、物理的プラズマエッチングプロセスであり、使用されるエッチャントはヘリウムである。別の実施形態では、除去プロセスは、フッ素もしくは塩素含有エッチャントなどのハロゲン含有エッチャントまたは水素ガスをエッチャントとして使用する化学的プラズマエッチングプロセスであり、プラズマは遠隔位置で形成される。ハロゲン含有エッチャントおよび水素ガスは、基板１００の材料、例えば酸化ケイ素よりもアモルファスシリコンをエッチングする高い選択性を有する。さらに別の実施形態では、除去プロセスは、エッチャントとしてハロゲン含有エッチャントまたは水素ガスを使用する物理的および化学的プラズマエッチングプロセスであり、プラズマは、容量結合プラズマなど、インシトゥ（その場）で形成される。
［００１８］ 第２のアモルファスシリコン層１１０を除去した後、図１Ｄに示すように、第２のＰＥＣＶＤプロセスを実行して、第１のアモルファスシリコン層１０８上に第３のアモルファスシリコン層１１６を形成し、表面１０１上に第４のアモルファスシリコン層１１８を形成する。第２のＰＥＣＶＤプロセスは、第１および第２のアモルファスシリコン層１０８、１１０を形成するためのＰＥＣＶＤプロセスと同じプロセス条件下で実行することができる。第３のアモルファスシリコン層１１６は、各側壁１０６の一部分１２０と接触しており、各側壁１０６の一部分１２２が露出している。第３および第４のアモルファスシリコン層１１６、１１８は、それぞれ第１および第２のアモルファスシリコン層１０８、１１０と同じ特性を有する。
［００１９］ 図１Ｅに示されるように、第４のアモルファスシリコン層１１８が、表面１０１から除去される。除去プロセスは、第２のアモルファスシリコン層１１０を除去するための除去プロセスと同じであってもよい。一実施形態では、フィーチャ１０２は、第１のアモルファスシリコン層１０８および第３のアモルファスシリコン層１１６で充填される。換言すれば、底部１０４全体が、第１のアモルファスシリコン層１０８と接触し、側壁１０６全体が、第１のアモルファスシリコン層１０８および第３のアモルファスシリコン層１１６と接触する。他の実施形態では、フィーチャ１０２を充填するために、追加の堆積／除去サイクルプロセスを実行することができる。一実施形態では、図１Ｆに示すように、追加のアモルファスシリコン層１２４、１２６、１２８が、第３のアモルファスシリコン層１１６上に堆積され、各堆積プロセスに続く除去プロセスの結果として、アモルファスシリコン層は、表面１０１上に残らない。除去プロセスのためのプラズマ出力は低いので、フィーチャ１０２内へのイオン衝撃は最小化される。さらに、フィーチャ１０２は、堆積／除去サイクルの最後の堆積プロセスで過充填され、最後の除去プロセスが、表面１０１上およびフィーチャ１０２を越えたアモルファスシリコン層を除去する。各堆積／除去サイクル（１つのサイクルは、１つの堆積プロセスおよび１つの除去プロセスを含む）について、堆積時間対エッチング時間の比は、約１対３から約１対１５までの範囲であり得る。このような例では、エッチング時間は、堆積時間よりもかなり長い。サイクル数は、フィーチャ１０２の深さおよび／またはフィーチャ１０２内に堆積された各アモルファスシリコン層の厚さに依存する。一実施形態では、堆積／除去サイクルの数は、約５０から約２００までの範囲であり、それぞれの堆積サイクル中に形成された各アモルファスシリコン層の厚さは、約２５０オングストロームから約１０００オングストロームの間である。フィーチャ１０２内に形成された複数のアモルファスシリコン層１０８、１１６、１２４、１２６、１２８は、下から上へ形成される。したがって、アモルファスシリコン層１０８、１１６、１２４、１２６、１２８には、シームまたはボイドが形成されない。
［００２０］ 堆積／除去サイクルプロセスを使用することにより、トレンチなどのフィーチャを、下から上へシームレスに充填することができる。さらに、フィーチャ内に形成されたアモルファスシリコン層は、流動性ではないので、アモルファスシリコン層の品質は、従来の流動性アモルファスシリコンギャップ充填よりも改善される。さらに、流動性アモルファスシリコンギャップ充填を形成した後に一般に行われる、その後の硬化および／またはアニーリングプロセスは、必要ではない。
［００２１］ 上記は、本開示の実施形態に向けられているが、本開示の他のおよびさらなる実施形態が、本開示の基本的な範囲から逸脱することなく考案されてもよく、本開示の範囲は、以下の特許請求の範囲によって決定される。

Claims (12)

  1. プロセスチャンバ内に配置された基板を、１５０℃から６５０℃の範囲の温度に加熱することと、
    ケイ素含有前駆体を前記プロセスチャンバ内に流入させることと、
    前記基板に形成されたフィーチャの底部上に第１のアモルファスシリコン層を堆積させ、前記基板の表面上に第２のアモルファスシリコン層を堆積させることであって、前記フィーチャの各側壁の第１の部分が、前記第１のアモルファスシリコン層と接触し、各側壁の第２の部分が、露出されるように、第１のアモルファスシリコン層および第２のアモルファスシリコン層を堆積させることと、
    前記第２のアモルファスシリコン層を除去することと、
    を含み、前記第１のアモルファスシリコン層および前記第２のアモルファスシリコン層が、プラズマ化学気相堆積プロセスによって堆積され、
    前記プラズマ化学気相堆積プロセスのプラズマ出力密度が、０．１４Ｗ／ｃｍ ２ から２．８３Ｗ／ｃｍ ２ の範囲である、方法。
  2. 前記第１のアモルファスシリコン層上に第３のアモルファスシリコン層を堆積させ、前記基板の前記表面上に第４のアモルファスシリコン層を堆積させることを、さらに含む、請求項１に記載の方法。
  3. 前記第４のアモルファスシリコン層を除去することを、さらに含む、請求項２に記載の方法。
  4. 前記ケイ素含有前駆体が、シランまたはジシランを含む、請求項１に記載の方法。
  5. 前記基板が、２００℃～５５０℃の範囲の温度に加熱され、前記プロセスチャンバ内にプラズマが形成される、請求項１に記載の方法。
  6. 堆積プロセスおよび除去プロセスが、単一のプロセスチャンバ内で実行される、請求項１に記載の方法。
  7. 前記単一のプロセスチャンバが、プラズマ化学気相堆積チャンバである、請求項６に記載の方法。
  8. 前記第２のアモルファスシリコン層を除去することが、プラズマエッチングプロセスを含む、請求項１に記載の方法。
  9. 前記プラズマエッチングプロセスが、エッチャントとして水素ガスを利用する、請求項８に記載の方法。
  10. 前記プラズマエッチングプロセスのプラズマ出力密度が、０．１４Ｗ／ｃｍ２から２．８３Ｗ／ｃｍ２の範囲である、請求項８に記載の方法。
  11. プロセスチャンバ内に配置された基板を、２００℃から５５０℃の範囲の温度に加熱することと、
    シランまたはジシランを前記プロセスチャンバ内に流入させることと、
    前記プロセスチャンバ内にプラズマを形成することと、
    前記基板に形成されたフィーチャの底部上に第１のアモルファスシリコン層を堆積させることと、
    を含む方法であって、前記フィーチャが、１つ以上の側壁を有し、前記第１のアモルファスシリコン層が、前記フィーチャの各側壁の第１の部分と接触し、各側壁の第２の部分が露出され、プラズマ出力密度が、０．１４Ｗ／ｃｍ ２ から２．８３Ｗ／ｃｍ ２ の範囲である、方法。
  12. 基板に形成されたフィーチャの底部上に第１のアモルファスシリコン層を堆積させ、前記基板の表面上に第２のアモルファスシリコン層を堆積させることであって、前記フィーチャの各側壁の第１の部分が、前記第１のアモルファスシリコン層と接触し、各側壁の第２の部分が露出され、前記第１および前記第２のアモルファスシリコン層を堆積させることが、
    プロセスチャンバ内に配置された前記基板を、１５０℃から６５０℃の範囲の温度に加熱することと、
    シラン前駆体を前記プロセスチャンバ内に流入させることと、
    を含む、第１および第２のアモルファスシリコン層を堆積させることと、
    前記第２のアモルファスシリコン層を除去することと、
    前記第１および前記第２のアモルファスシリコン層を堆積させることと、前記第２のアモルファスシリコン層を除去することとを、前記フィーチャがアモルファスシリコンで充填されるまで、繰り返すことと、
    を含み、前記第１のアモルファスシリコン層および前記第２のアモルファスシリコン層が、プラズマ化学気相堆積プロセスによって堆積され、前記プラズマ化学気相堆積プロセスのプラズマ出力密度が、０．１４Ｗ／ｃｍ ２ から２．８３Ｗ／ｃｍ ２ の範囲である、方法。
JP2020546333A 2018-03-09 2019-03-07 Ｐｅｃｖｄによるｓｉギャップ充填の方法 Active JP7319288B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023117932A JP2023145565A (ja) 2018-03-09 2023-07-20 Ｐｅｃｖｄによるｓｉギャップ充填の方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862640853P 2018-03-09 2018-03-09
US62/640,853 2018-03-09
PCT/US2019/021205 WO2019173624A1 (en) 2018-03-09 2019-03-07 A method for si gap fill by pecvd

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023117932A Division JP2023145565A (ja) 2018-03-09 2023-07-20 Ｐｅｃｖｄによるｓｉギャップ充填の方法

Publications (3)

Publication Number Publication Date
JP2021515405A JP2021515405A (ja) 2021-06-17
JPWO2019173624A5 JPWO2019173624A5 (ja) 2022-03-15
JP7319288B2 true JP7319288B2 (ja) 2023-08-01

Family

ID=67845756

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020546333A Active JP7319288B2 (ja) 2018-03-09 2019-03-07 Ｐｅｃｖｄによるｓｉギャップ充填の方法
JP2023117932A Pending JP2023145565A (ja) 2018-03-09 2023-07-20 Ｐｅｃｖｄによるｓｉギャップ充填の方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023117932A Pending JP2023145565A (ja) 2018-03-09 2023-07-20 Ｐｅｃｖｄによるｓｉギャップ充填の方法

Country Status (6)

Country Link
US (2) US11361991B2 (ja)
JP (2) JP7319288B2 (ja)
KR (1) KR20200120750A (ja)
CN (1) CN112335032A (ja)
SG (1) SG11202008150VA (ja)
WO (1) WO2019173624A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200120750A (ko) * 2018-03-09 2020-10-21 어플라이드 머티어리얼스, 인코포레이티드 Pecvd에 의한 si 갭 충전을 위한 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013239717A (ja) 2010-05-20 2013-11-28 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
JP2014512669A (ja) 2011-02-23 2014-05-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 低温選択エピタキシー方法
JP2016150879A (ja) 2015-02-18 2016-08-22 東京エレクトロン株式会社 凹部を充填する方法及び処理装置
JP2017085165A (ja) 2013-07-31 2017-05-18 東京エレクトロン株式会社 シリコン膜の成膜方法
JP2018022743A (ja) 2016-08-02 2018-02-08 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
US4676847A (en) * 1985-01-25 1987-06-30 American Telephone And Telegraph Company At&T Bell Laboratories Controlled boron doping of silicon
JP3222615B2 (ja) * 1993-03-31 2001-10-29 株式会社東芝 表面処理装置
JP2565131B2 (ja) * 1994-04-22 1996-12-18 日本電気株式会社 半導体装置の製造方法
JP2636796B2 (ja) * 1995-05-24 1997-07-30 日本電気株式会社 半導体装置の製造方法
US20030162363A1 (en) * 2002-02-22 2003-08-28 Hua Ji HDP CVD process for void-free gap fill of a high aspect ratio trench
US6802944B2 (en) * 2002-10-23 2004-10-12 Applied Materials, Inc. High density plasma CVD process for gapfill into high aspect ratio features
US8728958B2 (en) * 2009-12-09 2014-05-20 Novellus Systems, Inc. Gap fill integration
US8940388B2 (en) * 2011-03-02 2015-01-27 Micron Technology, Inc. Insulative elements
US20140186544A1 (en) 2013-01-02 2014-07-03 Applied Materials, Inc. Metal processing using high density plasma
US8921235B2 (en) 2013-03-04 2014-12-30 Applied Materials, Inc. Controlled air gap formation
CN105336670B (zh) * 2014-07-14 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9565488B2 (en) * 2015-05-20 2017-02-07 Infineon Technologies Ag Micro-electro-mechanical system devices
TWI715645B (zh) 2015-10-22 2021-01-11 美商應用材料股份有限公司 正形及縫隙填充非晶矽薄膜的沉積
US10192775B2 (en) 2016-03-17 2019-01-29 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
WO2017223323A1 (en) 2016-06-25 2017-12-28 Applied Materials, Inc. Flowable amorphous silicon films for gapfill applications
KR20200120750A (ko) * 2018-03-09 2020-10-21 어플라이드 머티어리얼스, 인코포레이티드 Pecvd에 의한 si 갭 충전을 위한 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013239717A (ja) 2010-05-20 2013-11-28 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
JP2014512669A (ja) 2011-02-23 2014-05-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 低温選択エピタキシー方法
JP2017085165A (ja) 2013-07-31 2017-05-18 東京エレクトロン株式会社 シリコン膜の成膜方法
JP2016150879A (ja) 2015-02-18 2016-08-22 東京エレクトロン株式会社 凹部を充填する方法及び処理装置
JP2018022743A (ja) 2016-08-02 2018-02-08 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム

Also Published As

Publication number Publication date
KR20200120750A (ko) 2020-10-21
US11361991B2 (en) 2022-06-14
JP2021515405A (ja) 2021-06-17
WO2019173624A1 (en) 2019-09-12
US20200411371A1 (en) 2020-12-31
CN112335032A (zh) 2021-02-05
JP2023145565A (ja) 2023-10-11
SG11202008150VA (en) 2020-09-29
US11848232B2 (en) 2023-12-19
US20220310448A1 (en) 2022-09-29

Similar Documents

Publication Publication Date Title
US7947551B1 (en) Method of forming a shallow trench isolation structure
CN105047660B (zh) 浅沟槽隔离结构
JP2014527315A (ja) 半導体集積のための反応しないドライ除去プロセス
US9786542B2 (en) Mechanisms for forming semiconductor device having isolation structure
JP2023145565A (ja) Ｐｅｃｖｄによるｓｉギャップ充填の方法
US20080305609A1 (en) Method for forming a seamless shallow trench isolation
KR102616699B1 (ko) 갭 충진 애플리케이션들에서 실리콘 다이옥사이드 막의 원자층 증착에서의 심들을 제거하기 위한 시스템들 및 방법들
US20120220130A1 (en) Method for fabricating semiconductor device
KR20060083249A (ko) 플래쉬 메모리소자의 소자분리막 형성방법
US8173516B2 (en) Method of forming shallow trench isolation structure
KR100772275B1 (ko) 반도체 소자 및 그 제조 방법
JP2024503439A (ja) Ｃｄに依存する間隙充填及びコンフォーマル膜
CN109087860B (zh) 一种FinFET器件的制作方法
JP2000100926A (ja) 半導体装置の製造方法及び半導体装置
KR100905828B1 (ko) 반도체 소자의 금속 배선 및 그 형성 방법
KR20110024513A (ko) 반도체 소자 제조 방법
KR100523625B1 (ko) 반도체의 아이엠디 형성방법
KR100773754B1 (ko) 갭 필 능력을 향상시킨 절연막 증착 방법
KR100437541B1 (ko) 반도체소자의소자분리절연막형성방법
KR100415542B1 (ko) 반도체 소자의 콘택 형성 방법
KR100623595B1 (ko) 반도체 소자의 층간절연막 평탄화 방법
KR20050002382A (ko) 반도체 메모리 소자의 에스티아이 제조 방법
KR20050014221A (ko) 반도체소자의 소자분리막 제조방법
KR20240051363A (ko) 박막 형성 방법
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220307

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220307

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230509

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230523

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230620

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230720

R150 Certificate of patent or registration of utility model

Ref document number: 7319288

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150