JP7314406B2 - 半導体素子基板の製造方法および半導体素子基板 - Google Patents

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Description

本開示は、半導体素子の製造方法および半導体素子体並びに半導体素子基板に関する。
ＧａＮ基板に複数の開口を備える成長マスクを形成した後、ＧａＮ基板から成長し、成長マスク上に延在した複数の島状のＧａＮ系半導体層を形成して、このＧａＮ系半導体層をＧａＮ基板から剥離する技術が知られている（例えば、下記の特許文献１を参照）。
特許文献１には、下地基板のエピタキシャルラテラル成長（Epitaxial Lateral Overgrowth；ＥＬＯ）によって形成されたＧａＮ半導体層と支持基板とを接合する際に、接合面の外周にスペーサを設ける技術が開示されている。
特開２０１３－２５１３０４号公報
本開示の半導体素子の製造方法は、下地基板上に、互いに隣接する２つの開口部が、予め定める第１間隔をあけて位置する第１マスク部と、互いに隣接する２つの開口部が、前記第１間隔よりも大きい予め定める第２間隔をあけて位置する第２マスク部とを有するマスク層を形成するマスク層形成工程と、
前記マスク層上に、半導体層を成長させて半導体素子を形成する素子形成工程と、
前記下地基板と対向させる接合面を有する支持基板を準備する準備工程と、
前記半導体素子の上面と、前記支持基板の前記接合面とを接合する接合工程と、
前記マスク層上に形成された半導体素子を前記下地基板から剥離する剥離工程と、を含む。
本開示の半導体素子体は、前記下地基板の成長面上に形成され、前記成長面から垂直な方向に予め定める第１高さ寸法を有する第１半導体素子層と、
前記下地基板の成長面上に形成され、前記第１高さ寸法よりも高い予め定める第２高さ寸法を有する第２半導体素子層と、
前記第２半導体素子層の上面に接合された接合面を有する支持基板と、を含む。
本開示の第１実施形態の半導体素子体の構成を示す断面図である。 図１の切断面線ＩＩ－ＩＩから見た半導体素子体の一部を示す断面図である。 半導体素子の製造方法の基本的な製造手順を説明するための工程図である。 （ａ）から（ｃ）は、それぞれ第１実施形態に係る素子形成工程を示す断面図である。 下地基板上に形成した半導体素子層の写真である。 半導体素子層の上面の傾きを示すグラフである。 第１実施形態に係る準備工程を示す断面図である。 （ａ）および（ｂ）は、それぞれ第１実施形態に係る接合工程を示す断面図である。 第１実施形態に係る剥離工程を示す断面図である。 （ａ）から（ｃ）は、それぞれ本開示の第２実施形態に係る半導体素子体の素子形成工程を示す断面図である。 本開示の第３実施形態の半導体素子体の構成を示す断面図である。 図１１の切断面線ＸＩＩ－ＸＩＩから見た半導体素子体の断面図である。 第４実施形態にかかる半導体素子の製造方法を示す断面図である。 第４実施形態にかかるマスク層の構成例を示す平面図である。 第４実施形態にかかるマスク層の別構成を示す平面図である。 第４実施形態にかかる下地基板の構成例を示す断面図である。 第４実施形態にかかる半導体素子基板の構成例を示す平面図である。
以下、本開示に係る実施形態について、模式的に示した各図を参照しつつ説明する。
図３に示されるように、本実施形態の半導体素子は、例えば、マスク層形成工程Ｓ１、素子形成工程Ｓ２、準備工程Ｓ３、接合工程Ｓ４および剥離工程Ｓ５を含む工程を経て製造できる。ただし、素子形成工程Ｓ２および準備工程Ｓ３は、この順に行わなくてもよい。例えば、素子形成工程Ｓ２および準備工程Ｓ３を並行して行ってもよい。
以下、図１から図３を参照しながら説明する。
マスク層形成工程Ｓ１では、マスク１２を形成する。マスク１２は第１マスク部１２１と第２マスク部１２２とを有する。第１マスク部１２１は、下地基板１１上に、互いに隣接する２つの開口部１２ｂが、予め定める第１間隔ΔＬ１をあけて位置している。第２マスク部１２２は、互いに隣接する２つの開口部が、第１間隔ΔＬ１よりも大きい、予め定める第２間隔ΔＬ２をあけて位置している。
素子形成工程Ｓ２では、開口部１２ｂから露出している成長面１１ａ上から半導体結晶の結晶成長層である半導体素子層１３を気相成長させる。本開示の半導体素子層１３は、窒化物半導体層である。半導体素子層１３は、マスク層１２の各開口部１２ｂから露出している各成長面１１ａに接続した接続部１３ｂを有している。マスク層１２上には、半導体層を成長させて半導体素子１５を形成する。
準備工程Ｓ３では、下地基板１１側に配設される接合面１６ｃを有する支持基板１６を準備する。接合工程Ｓ４では、半導体素子１５の上面１５ａと、支持基板１６の接合面１６ｃとを接合する。剥離工程Ｓ５では、マスク層１２上に形成された半導体素子１５を下地基板１１から剥離する。
（第１実施形態）
図４は、第１実施形態に係る素子形成工程を示す断面図である。図４(ａ)に示されるように、下地基板１１を準備する。下地基板１１としては、例えばＧａＮテンプレート基板を使用できる。下地基板１１はオフ基板であり、下地基板１１の成長面１１ａの法線は、ａ軸＜１１－２０＞方向から０．３°傾いている。本実施形態では、ａ軸に対するオフ角は０．３°であるが、オフ角が０．１°から１°の基板を用いることが可能である。ただし、オフ角の上限値は、デバイスによって平坦成長する範囲において、適宜選択される値であり、必ずしも１°ではなく、１°を超えて設定される場合もある。また、オフ角が、０．１°未満ではＥＬＯ半導体層の剥離ができなくなるおそれがあるため、０．１°以上がよい。また、オフ角の上限値である1°は、標準的なＬＥＤ基板オフ角であり、
このような下地基板１１には、例えば下地基板１１の成長面１１ａが所定の面方向になるように、ＧａＮ単結晶インゴットから切り出したＧａＮ基板を使用することが可能である。下地基板１１としては、窒化物半導体基板であればよい。また、窒化物半導体中に不純物がドーピングされたｎ型基板またはｐ型基板であってもよい。
ここで、「窒化物半導体」は、例えば、ＡｌＸＧａＹＩｎＺＮ（０≦Ｘ≦１；０≦Ｙ≦１；０≦Ｚ≦１；Ｘ＋Ｙ＋Ｚ＝１）によって構成されてもよい。また、ＧａＮテンプレート基板としては、例えばサファイア、ＳｉまたはＳｉＣを下地として用いることができる。
次に、下地基板１１上にマスク層１２を形成する。マスク層１２の材料は、例えば、例えば、酸化シリコン（例えばＳｉＯ２など）、窒化シリコン（ＳｉＮＸ）または高融点金属（Ｔｉ，Ｗなど）であればよい。マスク層１２は、例えば、ＰＣＶＤ（Plasma Chemical Vapor Deposition）法などによって形成すればよい。本開示では、例えば、成長面１１ａの上にＳｉＯ２層を１００ｎｍ程度積層する。続いて、フォトリソグラフィー法とバッファードフッ酸（Buffered Hydrogen Fluoride；ＢＨＦ）とによるウェットエッチングなどによって、例えばＳｉＯ２層をパターニングする。その結果、図４（ａ）に示されるマスク層１２を形成する。
マスク層１２は、例えば、紙面に垂直方向に長い帯状部１２ａを所定の間隔で複数本平行に並べたストライプ状である。本開示の隣り合う帯状部１２ａの間の開口部１２ｂの幅は、例えば５μｍ程度である。帯状部１２ａの幅は、例えば５０μｍ～２００μｍ程度である。また、開口部１２ｂの幅は、例えば２μｍ～２０μｍ程度である。
マスク層１２を形成するための材料としては、ＳｉＯ２のほか、気相成長によって、マ
スク材料から半導体層が成長しにくい材料であればよい。マスク材料は、例えば、パターニングが可能なＺｒＯＸ、ＴｉＯＸまたはＡｌＯＸなどの酸化物、あるいは、ＷまたはＣ
ｒなどの遷移金属を使用することもできる。また、マスク１２の積層方法は、蒸着法、スパッタリング、または塗布硬化など、マスク材料に適合した方法を適宜用いることが可能である。
続いて、図４（ｂ）に示されるように、開口部１２ｂから露出している成長面１１ａ上から半導体結晶の結晶成長層である半導体素子層１３を気相成長させる。本開示の半導体素子層１３は、窒化物半導体層である。
結晶成長方法は、III族原料に塩化物を用いる塩化物輸送法による気相成長ＶＰＥ（Vapor Phase Epitaxy)または、III族原料に有機金属を用いるＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）を用いることが可能である。成長工程中にIII族元素の原料ガスの割合、不純物の原料ガスの割合などを変化させて、半導体素子層１３をＬＥＤ（Light Emitting Diode）またはＬＤ（Laser Diode）として機能する多層膜として形成することも可能である。
成長した結晶がマスク層１２の開口部１２ｂを超えると、マスク層上面１２ｃに沿って横方向にも結晶を成長させる。結晶成長は、成長面１１ａから成長した半導体素子層１３が、隣り合う半導体素子層１３と互いに重なる前に終了する。このようにして、窒化物半導体をＥＬＯ（Epitaxial Lateral Overgrowth)法によって成長させた半導体素子層１３を得る。半導体素子層１３の幅は、例えば、５０μｍ～２００μｍ程度であり、高さは１０μｍ～５０μｍ程度である。
図５は下地基板１１上に形成した半導体素子層１３の具体例を示す写真であり、上述の方法でマスク層１２の上に形成した半導体素子層１３を上面から見たものである。図６は半導体素子層１３の上面の傾きを示すグラフであり、図１に示される半導体素子層１３の上面と基準面との距離を測定した測定結果を示す。
帯状に形成された半導体素子層１３の幅Ｗは３５μｍであり、幅方向において、右端側は、左端側よりも高く、両端の高低差は１５０ｎｍである。半導体素子層１３の第１面１３ａ（上面）の傾斜角は、０．２５°である。この半導体素子層１３の成長に使用された下地基板１１のオフ角は０．２２°であり、第１面１３ａの傾斜角は、下地基板１１のオフ角に対応したものとなっている。
このように、下地基板１１にオフ角をつけて半導体素子層１３を成長させることは、品質に優れた結晶性の半導体素子層１３を実現する上で好ましい。半導体素子層１３は、第１面１３ａと第１面１３ａの反対側に位置している第２面１３ｃとを有している。
半導体素子層１３を成長させた後、図４（ｂ）に示されるように、半導体素子層１３の第１面１３ａに金属層１４を形成する。まず、下地基板１１、マスク層１２および半導体素子層１３の上面全体をフォトレジスト膜で覆う。その後、フォトリソグラフィー法を用いて半導体素子層１３の第１面１３ａが露出するように、開口部１２ｂを設ける。その後、開口部１２ｂにおいて、Ｃｒ層と、金と錫の合金であるＡｕＳｎ層とを順に蒸着する。その後、リフトオフ法によって、不要な金属層をフォトレジスト膜とともに除去して、金属層１４を形成する。この金属層１４の厚さは、１μｍ～５μｍ程度である。
金属層１４を形成後、下地基板１１、下地基板１１上に形成したマスク層１２、半導体素子層１３および金属層１４を、ＢＨＦに１０分間程度浸漬し、マスク層１２を除去する。これによって、図４（ｃ）に示されるように、下地基板１１上に半導体素子１５が形成される。半導体素子１５と下地基板１１とは、マスク層１２の開口部１２ｂに成長した半導体素子層１３の一部である接続部１３ｂを介して下地基板１１に繋がっている。接続部１３ｂは、例えば、柱状のである。金属層１４は、半導体素子１５の電極として使用することができる。
ただし、半導体素子１５の構成によっては、金属層１４は、必ずしも電極として使用しなくてもよい。半導体素子１５の上面１５ａは、半導体素子層１３の第１面１３ａと同様に傾いている。半導体素子層１３は第１面１３ａとその反対側に位置している第２面１３ｃとを有する。
図７は、第１実施形態に係る準備工程を示す断面図である。続いて、半導体素子１５に接続するための支持基板１６を準備する。支持基板１６は、基体１６ａとしてシリコン基板を用いる。基体１６ａの一方の面にＡｕなどの酸化されにくい金属層１６ｂが位置しており、下地基板１１に対向する金属層１６ｂの表面が接合面１６ｃである。金属層１６ｂによって、半導体素子１５の支持基板１６への接合が容易になる。金属層１６ｂはＡｕ以外ではＰｔまたはＰｄなどの酸化されにくい貴金属材料またはそれを主成分とする材料を用いることができるが、これらに限定されない。
続いて、基板接合装置（図示せず）を用いて半導体素子１５を支持基板１６に接続する。まず、下地基板１１の成長面１１ａと、支持基板１６の接合面１６ｃとが平行になるように、下地基板１１と支持基板１６とを基板接合装置に取付ける。
図８は、第１実施形態に係る接合工程を示す断面図である。続いて、図８（ａ）に示されるように、上記の金属層１４を形成する工程で形成された金属層１４上に、接合面１６ｃを対向させた状態で支持基板１６を配置し、支持基板１６の接合面１６ｃと半導体素子１５の上面１５ａとを接触させる。上述のように、半導体素子層１３の第１面１３ａは傾斜しているので、その上に形成される金属層１４の上面である、半導体素子１５の上面１５ａも傾斜している。
続いて、図８（ｂ）に示されるように、支持基板１６を加圧して、金属層１４を支持基板１６に密着加圧させた後、３００℃に加熱して、ＡｕＳｎ接合を行う。ただし、この金属層１４による接合は、ＡｕＳｎ接合に限定されず、ＡｕＳｎと同様に低融点の他の材料（例えば、ＡｕＩｎ、ＡｕＧｅ、ＩｎＰｄまたはＩｎＳｎなど）を用いた各種の接合方法が可能である。また、ヒートシンクとして機能する熱伝導性に優れたＡｕＳｎおよびＡｕＣｕのうち１種以上を含んでいる金属層１４による接合を行ってもよい。このとき、半導体素子１５の上面１５ａの全面が接合面１６ｃに対して当接するように半導体素子１５が変位する。これにより、半導体素子層１３の接続部１３ｂに大きな応力が発生して接続部１３ｂが破断させてもよい。
図９は第１実施形態に係る剥離工程を示す断面図である。基板接合装置等によって、下地基板１１および支持基板１６などを冷却後、基板接合装置から下地基板１１および支持基板１６を取り出す。この際、半導体素子１５は、支持基板１６上に接合しており、また、接続部１３ｂは破断しているので、下地基板１１を容易に剥離することができる。図面では柱状の接続部１３ｂは、半導体素子層１３に付着している。接続部１３ｂは、破断の状況に応じて、下地基板１１側、半導体素子１５側またはその両方に残存することが考えられる。このため、剥離後、半導体素子１５に残った接続部１３ｂは、研磨などで取り除いてもよい。
上記の方法で接合、剥離した半導体素子体１７において、支持基板１６の表面である接合面１６ｃに対して半導体素子層１３の第１面１３ａは平行である。一方、半導体素子層１３の第２面１３ｃは、半導体素子層１３の第１面１３ａの傾斜に対応して、支持基板１６の表面に対して傾斜している。ここで、半導体素子層１３の第１面１３ａは支持基板１６の表面に対して、例えば０．５°未満の傾斜であれば平行であるとみなす。
このように、第１実施形態の半導体素子体１７は、支持基板１６と、第１面１３ａと第１面１３ａに対して反対側に位置する第２面１３ｃとを有し、第１面１３ａの側が支持基板１６に固定されている。そして、半導体素子体１７は、第２面１３ｃが支持基板１６の表面に対して傾斜している半導体素子層１３を備えている。これにより、簡単な支持構造によって品質に優れた半導体素子層１３を実現させることができる。
このように、半導体素子１５には、下地基板１１の成長面１１ａに対して傾いた上面１５ａが形成されているので、接合工程Ｓ３で加圧したとき、柱状の接続部１３ｂの端部にせん断応力が集中してせん断される。したがって、超音波などによって、下地基板１１の表面に垂直方向に別途大きな力を加えなくても、加圧するだけで半導体素子１５を下地基板１１から分離することができる。このように、半導体素子１５に過大な力を加えなくても、半導体素子１５を確実に支持基板１６に転写できるので、半導体素子１５の歩留まりを向上させることができる。
（第２実施形態）
図１０は本開示の第２実施形態の半導体素子体の素子形成工程を示す断面図である。図１０(ａ)に示されるように、まず、下地基板２１を準備する。下地基板２１としては、第１実施形態と同様に、ＧａＮテンプレート基板を使用する。ただし、下地基板２１の成長面２１ａの結晶面にオフ角はない。第１実施形態と同様の工程で、マスク層２２を形成する。マスク層２２の帯状体２２ａの開口部２２ｂを通して成長面２１ａが露出している。
次に、図１０（ｂ）に示されるように、第１実施形態と同様に、帯状体２２ａの開口部２２ｂから露出している成長面２０ａ上から窒化物半導体の結晶成長層である半導体素子層２３を気相成長させる。その後、半導体素子層２３の第１面２３ａにＡｕＳｎ合金などの金属層２４を形成する。
続いて、図１０（ｃ）に示されるように、下地基板２１上のマスク層２２をエッチングして下地基板２１上に半導体素子２５を形成する。半導体素子層２３の第１面２３ａおよび半導体素子２５の上面２５ａは、下地基板２１の成長面２１ａとほぼ平行である。第２実施形態においても、第１実施形態と同様に、半導体素子層２３は第１面２３ａとその反対側に位置している第２面２３ｃとを有する。
（第３実施形態）
図１１は、本開示の第３実施形態の半導体素子体の構成を模式的に示す断面図である。図１２は、図１１の切断面線ＸＩＩ－ＸＩＩから見た半導体素子体の断面図である。前述の各実施形態と対応する部分には、同一の参照符を付し、重複する説明は省略する。前述の実施形態では、開口部１２ｂがストライプ状に平行に延びる構成について述べたが、本開示の他の実施形態では、支持基板１６の下地基板１１に対するスペーサとして用いられる半導体素子層１３を形成する部分には、＜１－１００＞方向（例えば、図１２の上下方向）に一定の間隔をあけて開口部１２ｂ１を形成してもよい。このような開口部１２ｂ１によれば、前述の犠牲層となる半導体素子層１３を作らずに済み、無駄な半導体の結晶成長を行わず、生産性を向上することができる。
以上のように、本開示の半導体素子の製造方法は、下地基板上に、互いに隣接する２つの開口部が、予め定める第１間隔をあけて位置する第１マスク部と、互いに隣接する２つの開口部が、前記第１間隔よりも大きい予め定める第２間隔をあけて位置する第２マスク部とを有するマスク層を形成するマスク層形成工程と、
前記マスク層上に、半導体層を成長させて半導体素子を形成する素子形成工程と、
前記下地基板と対向させる接合面を有する支持基板を準備する準備工程と、
前記半導体素子の上面と、前記支持基板の前記接合面とを接合する接合工程と、
前記マスク層上に形成された半導体素子を前記下地基板から剥離する剥離工程と、を含む。
スペーサをエピタキシャル気相成長によるＧａＮ半導体層の形成に用いた場合、ＧａＮ半導体層の高さのばらつきは面内分布を持つ。このため、面内全体に同じ高さのスペーサを用いると、場所によって接合層のＧａＮ半導体層からのはみ出し量が異なる。接合層のはみ出し量が多い場合には、例えばＧａＮ半導体層によって構築される半導体素子が半導体レーザであれば、接合層のはみ出し部分によって半導体素子の出射端面が覆われることもあり、製造上の歩留まりが低下することがあり得る。そこで、製造上の歩留まりが向上し得る半導体素子の製造方法および半導体素子体が望まれる。
本開示の半導体素子の製造方法によれば、下地基板上でのマスク層は第１マスク部よりも間隔の大きい第２マスク部での半導体素子層の成長速度が速く、半導体素子層の厚みを大きくすることができる。これにより、半導体素子層の上面と支持基板の接合面との間の金属層のはみ出し量を一定に保つことができ、製造上の歩留まりが向上し得る。
（第４実施形態）
図１３は、第４実施形態にかかる半導体素子の製造方法を示す断面図である。図１４は、第４実施形態にかかるマスク層の構成例を示す平面図である。図１３および図１４に示すように、第４実施形態にかかる半導体素子の製造方法は、第１方向（Ｘ方向）に隣り合う第１開口部Ｋ１および第２開口部Ｋ２を含むマスク層ＭＬが表面に配された下地基板ＵＫを準備する工程と、下地基板ＵＫ上に、例えばＥＬＯ法を用いて、平面視で第１開口部Ｋ１と重なる第１半導体層ＳＬ１を形成する工程と、下地基板ＵＫ上に、例えばＥＬＯ法を用いて、平面視で第２開口部Ｋ２と重なり、第１半導体層ＳＬ１よりも厚みの大きな第２半導体層ＳＬ２を形成する工程とを含む。第１および第２半導体層ＳＬ１・ＳＬ２を同じ成膜プロセス（例えば、ＥＬＯプロセス）で形成してもよい。
マスク層ＭＬは、第１マスク部Ｍ１と、第１開口部Ｋ１を介して第１マスク部Ｍ１に隣接し、第１マスク部Ｍ１よりも幅広の第２マスク部Ｍ２と（Ｗ１＜Ｗ２）、第２開口部Ｋ２を介して第２マスク部Ｍ２に隣接する第３マスク部Ｍ３とを備える。第１および第２開口部Ｋ１・Ｋ２は、Ｘ方向と直交するＹ方向（第２方向）を長手方向とするスリット状である。下地基板ＵＫとマスク層ＭＬを合わせ持つ基板をテンプレート基板ＴＳと称する場合がある。下地基板ＵＫ並びに第１および第２半導体層ＳＬ１・ＳＬ２は、例えば窒化物半導体を含む。第１および第２開口部Ｋ１・Ｋ２は、下地基板ＵＫの上面（シード部）を露出させ、第１および第２半導体層ＳＬ１・ＳＬ２の成長を開始させる成長開始用ホールの機能を有し、マスク部Ｍ１～Ｍ３は、第１および第２半導体層ＳＬ１・ＳＬ２を横方向成長させる選択成長用マスクの機能を有する。マスク部と開口部は、マスク体がある部分とない部分という意味であり、マスク部が層状であるかは問わない。また、各開口部の全体がマスク部に囲まれていなくてもよい。
図１３および図１４における幅方向はＸ方向であり、例えば、第３マスク部Ｍ３の幅Ｗ３は第２マスク部Ｍ２の幅Ｗ２と等しく、第１および第２開口部Ｋ１・Ｋ２の幅は等しい。この工程では、原料供給が多くなる第２半導体層ＳＬ２の厚みは、第１半導体層ＳＬ１の厚みよりも大きくなる。また、第１および第２半導体層ＳＬ１・ＳＬ２の組み合わせ構成を面内に周期的に配置することで、第１半導体層ＳＬ１の厚みが大きくなる領域では第２半導体層ＳＬ２の厚みも大きく、第１半導体層ＳＬ１の厚みが小さくなる領域では第２半導体層ＳＬ２の厚みも小さくなり、面内において、第１および第２半導体層ＳＬ１・ＳＬ２の厚みの差（高低差）が均一化される。なお、第２半導体層ＳＬ２の幅（Ｘ方向の長さ）は、第１半導体層ＳＬ１の幅よりも大きくてもよい。
第１および第２半導体層ＳＬ１・ＳＬ２を形成した後に、第１半導体層ＳＬ１上に第１デバイス層ＤＬ１を形成する工程と、第２半導体層ＳＬ２上に第２デバイス層ＤＬ２を形成する工程とを行う。これにより、半導体素子基板ＨＫ１が形成される。第１および第２デバイス層ＤＬ１・ＤＬ２を同じ成膜プロセスで形成してもよい。第１および第２デバイス層ＤＬ１・ＤＬ２それぞれが、ｎ型半導体層、活性層およびｐ型半導体層を含む構成とすることができる。
第１および第２デバイス層ＤＬ１・ＤＬ２を形成した後に、第１デバイスＤＬ１上に第１金属層ＣＬ１を形成する工程と、第２デバイス層ＤＬ２上に第２金属層ＣＬ２を形成する工程とを行う。第１および第２金属層ＣＬ１・ＣＬ２を同じ成膜プロセスで形成してもよい。例えば、第１および第２デバイス層ＤＬ１・ＤＬ２の厚みは同程度であるため、第２金属層ＣＬ２の上面位置は、第１金属層ＣＬ１の上面よりも高位置となる。
第１および第２金属層ＣＬ１・ＣＬ２を形成した後に、第１および第２金属層ＣＬ１・ＣＬ２を溶融させた状態で支持基板ＳＫに接触させ、その後に硬化させることで、第１および第２デバイス層ＤＬ１・ＤＬ２を、第１および第２金属層ＣＬ１・ＣＬ２を介して、支持基板ＳＫに接合する工程を行う。接合時には、第２半導体層ＳＬ２および第２デバイス層ＤＬ２がスペーサとして機能し、第２金属層ＣＬ２は第１金属層ＣＬ１よりも薄くなる。
第２金属層ＣＬ２が第２デバイス層ＤＬ２の端面（Ｘ方向またはＹ方向に平行な法線を有する面）に接触してもよい。第２金属層ＣＬ２によって、支持基板ＳＫとの接合強度が高められる。なお、第１デバイス層ＤＬ１の端面（例えばＹ方向に平行な法線を有する面）にレーザ光の出射面が含まれていてもよい。上述のように、面内において、第１および第２半導体層ＳＬ１・ＳＬ２の厚みの差（高低差）が均一化されることで、第１金属層ＣＬ１が第１デバイス層ＤＬ１の端面に接触するおそれが低減する。第２半導体層ＳＬ２および第２デバイス層ＤＬ２は（半導体層素子として使用しない）犠牲層とすることもできるが、これに限定されない。第２デバイス層ＤＬ２の構成によっては半導体素子として使用できる場合がある。
さらに、第１および第２デバイス層ＤＬ１・ＤＬ２が支持基板ＳＫに接合する際に、第１および第２半導体層ＳＬ１・ＳＬ２に応力がかかり、固定された下地基板ＵＫと第１および第２半導体層ＳＬ１・ＳＬ２との結合力が弱まる（例えば、結合部が破断）する。
第１および第２金属層ＣＬ１・ＣＬ２を、支持基板ＳＫ上に位置する第３金属層ＫＬに接合してもよい。第１金属層ＣＬ１は第１デバイス層ＤＬ１上の電極（アノードあるいはカソード）であってもよい。
例えば、第１および第２デバイス層ＤＬ１・ＤＬ２と支持基板ＳＫとの接合時に、第１および第２金属層ＣＬ１・ＣＬ２それぞれの上面が支持基板ＳＫに対して０．０５°～５°程度傾いていてもよい。この傾きは、例えば、下地基板ＵＫのオフ角に起因するものであり、第１および第２デバイス層ＤＬ１・ＤＬ２が支持基板ＳＫに接合する際に、第１および第２半導体層ＳＬ１・ＳＬ２に効果的に上向きの応力が生じる。
支持基板ＳＫを接合した後に、第１および第２半導体層ＳＬ１・ＳＬ２を下地基板ＵＫから離隔する工程を行う。これにより、半導体素子基板ＨＫ２が形成される。第１および第２半導体層ＳＬ１・ＳＬ２を離隔する前に、マスク層ＭＬ（第１～第３マスク部Ｍ１～Ｍ３）をエッチング等によって除去してもよい。マスク層ＭＬと第１および第２半導体層ＳＬ１・ＳＬ２はファンデルワールス力もしくは構成元素の相互拡散により密着する場合があるため、マスク層ＭＬを除去することによって容易に第１および第２半導体層ＳＬ１・ＳＬ２を離隔することができる。なお、本開示では、支持基板ＳＫを接合した後に、マスク層ＭＬを除去している。
なお、マスク層ＭＬ（第１～第３マスク部Ｍ１～Ｍ３）は、支持基板ＳＫを接合するより前にエッチング等によって除去してもよい。接合する前はマスク層ＭＬが表面に露出しているためウェットエッチングによって半導体素子基板全面のマスク層ＭＬを容易に除去できる。また、第１および第２半導体層ＳＬ１・ＳＬ２を離隔する前に、第１半導体層ＳＬ１および第１デバイス層ＤＬ１を、Ｙ方向に並ぶ複数の半導体素子部に分割しておいてもよい。
図１５は、第４実施形態にかかるマスク層の別構成を示す平面図である。マスク層ＭＬは図１４に限定されない。例えば図１５のように、第２開口部Ｋ２の第１方向（Ｘ方向）と直交するＹ方向の長さが、第１開口部Ｋ１の長さよりも小さい構成でもよい。第２開口部Ｋ２は、例えば、スリット状の第１開口部Ｋ１に隣接するマスク部Ｍ４に形成され、例えば、第１および第２開口部Ｋ１・Ｋ２の幅は等しい。
この場合、第２開口部Ｋ２上に成長する（Ｘ方向よりもＺ方向の成長が速い）第２半導体層ＳＬ２の厚みは、第１半導体層ＳＬ１の厚みよりも大きくなる。そして、第１半導体層ＳＬ１の厚みが大きくなる領域では、第２半導体層ＳＬ２の厚みも大きく、第１半導体層ＳＬ１の厚みが小さくなる領域では第２半導体層ＳＬ２の厚みも小さくなり、面内において、第１および第２半導体層ＳＬ１・ＳＬ２の厚みの差（高低差）が均一化される。図１５では、第２半導体層ＳＬ２の幅（Ｘ方向の長さ）は、第１半導体層ＳＬ１の幅よりも小さい。
第４実施形態では、下地基板ＵＫが窒化物半導体（ＧａＮ系半導体、ＡｌＮ、ＩｎＮ、ＡｌＩｎＮ、ＢＮ等）を含み、第１および第２半導体層ＳＬ１・ＳＬ２が、窒化物半導体、例えばＧａＮ系半導体（ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等）を含む構成でもよい。この場合、第１および第２半導体層ＳＬ１・ＳＬ２の厚み方向（Ｚ方向）を窒化物半導体の＜０００１＞方向（ｃ軸方向）、第１および第２開口部Ｋ１・Ｋ２が並ぶ第１方向（Ｘ方向）を窒化物半導体の＜１１－２０＞方向（ａ軸方向）、Ｙ方向を、窒化物半導体の＜１－１００＞方向（ｍ軸方向）とすることができる。
図１６は、第４実施形態にかかる下地基板の構成例を示す断面図である。下地基板ＵＫは、ＧａＮのバルク結晶から切り出したＧａＮウエハでもよいし、ＳｉＣのバルク結晶から切り出したＳｉＣウエハ（六方晶系の、６Ｈ－ＳiＣあるいは４Ｈ－ＳｉＣ）でもよい。バルク結晶から下地基板ＵＫを切り出す際にオフ角を付けてもよい。
下地基板ＵＫが、ＧａＮ系半導体と格子定数が異なる異種基板１と、異種基板１上に形成された下地層４（シード層）とを有する構成でもよい。この場合、異種基板１をシリコン基板、下地層４をＡｌＮあるいは炭化シリコン（６Ｈ－ＳiＣあるいは４Ｈ－ＳｉＣ）としてもよいし、異種基板１を炭化シリコン基板、下地層４をＧａＮ系半導体あるいはＡｌＮとしてもよい。
下地基板ＵＫが、異種基板１と、異種基板１上に形成された下地層４とを有し、下地層４が、下層側のバッファ層２と、バッファ層２上に形成されたシード層３とを有する構成でもよい。この場合、異種基板１をシリコン基板とし、バッファ層２がＡｌＮおよび炭化シリコンの少なくとも一方を含む構成とし、シード層３をＧａＮ系半導体としてもよい。バッファ層２にＢＮ（窒化ホウ素）、シード層３にＡｌＮを用いてもよい。図１６の異種基板１の上面がオフ角を有していてもよい。
図１３の半導体素子基板ＨＫ１は、窒化物半導体を含む第１半導体層ＳＬ１と、平面視で第１半導体層ＳＬ１と重なる第１デバイス層ＤＬ１と、第１デバイス層ＤＬ１上に配された第１金属層ＣＬ１と、窒化物半導体を含む第２半導体層ＳＬ２と、平面視で第２半導体層ＳＬ２と重なる第２デバイス層ＤＬ２と、第２デバイス層ＤＬ２上に配された第２金属層ＣＬ２とを含む。第２半導体層ＳＬ２の厚みは、第１半導体層ＳＬ１の厚みよりも大きい。
半導体素子基板ＨＫ１は、第１および第２半導体層ＳＬ１・ＳＬ２と接続した下地基板ＵＫを有しており、第１および第２デバイス層ＤＬ１・ＤＬ２は窒化物半導体（例えば、ＧａＮ系半導体）を含む。第１および第２半導体層ＳＬ１・ＳＬ２が同じ窒化物半導体（例えば、ＧａＮ）を含んでいてもよい。第１および第２デバイス層ＤＬ１・ＤＬ２は同程度の厚みであるため、第２金属層ＣＬ２の上面は、第１金属層ＣＬ１の上面よりも高位置となる。半導体素子基板ＨＫ１には、下地基板ＵＫと第１および第２半導体層ＳＬ１・ＳＬ２とに接するマスク層ＭＬが設けられる。
図１３の半導体素子基板ＨＫ２は、窒化物半導体を含む第１半導体層ＳＬ１と、平面視で第１半導体層ＳＬ１と重なる第１デバイス層ＤＬ１と、第１デバイス層ＤＬ１上に配された第１金属層ＣＬ１と、窒化物半導体を含む第２半導体層ＳＬ２と、平面視で第２半導体層ＳＬ２と重なる第２デバイス層ＤＬ２と、第２デバイス層ＤＬ２上に配された第２金属層ＣＬ２とを含む。第２半導体層ＳＬ２の厚みは、第１半導体層ＳＬ１の厚みよりも大きい。
半導体素子基板ＨＫ２は、第１および第２金属層ＣＬ１・ＣＬ２を介して、第１および第２デバイス層ＤＬ１・ＤＬ２と接合する支持基板ＳＫを有しており、第１および第２デバイス層ＤＬ１・ＤＬ２は窒化物半導体（例えば、ＧａＮ系半導体）を含む。第１および第２半導体層ＳＬ１・ＳＬ２が同じ窒化物半導体（例えば、ＧａＮ）を含んでいてもよい。
半導体素子基板ＨＫ２では、第２金属層ＣＬ２の厚みが、第１金属層ＣＬ１の厚みよりも小さい構成とすることができる。また、第２金属層ＣＬ２が、第２デバイス層ＤＬ２の端面Ｔ２に接触してもよい。第１デバイス層ＤＬ１は発光機能を有し、第２デバイス層ＤＬ２は犠牲層である（発光機能を有していない）構成でもよい。支持基板ＳＫ上に第３金属層ＫＬが位置し、第１および第２金属層ＣＬ１・ＣＬ２が第３金属層ＫＬと接合する構成でもよい。支持基板ＳＫが実装基板（ＴＦＴ基板等の駆動基板）であってもよい。
半導体素子基板ＨＫ１・ＨＫ２では、第１および第２半導体層ＳＬ１・ＳＬ２が、窒化物半導体の＜１１－２０＞方向（Ｘ方向）に並んでいてもよい。第１半導体層ＳＬ１および第１デバイス層ＤＬ１が半導体素子部（例えば、発光素子部）を構成してもよい。第１デバイス層ＤＬ１の端面Ｔ１にレーザ光の出射面が含まれてもよい。第１金属層ＣＬ１は電極、例えばアノードとして機能してもよい。
図１７は、第４実施形態にかかる半導体素子基板の構成例を示す平面図である。図１７に示すように、半導体素子基板ＨＫ１・ＨＫ２が複数の領域ＡＲを有し、各領域ＡＲに、第１半導体層ＳＬ１および第１デバイス層ＤＬ１並びに第２半導体層ＳＬ２および第２デバイス層ＤＬ２が設けられる構成でもよい。また、半導体素子基板ＨＫ１・ＨＫ２が、複数の半導体素子部ＨＢ（それぞれが第１半導体層ＳＬ１および第１デバイス層ＤＬ１を含む）を備える構成でもよく、複数の半導体素子部ＨＢが、Ｘ方向およびＹ方向の少なくとも１方向に並んでいてもよい。
以上、本開示について詳細に説明したが、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において種々の変更、改良等が可能である。
１１ 下地基板
１３ 半導体素子層
１３ａ 第１面
１３ｂ 接続部
１３ｃ 第２面
１４ 金属層
１５ 半導体素子
１５ａ 上面
１６ 支持基板
１６ｃ 接合面
１７ 半導体素子体
Ｓ１ マスク層形成工程
Ｓ２ 素子形成工程
Ｓ３ 準備工程
Ｓ４ 接合工程
Ｓ５ 剥離工程

Claims (26)

  1. 第１方向に隣り合う第１開口部および第２開口部を含むマスク層が表面に配された下地基板を準備する工程と、
    前記下地基板上に、平面視で前記第１開口部と重なる第１半導体層と、平面視で前記第２開口部と重なり、前記第１半導体層よりも厚みの大きな第２半導体層とを形成する工程と、を含む、半導体素子基板の製造方法。
  2. 前記マスク層は、第１マスク部と、前記第１開口部を介して前記第１マスク部に隣接し、前記第１マスク部よりも幅広の第２マスク部と、前記第２開口部を介して前記第２マスク部に隣接する第３マスク部とを備える、請求項１に記載の半導体素子基板の製造方法。
  3. 前記マスク層において、前記第２開口部の前記第１方向と直交する方向の長さが、前記第１開口部の長さよりも小さい、請求項１に記載の半導体素子基板の製造方法。
  4. 前記第１半導体層上に位置する第１デバイス層と、前記第２半導体層上に位置する第２デバイス層とを形成する工程と、
    前記第１デバイス層上に第１金属層を形成する工程と、
    前記第２デバイス層上に第２金属層を形成する工程と、をさらに含み、
    前記第１および第２金属層を溶融させた状態で支持基板に接触させることで、前記第１および前記第２金属層を介して、前記第１および第２デバイス層を前記支持基板に接合する、請求項１～３のいずれか１項に記載の半導体素子基板の製造方法。
  5. 前記第１および第２デバイス層が前記支持基板に接合する際に、前記第１および第２半導体層と前記下地基板との結合力が弱まる、請求項４に記載の半導体素子基板の製造方法。
  6. 前記第１および第２デバイス層と前記支持基板との接合後においては、前記第２金属層が前記第１金属層よりも薄い、請求項４または５に記載の半導体素子基板の製造方法。
  7. 前記第１および第２デバイス層と前記支持基板との接合時に、前記第２半導体層および前記第２デバイス層がスペーサとして機能する、請求項４～６のいずれか１項に記載の半導体素子基板の製造方法。
  8. 前記第１金属層は、前記第１デバイス層上の電極として機能する、請求項４～７のいずれか１項に記載の半導体素子基板の製造方法。
  9. 前記第１および第２金属層は、前記支持基板上に位置する第３金属層と接合する、請求項４～８のいずれか１項に記載の半導体素子基板の製造方法。
  10. 前記第１および第２デバイス層の上面は、前記支持基板に対して傾いている、請求項４～９のいずれか１項に記載の半導体素子基板の製造方法。
  11. 前記第１半導体層上に位置する第１デバイス層と、前記第２半導体層上に位置する第２デバイス層とを形成する工程を含み、
    前記第１および第２デバイス層を支持基板に接合した後に、前記第１および第２半導体層を前記下地基板から離隔する工程を行う、請求項１～１０のいずれか１項に記載の半導体素子基板の製造方法。
  12. 前記第１および第２半導体層を前記下地基板から離隔する前に、前記マスク層を除去する、請求項１１に記載の半導体素子基板の製造方法。
  13. 前記第１および第２半導体層を前記下地基板から離隔する前に、前記第１半導体層および前記第１デバイス層を、複数の半導体素子部に分割する、請求項１１に記載の半導体素子基板の製造方法。
  14. 前記第１および第２半導体層は窒化物半導体を含む、請求項１～１３のいずれか１項に記載の半導体素子基板の製造方法。
  15. 第１半導体層と、前記第１半導体層から離れて位置する第２半導体層と、前記第１半導体層および前記第２半導体層と接続した下地基板と、を備え、
    前記第１半導体層および前記第２半導体層は、窒化物半導体を含み、
    前記第２半導体層の厚みは、前記第１半導体層の厚みよりも大きい、半導体素子基板。
  16. 平面視で前記第１半導体層と重なる第１デバイス層と、前記第１デバイス層上に配された第１金属層と、平面視で前記第２半導体層と重なる第２デバイス層と、前記第２デバイス層上に配された第２金属層とを含み、
    前記第２金属層の前記下地基板側の面は、前記第１金属層の前記下地基板側の面よりも高位置である、請求項１５に記載の半導体素子基板。
  17. 前記第２金属層は、前記第１金属層よりも厚みが小さい、請求項１６に記載の半導体素子基板。
  18. 前記第２金属層は、前記第２デバイス層の端面に接触する、請求項１７に記載の半導体素子基板。
  19. 前記第１デバイス層は発光機能を有し、前記第２デバイス層は発光機能を有していない、請求項１８に記載の半導体素子基板。
  20. 前記第１および第２半導体層の幅が異なる、請求項１５～１９のいずれか１項に記載の半導体素子基板。
  21. 前記第１デバイス層の端面にレーザ光の出射面が含まれる、請求項１６～１９のいずれか１項に記載の半導体素子基板。
  22. 前記第１金属層は、電極として機能する、請求項１６～１９のいずれか１項に記載の半導体素子基板。
  23. 複数の領域を有し、各領域に前記第１および第２半導体層が設けられている、請求項１５～２２のいずれか１項に記載の半導体素子基板。
  24. 前記第１半導体層および前記第１デバイス層を含む半導体素子部を複数備える、請求項１６～１９のいずれか１項に記載の半導体素子基板。
  25. 前記下地基板の表面に、平面視で前記第１半導体層と重なる第１開口部と、平面視で前記第２半導体層と重なる第２開口部とを含むマスク層が位置し、
    前記マスク層は、第１マスク部と、前記第１開口部を介して前記第１マスク部に隣接し、前記第１マスク部よりも幅広の第２マスク部と、前記第２開口部を介して前記第２マスク部に隣接する第３マスク部とを備える、請求項１５～２４のいずれか１項に記載の半導体素子基板。
  26. 前記下地基板の表面に、平面視で前記第１半導体層と重なる第１開口部と、平面視で前記第２半導体層と重なり、前記第１開口部と第１方向に隣り合う第２開口部とを含むマスク層が位置し、
    前記マスク層において、前記第２開口部の前記第１方向と直交する第２方向の長さは、前記第１開口部の前記第２方向の長さよりも小さい、請求項１５～２４のいずれか１項に記載の半導体素子基板。
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