JP7221431B2 - 複数の半導体素子の製造方法 - Google Patents

Description

本発明は、複数の半導体素子の製造方法に関する。

従来、基板上に半導体層を結晶成長させた後、基板と半導体層を分離して、半導体素子を製造することが知られている（例えば、特許文献１）。

特許第５０２３３１８号公報

基板と半導体層の剥離時に、半導体層の品質の劣化を低減することが求められている。

本開示の複数の半導体素子の製造方法は、表面層を有する基板と、前記表面層上に位置し、第１方向に並ぶ複数の開口を有するマスクパターンと、前記複数の開口の内部にそれぞれ位置する数の第１半導体層と、前記複数の開口の内部における前記複数の第１半導体層上にそれぞれ位置する複数の脆弱部と、前記複数の脆弱部よりも上側にそれぞれ位置する複数の第２半導体層とを備える半導体基板を準備する準備工程と、前記第１方向に連結されていない状態の前記複数の第２半導体層と前記基板とを、前記複数の脆弱部で分離する分離工程とを含む。

本開示の半導体素子の製造方法によれば、基板と基板上に成長させる結晶成長層との分離を円滑に行えるので、結晶成長層の特性の劣化を軽減することができる。

本実施形態の半導体素子の製造方法の工程図である。 本実施形態の半導体素子の製造方法を示す断面図である。 本実施形態の半導体素子の製造方法を示す平面図である。 マスクパターン１２の他の一例を示す平面図である。 本実施形態の半導体素子の製造方法を示す断面図である。 本実施形態の半導体素子の製造方法を示す断面図である。 本実施形態の半導体素子の製造方法を示す拡大断面図である。 本実施形態の半導体素子の製造方法を示す拡大断面図である。 本実施形態の半導体素子の製造方法を示す拡大断面図である。 本実施形態の半導体素子の製造方法を示す断面図である。 本実施形態の半導体素子の製造方法を示す平面図である。 本実施形態の半導体素子の製造方法を示す断面図である。 本実施形態の半導体素子の製造方法を示す断面図である。 本実施形態の半導体素子の製造方法を示す断面図である。 本実施形態の半導体素子の製造方法を示す断面図である。

図１は、本実施形態の半導体素子の製造方法の工程図である。本開示の半導体素子の製造方法は、基板を準備する準備工程Ｓ１、基板上にマスクパターンを形成するマスク形成工程Ｓ２、基板上に半導体を成長させる第１結晶成長工程Ｓ３、第１結晶工程で成長させた半導体層上に脆弱部を形成する脆弱部形成工程Ｓ４、脆弱部の面を起点として半導体層を成長させる第２結晶成長工程Ｓ５、基板上に形成したマスクパターンをエッチングによって除去するマスク除去工程Ｓ６、および半導体層を基板から分離する分離工程Ｓ７と、を含んでいる。ここでいう「窒化物半導体」は、たとえば、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）によって構成されるものを用いることができる。

（１）準備工程 Ｓ１
図２は、本実施形態の半導体素子の製造方法を示す断面図である。また、図３は、本実施形態の半導体素子の製造方法を示す平面図である。まず、表面層１１を有する基板１０を準備する。基板１０は、たとえば、窒化物半導体であればよい。本開示の基板１０は、たとえば、窒化ガリウム（ＧａＮ）単結晶インゴットから切り出したＧａＮ基板を使用することが可能である。また、半導体中に不純物がドーピングされたｎ型基板またはｐ型基板であってもよい。たとえば、基板の欠陥密度は１×１０^１９ｃｍ^－３程度以下のものを使用することが可能である。

また、基板１０としては、ＧａＮ基板のほか、サファイア基板、ＳｉＣ基板などのＧａＮ以外の基板の表面にＧａＮ層を形成した基板も使用することが可能である。また、基板１０の表面層１１は、ＧａＮ層に限定されることはなく、窒化物半導体で構成されている基板であれば使用可能である。

基板１０の法線方向の半導体の結晶面方位としては、極性面であるＣ面＜０００１＞無極性面であるＡ面＜１１－２０＞、および、Ｍ面＜１－１００＞、さらには半極性面であるＲ面＜１－１０２＞、＜１１－２０＞、および＜２０－２１＞などを使用することができ、基板１０上に製作する素子によって適宜選択することが可能である。また、これらの結晶面方位から数度傾けた、いわゆるオフ基板も使用することが可能である。

（２）マスク形成工程 Ｓ２
次に上述の準備工程で準備したＧａＮ基板である基板１０上にマスクパターン１２を形成する。まず基板１０上にマスクパターン１２の材料となる酸化ケイ素（ＳｉＯ_２）をＰＣＶＤ（Plasma Chemical Vapor Deposition)法などによって表面層１１上にＳｉＯ_２層
を１００ｎｍ～５００ｎｍ程度積層する。続いて、フォトグラフィー法とＨＦ（フッ酸）系ウェットエッチングまたはＣＦ_４などのフッ素系のガスを用いたドライエッチングによって、ＳｉＯ_２層をパターニングして、開口１３が設けられたマスクパターン１２を形成する。たとえば、図２に示されるように、マスクパターン１２は、互いに平行に構成された複数の帯状体１２ａから構成されている。この場合、隣り合う帯状体１２ａの隙間が開口１３である。開口１３は、帯状である。帯状体１２ａの幅は、たとえば、１５０μｍ～２００μｍであり、また、開口１３の幅は、２μｍ～２０μｍである

マスクパターン１２によって、表面層１１は覆われるが、開口１３に対応する部分の表面層１１は露出している。基板１０上には、表面層１１が露出した領域である、成長領域１１ａが形成される。成長領域１１ａは、基板１０の表面層１１の半導体が露出している領域であり、続いて行われる第１結晶成長工程Ｓ３において、半導体が結晶成長する領域である。

たとえば、基板１０として＜０００１＞面方位のＧａＮ半導体基板を使用した場合、図３に示されるように、ＧａＮの＜１１－２０＞方向に平行な第１の方向に１５０μｍ～２００μｍのピッチで周期的に配列され、ＧａＮ半導体基板の＜１－１００＞方向に平行な第２方向に延びる複数の帯状体１２ａが設けられているマスクパターンを形成することが可能である。たとえば、帯状体１２ａの幅は１５０μｍ～２００μｍである。開口１３の幅は、２μｍ～２０μｍである。

上述のような成長領域１１ａから結晶成長させた第１半導体層１４は、半導体レーザ素子を形成する場合に好適である。たとえば、マスクパターン１２の帯状体１２ａおよび開口１３の長手方向は、ＧａＮのｍ軸＜１－１００＞方向に形成されているので、劈開面がｍ面となるように構成し、マスクパターン１２の長手方向を半導体レーザの長手方向と構成することが可能である。

帯状体１２ａの幅と開口１３幅との関係は、後述する第２結晶成長工程Ｓ５において形成される半導体層の基板１０の面に垂直な方向の結晶成長速度と、基板１０の面に平行な方向の結晶成長速度との比率、および成長させる半導体層の厚みを考慮して定めることが可能である。

マスクパターン１２を形成するためのマスク材料としては、ＳｉＯ_２のほか、気相成長によって、マスク材料の表面を起点として、半導体層が成長しない材料であればよく、例えば、パターニングが可能な酸化ジルコニウム（ＺｒＯ_Ｘ）、酸化チタン（ＴｉＯ_Ｘ）、酸化アルミニウム（ＡｌＯ_Ｘ）などの酸化物あるいは、タングステン（Ｗ）およびクロム（Ｃｒ）などの遷移金属を使用することが可能である。また、マスク材料の積層方法は、蒸着、スパッタ、および塗布硬化など、マスク材料に適合した方法を適宜用いることが可能である。

図４は、マスクパターン形成工程において形成されるマスクパターン１２の他の一例を示す平面図である。本例では、円形のドット状の開口１３が所定の間隔で、再隣接の開口どうしが正三角形の配置となるように、配列されている。平面視したとき、１つの開口１３は、直径２μｍ～２０μｍ程度であり、開口１３と隣接する開口１３との間隔は１５０μｍ～２００μｍ程度である。開口１３と隣接する開口１３との間隔と、円形のドット状の開口１３の半径との関係は、後述する第２結晶成長工程Ｓ５において形成される半導体層の面に垂直な方向の結晶成長の速度と、面に平行な方向の結晶成長の速度との比率、および成長させる半導体層の厚みを考慮して定めることが可能である。

（３）第１結晶成長工程 Ｓ３
図５は、本実施形態の半導体素子の製造方法を示す断面図である。成長領域１１ａ上に半導体からなる第１半導体層１４を気相成長(エピタキシャル成長）させる第１結晶成長
工程Ｓ３を行う。なお、本開示の第１半導体層１４は、窒化物半導体である。

第１結晶成長工程Ｓ３には、ＩＩＩ族原料に塩化物を用いるハイドライド気相成長（ＨＶＰＥ：Hydride Vapor Phase Epitaxy)法、ＩＩＩ族原料に有機金属を用いる有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法、または分子線気
相成長（ＭＢＥ：Molecular Beam Epitaxy）法などの気相成長法を用いることが可能である。

たとえば、成長領域１１ａ上に第１半導体層１４であるＧａＮ層をＭＯＣＶＤ法で成長させる場合には、マスクパターン１２が形成された基板１０をエピタキシャル装置の反応管に挿入して水素ガス、窒素ガスまたは水素と窒素の混合ガスとアンモニアなどのＶ族原料ガスを供給しながら、基板１０を所定の成長温度（たとえば、１０５０℃から１１００℃）まで昇温する。温度が安定してから上記ガスの他にトリメチルガリウム（ＴＭＧ）などのＩＩＩ族原料を供給して成長領域１１ａから、第１半導体層１４を気相成長させる。このときＳｉなどのｎ型不純物、Ｍｇなどのｐ型不純物などの原料ガスを供給することによって、所望の導電型のＧａＮ層を得ることが可能となる。このとき、マスクパターン１２上には結晶は成長しない。

第１半導体層１４は、気相成長法によって開口１３内部に形成されていく。第１結晶成長工程Ｓ３は、成長する第１半導体層１４の表面が、開口１３内部にある時点で終了し、脆弱部形成工程Ｓ４に移行する。すなわち、マスクパターン１２の厚さよりも第１半導体層１４の厚さが薄い。

（４）脆弱部形成工程 Ｓ４
図６は、本実施形態の半導体素子の製造方法を示す断面図である。脆弱部形成工程Ｓ４は、第１結晶成長工程Ｓ３と連続して行うことが可能である。第１半導体層１４の表面は、開口１３の内部にある。気相成長の条件を変化させることによって、第１半導体層１４上に脆弱部１５を成長させる。脆弱部１５の層厚は、たとえば、２～１００ｎｍである。脆弱部１５は、基板の面に沿って形成される。脆弱部１５には、複数の例がある。以下で各例について説明する。

（実施例１）
脆弱部１５は、第１結晶成長工程Ｓ３の結晶成長層の組成と、異なる組成の結晶成長層として結晶成長させることで、形成することが可能である。たとえば、第１結晶成長工程Ｓ３でＧａＮ層を結晶成長させた場合、脆弱部１５として、ＧａＮとＢＮ、ＡｌＮおよびＩｎＮなどの混晶結晶を成長させることによって、脆弱部１５を形成することが可能である。

たとえば、第１結晶成長工程Ｓ３で成長させた第１半導体層１４がＧａＮである場合には、第１半導体層１４上にＡｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ≦１；０≦ｙ＜１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）からなる脆弱部１５を形成する、結晶成長層と脆弱部１５とでは格子定数が異なるため、後述する分離工程Ｓ７に基板から剥離しようとしたときに脆弱部１５付近に応力が集中して割れのきっかけをつくることができる。

（実施例２）
脆弱部１５は、隣接する層とは異なる組成もつ層を複数層重ねた多層構造とすることができる。図７は、本実施形態の半導体素子の製造方法を示す拡大断面図である。第１結晶成長工程で成長させたＧａＮの第１半導体層１４上にＡｌＧａＮ層１５ａ１を２～２０ｎｍ程度、気相成長法で成長させる。次に、ＡｌＧａＮ層上にＧａＮ層１５ａ２を２～２０ｎｍ程度、気相成長法で成長させる。この工程を繰り返して、ＡｌＧａＮ層１５ａ１，１５ａ３，１５ａ５とＧａＮ層１５ａ２，１５ａ４とを交互に合計１０～１００ｎｍ積層して超格子構造の脆弱部１５を形成する。このように、脆弱部１５を超格子構造とすることによって、脆弱部１５付近に応力が集中して、割れのきっかけをより容易につくることができ、分離工程Ｓ７を容易に行うことができる。また、層構造によって、基板の面に沿った方向に剥離面が形成されやすくなるのでより安定した分離工程Ｓ７を実現することができる。

（実施例３）
多層構造の脆弱部１５は、層に含まれる物質の組成は同じであっても、層の成長条件を周期的に変化させることによって形成することが可能である。たとえば、結晶成長際の基板１０の温度を変化させることによって形成することが可能である。図８は、本実施形態の半導体素子の製造方法を示す拡大断面図である。第１結晶成長工程Ｓ３終了後、基板の温度を７００℃に下げることによって高温で成長させた結晶と比べて結晶の表面粗さの小さな半導体層１５ｂ１を２ｎｍ～２０ｎｍ程度成長させる。続いて、基板の温度を１０７０℃に上げて、半導体層１５ｂ１よりも表面粗さの大きい半導体層１５ｂ２を２ｎｍ～２０ｎｍ程度成長させる。この工程を繰り返して、第１半導体層１４上に、表面粗さの小さな半導体層１５ｂ１，１５ｂ３，１５ｂ５と表面粗さの大きな半導体層１５ｂ２，１５ｂ４とを交互に合計１０～１００ｎｍ積層して脆弱部１５を形成する。このとき、原料ガス供給と同時に基板の温度を周期的に変化させてもよい。また、表面粗さの小さな半導体層１５ｂ１，１５ｂ３，１５ｂ５は、アモルファスの半導体層であってもよい。

このように、基板温度を繰り返し上下に変化させて形成した脆弱部１５は、結晶粒の小さい、低結晶性の１５ｂ１，１５ｂ３，１５ｂ５と、結晶粒の大きい、高結晶性の半導体層１５ｂ２，１５ｂ４とが交互に積層された周期構造となる。このため、後述する第２結晶成長工程後に結晶成長層を基板１０から剥離しようとしたときに脆弱部１５付近に応力が集中して割れのきっかけをつくることができ、結晶成長層を基板１０から容易に分離することが可能になる。また、周期構造によって、基板１０の面に沿った方向に剥離面を形成しやすくなるのでより安定した分離工程Ｓ７を実現することができる。

（実施例４）
多層構造の脆弱部１５は、層に含まれる不純物濃度を周期的に変化させることによって形成することが可能である。脆弱部１５として、第１半導体層１４とは不純物濃度を変えた半導体を用いることも可能である。たとえば、ＧａＮのＮ型不純物として使用される、シリコン（Ｓｉ）の濃度を変化させて脆弱部１５を形成することができる。

図９は、本実施形態の半導体素子の製造方法を示す拡大断面図である。第１結晶成長工程でＧａＮの結晶成長層を形成し、ｎ型不純物の原料ガスとして窒素ガスで希釈したシラン（ＳｉＨ_４）を供給しながらＳｉの濃度が１×１０^１９ｃｍ^－３程度の結晶成長層を２～２０ｎｍ程度の厚さで成長させる。続いて、供給するＳｉＨ_４の濃度を低下させて、Ｓｉの濃度が１×１０^１６ｃｍ^－３程度の結晶成長層を２～２０ｎｍ程度の厚さで成長させる。この工程を繰り返して、高濃度の不純物が含まれる半導体層１５ｃ１，１５ｃ３，１５ｃ５と、低濃度の不純物が含まれる半導体層１５ｃ２，１５ｃ４とを交互に積層して合計の厚さが１０～１００ｎｍの脆弱部１５を形成する。

このように、不純物濃度の異なる層を積層することで、脆弱部１５付近に応力が集中して、脆弱部１５の基板１０に沿った方向に、割れのきっかけをつくることができ、結晶成長層を基板１０から容易に分離することが可能になる。また、周期構造によって、基板１０の面に沿った方向に剥離面を形成しやすくなるのでより安定した分離工程Ｓ７を実現することができる。

（５）第２結晶成長工程 Ｓ５
図１０は、本実施形態の半導体素子の製造方法を示す断面図である。脆弱部１５上の面を起点としてＧａＮを気相成長させる。それぞれの脆弱部１５から成長した第２半導体層１６は、マスクパターン１２の上面を超えて成長していく。結晶成長面がマスクパターン１２の上面を超えると、基板１０に垂直な方向のほか、マスクパターン１２の上面に沿って横方向に結晶成長する。なお、本開示の第２半導体層１６は、窒化物半導体である。

たとえば、脆弱部１５上に第２半導体層１６であるＧａＮ層をＭＯＣＶＤ法で成長させる場合には、脆弱部形成工程Ｓ４終了後、エピタキシャル装置に水素ガス、窒素ガスまたは水素と窒素の混合ガスとアンモニアなどのＶ族原料ガスを供給しながら、基板１０を所定の成長温度（たとえば、１０００℃から１１００℃）に調整する。温度が安定してから上記ガスの他にトリメチルガリウム（ＴＭＧ）などのＩＩＩ族原料を供給して脆弱部１５の表面から、第２半導体層１６を気相成長させる。このときＳｉなどのｎ型不純物、Ｍｇなどのｐ型不純物などの原料ガスを供給することによって、所望の導電型のＧａＮ層を得ることが可能となる。

第２半導体層１６は、脆弱部１５の表面から結晶成長を開始し、結晶成長面がマスクパターンを越えた後は、マスクパターン１２の上面に沿って横方向に成長する。そのため、第２半導体層１６は、貫通転位が少なくなり、レーザ素子などに利用しやすい結晶成長層を得ることが可能となる。

図１１は、本実施形態の半導体素子の製造方法を示す平面図である。第２結晶成長工程Ｓ５では、それぞれの脆弱部１５から成長した第２半導体層１６が、隣り合う第２半導体層１６と互いに重なる前に終了する。たとえば、脆弱部表面１５ｓ１から成長した第２半導体層１６ａ１が、隣接する脆弱部表面１５ｓ２，１５ｓ３からそれぞれ成長した第２半導体層１６ａ２，１６ａ３と重ならない状態で終了する。すなわち、帯状体１２ａを介して隣接する一方の脆弱部表面１５ｓ１から成長した第２半導体層１６ａ１と、他方の脆弱部表面１５ｓ２，１５ｓ３上に成長した他方の第２半導体層１６ａ２および１６ａ３とが離間した状態で結晶成長を停止させ、結晶成長工程を終了させる。

第２結晶成長工程Ｓ５が終了した基板１０を基板上方から平面視すると、第２半導体層１６ａ１は、第２半導体層１６ａ２，１６ａ３と離間しており、第２半導体層１６の縁部近傍において、帯状体１２ａが露出している。隣接する第２半導体層１６の縁部同士が接すると、その付近の第２半導体層１６において、クラックおよび貫通転位などの結晶欠陥が生じやすくなるが、第２半導体層１６が隣接する第２半導体層１６と離間しているので、それぞれの第２半導体層１６の縁部でクラックや結晶欠陥を低減することができる。

第２結晶成長工程Ｓ５終了後に後述するマスク除去工程Ｓ６を行うが、第２結晶成長工程Ｓ５終了後、さらに、第２半導体層１６上にさらに半導体および電極などを形成してから、マスク除去工程Ｓ６を行うことも可能である。

（６）マスク除去工程 Ｓ６
図１２は、本実施形態の半導体素子の製造方法を示す断面図である。第２結晶成長工程Ｓ５を終了後、エピタキシャル装置から基板１０を取り出して、成長した第２半導体層１６を実質的に侵さないエッチャントを用いてマスク材料をエッチング除去する。ＳｉＯ_２のマスクの場合、ＨＦ系ウェットエッチングを行う。マスク除去工程Ｓ６によって、マスクパターン１２が除去され、開口１３内に形成された細い半導体の部分である接続部１７だけで、基板１０と半導体層８が接続されている状態になるので、後述する分離工程Ｓ７を円滑に行うことができる。

このとき、マスクパターン１２は、平面視において、第２半導体層１６が隣接する第２半導体層１６と離間しているので、マスク除去工程Ｓ６おいて、隣接する第２半導体層１６の隙間から、エッチング液が、マスクパターン１２に速やかに到達するので、マスク除去工程Ｓ６を速やかに行うことが可能となる。なお、第２結晶成長後、マスク除去工程Ｓ６を省略して分離工程Ｓ７を行うことも可能である。

（７）分離工程 Ｓ７
図１３～１５は、本実施形態の半導体素子の製造方法を示す断面図である。マスク除去工程Ｓ６終了後、図１３に示すように、１つの面に接着層１９を形成した支持基板１８を、基板１０の第２半導体層１６が形成された面と対向させる。接着層１９としては、たとえば、熱可塑性樹脂などを用いることができる。支持基板１８としては、Ｓｉ基板を用いることができる。Ｓｉ基板の他に、ＧａＡｓ、ＧａＰ、ＧａＮなどの化合部半導体基板、金属基板、セラミックス基板、カーボン基板および樹脂基板などを用いることが可能である。また、支持基板１８としては、粘着剤が塗布された樹脂製シートをシート単体で用いることができ、さらには粘着剤が塗布された樹脂製シートを上記基板に担持させて支持基板１８とすることもできる。

続いて、図１４に示されるように、支持基板１８上の接着層１９を基板１０の第２半導体層１６を形成した面に押圧し、基板１０と支持基板１８とを接合する。このとき、接着層１９として、熱可塑性樹脂を用いた場合には、基板を樹脂の軟化点まで上昇させてから基板１０と接合することにより、基板１０と支持基板１８とを確実に接合することができる。

次に、図１５に示されるように、一体となった基板１０と支持基板１８とを引き剥がすように外力を加える。このとき、脆弱部１５付近に応力が集中して割れのきっかけが生じ、支持基板１８に接合している第２半導体層１６は、脆弱部１５で基板と分離される。すなわち、分離工程Ｓ７において、基板１０と第２半導体層１６とは脆弱部１５で分離される。図１５においては、脆弱部１５は、第１半導体層１４と接続しており、また、第２半導体層１６から分離しているが、分離工程Ｓ７後の脆弱部１５は、基板１０側または第２半導体層１６側のいずれか一方の側にあるか、あるいはそれらの両方に存在することになる。基板１０は、研磨して第１半導体層１４および脆弱部１５を取り除いて再利用することができる。

割れのきっかけが脆弱部１５付近で生じるので、基板１０と第２半導体層１６とは脆弱部１５で確実に分離することができる。分離工程Ｓ７による影響が第２半導体層１６に及びにくいので、分離工程Ｓ７によって第２半導体層１６にクラックなどが生じにくくなり、第２半導体層１６の品質を向上させることができる。

このとき、脆弱部１５の厚さが大きすぎると、脆弱部１５の厚さ方向に亀裂が入る可能性が大きくなるため、分離工程Ｓ７において、第２半導体層１６にクラックなどの不具合が生じる可能性が大きくなる。そこで、脆弱部１５の厚さを１０ｎｍ～１００ｎｍとすることによって、脆弱部１５の厚さ方向に亀裂が入る可能性を小さくすることができるので、第２半導体層１６の品質を向上させることができる。

また、脆弱部１５を超格子構造、高結晶性の層と低結晶性の層と交互に積層した周期構造、または不純物濃度が高い層と不純物濃度が低い層とを交互に積層した周期構造とすることによって、脆弱部１５が多層構造となり、脆弱部１５に沿った方向に割れやすくなり、脆弱部１５の厚さ方向に亀裂が入る可能性を小さくすることができるので、第２半導体層１６の品質を向上させることができる。

（変形例）
上述の半導体素子の製造方法で説明したように、マスク除去工程Ｓ６後に分離工程Ｓ７を行ったが、マスク除去工程Ｓ６を省略することも可能である。この場合においても、脆弱部１５に脆弱部１５付近に応力が集中して割れのきっかけが生じるので、基板１０と第２半導体層１６とは脆弱部１５で確実に分離することができる。また、分離工程Ｓ７による影響が第２半導体層１６に及びにくいので、分離工程Ｓ７によって第２半導体層１６にクラックなどが生じにくくなり、第２半導体層１６の品質を向上させることができる。

また、上記の第１結晶成長工程Ｓ３を経ずにマスク形成工程Ｓ２終了後に、脆弱部形成工程Ｓ４を行うことも可能である。この場合、上記の第１結晶成長工程Ｓ３を行わない場合には、マスク形成工程Ｓ２直後に成長領域１１ａ上に直接脆弱部１５を形成する脆弱部形成工程Ｓ４を行う。

このように、第１結晶成長工程Ｓ３を省略した場合であっても、上述の分離工程Ｓ７によって脆弱部１５で基板１０と第２半導体層１６とを剥離することができるが、第１結晶成長工程Ｓ３で、第１半導体層１４を形成することによって、脆弱部１５を基板１０から離間した部分に形成することができるので、脆弱部１５に割れのきっかけが生じやすくなり、基板１０と第２半導体層１６とを確実に分離することができる。また、脆弱部１５が基板１０から離間しているので、分離工程Ｓ７によって、基板１０を損傷する可能性が低減し、基板１０の消耗を低減してコストダウンを図ることができる。

１０ 基板
１１ 表面層
１２ マスクパターン
１３ 開口
１４ 第１半導体層
１５ 脆弱部
１６ 第２半導体層
１８ 支持基板

Claims (10)

1. 表面層を有する基板と、前記表面層上に位置し、第１方向に並ぶ複数の開口を有するマスクパターンと、前記複数の開口の内部にそれぞれ位置する複数の第１半導体層と、前記複数の開口の内部における前記複数の第１半導体層上にそれぞれ位置する複数の脆弱部と、前記複数の脆弱部よりも上側にそれぞれ位置する複数の第２半導体層とを備える半導体基板を準備する準備工程と、
   前記第１方向に連結されていない状態の前記複数の第２半導体層と前記基板とを、前記複数の脆弱部で分離する分離工程とを含む、複数の半導体素子の製造方法。
2. 前記分離工程の前に、前記複数の第２半導体層それぞれの上にさらに半導体および電極を形成する請求項１に記載の、複数の半導体素子の製造方法。
3. 前記準備工程と前記分離工程との間に、エッチングによって前記マスクパターンを除去するマスク除去工程をさらに含む請求項１または２に記載の、複数の半導体素子の製造方法。
4. 前記分離工程の前に、前記半導体基板の上面側に支持基板を押圧し、前記半導体基板と前記支持基板とを接合する接合工程をさらに含む請求項１～３のいずれか１項に記載の、複数の半導体素子の製造方法。
5. 前記分離工程において、前記基板から前記支持基板を引き剥がすような外力を加える請求項４に記載の、複数の半導体素子の製造方法。
6. 前記複数の脆弱部それぞれは、ＧａＮを基材としたＢＮ、ＡｌＮ、またはＩｎＮの混晶を含む請求項１～５のいずれか１項に記載の、複数の半導体素子の製造方法。
7. 前記複数の脆弱部それぞれは、超格子構造である請求項６に記載の、複数の半導体素子の製造方法。
8. 前記複数の脆弱部それぞれは、高結晶性の層と低結晶性の層とを交互に積層した周期構造である請求項１～５のいずれか１項に記載の、複数の半導体素子の製造方法。
9. 前記複数の脆弱部それぞれは、不純物濃度が高い層と不純物濃度が低い層とを交互に積層した周期構造である請求項１～５のいずれか１項に記載の、複数の半導体素子の製造方法。
10. 前記複数の脆弱部それぞれの厚さは、１０～１００ｎｍである請求項１～９のいずれか１項に記載の、複数の半導体素子の製造方法。

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