JP7313444B2 - メモリシステムをプログラムするための方法 - Google Patents

Description

本発明は、メモリシステムをプログラムするための方法に関し、より詳細には、保存エラーを削減するようにメモリシステムをプログラムするための方法に関する。

ＮＡＮＤフラッシュメモリは、ノートブック、モバイルフォン、およびハードドライブを含む多くの分野において広く使われている不揮発性記憶媒体のタイプである。ただし、ＮＡＮＤフラッシュメモリに記憶されたデータは、常に安定し固定されるわけではない場合がある。たとえば、フラッシュメモリセルが時間とともに電荷を失うと、フラッシュメモリセルに記憶されたデータは変更され、無効になる場合がある。保存エラーは、フラッシュメモリセルがマルチレベルセル（ＭＬＣ）であるとき、より一層面倒になる。

保存エラーを引き起こす理由の１つは、瞬間（または初期）閾電圧（Ｖｔ）シフト（ＩＶＳ）と呼ばれ、これは、プログラム動作によって上昇された閾電圧が、プログラム動作の後の短い時間期間内に降下し得ることを意味する。ときには、ＩＶＳは、２００ｍＶ～３００ｍＶ相当にもなり得る。このケースでは、読出しマージンが削減されることになり、フラッシュメモリセルのうちのいくつかに記憶されたデータが無効になり得る。

本発明の一実施形態は、メモリシステムをプログラムするための方法を開示する。メモリシステムは、複数のメモリセルを各々が含む複数のメモリブロックを含む。

方法は、プログラムプロセス中に、第１のプログラム動作を実施して、複数のメモリブロックのうちの第１のメモリブロックをプログラムするステップと、第１のプログラム動作が完了された後、遅延時間だけ待つステップと、遅延時間だけ待った後、全レベル（ａｌｌ－ｌｅｖｅｌ）閾電圧試験を実施して、第１のメモリブロック中のメモリセルの閾電圧が、対応する閾電圧よりも大きいかどうかを判断するステップと、第２のプログラム動作を実施して、全レベル閾電圧試験の結果に従って第１のメモリブロックをプログラムするステップとを含む。

本発明のこれらおよび他の目的は、様々な図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後、当業者には疑いなく明らかになるであろう。

本発明の一実施形態によるメモリシステムを示す図である。 本発明の一実施形態による、図１のメモリシステムを操作するための方法を示す図である。 本発明の一実施形態によるプログラム動作のフローチャートである。

図１は、本発明の一実施形態によるメモリシステム１００を示す。メモリシステム１００は複数のメモリブロックＢ１～ＢＫを含み、メモリブロックＢ１～ＢＫの各々は複数のメモリセルを含む。本発明のいくつかの実施形態では、メモリシステム１００は、ＮＡＮＤタイプフラッシュメモリなどのフラッシュメモリであってよい。

図１では、メモリブロックＢ１～ＢＫの各々は、同じ数のメモリセルを含み得る。たとえば、メモリブロックＢ１は、Ｍ×Ｎ個のメモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）を含むことができ、すべてのＮ個のメモリセルが、Ｍ本のワード線ＷＬＡ１～ＷＬＡＭのうちの同じ対応するワード線に結合され、ここで、ＭおよびＮは、１よりも大きい正の整数である。

いくつかの実施形態では、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）は、クアッドレベルセル（ＱＬＣ）およびトリプルレベルセル（ＴＬＣ）を含むマルチレベルセル（ＭＬＣ）であってよい。すなわち、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）の各々は、複数のビット状態のデータを記憶することができる。

たとえば、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）の各々は、フローティングゲートトランジスタＦＴを含み得る。メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）のプログラム動作中、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）のフローティングゲートトランジスタＦＴのゲート端子は、ワード線ＷＬＡ１～ＷＬＡＭからプログラム電圧を受け取ることができ、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）のフローティングゲートトランジスタＦＴの第１の端子は、基準電圧を受け取ることができる。いくつかの実施形態では、プログラム電圧は、基準電圧よりも大きくてよく、したがって、フローティングゲートトランジスタＦＴのゲート端子と第１の端子との間の高い交差電圧は、フローティングゲートトランジスタＦＴのゲート構造に電子を注入し、フローティングゲートトランジスタＦＴの閾電圧を増大させる。

フローティングゲートトランジスタＦＴのゲート構造に十分な電子を注入することによって、フローティングゲートトランジスタＦＴの閾電圧は、所望のレベルまで上昇されることになる。したがって、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）に記憶されたデータの状態は、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）のフローティングゲートトランジスタＦＴの閾電圧のレベルに従って識別され得る。

ただし、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）が、所望のレベルの閾電圧でプログラムされた後、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）の閾電圧は、短い時間期間内に降下される場合があり、これは、いわゆる瞬間閾電圧シフト（または初期閾電圧シフト）である。瞬間閾電圧シフトの結果、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）のうちのいくつかの閾電圧が、検証電圧よりも降下する場合があり、それにより、メモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）のうちのいくつかに記憶されたデータが無効になる。

瞬間閾電圧シフトによって引き起こされる問題に対処するために、再プログラム方式を用いるプログラムプロセスが採用されてよい。図２は、本発明の一実施形態によるメモリシステム１００を操作するための方法２００を示す。図２において、方法２００はステップＳ２１０～Ｓ２５０を含み得る。

Ｓ２１０：スタート、
Ｓ２２０：バックグラウンドメディアスキャンを実施して、あらかじめプログラムされているメモリブロックＢ１～ＢＫの各々のデータ有効比（ｖａｌｉｄ ｒａｔｉｏ）を判断する、
Ｓ２３０：メモリブロックＢＫのデータ有効比が閾値よりも小さいと判断された場合、ステップＳ２３２に進み、そうでなければステップＳ２１０に進む、
Ｓ２３２：メモリブロックＢＫに記憶された有効データをコピーする、
Ｓ２３４：あらかじめプログラムされていない少なくとも１つのメモリブロックから、メモリブロックＢ１を選択する、
Ｓ２４０：プログラムプロセスを開始する、
Ｓ２４２：第１のプログラム動作を実施して、メモリブロックＢ１をプログラムする、
Ｓ２４４：第１のプログラム動作が完了された後、遅延時間だけ待つ、
Ｓ２４６：遅延時間だけ待った後、全レベル閾電圧試験を実施して、メモリブロックＢ１中のメモリセルの閾電圧が、対応する閾電圧よりも大きいかどうかを判断する、
Ｓ２４８：第２のプログラム動作を実施して、全レベル閾電圧試験の結果に従ってメモリブロックＢ１をプログラムする、
Ｓ２５０：消去動作を実施して、メモリブロックＢＫを消去する。

ステップＳ２２０において、あらかじめプログラムされているメモリブロックＢ１～ＢＫの各々のデータ有効比を判断するために、バックグラウンドメディアスキャンが実施され得る。メモリブロック、たとえば、メモリブロックＢＫのデータ有効比が閾値よりも小さい場合、このことは、瞬間閾電圧シフトが、メモリブロックＢＫに記憶されたデータの安定性に影響し始めたことを含意し得る。このケースでは、ステップＳ２３２～Ｓ２４０が、メモリブロックＢＫ中の有効データを、まだプログラムされていない別のメモリブロックに移動するために実施され得る。

いくつかの実施形態では、バックグラウンドメディアスキャンは、メモリシステムがビジーでないとき、各メモリブロックＢ１～ＢＫのヘルスコンディションをチェックするために、定期的に実施されてよい。また、いくつかの実施形態では、不良ヘルスコンディションを有すると判断される複数のブロックがあり得る。このケースでは、最も小さいデータ有効比を有するブロックが、最初に別のブロックへプログラムし直されることになる。

ステップ２３２において、メモリブロックＢＫに記憶された有効データがコピーされてよく、あらかじめプログラムされていないメモリブロック、たとえば、メモリブロックＢ１が、ステップＳ２３４において選択されることになる。このケースでは、プログラムプロセスが、メモリブロックＢＫからメモリブロックＢ１へコピーされたデータをプログラムするように、ステップＳ２４０において開始されることになる。

図２において、ステップＳ２４２～Ｓ２４８がプログラムプロセス中に実施される。ステップＳ２４２において、メモリブロックＢＫに記憶された有効データをメモリブロックＢ１にプログラムするように、第１のプログラム動作が実施され得る。第１のプログラム動作は、メモリブロックＢ１中のメモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）の閾電圧を所望のレベルに達するようにするために、複数のプログラミング電圧パルスを用いて実施され得る。

メモリブロックＢ１中のメモリセルＭＣＡ（１，１）～ＭＣＡ（Ｍ，Ｎ）が、それらの閾電圧が所望のレベルに達するようにプログラムされた後、メモリシステム１００は、瞬間閾電圧シフトが観察され得るように、ステップＳ２４４において所定の遅延時間だけ待てばよい。いくつかの実施形態では、遅延時間は、たとえば１秒であってよいが、それに限定されなくてよい。

ステップＳ２４６において、遅延時間だけ待った後、メモリシステムは、全レベル閾電圧試験を実施して、メモリブロックＢ１中のメモリセルの閾電圧が、対応する閾電圧よりも大きいかどうかを判断し得る。すなわち、全レベル閾電圧試験は、メモリブロックＢ１中のメモリセルに記憶されたデータが依然として有効であるかどうかをチェックすることができる。

ステップＳ２４８において、第２のプログラム動作が、ステップＳ２４６において導出された全レベル閾電圧試験の結果に従って、メモリブロックＢ１をプログラムするように実施され得る。すなわち、所望のレベルよりも閾電圧が降下されているメモリブロックＢ１中のメモリセルは、第２のプログラム動作中に再度プログラムされることになる。ただし、所望のレベルの上に閾電圧が留まっているメモリブロックＢ１中のメモリセルは、第２のプログラム動作中に阻止され得る。

第２のプログラム動作で、所望のレベルよりも閾電圧を降下させているメモリセルをプログラムし直すことによって、瞬間閾電圧シフトによって引き起こされる保存エラーが削減され得る。さらに、プログラムし直された後、メモリセルは、瞬間閾電圧シフトに対する、より良好な耐性を有することになる。したがって、メモリブロックＢ１に記憶されたデータはより長く保持することができ、メモリブロックＢＫに記憶されたデータは、ステップＳ２５０において消去され得る。

図２では、バックグラウンドメディアスキャンの結果に従ってプログラムプロセスが開始されるが、プログラムプロセスは、共通プログラムコマンドを満たすのにも使われてよく、バックグラウンドメディアスキャンの後に実施されることに限定されない。ステップＳ４２４～Ｓ２４８を含むプログラムプロセスは、瞬間閾電圧シフトによって引き起こされる保存エラーを削減するのを助けることができるので、プログラムコマンドが起こるときはいつでも採用されてよい。ただし、図２に示すプログラムプロセスは遅延時間を要求し得るので、いくつかの実施形態では、プログラミング時間の長さがメモリシステム１００にとって重大でないときに、メモリシステム１００は、プログラムプロセスを開始するだけでよい。

いくつかの実施形態では、第１のプログラム動作および第２のプログラム動作中、メモリシステム１００は、メモリセルをプログラムし、メモリセルの閾電圧を増大するように、複数のプログラム電圧パルスを生成し得る。図３は、本発明の一実施形態によるプログラム動作のフローチャートを示す。図３において、プログラム動作はステップＳ３１０～Ｓ３５０を含み得る。

Ｓ３１０：第１のプログラム電圧パルスを生成して、メモリブロックＢ１をプログラムする、
Ｓ３２０：第１のレベルの閾電圧試験を実施して、メモリブロックＢ１中のメモリセルＭＣＡ（Ｍ，１）～ＭＣＡ（Ｍ，Ｎ）の閾電圧が第１の閾電圧よりも大きいかどうかを判断する、
Ｓ３３０：第２のプログラム電圧パルスを生成して、第１のレベルの閾電圧試験の結果に従って第１のメモリブロックをプログラムする、
Ｓ３４０：第２のレベルの閾電圧試験を実施して、メモリブロックＢ１中のメモリセルＭＣＡ（Ｍ，１）～ＭＣＡ（Ｍ，Ｎ）の閾電圧が第２の閾電圧よりも大きいかどうかを判断する、
Ｓ３５０：第３のプログラム電圧パルスを生成して、第２のレベルの閾電圧試験の結果に従って第１のメモリブロックをプログラムする。

ステップＳ３１０において、メモリシステム１００は、ワード線ＷＬＡ１～ＷＬＡＭを通して第１のプログラム電圧パルスを生成して、メモリブロックＢ１中のメモリセルを順次プログラムすることができる。いくつかの実施形態では、メモリブロックＢ１中の同じワード線に結合されたメモリセルが、第１のプログラム動作中に同時にプログラムされ得る。たとえば、ワード線ＷＬＡ１に結合されたメモリセルＭＣＡ（１，１）～ＭＣＡ（１，Ｎ）は、ワード線ＷＬＡ１が第１のプログラム電圧パルスを受け取ると、同じときにプログラムされてよく、ワード線ＷＬＡＭに結合されたメモリセルＭＣＡ（Ｍ，１）～ＭＣＡ（Ｍ，Ｎ）は、ワード線ＷＬＡＭが第１のプログラム電圧パルスを受け取ると、同じときにプログラムされてよい。

ステップＳ３１０において第１のプログラム電圧パルスが発行された後、ステップＳ３２０において、メモリブロックＢ１中のメモリセルＭＣＡ（Ｍ，１）～ＭＣＡ（Ｍ，Ｎ）の閾電圧が第１の閾電圧よりも大きいかどうかを判断するために、第１のレベルの閾電圧試験が実施されてよい。すなわち、第１のレベルの閾電圧試験は、メモリセルＭＣＡ（Ｍ，１）～ＭＣＡ（Ｍ，Ｎ）が第１のデータ状態で正常にプログラムされているかどうかをチェックするのに使われてよい。したがって、ステップＳ３３０において、メモリブロックＢ１をプログラムするように第２のプログラム電圧パルスが生成されると、第１のデータ状態で正常にプログラムされているメモリセルは阻止されることになり、第１のデータ状態で正常にプログラムされていないメモリセルは再度プログラムされることになる。

ステップＳ３３０において第２のプログラム電圧パルスを用いてプログラムされた後、メモリセルのうちのいくつかは、閾電圧が第１の閾電圧よりも大きくなっている場合がある。いくつかの実施形態では、メモリセルのうちのいくつかは、閾電圧が第２の閾電圧よりも大きくなっている場合もあり、これは、第２のデータ状態を表す。このケースでは、第１のレベルの閾電圧試験を繰り返すのに加え、ステップＳ３４０において、メモリブロックＢ１中のメモリセルＭＣＡ（Ｍ，１）～ＭＣＡ（Ｍ，Ｎ）の閾電圧が第２の閾電圧よりも大きいかどうかをさらに判断するために、第２のレベルの閾電圧試験が実施されてよい。

したがって、ステップＳ３５０において、メモリブロックＢ１をプログラムするように、第３のプログラム電圧パルスが生成されると、所望のレベルの閾電圧に達するようにプログラムされているメモリセルは阻止されることになり、所望のレベルの閾電圧に達するようにプログラムされていないメモリセルは、もう一度プログラムされることになる。

さらに、いくつかの実施形態では、プログラム動作の効率をさらに改善するために、第２のプログラム電圧パルスは第１のプログラム電圧パルスよりも大きくてよく、第３のプログラム電圧パルスは第２のプログラム電圧パルスよりも大きくてよい。すなわち、漸増ステップパルスプログラミングが適用されてよい。

本発明のいくつかの実施形態では、プログラム動作は、より高レベルの閾電圧に達するようにメモリセルＭＣＡ（Ｍ，１）～ＭＣＡ（Ｍ，Ｎ）をさらにプログラムするために、ステップＳ３４０およびＳ３５０と同様の、より一層多くのステップを含み得る。

要約すると、本発明の実施形態によって提供されるメモリシステムをプログラムするための方法は、間に所定の遅延時間がある二度のプログラム動作を実施することができ、それにより、瞬間閾電圧シフトによって引き起こされる保存エラーが削減され得る。

デバイスおよび方法の多数の修正および変更が、本発明の教示を保持したまま行われ得ることが、当業者には容易に観察されよう。したがって、上記開示は、添付の特許請求の範囲の境界および範囲によってのみ限定されるものとして企図されるべきである。

１００ メモリシステム

Claims (18)

1. メモリシステムであって、
   複数のメモリセルを備える第１のメモリブロックと、
   複数のメモリセルを備える第２のメモリブロックと、
   前記複数のメモリセルに結合された複数のワード線と、を備え、前記メモリシステムは、
   前記第２のメモリブロック中に記憶された有効データをコピーし、
   前記複数のワード線を通して、複数のプログラミング電圧パルスを用いて、前記第１のメモリブロック中の複数のメモリセルの閾電圧が所望のレベルに達するように、前記コピーされた有効データに基づいて第１のプログラム動作を実施し、前記第１のメモリブロックをプログラムし、
   前記第１のプログラム動作の完了から、瞬間閾電圧シフトが生じる所定の遅延時間後、閾電圧試験を実施して、前記第１のメモリブロック中の複数のメモリセルの閾電圧が、対応する所望のレベルよりも大きいかどうかを判断し、
   前記第１のメモリブロック中の複数のメモリセルの閾電圧が、対応する所望のレベルよりも小さいことに応じて、前記複数のワード線を通して、複数のプログラミング電圧パルスを用いて、前記有効データに基づいて第２のプログラム動作を実施し、前記第１のメモリブロックをプログラムし、
   前記第２のプログラム動作の完了から、瞬間閾電圧シフトが生じる所定の遅延時間後、閾電圧試験を実施して、前記第１のメモリブロック中の複数のメモリセルの閾電圧が、対応する所望のレベルよりも大きいかどうかを判断するように構成された、メモリシステム。
2. 前記所定の遅延時間は、前記第１のメモリブロックの瞬間閾電圧シフトに基づく、請求項１に記載のメモリシステム。
3. 前記所定の遅延時間は、１秒である、請求項１に記載のメモリシステム。
4. 前記メモリシステムはさらに、
   前記第２のメモリブロックのデータ有効比を判断し、
   前記データ有効比が閾値より小さいことに応じて、前記第２のメモリブロックから前記有効データをコピーするように構成された、請求項１に記載のメモリシステム。
5. 前記メモリシステムはさらに、
   前記第２のメモリブロックを含む複数のメモリブロックのデータ有効比を判断し、
   前記第２のメモリブロックの前記データ有効比が前記データ有効比の中で最も小さいものであることを判断するように構成された、請求項４に記載のメモリシステム。
6. 前記データ有効比を判断するために、前記メモリシステムは、バックグラウンドメディアスキャンを実施して、前記メモリブロックの各々の前記データ有効比を判断するように構成された、請求項５に記載のメモリシステム。
7. 前記バックグラウンドメディアスキャンは定期的に実施される、請求項６に記載のメモリシステム。
8. 前記メモリシステムは、プログラミング時間の長さが前記メモリシステムにとって重大でないことに応じて、前記閾電圧試験を実施するように構成された、請求項１に記載のメモリシステム。
9. 前記第２のプログラム動作を実施するために、前記メモリシステムは、
   所望のレベルよりも低い第１の閾電圧を有する前記メモリセルの第１のメモリセルをプログラムし、
   前記所望のレベル以上の第２の閾電圧を有する前記メモリセルの第２のメモリセルのプログラムを阻止するように構成された、請求項１に記載のメモリシステム。
10. 第１のメモリブロック及び第２のメモリブロックを備えるメモリシステムであって、
    前記第１のメモリブロックから有効データをコピーし、
    前記有効データを、複数のプログラミング電圧パルスを用いて、前記第２のメモリブロックにプログラムし、
    前記有効データの前記第２のメモリブロックへのプログラミングの完了から、瞬間閾電圧シフトが生じる所定の遅延時間後、前記第２のメモリブロックにプログラムされた前記有効データが依然として有効であるかどうかをチェックし、
    前記第２のメモリブロックにプログラムされた前記有効データが無効であることに応じて、前記有効データを、複数のプログラミング電圧パルスを用いて、前記第２のメモリブロック中の複数のメモリセルの閾電圧が所望のレベルに達するように前記第２のメモリブロックにプログラムし、
    前記有効データの前記第２のメモリブロックへのプログラミングの完了から、瞬間閾電圧シフトが生じる所定の遅延時間後、前記第２のメモリブロックにプログラムされた前記有効データが依然として有効であるかどうかをチェックするように構成された、メモリシステム。
11. 前記メモリシステムはさらに、
    前記第１のメモリブロックの有効データ比を判断し、
    前記有効データ比が閾値よりも小さいことに応じて、前記第１のメモリブロックから前記有効データをコピーするように構成された、請求項１０に記載のメモリシステム。
12. 前記所定の遅延時間は、前記第２のメモリブロックの瞬間閾電圧シフトに基づく、請求項１０に記載のメモリシステム。
13. 前記第２のメモリブロックにプログラムされた前記有効データが依然として有効であるかどうかをチェックするために、前記メモリシステムは、前記第２のメモリブロック中の複数のメモリセルの閾電圧が対応する所望のレベルよりも大きいかどうかを判断するように構成された、請求項１０に記載のメモリシステム。
14. 前記メモリシステムは、プログラミング時間の長さが前記メモリシステムに対して重大でないことに応じて、前記第２のメモリブロックにプログラムされた前記有効データが依然として有効であるかどうかをチェックするように構成された、請求項１０に記載のメモリシステム。
15. メモリシステムをプログラミングするための方法であって、前記方法は、
    第２のメモリブロック中に記憶された有効データをコピーする段階と、
    複数のプログラミング電圧パルスを用いて、第１のメモリブロック中の複数のメモリセルの閾電圧が所望のレベルに達するように前記コピーされた有効データに基づいて第１のプログラム動作を実施して前記メモリシステムの第１のメモリブロックをプログラムする段階と、
    前記第１のプログラム動作の完了から、瞬間閾電圧シフトが生じる所定の遅延時間後に、閾電圧試験を実施して、前記第１のメモリブロック中の複数のメモリセルの閾電圧が対応する所望のレベルよりも大きいかどうかを判断する段階と、
    前記第１のメモリブロック中の複数のメモリセルの閾電圧が、対応する所望のレベルよりも小さいことに応じて、複数のプログラミング電圧パルスを用いて、前記コピーされた有効データに基づいて第２のプログラム動作を実施して、前記第１のメモリブロックをプログラムする段階と、
    前記第２のプログラム動作の完了から、瞬間閾電圧シフトが生じる所定の遅延時間後、閾電圧試験を実施して、前記第１のメモリブロック中の複数のメモリセルの閾電圧が対応する所望のレベルよりも大きいかどうかを判断する段階と、を備える、方法。
16. 前記第２のメモリブロックのデータ有効比を判断する段階と、
    前記データ有効比が閾値よりも小さいことに応じて、前記第２のメモリブロックから前記有効データをコピーする段階と、をさらに含む、請求項１５に記載の方法。
17. 前記閾電圧試験は、プログラミング時間の長さが前記メモリシステムに対して重大でないことに応じて実施される、請求項１５に記載の方法。
18. 前記所定の遅延時間は、前記第１のメモリブロックの瞬間閾電圧シフトに基づく、請求項１５に記載の方法。

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