JP7295775B2

JP7295775B2 - 半導体装置

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Publication number: JP7295775B2
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Inventors: 明生上本
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Publication date: 2023-06-21
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Description

本発明は半導体装置に関し、特にバッテリなどの電源に対して逆接保護を備えた半導体装置に関する。

自動車のモータやＬＥＤ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）といった負荷を駆動するためにＩＰＤ（ＩｎｔｅｌｌｉｇｅｎｔＰｏｗｅｒＤｅｖｉｃｅ）が使用される。また、負荷への電源供給に半導体リレー装置が使用される。

バッテリを電源として使用するＩＰＤや半導体リレー装置では、バッテリの正極と負極が逆に接続されてしまうと、素子破壊につながる可能性がある。そこで、バッテリ逆接保護用の回路が設けられる。

特許文献１には、逆接保護回路を備えた半導体リレー装置が開示されている。具体的には、バッテリが接続される電源ライン（図３のＶＤ１ｐ）と、負荷（ＬＤ）との間に、２つの電力用トランジスタ（ＱＨ１、ＱＨ２）が直列に接続される。また、電力用トランジスタＱＨ１にはボディダイオードＤｈ１が接続され、電力用トランジスタＱＨ２にはボディダイオードＤｈ２が接続されている。ここで、電力用トランジスタＱＨ１とボディダイオードＤｈ１は、バッテリが逆極性で接続された際の逆流電流を遮断する目的で設置される。

特許文献１には更に、電力用トランジスタＱＨ１、ＱＨ２に対する故障診断の技術が開示されている。具体的には、まず、電力用トランジスタＱＨ１、ＱＨ２を共にオフにした状態で、２つの電力用トランジスタの接続点（ノードＮｘ）に診断用電位Ｖｘｈを印可する。そして、ノードＮｘの電位の変化を測定することで、電力用トランジスタＱＨ１、ＱＨ２のショート故障の有無を検出している。

特開２０１９－５４３８４号公報

しかしながら、特許文献１に開示された技術では、故障診断時に電力用トランジスタをオフにしなければならない。従って、電力用トランジスタをオンにした状態での故障検出が困難である。特に、電力用トランジスタがターンオンするとき（オフからオンへの遷移期間）、またはターンオフするとき（オンからオフへの遷移期間）に発生する故障を、迅速に検出することが困難である。

その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。

一実施の形態に係る半導体装置は、第１乃至第４の素子で構成されるブリッジ回路と、ブリッジ回路の２つの中間ノードの電位差を検出する第１の診断回路と、第１の診断回路の出力に基づいて、第１または第２素子の故障を検出する制御回路と、を有し、第１と第２の素子は、直列に接続された第１と第２の電力用トランジスタである。

一実施の形態に係る半導体装置では、電力用トランジスタの故障を迅速に検出可能となる。

図１は実施の形態１に係る半導体装置のブロック図である。図２は実施の形態１に係る半導体装置の動作を示すタイミングチャートである。図３は実施の形態１に係る半導体装置の動作を示すタイミングチャートである。図４は実施の形態２に係る半導体装置のブロック図である。図５は実施の形態２に係る半導体装置の故障、電圧値、出力値の関係を示す図である。図６は実施の形態３に係る半導体装置のブロック図である。図７は実施の形態４に係る半導体装置のブロック図である。図８は実施の形態５に係る半導体装置のブロック図である。図９は実施の形態６に係る半導体装置のブロック図である。

以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。

［実施の形態１］
（半導体装置の構成）
図１は、実施の形態１に係る半導体装置１０の構成を示すブロック図である。

図１に示されるように、半導体装置１０は、バッテリＢＡＴから負荷２９に対して電力供給を行う半導体装置（半導体リレー装置とも呼ぶ）である。半導体装置１０は、電力用トランジスタ１１、１２、センスＭＯＳトランジスタ（以下、センストランジスタ、センスＭＯＳとも呼ぶ）１３、１４、制御回路（Control circuit）１９、プリドライバ（ＰＤＶ）２０、診断回路（第１の診断回路）２１を有する。

電力用トランジスタ１１、１２とセンスＭＯＳ１３、１４のそれぞれは、ボディダイオード１５、１６、１７、１８を有している。ボディダイオード１５のアノードは、電力用トランジスタ１１のソースに接続され、カソードはドレインに接続される。ボディダイオード１６、１７、１８についても同様である。ここで、電力用トランジスタ１１、ボディダイオード１５、センスＭＯＳ１３、ボディダイオード１７は、バッテリＢＡＴが逆極性で接続された際に、逆流電流を遮断するものである。

電力用トランジスタ１１のソースと、センスＭＯＳ１７のソースはバッテリＢＡＴが接続される電力線に接続される。電力用トランジスタ１１のドレインは、電力用トランジスタ１２のドレインに接続される。センスＭＯＳ１３のドレインは、センスＭＯＳ１４のドレインに接続される。電力用トランジスタ１２のソースとセンスＭＯＳ１４のソースは、出力ノードＮＯＵＴに接続される。出力ノードＮＯＵＴには、負荷２９が接続される。

センスＭＯＳ１３、１４は、電力用トランジスタ１１、１２に流れる電流の一部を分流するものである。本実施の形態１では、電力用トランジスタ１１とセンスＭＯＳ１３の電流センス比と、電力用トランジスタ１２とセンスＭＯＳ１４の電流センス比は同じ構成とする。ここで、電流センス比とは、電力用トランジスタに流れる電流と、センスＭＯＳに流れる電流の比のことである。電流センス比は、電力用トランジスタを構成する素子数とセンスＭＯＳを構成する素子数の比でも表すことができる。このような構成とすることで、電力用トランジスタ１１、１２とセンスＭＯＳ１３、１４はブリッジ回路の構成となる（電力用トランジスタ１１を第１の素子、電力用トランジスタ１２を第２の素子、センスＭＯＳ１３を第３の素子、センスＭＯＳ１４を第４の素子とすると、第１乃至４の素子でブリッジ回路が構成される）。

なお、図１では、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４はＮＭＯＳトランジスタであるが、これに限られない。ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）であってもよい。

プリドライバ２０は、制御回路１９からの指示に基づき、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４のゲート信号を生成する。電力用トランジスタ１１のゲートとセンスＭＯＳ１３のゲートは共通のゲート信号（第１のゲート信号）で制御される。電力用トランジスタ１２のゲートとセンスＭＯＳ１４のゲートも共通のゲート信号（第２のゲート信号）で制御される。プリドライバ２０は、第１と第２のゲート信号を生成するため、チャージポンプなどの昇圧回路を有する（不図示）。

制御回路１９は、ＣＰＵやタイマなどの外部回路からの指示に基づき、プリドライバ２０を介して電力用トランジスタ１１、１２、センスＭＯＳ１３、１４の制御を行う。より具体的には、負荷２９に電力供給を行う場合は、制御回路１９は、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４がオンとなるように制御する。負荷２９への電力供給を停止する場合は、制御回路１９は、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４がオフとなるように制御を行う。バッテリＢＡＴが逆極性で接続された場合は、制御回路１９は、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４がオフとなるように制御を行う。また、診断回路２１が故障を検出した場合は、制御回路１９は、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４がオフとなるように制御を行い、診断結果をＣＰＵなどの外部に出力する。診断回路２１については後述する。

診断回路２１は、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４の故障診断を行う回路である。診断回路２１は、制御回路１９からの指示に基づいて、故障診断を行い、故障診断結果を制御回路１９に出力する。

診断回路２１は、差動増幅回路（第１の差動増幅回路）２２と電圧判定回路（第１の電圧判定回路）２３、基準電圧回路ＶＲＥＦ１を有する。差動増幅回路２２は、演算増幅器（第１の演算増幅器）２４、抵抗２５～２８を有する。演算増幅器２４の非反転入力には、抵抗２５と抵抗（第１の抵抗）２８の一端が接続される。抵抗２５の他端は、センスＭＯＳ１３とセンスＭＯＳ１４の接続ノード（第２の中間ノード）Ｎ２が接続される。抵抗２８の他端は、電力線に接続される。演算増幅器２４の反転入力には、抵抗２６の一端が接続される。抵抗２６の他端は、電力用トランジスタ１１と電力用トランジスタ１２の接続ノード（第１の中間ノード）Ｎ１が接続される。演算増幅器２４の出力と反転入力には、抵抗（帰還抵抗、第２の抵抗）２７が接続される。

電圧判定回路２３は、比較器（第１の比較器）で構成される。電圧判定回路２３の非反転入力には、基準電圧回路（第１の基準電圧回路）ＶＲＥＦ１を介して電力線に接続される。電圧判定回路２３の反転入力には、差動増幅回路２２の出力（演算増幅器２４の出力）が接続される。電圧判定回路２３の出力ＤＯＵＴ１は、制御回路１９に出力される。

（半導体装置の動作）
次に本実施の形態１に係る半導体装置１０の動作について説明する。図２は半導体装置１０の正常時の動作を示すタイミングチャートである。また、図３は半導体装置１０で故障が発生した場合の動作を示すタイミングチャートである。

まず、図２を用いて、半導体装置１０の正常時の動作について説明する。半導体装置１０は、ＣＰＵやタイマ等の外部回路からの指示に従い、負荷２９への電力供給を制御する。具体的には、制御回路１９に入力されるＩＮ信号に基づいて、プリドライバ２０を介して電力用トランジスタ１１、１２、センスＭＯＳ１３、１４をオンまたはオフにする。図２では、時刻ｔ０～ｔ１がオフ、ｔ１～ｔ２がターンオン、ｔ２～ｔ３がオン、ｔ３～ｔ４がターンオフ、ｔ４以降がオフとなる期間である。

まず、時刻ｔ１で、ＩＮ信号がローレベルからハイレベルとなる。制御回路１９は、プリドライバ２０を介して電力用トランジスタ１１とセンスＭＯＳ１３のゲート信号（第１のゲート信号）と、電力用トランジスタ１２とセンスＭＯＳ１４のゲート信号（第２のゲート信号）をハイレベルにする。この結果、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４はオンとなり、負荷２９に電流が流れる。電力用トランジスタ１１、１２に流れる電流と、センスＭＯＳ１３、１４に流れる電流の比は、電流センス比で決まる。例えば、電流センス比がｎ：１（ｎは１以上の実数）であれば、センスＭＯＳ１３、１４には、電力用トランジスタ１１、１２の１／ｎの電流が流れる。電力用トランジスタ１１、１２、センスＭＯＳ１３、１４に電流が流れると、ノードＮ１、Ｎ２、ＮＯＵＴに電圧が発生する。これらの電圧は、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４のオン抵抗によって決まる電圧である。

図２で示される通り、時刻ｔ１～ｔ２で、ノードＮ１、Ｎ２、ＮＯＵＴの電圧は徐々に上昇し、時刻ｔ２～ｔ３でノードＮ１、Ｎ２、ＮＯＵＴの電圧は所定電圧となる。

ここで、上述した通り、電力用トランジスタ１１とセンスＭＯＳ１３の電流センス比と、電力用トランジスタ１２とセンスＭＯＳ１４の電流センス比は同じものとしている。これにより、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４はブリッジ回路を構成している。ノードＮ１とＮ２は、ブリッジ回路の中間点である。従って、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４、ボディダイオード１５～１８に故障がなければ、ノードＮ１とＮ２はほぼ同じ電圧となる。

差動増幅回路２２は、ノードＮ１とＮ２の電位差を増幅し、増幅された電圧ＶＡＭＰ１を電圧判定回路２３に出力する。抵抗２５、２６の抵抗値をＲ１、抵抗２７、２８の抵抗値をＲ２、ノードＮ１の電圧をＶＮ１、ノードＮ２の電圧をＶＮ２、バッテリＢＡＴが接続される電力線の電圧をＶＤ１ｐとすると、ＶＡＭＰ１＝（ＶＮ２－ＶＮ１）＊Ｒ２／Ｒ１＋ＶＤ１ｐとなる。ＶＡＭＰ１は、ＶＤ１ｐを基準とし、ＶＮ２とＶＮ１の差で変化する。電力用トランジスタ１１、１２、センスＭＯＳ１３、１４、ボディダイオード１５～１８に故障がなければ、ノードＮ１とＮ２はほぼ同じ電圧となるため、電圧ＶＡＭＰ１は、ＶＤ１ｐを基準とすると０となる。

基準電圧回路ＶＲＥＦ１の出力電圧をＶＲＥＦ１とすると、電圧判定回路２３は、電圧ＶＡＭＰ１と（ＶＤ１ｐ－ＶＲＥＦ１）とを比較する。ここで、（ＶＤ１ｐ－ＶＲＥＦ１）を、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４、ボディダイオード１５～１８に故障がなければ、ＶＡＭＰ１よりも低くなるように設定しておく。従って、電圧判定回路２３の出力ＤＯＵＴ１は、ローレベルとなる。

次いで、時刻ｔ３で、ＩＮ信号がハイレベルからローレベルとなる。制御回路１９は、プリドライバを介して電力用トランジスタ１１とセンスＭＯＳ１３のゲート信号（第１のゲート信号）と、電力用トランジスタ１２とセンスＭＯＳ１４のゲート信号（第２のゲート信号）をローレベルにする。この結果、電力用トランジスタ１１、１２、センスＭＯＳ１３，１４はオフとなり、負荷２９への出力電流は停止する。時刻ｔ４以降、ノードＮ１、Ｎ２、ＮＯＵＴの電圧はローレベルとなる。

時刻ｔ３以降も、ノードＮ１とＮ２の電圧は、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４、ボディダイオード１５～１８に故障がなければ、ほぼ同じ電圧となる。従って、電圧判定回路２３の出力ＤＯＵＴ１は、時刻ｔ３以降もローレベルとなる。

以上説明した通り、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４、ボディダイオード１５～１８に故障がない正常状態では、制御回路１９は、診断回路２１から常にローレベルの診断結果ＤＯＵＴ１を受信する。この結果、制御回路１９は、センスＭＯＳ１３、１４、ボディダイオード１５～１８が正常状態として、負荷２９への電力供給を継続する。

次に、図３を用いて、半導体装置１０に故障が発生した場合の動作について説明する。図２と同様に、時刻ｔ０～ｔ１がオフ、ｔ１～ｔ２がターンオン、ｔ２～ｔ３がオン、ｔ３～ｔ４がターンオフ、ｔ４以降がオフとなる期間である。ただし、時刻ｔＡにおいて、電力用トランジスタ１１または１２に故障、具体例として電力用トランジスタ１１のソース－ドレイン間に短絡故障、または、電力用トランジスタ１２のオン抵抗が想定よりも大きくなる故障が発生したものとする。

時刻ｔ０～ｔＡまでは、半導体装置１０の正常時の動作と同じであるため説明は省略する。上述した通り、半導体装置１０が正常である時刻ｔ０～ｔＡは、診断回路２１の出力ＤＯＵＴ１はローレベルである。

時刻ｔＡにおいて、電力用トランジスタ１１のソース－ドレイン間に短絡故障が発生すると、ノードＮ１の電圧がＶＤ１ｐ近くまで上昇する。ノードＮ１の電圧がノードＮ２の電圧よりも高くなるため、差動増幅回路２２の出力ＶＡＭＰ１は、ＶＤ１ｐ基準で負の電圧となり、正常時よりも低い電圧となる。

あるいは、時刻ｔＡにおいて、電力用トランジスタ１２のオン抵抗が想定よりも大きくなる故障が発生すると、ノードＮ１の電圧が正常時よりも上昇する。この場合も、ノードＮ１の電圧がノードＮ２の電圧よりも高くなるため、差動増幅回路２２の出力ＶＡＭＰ１は正常時よりも低い電圧となる。

電圧判定回路２３は、ＶＡＭＰ１と（ＶＤ１ｐ－ＶＲＥＦ１）とを比較する。ここで、（ＶＤ１ｐ－ＶＲＥＦ１）を、電力用トランジスタ１１、１２に異常があった場合のＶＡＭＰ１の電圧よりも高くなるように設定しておく。従って、電圧判定回路２３の出力ＤＯＵＴ１は、時刻ｔＡにおいてハイレベルとなる。

制御回路１９は、時刻ｔＡにおいて、診断回路２１から故障を示す診断結果（ハイレベルのＤＯＵＴ１）を受信する。この結果、制御回路１９は、第１、第２のゲート信号をローレベルにして電力用トランジスタ１１、１２をオフ状態にするとともに、ＣＰＵ等の外部回路に故障状態を通知する（ＯＵＴ信号）。

なお、図３では故障が発生する時刻ｔＡをオン期間（ｔ２～ｔ３）で説明したが、ターンオン、ターンオフ期間であっても同様である。例えば、ターンオン期間中に、電力用トランジスタ１１のソース－ドレイン間に短絡故障が発生した場合、ノードＮ２の電圧は図３が示す通り徐々に電圧が上昇する。一方、ノードＮ１の電圧は、ＶＤ１ｐに近くまで上昇し、ノードＮ２の電圧より高くなる。従って、この場合でも診断回路２１は、診断結果としてハイレベルのＤＯＵＴ１を出力する。

また、ＤＯＵＴ１がローレベルの時に半導体装置１０は正常状態、ＤＯＵＴ１がハイレベルの時に半導体装置１０は故障状態として説明したが、これに限られない。電圧判定回路２３の構成により、ＤＯＵＴ１がハイレベルの時に半導体装置１０は正常状態、ＤＯＵＴ１がローベルの時に半導体装置１０は故障状態としてもよい。

（効果）
以上のように、本実施の形態１に係る半導体装置１０では、電力用トランジスタ１１、１２がオフ、ターンオン、オン、ターンオフ、オフのいずれの状態でも常に故障を監視しているため、動作中の故障を即座に検出することが可能となる。また、ＶＮ１とＶＮ２の電位差は、負荷２９への出力電流の大小に影響を受けない。従って、負荷２９への出力電流の大小にかかわらず、半導体装置１０の故障検出が可能となる。

［実施の形態２］
（半導体装置の構成）
図４は、実施の形態２に係る半導体装置１０ａの構成を示すブロック図である。

実施の形態１との違いは、診断回路（第２の診断回路）２１ａが追加されていることである。診断回路２１ａの内部構成は、診断回路２１と同じである。診断回路２１と２１ａの違いは、ノードＮ１とＮ２との接続である。診断回路２１の場合は、演算増幅器２４の反転入力にノードＮ１が接続され、非反転入力にノードＮ２が接続されている。診断回路２１ａの場合は、演算増幅器（第２の演算増幅器）２４ａの反転入力にノードＮ２が接続され、非反転入力にノードＮ１が接続されている。また、電圧判定回路（第２の電圧判定回路）２３ａの非反転入力は、基準電圧回路（第２の基準電圧回路）ＶＲＥＦ２を介して電力線に接続される。電圧判定回路２３ａは、差動増幅回路（第２の差動増幅回路）２２ａの出力ＶＡＭＰ２と、（ＶＤ１ｐ－ＶＲＥＦ２）とを比較し、比較結果をＤＯＵＴ２として出力する。

（半導体装置の動作）
次に本実施の形態２に係る半導体装置１０ａの動作について説明する。

まず、半導体装置１０ａの正常時の動作について説明する。半導体装置１０ａが正常の場合は、実施の形態１と同様の動作となる。すなわち、電力用トランジスタ１１、１２、センスＭＯＳ１３、１４、ボディダイオード１５～１８に故障がなければ、ノードＮ１とＮ２はほぼ同じ電圧となる。従って、診断回路２１はローレベルのＤＯＵＴ１を制御回路１９に出力する。

診断回路２１ａは、ノードＮ１、Ｎ２の接続が診断回路２１とは逆になっている。従って、ＶＡＭＰ２＝（ＶＮ１－ＶＮ２）＊Ｒ２／Ｒ１＋ＶＤ１ｐとなる。ノードＮ１とＮ２が同じ電圧ならば、診断回路２１と同様に、ＶＡＭＰ２はＶＤ１ｐを基準とすると０となり、電圧判定回路２３ａはローレベルのＤＯＵＴ２を出力する。

制御回路１９は、診断回路２１の出力ＤＯＵＴ１と診断回路２１ａの出力ＤＯＵＴ２とから、半導体装置１０ａの故障状態を判断する。ＤＯＵＴ１とＤＯＵＴ２の両方がローレベルであれば、半導体装置１０ａは正常状態として、負荷２９への電力供給を継続する。

次に、半導体装置１０ａに故障が発生した場合の動作について説明する。故障として、次の２つを想定する。第１の故障は、電力用トランジスタ１１のソース－ドレイン間の短絡故障、または、電力用トランジスタ１２のオン抵抗が想定よりも大きくなる故障（実施の形態１と同じ）である。第２の故障は、電力用トランジスタ１２のソース－ドレイン間の短絡故障、または、電力用トランジスタ１１のオン抵抗が想定よりも大きくなる故障である。

まず、第１の故障が発生した場合で説明する。図３と同様に、時刻ｔＡで電力用トランジスタ１１のソース－ドレイン間に短絡故障、または、電力用トランジスタ１２のオン抵抗が想定よりも大きくなる故障が発生したものとする。この場合は、実施の形態１で説明した通り、ＶＮ１＞ＶＮ２となるため、診断回路２１は時刻ｔＡでハイレベルのＤＯＵＴ１を出力する。一方、診断回路２１ａは、ＶＡＭＰ２がＶＤ１ｐ基準で０の電圧（ＶＤ１ｐで飽和）となるため、ＤＯＵＴ２はローレベルとなる。

制御回路１９は、ハイレベルのＤＯＵＴ１とローレベルのＤＯＵＴ２を受信したことから、半導体装置１０ａに第１の故障が発生、すなわち電力用トランジスタ１１のソース－ドレイン間に短絡故障、または、電力用トランジスタ１２のオン抵抗が想定よりも大きくなる故障が発生したと判断する。この場合、制御回路１９は、負荷２９への電力供給を停止するとともに、ＣＰＵ等の外部回路へ故障状態を通知する。

次に第２の故障が発生した場合で説明する。時刻ｔＡで電力用トランジスタ１２のソース－ドレイン間の短絡故障、または、電力用トランジスタ１１のオン抵抗が想定よりも大きくなる故障が発生したものとする。この場合は、ノードＮ１の電圧は正常時よりも低い電圧となる。ＶＮ１＜ＶＮ２となるため、ＶＡＭＰ１はＶＤ１ｐ基準で０（ＶＤ１ｐで飽和）の電圧となる。従って、診断回路２１はローレベルのＤＯＵＴ１を出力する。

一方、ＶＡＭＰ２は、ＶＮ１＜ＶＮ２のとき、ＶＤ１ｐ基準で負の電圧となる。ここで、（ＶＤ１ｐ－ＶＲＥＦ２）を、電力用トランジスタ１１、１２に異常があった場合に、ＶＡＭＰ２の電圧よりも高くなるように設定しておく。この場合、電圧判定回路２３ａの出力ＤＯＵＴ２は、ハイレベルとなる。

制御回路１９は、ローレベルのＤＯＵＴ１とハイレベルのＤＯＵＴ２を受信したことから、半導体装置１０ａに第２の故障が発生、すなわち電力用トランジスタ１２のソース－ドレイン間の短絡故障、または、電力用トランジスタ１１のオン抵抗が想定よりも大きくなる故障が発生したと判断する。この場合、制御回路１９は、負荷２９への電力供給を止めるとともに、ＣＰＵ等の外部回路へ故障状態を通知する。

図５は、電力用トランジスタ１１、１２の故障ごとに、ＶＮ１、ＶＮ２、ＤＯＵＴ１、ＤＯＵＴ２の関係をまとめたものである。

（効果）
以上のように、本実施の形態２に係る半導体装置１０ａでは、実施の形態１の効果に加え、より多くの故障を検出することが可能となる。

［実施の形態３］
（半導体装置の構成）
図６は、実施の形態３に係る半導体装置１０ｂの構成を示すブロック図である。

実施の形態１との違いは、センスＭＯＳ１３、１４を抵抗３０、３１に置き換えたことである。電力用トランジスタ１１と１２のオン抵抗の比と、抵抗（第１の抵抗）３０と抵抗（第２の抵抗）３１の抵抗値の比を同じにすることで、実施の形態１と同様にブリッジ回路を構成している（電力用トランジスタ１１を第１の素子、電力用トランジスタ１２を第２の素子、抵抗３０を第３の素子、抵抗３１を第４の素子とすると、第１乃至４の素子がブリッジ回路を構成）。

半導体装置１０ｂが正常である場合、電力用トランジスタ１１、１２がターンオン、オン、ターンオフの期間、ＶＮ１とＶＮ２はほぼ同じ電圧となる。従って、実施の形態１と同様に診断回路２１はローレベルのＤＯＵＴ１を出力する。

図３と同様に、半導体装置１０ｂに、電力用トランジスタ１１のソース－ドレイン間に短絡故障、または、電力用トランジスタ１２のオン抵抗が想定よりも大きくなる故障が発生した場合、ＶＮ１は正常時よりも高くなり、ＶＤ１ｐ近くまで上昇する。ＶＮ１＞ＶＮ２となるため、電圧判定回路２３の出力ＤＯＵＴ１はハイレベルとなる。

制御回路１９は、診断回路２１から故障を示す診断結果（ハイレベルのＤＯＵＴ１）を受信するため、電力用トランジスタ１１、１２をオフ状態にするとともに、ＣＰＵ等の外部回路に故障状態を通知する。

図６は、実施の形態１をベースとしているが、実施の形態２をベースにしてもよい。

また、本実施の形態３では、更にプリドライバ２０の故障も検出することができる。プリドライバ２０は、制御回路１９からの指示信号に基づいて、電力用トランジスタ１１、１２のゲート信号を生成する。電力用トランジスタ１１、１２のゲートを駆動するには高電圧が必要となるため、プリドライバ２０はチャージポンプなどの昇圧回路を有する。ここで、昇圧回路に故障があり、電力用トランジスタ１１のゲート信号が所定の電圧よりも低い電圧になってしまったとする。この場合、電力用トランジスタ１１のオン抵抗が高くなるため、ＶＮ１は正常時よりも低くなる。一方、抵抗３０、３１はプリドライバ２０の故障の影響を受けない。従って、ＶＮ１＜ＶＮ２となり、ＤＯＵＴ１がハイレベルとなるため、制御回路１９は、半導体装置１０ｂの故障を検出することが可能となる。

（効果）
本実施の形態３では、より簡易な回路構成で実施の形態１、２と同様の効果と、プリドライバ２０の故障を検出することが可能となる。

［実施の形態４］
（半導体装置の構成）
図７は、実施の形態４に係る半導体装置１０ｃの構成を示すブロック図である。

実施の形態１との違いは、診断回路２１が診断回路２１ｃに置き換わっていることである。診断回路（第１の診断回路）２１ｃは、差動増幅回路２２、電圧判定回路２３、３２、基準電圧回路（第１の基準電圧回路）ＶＢＡＳＥ、基準電圧回路（第２の基準電圧回路）ＶＲＥＦ３、基準電圧回路（第３の基準電圧回路）ＶＲＥＦ４を有する。電圧判定回路２３と電圧判定回路３２とで第１の電圧判定回路を構成する。電圧判定回路３２は、比較器（第２の比較器）で構成される。

差動増幅回路２２は、実施の形態１の差動増幅回路２２と同じものである。ただし、演算増幅器２４の非反転入力に、抵抗２８を介して基準電圧回路ＶＢＡＳＥが接続されていることが異なる。基準電圧回路ＶＢＡＳＥの出力電圧をＶＢＡＳＥとすると、差動増幅回路２２の出力ＶＡＭＰ３は、ＶＡＭＰ３＝（ＶＮ２－ＶＮ１）＊Ｒ２／Ｒ１＋（ＶＤ１ｐ－ＶＢＡＳＥ）となる。ＶＡＭＰ３は（ＶＤ１ｐ－ＶＢＡＳＥ）を基準に、ＶＮ２とＶＮ１の差で変化する。

基準電圧回路ＶＲＥＦ３、ＶＲＥＦ４の出力電圧をそれぞれＶＲＥＦ３、ＶＲＥＦ４とする。電圧判定回路２３は、ＶＡＭＰ３と（ＶＤ１ｐ－ＶＢＡＳＥ－ＶＲＥＦ３）とを比較する。電圧判定回路３２は、ＶＡＭＰ３と（ＶＤ１ｐ－ＶＢＡＳＥ＋ＶＲＥＦ４）とを比較する。

（半導体装置の動作）
半導体装置１０ｃの動作は、実施の形態２と同様である。半導体装置１０ｃが正常のときは、ＶＮ１とＶＮ２はほぼ同じ電圧となるため、ＶＡＭＰ３は（ＶＤ１ｐ－ＶＢＡＳＥ）基準で０となる。この場合、電圧判定回路２３はローレベルのＤＯＵＴ３を出力する。電圧判定回路３２もローレベルのＤＯＵＴ４を出力する。

制御回路１９は、ＤＯＵＴ３、ＤＯＵＴ４の両方がローレベルであるため、半導体装置１０ｃは正常と判断し、負荷２９への電力供給を継続する。

次に、半導体装置１０ｃに故障が発生した場合について説明する。半導体装置１０ｃに第１の故障（電力用トランジスタ１１のソース－ドレイン間の短絡故障、または、電力用トランジスタ１２のオン抵抗が想定よりも大きくなる故障）が発生した場合、ＶＮ１＞ＶＮ２となる。ＶＡＭＰ３は（ＶＤ１ｐ－ＶＢＡＳＥ）基準で負の電圧となる。ここで、（ＶＤ１ｐ－ＶＢＡＳＥ－ＶＲＥＦ３）を、第１の故障が発生した場合のＶＡＭＰ３よりも高くなるように設定しておく。この場合、電圧判定回路２３は、ハイレベルのＤＯＵＴ３を出力する。電圧判定回路３２は、ＶＮ１＞ＶＮ２のとき、ローレベルのＤＯＵＴ４を出力する。

制御回路１９は、ハイレベルのＤＯＵＴ３とローレベルのＤＯＵＴ４を受信したことから、半導体装置１０ｃに第１の故障が発生したと判断する。この場合、制御回路１９は、負荷２９への電力供給を停止し、ＣＰＵ等の外部回路へ故障状態を通知する。

次に、半導体装置１０ｃに第２の故障（電力用トランジスタ１２のソース－ドレイン間の短絡故障、または、電力用トランジスタ１１のオン抵抗が想定よりも大きくなる故障）が発生した場合で説明する。この場合は、ＶＮ２＞ＶＮ１となるため、ＶＡＭＰ３は（ＶＤ１ｐ－ＶＢＡＳＥ）基準で０の電圧となる（飽和する）。ここで、（ＶＤ１ｐ－ＶＢＡＳＥ＋ＶＲＥＦ４）を、第２の故障が発生した場合のＶＡＭＰ３よりも低くなるように設定しておく。この場合、電圧判定回路３２は、ハイレベルのＤＯＵＴ４を出力する。また、電圧判定回路２３はローレベルのＤＯＵＴ３を出力する。

制御回路１９は、ローレベルのＤＯＵＴ３とハイレベルのＤＯＵＴ４を受信したことから、半導体装置１０ｃに第２の故障が発生したと判断する。この場合、制御回路１９は、負荷２９への電力供給を停止し、ＣＰＵ等の外部回路へ故障状態を通知する。

（効果）
本実施の形態４に係る半導体装置１０ｃでは、実施の形態２と同様の効果を、より少ない回路規模で実現することが可能となる。

［実施の形態５］
（半導体装置の構成）
図８は、実施の形態５に係る半導体装置１０ｄの構成を示すブロック図である。

実施の形態４との違いは、診断回路２１ｄである。診断回路（第１の診断回路）２１ｄでは、差動増幅回路２２が削除され、電圧判定回路２３ｄ、３２ｄの－端子にはオフセットが設定されている。また、基準電圧回路ＶＢＡＳＥ、ＶＲＥＦ３、ＶＲＥＦ４も削除されている。

電圧判定回路（第１の電圧判定回路）２３ｄは、ＶＮ１とＶＮ２を比較する。電圧判定回路２３ｄの－端子のオフセット電圧をＯＦＦＳＥＴ１とすると、電圧判定回路２３ｄは、ＶＮ１と（ＶＮ２＋ＯＦＦＳＥＴ１）を比較することになる。同様に、電圧判定回路第２の電圧判定回路）３２ｄは、（ＶＮ１＋ＯＦＦＳＥＴ２）とＶＮ２を比較することになる。

（半導体装置の動作）
半導体装置１０ｄが正常の場合は、ＶＮ１とＶＮ２はほぼ同じ電圧となるため、電圧判定回路２３ｄ、３２ｄはローレベルのＤＯＵＴ５、ＤＯＵＴ６を出力する。

半導体装置１０ｄに第１の故障（電力用トランジスタ１１のソース－ドレイン間の短絡故障、または、電力用トランジスタ１２のオン抵抗が想定よりも大きくなる故障）が発生した場合、ＶＮ１＞ＶＮ２となる。ここで、ＯＦＦＳＥＴ１を、第１の故障が発生したときに、ＶＮ１＞（ＶＮ２＋ＯＦＦＳＥＴ１）となるように設定しておく。この場合、電圧判定回路２３ｄはハイレベルのＤＯＵＴ５を出力する。また、電圧判定回路３２ｄは、ローレベルのＤＯＵＴ６を出力する。

次に、半導体装置１０ｄに第２の故障（電力用トランジスタ１２のソース－ドレイン間の短絡故障、または、電力用トランジスタ１１のオン抵抗が想定よりも大きくなる故障）が発生した場合、ＶＮ１＜ＶＮ２となる。ここで、ＯＦＦＳＥＴ２を、第２の故障が発生したときに、ＶＮ２＞（ＶＮ１＋ＯＦＦＳＥＴ２）となるように設定しておく。この場合、電圧判定回路３２ｄは、ハイレベルのＤＯＵＴ６を出力する。また、電圧判定回路２３ｄは、ローレベルのＤＯＵＴ５を出力する。

制御回路１９は、実施の形態４と同様に、ＤＯＵＴ５、６の出力レベルに応じて、半導体装置１０ｄの故障状態を判定する。

（効果）
本実施の形態５に係る半導体装置１０ｄは、実施の形態４と同様の効果を、より少ない回路規模で実現することができる。

［実施の形態６］
（半導体装置の構成）
図９は、実施の形態６に係る半導体装置１０ｅの構成を示すブロック図である。

実施の形態１との違いは、診断回路２１が診断回路２１ｅに置き換わっていることである。診断回路（第１の診断回路）２１ｅは、図１の基準電圧回路ＶＲＥＦ１を、複数の基準電圧回路ＶＲＥＦ１ａ～ＶＲＥＦ１ｄと複数のスイッチＳＷ１～ＳＷ４に置き換えている。

実施の形態１で説明した通り、基準電圧回路ＶＲＥＦ１は、電力用トランジスタ１１、１２の故障に合わせて設定する必要がある。本実施の形態６では、スイッチＳＷ１～ＳＷ４を切り替えることにより、電圧判定回路２３の比較電圧を任意に設定することが可能となる。なお、スイッチＳＷ１～４は、制御回路１９がＣＰＵ等の外部回路からの指示により設定してもよいし、外部回路が直接設定するようにしてもよい。

（効果）
本実施の形態６に係る半導体装置１０ｄでは、故障検出の制度を向上させることが可能となる。なお、本実施の形態６は、実施の形態１をベースに説明したが、他の実施の形態でも適用可能である。

なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。

１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ半導体装置
１１、１２電力用トランジスタ
１３、１４センスＭＯＳ
１５、１６、１７、１８ボディダイオード
１９制御回路
２０プリドライバ
２１、２１ａ、２１ｃ、２１ｄ、２１ｅ診断回路
２２、２２ａ差動増幅回路
２３、２３ａ、３２、２３ｄ、３２ｄ電圧判定回路
２４、２４ａ演算増幅器
２５、２６、２７、２８、２５ａ、２６ａ、２７ａ、２８ａ抵抗
２９負荷
３０、３１抵抗
ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３、ＶＲＥＦ４、ＶＢＡＳＥ、ＶＲＥＦ１ａ、ＶＲＥＦ１ｂ、ＶＲＥＦ１ｃ、ＶＲＥＦ１ｄ基準電圧回路
ＳＷ１、ＳＷ２、ＳＷ２、ＳＷ４スイッチ

Claims

第１乃至第４の素子で構成されるブリッジ回路と、
前記ブリッジ回路の２つの中間ノードの電位差を検出する第１の診断回路と、
前記第１の診断回路の出力に基づいて、前記第１または第２の素子の故障を検出する制御回路と、を有し、
前記第１と第２の素子は、直列に接続された第１と第２の電力用トランジスタであり、
前記第３と第４の素子は、直列に接続された第１と第２のセンストランジスタであり、
前記第１の電力用トランジスタは、バッテリからの電力供給を受け、当該バッテリの逆接保護用トランジスタであり、
前記第１の診断回路は、前記２つの中間ノードの電位差が所定値以上かどうかを判定する第１の電圧判定回路を有し、
前記第１の電圧判定回路は、前記第１と第２の電力用トランジスタが接続される第１の中間ノードと、前記第１と第２のセンストランジスタが接続される第２の中間ノードの電位差を判定する、
半導体装置。
前記第１の診断回路は、前記第１と第２の中間ノードの電位差を増幅する第１の差動増幅回路を更に有し、
前記第１の電圧判定回路は、前記増幅された電位差が所定値以上かどうかを判定する、
請求項１に記載の半導体装置。
前記第１の電力用トランジスタと前記第１のセンストランジスタとの電流センス比と、前記第２の電力用トランジスタと前記第２のセンストランジスタとの電流センス比が略同一である、
請求項２に記載の半導体装置。
前記第１の差動増幅回路は、
第１の演算増幅器と、
前記第１の演算増幅器の非反転入力と前記バッテリからの電力線との間に接続される第１の抵抗と、
前記第１の演算増幅器の反転入力と出力間に接続される第２の抵抗と、を有し、
前記第１の演算増幅器の反転入力には前記第１の中間ノードが接続され、前記第１の演算増幅器の非反転入力には前記第２の中間ノードが接続される、
請求項２に記載の半導体装置。
前記第１の電圧判定回路は、
第１の比較器と、
第１の基準電圧回路と、を有し、
前記第１の比較器の反転入力には、前記第１の差動増幅回路の出力が接続され、
前記第１の比較器の非反転入力には、前記第１の基準電圧回路により、前記バッテリからの給電電圧から降圧された電圧が供給される、
請求項４に記載の半導体装置。
第２の診断回路を更に有し、
前記第１の診断回路は、前記第１の中間ノードの電圧が前記第２の中間ノードの電圧よりも高いかどうかを判定し、
前記第２の診断回路は、前記第２の中間ノードの電圧が前記第１の中間ノードの電圧よりも高いかどうかを判定する、
請求項１に記載の半導体装置。
前記第１の診断回路は第１の差動増幅回路と第１の電圧判定回路とを有し、
前記第２の診断回路は第２の差動増幅回路と第２の電圧判定回路とを有し、
前記第１の差動増幅回路は、
第１の演算増幅器と、
前記第１の演算増幅器の非反転入力と前記バッテリからの電力線との間に接続される第１の抵抗と、
前記第１の演算増幅器の反転入力と出力間に接続される第２の抵抗と、を有し、
前記第１の演算増幅器の反転入力には前記第１の中間ノードが接続され、前記第１の演算増幅器の非反転入力には前記第２の中間ノードが接続され、
前記第２の差動増幅回路は、
第２の演算増幅器と、
前記第２の演算増幅器の非反転入力と前記バッテリからの電力線との間に接続される第３の抵抗と、
前記第２の演算増幅器の反転入力と出力間に接続される第４の抵抗と、を有し、
前記第２の演算増幅器の反転入力には前記第２の中間ノードが接続され、前記第２の演算増幅器の非反転入力には前記第１の中間ノードが接続され、
前記第１の電圧判定回路は、
第１の比較器と、
第１の基準電圧回路と、を有し、
前記第１の比較器の反転入力には、前記第１の差動増幅回路の出力が接続され、
前記第１の比較器の非反転入力には、前記第１の基準電圧回路により、前記バッテリからの給電電圧から降圧された電圧が供給され、
前記第２の電圧判定回路は、
第２の比較器と、
第２の基準電圧回路と、を有し、
前記第２の比較器の反転入力には、前記第２の差動増幅回路の出力が接続され、
前記第２の比較器の非反転入力には、前記第２の基準電圧回路により、前記バッテリからの給電電圧から降圧された電圧が供給される、
請求項６に記載の半導体装置。
第１乃至第４の素子で構成されるブリッジ回路と、
前記ブリッジ回路の２つの中間ノードの電位差を検出する第１の診断回路と、
前記第１の診断回路の出力に基づいて、前記第１または第２の素子の故障を検出する制御回路と、を有し、
前記第１と第２の素子は、直列に接続された第１と第２の電力用トランジスタであり、
前記第３と第４の素子は、直列に接続された第１と第２の抵抗であり、
前記第１の電力用トランジスタは、バッテリからの電力供給を受け、当該バッテリの逆接保護用トランジスタであり、
前記第１の診断回路は、前記２つの中間ノードの電位差が所定値以上かどうかを判定する第１の電圧判定回路を有し、
前記第１の電圧判定回路は、前記第１と第２の電力用トランジスタが接続される第１の中間ノードと、前記第１と第２の抵抗が接続される第２の中間ノードの電位差を判定する、
半導体装置。
前記第１の診断回路は、前記第１と第２の中間ノードの電位差を増幅する第１の差動増幅回路を更に有し、
前記第１の電圧判定回路は、前記増幅された電位差が所定値以上かどうかを判定する、
請求項８に記載の半導体装置。
前記第１と第２の電力用トランジスタのオン抵抗の比と、前記第１と第２の抵抗の抵抗値の比が略同一である、
請求項９に記載の半導体装置。
前記第１の差動増幅回路は、
第１の演算増幅器と、
前記第１の演算増幅器の非反転入力と前記バッテリからの電力線との間に接続される第１の抵抗と、
前記第１の演算増幅器の反転入力と出力間に接続される第２の抵抗と、を有し、
前記第１の演算増幅器の反転入力には前記第１の中間ノードが接続され、前記第１の演算増幅器の非反転入力には前記第２の中間ノードが接続される、
請求項１０に記載の半導体装置。
前記第１の電圧判定回路は、
第１の比較器と、
第１の基準電圧回路と、を有し、
前記第１の比較器の反転入力には、前記第１の差動増幅回路の出力が接続され、
前記第１の比較器の非反転入力には、前記第１の基準電圧回路により、前記バッテリからの給電電圧から降圧された電圧が供給される、
請求項１１に記載の半導体装置。
第１の基準電圧回路を更に有し、
前記第１の演算増幅器の非反転入力には、前記第１の基準電圧回路により、前記バッテリからの給電電圧から降圧された第１の電圧が、前記第１の抵抗を介して供給され、
前記第１の電圧判定回路は、
第１と第２の比較器と、
第２と第３の基準電圧回路と、を有し、
前記第１の比較器の反転入力と、前記第２の比較器の非反転入力には、前記第１の差動増幅回路の出力が接続され、
前記第１の比較器の非反転入力には、前記第２の基準電圧回路により、前記第１の電圧から降圧された電圧が供給され、
前記第２の比較器の反転入力には、前記第３の基準電圧回路により、前記第１の電圧から昇圧された電圧が供給される、
請求項４に記載の半導体装置。
第２の電圧判定回路を更に有し、
前記第１の電圧判定回路の非反転入力と、前記第２の電圧判定回路の反転入力には、前記第１の中間ノードが接続され、
前記第１の電圧判定回路の反転入力と、前記第２の電圧判定回路の非反転入力には、前記第２の中間ノードが接続され、
前記第１と第２の電圧判定回路のそれぞれの反転入力には、オフセット電圧が設定されている、
請求項１に記載の半導体装置。
前記第１の電圧判定回路は、
第１の比較器と、
複数の基準電圧回路と、
前記複数の基準電圧回路のそれぞれに接続されるスイッチと、を有し、
前記第１の比較器の反転入力には、前記第１の差動増幅回路の出力が接続され、
前記第１の比較器の非反転入力には、前記複数の基準電圧回路のうち、前記スイッチで選択された基準電圧回路により、前記バッテリからの給電電圧から降圧された電圧が供給される、
請求項４に記載の半導体装置。