JP2018026908A - 負荷駆動装置、電源供給回路の異常検出方法、及び、電源供給回路 - Google Patents

Abstract

【課題】２つの半導体スイッチング素子を直列に接続して構成されるリレーの異常の有無を検出できる負荷駆動装置及び異常検出方法を提供する。【解決手段】負荷駆動装置は、電源と駆動回路との間に、２個のＭＯＳＦＥＴを直列接続して構成される電源リレーを備えると共に、電源と電源リレーとの間で電圧を検出する第１電圧モニタ回路、及び、電源リレーと駆動回路との間で電圧を検出する第２電圧モニタ回路を備える。そして、ＣＰＵは、電源リレーを構成する２個のＭＯＳＦＥＴを個別にオンオフ制御し、このときの第１電圧モニタ回路及び第２電圧モニタ回路の電圧検出値に基づき、電源リレーの異常の有無を診断する。【選択図】図２

Description

本発明は、負荷駆動装置、電源供給回路の異常検出方法、及び、電源供給回路に関し、詳しくは、電源供給ラインに設けられるリレーの異常検出技術に関する。

特許文献１には、バッテリとインバータ部との間の電源ラインに、寄生ダイオードを付随した半導体スイッチング素子で構成される第１及び第２電源リレーを直列に接続して構成される電力供給源開閉部を備えた、モータ駆動装置が開示されている。

特開２０１３−２１５０４０号公報

外部負荷を駆動する駆動回路への電源ラインに設けるリレーを、ＭＯＳＦＥＴなどの半導体スイッチング素子で構成する場合、半導体スイッチング素子の寄生ダイオードが駆動回路から電源に向かう方向の電流を導通させ、電源から駆動回路に向かう電流の流れを阻止するように設定し、オフ制御状態のときに寄生ダイオードを介して駆動回路に電力供給されることがないようにする必要がある。
しかし、係る半導体スイッチング素子では、逆電圧が加わったときに寄生ダイオードに電流が流れることになるため、寄生ダイオードが電源から駆動回路に向かう方向の電流を導通させる、逆接保護用（逆電圧保護用）の第２の半導体スイッチング素子をスイッチ用の第１の半導体スイッチング素子に直列に接続して、リレーを構成する場合があった。

この２個の半導体スイッチング素子を直列接続して構成される半導体リレーにおいて、逆接保護用の第２の半導体スイッチング素子がオフ状態に固着する故障（オープン故障モード）が発生しても、第２の半導体スイッチング素子の寄生ダイオードを介して駆動回路に通電されるため、オフ故障の発生が検知されないまま駆動回路を通常に動作させてしまう可能性があった。
また、第２の半導体スイッチング素子のオフ固着故障によって寄生ダイオードを介して通電される状態では、第２の半導体スイッチング素子の発熱量が大きくなるため、第２の半導体スイッチング素子として耐熱性の高い半導体スイッチング素子を用いたり、過熱保護回路を設けたりすることで、予めオフ固着故障時の発熱に対応できるように構成した場合、部品実装スペースの拡大によって部品が大型化したり、また、コストの増大を招くという問題が生じる。

本発明は上記問題点に鑑みなされたものであり、２つの半導体スイッチング素子を直列に接続して構成されるリレーの異常の有無を検出できる負荷駆動装置及び異常検出方法を提供することで、寄生ダイオードを介した電源供給状態を速やかに解消できるようにすることを目的とする。

そのため、本願発明に係る負荷駆動装置は、外部負荷を駆動する駆動回路と、電源から前記駆動回路への電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーと、前記リレーと前記電源との間の前記電源ラインの電圧を検出する第１電圧検出部と、前記リレーと前記駆動回路との間の前記電源ラインの電圧を検出する第２電圧検出部と、前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とを個別にオンオフ制御するリレー制御部と、前記リレー制御部により前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とが所定のオンオフ状態に制御されるときの前記第１電圧検出部と前記第２電圧検出部との少なくとも一方の電圧検出値に基づき、前記リレーの異常の有無を検出する診断部と、を備える。

また、本願発明に係る電源供給回路の異常検出方法は、コントロールユニットの電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーを含む、電源供給回路において、前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とをそれぞれに所定のオンオフ状態に制御するステップと、前記所定のオンオフ状態に制御したときの前記リレーと電源との間の前記電源ラインの電圧と、前記リレーの出力側の前記電源ラインの電圧との少なくとも一方に基づき、前記リレーの異常の有無を検出するステップと、を含む。

また、本願発明に係る電源供給回路は、コントロールユニットの電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーと、前記リレーと電源との間の前記電源ラインの電圧を検出する第１電圧検出部と、前記リレーの出力側の前記電源ラインの電圧を検出する第２電圧検出部と、前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とを個別にオンオフ制御するリレー制御部と、前記リレー制御部により前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とが所定のオンオフ状態に制御されるときの前記第１電圧検出部と前記第２電圧検出部との少なくとも一方の電圧検出値に基づき、前記リレーの異常の有無を検出する診断部と、を備える。

上記発明によると、２つの半導体スイッチング素子を直列に接続して構成されるリレーの異常の有無を検出できるので、異常状態で放置されたときの発熱に備えて耐熱性の高い半導体スイッチング素子や過熱保護回路を採用する必要性を低減できる。

本発明の実施形態における負荷駆動回路を示す回路図である。 本発明の実施形態におけるリレーの異常診断処理の流れを示すフローチャートである。

以下に本発明の実施の形態を説明する。
図１は、コントロールユニット（電子制御装置）１の一態様を示す回路図であり、コントロールユニット１は、少なくとも電源と駆動回路とリレー制御部を含んで構成される。
コントロールユニット１において、負荷駆動装置１０は、外部負荷２０を駆動回路３０によって駆動する装置であり、駆動回路３０には電源（バッテリ）４０から電源ライン５０を介して電力が供給される。
ここで、例えば、外部負荷２０をモータとし、駆動回路３０をインバータ回路とすることができる。

電源４０から駆動回路３０への電源ライン５０には、電源４０と駆動回路３０とを電気的に接続し又は遮断する電源リレー（半導体リレー）６０が配置される。
電源リレー６０は、電源ライン５０の開閉用の第１半導体スイッチング素子と逆電圧保護用の第２半導体スイッチング素子とを直列に接続して構成され、半導体スイッチング素子の一態様として本実施形態ではＰチャネル型のＭＯＳＦＥＴを採用する。

第１半導体スイッチング素子としての第１ＭＯＳＦＥＴ６１は、電源４０側をソースとして電源ライン５０に直列に接続され、駆動回路３０から電源４０に向かう方向の電流を導通させる寄生ダイオード６１ａを備えている。
また、第２半導体スイッチング素子としての第２ＭＯＳＦＥＴ６２は、第１ＭＯＳＦＥＴ６１のドレインにドレインを接続し、駆動回路３０側をソースとして電源ライン５０に直列に接続され、電源４０から駆動回路３０に向かう方向の電流を導通させる寄生ダイオード６２ａを備えている。

第１ＭＯＳＦＥＴ６１の寄生ダイオード６１ａは、駆動回路３０から電源４０に向かう方向の電流を導通させるから、第１ＭＯＳＦＥＴ６１のオフ状態で寄生ダイオード６１ａを介して電力供給されてしまうことが抑制される。
但し、第１ＭＯＳＦＥＴ６１のみで電源リレー６０を構成した場合、逆電圧が印加されたときに寄生ダイオード６１ａを介して電流が流れることになる。そこで、寄生ダイオードの電流を導通させる方向が第１ＭＯＳＦＥＴ６１とは逆になるように、第１ＭＯＳＦＥＴ６１に第２ＭＯＳＦＥＴ６２を直列に接続し、逆電圧が印加されたときに、寄生ダイオードを介して電源４０に向けて電流が流れることを抑制するよう構成してある。

また、第１ＭＯＳＦＥＴ６１及び第２ＭＯＳＦＥＴ６２は、ゲートとソースとの間にツェナーダイオードＺ１、Ｚ２を有している。
更に、第１ＭＯＳＦＥＴ６１及び第２ＭＯＳＦＥＴ６２は、ゲートとソースとの間に抵抗Ｒ１１、Ｒ２１を有し、ゲートとグランドＧＮＤとの間にゲート抵抗Ｒ１２、Ｒ２２が直列に接続されている。
また、第１ＭＯＳＦＥＴ６１のゲート抵抗Ｒ１２とグランドＧＮＤとの間には、ＮＰＮ型トランジスタＴ１を直列に接続し、第２ＭＯＳＦＥＴ６２のゲート抵抗Ｒ２２とグランドＧＮＤとの間には、ＮＰＮ型トランジスタＴ２を直列に接続してある。

駆動回路３０を制御するＣＰＵ（中央演算処理装置、マイクロコンピュータ）７０の出力ポート７１ａと、ＮＰＮ型トランジスタＴ１のベースＢとが抵抗Ｒ１３を介して電気的に接続され、ＣＰＵ（中央演算処理装置）７０の出力ポート７１ｂとＮＰＮ型トランジスタＴ２のベースＢとが抵抗Ｒ２３を介して電気的に接続される。
ここで、ＣＰＵ７０が出力ポート７１ａ，７１ｂをＨＩＧＨ（ハイレベル）にすると、ＮＰＮ型トランジスタＴ１，Ｔ２のコレクタＣ‐エミッタＥ間に電流が流れ（ＮＰＮ型トランジスタＴ１，Ｔ２がオン状態になり）、第１ＭＯＳＦＥＴ６１及び第２ＭＯＳＦＥＴ６２は、ソース‐ドレイン間に電流が流れるオン状態になる。

一方、ＣＰＵ７０が出力ポート７１ａ，７１ｂをＬＯＷ（ローレベル）にすると、ＮＰＮ型トランジスタＴ１，Ｔ２のコレクタＣ‐エミッタＥ間に電流が流れず（ＮＰＮ型トランジスタＴ１，Ｔ２がオフ状態になり）、第１ＭＯＳＦＥＴ６１及び第２ＭＯＳＦＥＴ６２は、ソース‐ドレイン間に電流が流れないオフ状態になる。
つまり、ＣＰＵ７０は、出力ポート７１ａ，７１ｂの論理レベルを個別に制御することで、第１ＭＯＳＦＥＴ６１及び第２ＭＯＳＦＥＴ６２のオンオフを個別に制御できるよう構成されている。換言すれば、ＣＰＵ７０は、電源リレー６０を構成する２個のＭＯＳＦＥＴ６１，６２のオンオフを個別に制御するリレー制御部としての機能をソフトウェアとして備えている。

ＣＰＵ７０は、駆動回路３０への電源供給又は電源遮断するときに、第２ＭＯＳＦＥＴ６２（ＮＰＮ型トランジスタＴ１）をオン制御状態に維持した状態で、出力ポート７１ａの論理レベルの切り替え設定によって第１ＭＯＳＦＥＴ６１（ＮＰＮ型トランジスタＴ２）のオンオフを制御する。
また、ＣＰＵ７０は、電源リレー６０における異常の有無を検出する診断部としての機能をソフトウェアとして備えている。

また、ＣＰＵ７０による電源リレー６０の診断のために、負荷駆動装置１０は、電源リレー６０と電源４０との間の電源ライン５０の電圧検出値Ｖ１を検出する第１電圧モニタ回路（第１電圧検出部）８１と、電源リレー６０と駆動回路３０との間（電源リレー６０の出力側）の電源ライン５０の電圧検出値Ｖ２を検出する第２電圧モニタ回路（第２電圧検出部）８２とを備えている。
第１電圧モニタ回路８１及び第２電圧モニタ回路８２の検出出力はＣＰＵ７０に入力され、ＣＰＵ７０は、第１電圧モニタ回路８１及び／又は第２電圧モニタ回路８２による電圧検出値に基づき、電源リレー６０（第１ＭＯＳＦＥＴ６１及び／又は第２ＭＯＳＦＥＴ６２）の異常の有無を診断する。
本実施形態において、コントロールユニット１における電源供給回路は、電源リレー６０、第１電圧モニタ回路８１、第２電圧モニタ回路８２、及び、ＣＰＵ７０（リレー制御部、診断部）を含んで構成される。

以下では、ＣＰＵ７０による診断処理の流れを、図２のフローチャートにしたがって説明する。
まず、ステップＳ１０１にて負荷駆動装置１０に電源投入され、ＣＰＵ７０が起動すると、ＣＰＵ７０は、ステップＳ１０２にて、ＮＰＮ型トランジスタＴ１及びＮＰＮ型トランジスタＴ２を共にオフ状態に制御する。

次いで、ＣＰＵ７０は、ステップＳ１０３に進み、ＮＰＮ型トランジスタＴ１及びＮＰＮ型トランジスタＴ２を共にオフ状態に制御しているときの第２電圧モニタ回路８２による電圧検出値Ｖ２を読み込む。
そして、ＣＰＵ７０は、第１段階の診断処理を行うステップＳ１０４で、第２電圧モニタ回路８２による電圧検出値Ｖ２が電圧閾値ＶＳＬ１を上回っているか否かを判断することで、電源リレー６０の異常の有無を診断する。

電圧閾値ＶＳＬ１は、駆動回路３０に電源供給されているか否かを区別するための閾値であり、電圧検出値Ｖ２が電圧閾値ＶＳＬ１を上回っている状態が駆動回路３０に電源供給されている状態となるように、電圧閾値ＶＳＬ１を設定してある。
ここで、ＣＰＵ７０は、ＮＰＮ型トランジスタＴ１をオフに制御して第１ＭＯＳＦＥＴ６１をオフとし、駆動回路３０への電源供給を遮断しようとしているから、駆動回路３０に電源供給されている状態は、電源リレー６０（第１ＭＯＳＦＥＴ６１）により電源遮断できない異常状態（第１ＭＯＳＦＥＴ６１のショート故障モード）である。

そこで、ＣＰＵ７０は、ＮＰＮ型トランジスタＴ１及びＮＰＮ型トランジスタＴ２のオフ制御状態で電圧検出値Ｖ２が電圧閾値ＶＳＬ１を上回っている場合、ステップＳ１０５（異常時処理部）に進み、電源リレー６０の異常状態（第１ＭＯＳＦＥＴ６１のショート故障モード）を検出したことを診断履歴として保存したり外部に出力したりすると共に、駆動回路３０の動作開始を禁止するなどの異常時処理を実施することで、電源リレー６０の異常状態で外部負荷２０が駆動されることを抑制する。

一方、電圧検出値Ｖ２が電圧閾値ＶＳＬ１を下回っていて、駆動回路３０への電源供給が遮断されている場合、ＣＰＵ７０は、第１ＭＯＳＦＥＴ６１はショート故障モードでないと判断して、診断の第２段階を実施するためにステップＳ１０６に進む。
ＣＰＵ７０は、ステップＳ１０６で、ＮＰＮ型トランジスタＴ２（第２ＭＯＳＦＥＴ６２）のオフ制御状態を維持したまま、ＮＰＮ型トランジスタＴ１をオンさせる制御を実施する。

次いで、ＣＰＵ７０は、ステップＳ１０７に進み、ＮＰＮ型トランジスタＴ２をオフ制御し、ＮＰＮ型トランジスタＴ１をオン制御している状態での第２電圧モニタ回路８２による電圧検出値Ｖ２を読み込む。
更に、ＣＰＵ７０は、ステップＳ１０８に進み、ＮＰＮ型トランジスタＴ２をオンに切り替えることで、ＮＰＮ型トランジスタＴ１及びＮＰＮ型トランジスタＴ２をオン制御状態にする。

次のステップＳ１０９で、ＣＰＵ７０は、ＮＰＮ型トランジスタＴ１及びＮＰＮ型トランジスタＴ２のオン制御状態での第２電圧モニタ回路８２による電圧検出値Ｖ２を読み込む。
そして、ＣＰＵ７０は、ステップＳ１１０に進み、ステップＳ１０７で読み込んだ電圧検出値Ｖ２と、ステップＳ１０９で読み込んだ電圧検出値Ｖ２とに基づき、電源リレー６０の異常の有無を診断する。

ここで、ステップＳ１０７で読み込んだ電圧検出値Ｖ２、及び、ステップＳ１０９で読み込んだ電圧検出値Ｖ２が共に電源遮断状態を示す場合（電圧閾値ＶＳＬ１を下回る場合）は、第１ＭＯＳＦＥＴ６１のオープン故障モードであり、ＣＰＵ７０は、電源リレー６０の異常発生（第１ＭＯＳＦＥＴ６１のオープン故障モード）を判定する。
また、ステップＳ１０７で読み込んだ電圧検出値Ｖ２、及び、ステップＳ１０９で読み込んだ電圧検出値Ｖ２が共に電源供給状態を示す場合（電圧閾値ＶＳＬ１を上回る場合）、ＣＰＵ７０は、第１ＭＯＳＦＥＴ６１の正常状態を判定する。

そして、第１ＭＯＳＦＥＴ６１が正常状態であるときに、ＣＰＵ７０は、ステップＳ１０７で読み込んだ電圧検出値Ｖ２とステップＳ１０９で読み込んだ電圧検出値Ｖ２との差と、電圧閾値ＶＳＬ２とを比較する。
第２ＭＯＳＦＥＴ６２がオフからオンへの制御切り替えに対応して実際にオフからオンに切り替わると、寄生ダイオード６２ａを介して電流が流れる状態から、第２ＭＯＳＦＥＴ６２のソース‐ドレイン間に電流が流れる状態に切り替わる。このため、第２ＭＯＳＦＥＴ６２の正常状態では、第２ＭＯＳＦＥＴ６２がオフ状態からオン状態に切り替わると、電圧検出値Ｖ２は寄生ダイオード６２ａの順方向電圧分だけ増大する。

換言すれば、第２ＭＯＳＦＥＴ６２をオフ状態からオン状態に切り替え制御しても、電圧検出値Ｖ２が増大変化しなかった場合、ＣＰＵ７０は、第２ＭＯＳＦＥＴ６２の固着故障状態を判定する。つまり、ステップＳ１０７で読み込んだ電圧検出値Ｖ２とステップＳ１０９で読み込んだ電圧検出値Ｖ２との差が電圧閾値ＶＳＬ２を下回るときに、ＣＰＵ７０は、第２ＭＯＳＦＥＴ６２の固着故障状態を判定する。

ここで、ＣＰＵ７０は、電圧検出値Ｖ２が電源電圧付近を保持して変化しなかった場合を、第２ＭＯＳＦＥＴ６２のオン固着故障（ショート故障モード）として検出し、電圧検出値Ｖ２が電源電圧よりも寄生ダイオード６２ａの順方向電圧分だけ低い電圧を保持して変化しなかった場合を、第２ＭＯＳＦＥＴ６２のオフ固着故障（オープン故障モード）として検出することができる。

換言すれば、ＣＰＵ７０は、ステップＳ１０７で読み込んだ電圧検出値Ｖ２が、「電源電圧−寄生ダイオード６２ａの順方向電圧」付近であり、ステップＳ１０９で読み込んだ電圧検出値Ｖ２が「電源電圧」付近であるときに、第２ＭＯＳＦＥＴ６２（電源リレー６０）が正常であると判定し、それ以外の場合を第２ＭＯＳＦＥＴ６２（電源リレー６０）の異常状態として判定する。

ＣＰＵ７０は、ステップＳ１１０で、電源リレー６０の異常状態を判定すると、ステップＳ１０５に進み、異常検知情報の保存や出力、駆動回路３０の動作開始禁止などの異常時処理を実施する。
一方、ＣＰＵ７０は、ステップＳ１１０で電源リレー６０が正常であることを検出すると、ステップＳ１１１に進み、第１ＭＯＳＦＥＴ６１及び第２ＭＯＳＦＥＴ６２を共にオン制御状態に保持して、駆動回路３０の駆動制御を開始する。

ＣＰＵ７０は、駆動回路３０の駆動制御を開始すると、第３段階の診断処理であるステップＳ１１２に進み、第１電圧モニタ回路８１による電圧検出値Ｖ１と第２電圧モニタ回路８２による電圧検出値Ｖ２との差分が、電圧閾値ＶＳＬ２を上回るようになったか否かを判断する。
第１ＭＯＳＦＥＴ６１及び第２ＭＯＳＦＥＴ６２が共にオン状態であれば、第１電圧モニタ回路８１による電圧検出値Ｖ１と第２電圧モニタ回路８２による電圧検出値Ｖ２とは略同等の値になるが、第２ＭＯＳＦＥＴ６２がオフ固着状態であって寄生ダイオード６２ａに電流が流れる状態では、寄生ダイオード６２ａの順方向電圧分だけ電圧検出値Ｖ１よりも電圧検出値Ｖ２が低くなる。

つまり、電圧検出値Ｖ１と電圧検出値Ｖ２とが略同等である状態から、電圧検出値Ｖ１よりも電圧検出値Ｖ２が寄生ダイオード６２ａの順方向電圧分だけ低下した状態に切り替わったことは、第２ＭＯＳＦＥＴ６２がオン制御状態で実際にはオフ状態（オフ固着故障状態、オープン故障モード）になったことを示す。
そこで、ＣＰＵ７０は、電圧検出値Ｖ１と電圧検出値Ｖ２との差分が電圧閾値ＶＳＬ２を上回るようになると、第２ＭＯＳＦＥＴ６２のオフ固着故障（オープン故障モード）の発生を判定して、ステップＳ１１３に進む。

第２ＭＯＳＦＥＴ６２のオフ固着故障（オープン故障モード）では、寄生ダイオード６２ａに電流が流れて第２ＭＯＳＦＥＴ６２の発熱量が多くなる。そこで、ＣＰＵ７０は、ステップＳ１１３で、駆動回路３０の動作を停止させて寄生ダイオード６２ａに流れる電流を抑制するなどの異常時処理を実施する。
このように、ＣＰＵ７０は、第２ＭＯＳＦＥＴ６２のオフ固着故障（オープン故障モード）を検知すると、異常時処理を実施することで寄生ダイオード６２ａに流れる電流を抑制するから、寄生ダイオード６２ａに大電流が流れて第２ＭＯＳＦＥＴ６２が過熱状態になることを未然に抑制できる。

第２ＭＯＳＦＥＴ６２のオフ固着故障（オープン故障モード）が発生していない状態では、電圧検出値Ｖ１と電圧検出値Ｖ２とは略同等の電流値となるので、電圧検出値Ｖ１と電圧検出値Ｖ２との差分が電圧閾値ＶＳＬ２を下回る場合、ＣＰＵ７０は、第２ＭＯＳＦＥＴ６２が正常であると判断して、ステップＳ１１４に進む。
ＣＰＵ７０は、ステップＳ１１４で、電圧検出値Ｖ１と電圧検出値Ｖ２との差分と電圧閾値ＶＳＬ２とを比較するタイミングを判別し、比較タイミングになったときに再度ステップＳ１１２に進む。
比較タイミングは、例えば、一定の時間が経過する毎、一定の走行距離毎、ドライビングサイクル毎などに設定され、ＣＰＵ７０において過剰な頻度で比較処理が実施されることを抑制する。

以上、好ましい実施形態を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば種々の変形態様を採り得ることは自明である。
上記実施形態において、ＣＰＵ７０は、ＮＰＮ型トランジスタＴ１，Ｔ２が共にオフ制御状態であるときの電圧検出値Ｖ２に基づく診断（第１段階）と、ＮＰＮ型トランジスタＴ１がオン制御状態でＮＰＮ型トランジスタＴ２がオフ制御状態であるときの電圧検出値Ｖ２とＮＰＮ型トランジスタＴ２がオフ制御状態であるときの電圧検出値Ｖ２との比較に基づく診断（第２段階）と、ＮＰＮ型トランジスタＴ１，Ｔ２が共にオン制御状態であるときの電圧検出値Ｖ１と電圧検出値Ｖ２との比較による診断（第３段階）とを実施するが、これらの診断のうちの１つ乃至２つを実施する構成とすることができる。

ここで、上述した実施形態から把握し得る技術的思想について、以下に記載する。
負荷駆動装置は、その一態様として、外部負荷を駆動する駆動回路と、電源から前記駆動回路への電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーと、前記リレーと前記電源との間の前記電源ラインの電圧を検出する第１電圧検出部と、前記リレーと前記駆動回路との間の前記電源ラインの電圧を検出する第２電圧検出部と、前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とを個別にオンオフ制御するリレー制御部と、前記リレー制御部により前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とが所定のオンオフ状態に制御されるときの前記第１電圧検出部と前記第２電圧検出部との少なくとも一方の電圧検出値に基づき、前記リレーの異常の有無を検出する診断部と、を備える。

前記負荷駆動装置の好ましい態様において、前記診断部は、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオン制御状態で前記第１電圧検出部による電圧検出値と前記第２電圧検出部による電圧検出値とを比較して、前記リレーの異常の有無を検出する。
別の好ましい態様では、前記診断部は、前記第１半導体スイッチング素子のオン制御状態で前記第２半導体スイッチング素子のオフ制御状態での前記第２電圧検出部による電圧検出値と、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオン制御状態での前記第２電圧検出部による電圧検出値とを比較して、前記リレーの異常の有無を検出する。

更に、別の好ましい態様では、前記診断部は、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオフ制御状態で前記第２電圧検出部による電圧検出値に基づき、前記リレーの異常の有無を検出する。
更に、別の好ましい態様では、前記リレーの異常が検出されたときに前記駆動回路の動作を停止させる異常時処理部を備える。

また、電源供給回路の異常検出方法は、その一態様として、コントロールユニットの電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーを含む、電源供給回路において、前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とをそれぞれに所定のオンオフ状態に制御するステップと、前記所定のオンオフ状態に制御したときの前記リレーと電源との間の前記電源ラインの電圧と、前記リレーの出力側の前記電源ラインの電圧との少なくとも一方に基づき、前記リレーの異常の有無を検出するステップと、を含む。

また、電源供給回路は、その一態様として、コントロールユニットの電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーと、前記リレーと電源との間の前記電源ラインの電圧を検出する第１電圧検出部と、前記リレーの出力側の前記電源ラインの電圧を検出する第２電圧検出部と、前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とを個別にオンオフ制御するリレー制御部と、前記リレー制御部により前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とが所定のオンオフ状態に制御されるときの前記第１電圧検出部と前記第２電圧検出部との少なくとも一方の電圧検出値に基づき、前記リレーの異常の有無を検出する診断部と、を備える。

前記電源供給回路の好ましい態様において、前記診断部は、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオン制御状態で前記第１電圧検出部による電圧検出値と前記第２電圧検出部による電圧検出値とを比較して、前記リレーの異常の有無を検出する。
別の好ましい態様では、前記診断部は、前記第１半導体スイッチング素子のオン制御状態で前記第２半導体スイッチング素子のオフ制御状態での前記第２電圧検出部による電圧検出値と、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオン制御状態での前記第２電圧検出部による電圧検出値とを比較して、前記リレーの異常の有無を検出する。

更に、別の好ましい態様では、前記診断部は、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオフ制御状態で前記第２電圧検出部による電圧検出値に基づき、前記リレーの異常の有無を検出する。
更に、別の好ましい態様では、前記リレーの異常が検出されたときに前記リレーを介して電力が供給される駆動回路の動作を停止させる異常時処理部を備える。

１…コントロールユニット、１０…負荷駆動装置、２０…外部負荷、３０…駆動回路、４０…電源、５０…電源ライン、６０…電源リレー、６１…第１ＭＯＳＦＥＴ（第１半導体スイッチング素子）、６２…第２ＭＯＳＦＥＴ（第２半導体スイッチング素子）、７０…ＣＰＵ（リレー制御部、診断部）、８１…第１電圧モニタ回路（第１電圧検出部）、８２…第２電圧モニタ回路（第２電圧検出部）、Ｔ１，Ｔ２…ＮＰＮ型トランジスタ

Claims (11)

1. 外部負荷を駆動する駆動回路と、
   電源から前記駆動回路への電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーと、
   前記リレーと前記電源との間の前記電源ラインの電圧を検出する第１電圧検出部と、
   前記リレーと前記駆動回路との間の前記電源ラインの電圧を検出する第２電圧検出部と、
   前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とを個別にオンオフ制御するリレー制御部と、
   前記リレー制御部により前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とが所定のオンオフ状態に制御されるときの前記第１電圧検出部と前記第２電圧検出部との少なくとも一方の電圧検出値に基づき、前記リレーの異常の有無を検出する診断部と、
   を備えた、負荷駆動装置。
2. 前記診断部は、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオン制御状態で前記第１電圧検出部による電圧検出値と前記第２電圧検出部による電圧検出値とを比較して、前記リレーの異常の有無を検出する、請求項１記載の負荷駆動装置。
3. 前記診断部は、前記第１半導体スイッチング素子のオン制御状態で前記第２半導体スイッチング素子のオフ制御状態での前記第２電圧検出部による電圧検出値と、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオン制御状態での前記第２電圧検出部による電圧検出値とを比較して、前記リレーの異常の有無を検出する、請求項１又は請求項２に記載の負荷駆動装置。
4. 前記診断部は、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオフ制御状態で前記第２電圧検出部による電圧検出値に基づき、前記リレーの異常の有無を検出する、請求項１から請求項３のいずれか１つに記載の負荷駆動装置。
5. 前記リレーの異常が検出されたときに前記駆動回路の動作を停止させる異常時処理部を備える、請求項１から請求項４のいずれか１つに記載の負荷駆動装置。
6. コントロールユニットの電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーを含む、電源供給回路において、
   前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とをそれぞれに所定のオンオフ状態に制御するステップと、
   前記所定のオンオフ状態に制御したときの前記リレーと電源との間の前記電源ラインの電圧と、前記リレーの出力側の前記電源ラインの電圧との少なくとも一方に基づき、前記リレーの異常の有無を検出するステップと、
   を含む、異常検出方法。
7. コントロールユニットの電源ラインに設けられるリレーであって、第１半導体スイッチング素子と第２半導体スイッチング素子とを寄生ダイオードの向きを相互に逆向きとして直列に接続して構成されるリレーと、
   前記リレーと電源との間の前記電源ラインの電圧を検出する第１電圧検出部と、
   前記リレーの出力側の前記電源ラインの電圧を検出する第２電圧検出部と、
   前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とを個別にオンオフ制御するリレー制御部と、
   前記リレー制御部により前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とが所定のオンオフ状態に制御されるときの前記第１電圧検出部と前記第２電圧検出部との少なくとも一方の電圧検出値に基づき、前記リレーの異常の有無を検出する診断部と、
   を備えた、電源供給回路。
8. 前記診断部は、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオン制御状態で前記第１電圧検出部による電圧検出値と前記第２電圧検出部による電圧検出値とを比較して、前記リレーの異常の有無を検出する、請求項７記載の電源供給回路。
9. 前記診断部は、前記第１半導体スイッチング素子のオン制御状態で前記第２半導体スイッチング素子のオフ制御状態での前記第２電圧検出部による電圧検出値と、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオン制御状態での前記第２電圧検出部による電圧検出値とを比較して、前記リレーの異常の有無を検出する、請求項７又は請求項８に記載の電源供給回路。
10. 前記診断部は、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のオフ制御状態で前記第２電圧検出部による電圧検出値に基づき、前記リレーの異常の有無を検出する、請求項７から請求項９のいずれか１つに記載の電源供給回路。
11. 前記リレーの異常が検出されたときに前記リレーを介して電力が供給される駆動回路の動作を停止させる異常時処理部を備える、請求項７から請求項１０のいずれか１つに記載の電源供給回路。