JP7292977B2 - 配線基板、電子装置及び電子モジュール - Google Patents

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Description

本開示は、配線基板、電子装置及び電子モジュールに関する。
LDなどの電子部品をパッケージ又はモジュール用基板に搭載するために、電子部品とパッケージとの間、あるいは、電子部品とモジュール用基板との間に介在される配線基板がある。このような配線基板はサブマウントとも呼ばれる。
特許文献1には、SiC(シリコンカーバイト)基板にオーミック接合された金属膜を有する配線基板、並びに、このような配線基板を用いた光素子が開示されている。
特開2007-149983号公報
SiC基板を用いた配線基板は、SiC基板にオーミック接合された金属膜と、金属膜上の導体膜とを有する。SiC基板、金属膜及び導体膜の層間剥離は抑制されることが望まれる。
本開示は、SiC基板と、SiC基板にオーミック接合されるNiSi層と、NiSi層上の導体膜とを有する配線基板において、SiC基板、NiSi層及び導体膜の層間剥離を抑制することを目的とする。本開示は、このような配線基板が採用されることで、高い信頼性を得られる電子装置及び電子モジュールを提供することを目的とする。
本開示に係る配線基板は、
主面を有するSiC基板と、
前記主面の一部の範囲にオーミック接合されたNiSi層と、
前記NiSi層上から前記主面上にかけて位置する導体膜と、
を備え、
縦断面において、前記主面と前記NiSi層との接合部と前記主面と前記導体膜との接合部とが交互に連続しており、前記主面と前記NiSi層との複数の接合部には、第1の幅を有する接合部と、前記第1の幅より小さい第2の幅を有する接合部とが含まれ
前記NiSi層は、多孔質構造を有し、かつ、前記NiSi層内の他の部位よりも空孔が多く分布する特定層を有し、
前記主面に近い前記特定層に含まれる空孔の径の平均値が、前記主面から遠い前記特定層に含まれる空孔の径の平均値よりも大きい
本開示に係るもう一態様の配線基板は、
主面を有するSiC基板と、
前記主面の一部の範囲にオーミック接合されたNiSi層と、
前記NiSi層上から前記主面上にかけて位置する導体膜と、
を備え、
縦断面において、前記主面と前記NiSi層との接合部と前記主面と前記導体膜との接合部とが交互に連続しており、前記主面と前記NiSi層との複数の接合部には、第1の幅を有する接合部と、前記第1の幅より小さい第2の幅を有する接合部とが含まれ、
前記第1の幅を有する接合部は、前記主面に垂直な方向から透視したときに、電子部品が搭載される接合導体と重なるように配置されている。
本開示に係る電子装置は、
上記の配線基板と、
前記配線基板に搭載された電子部品と、
を備える。
本開示に係る電子モジュールは、
上記の電子装置と、
前記電子装置が搭載されたモジュール用基板と、
を備える。
本開示によれば、SiC基板と、SiC基板の主面にオーミック接合されるNiSi層と、NiSi層上の導体膜とを有する配線基板において、SiC基板、NiSi層及び導体膜の層間剥離を抑制できる。本開示の電子装置及び電子モジュールによれば、上記の配線基板が採用されることで高い信頼性が得られるという効果が得られる。
本開示の実施形態1に係る配線基板を示す縦断面図である。 図2(A)は実施形態2に係るNiSi層の透過型電子顕微鏡写真、図2(B)はNi元素のマッピング画像、図2(C)はSi元素のマッピング画像、図2(D)はC元素のマッピング画像である。 本開示の実施形態3に係る配線基板を示す縦断面図である。 本開示の実施形態4に係る配線基板を示す縦断面図である。 実施形態3の配線基板の製造方法を説明する図の第1部である。 実施形態3の配線基板の製造方法を説明する図の第2部である。 本開示の実施形態の電子装置及び電子モジュールを示す図である。
以下、本開示の各実施形態について図面を参照して詳細に説明する。
(実施形態1)
図1は、本開示の実施形態1に係る配線基板を示す縦断面図である。実施形態1の配線基板1は、電子部品をパッケージ又はモジュール用基板に搭載するために、電子部品とパッケージとの間、あるいは、電子部品とモジュール用基板との間に介在するように使用される。配線基板1は、電子部品からパッケージ又はモジュール用基板までを導通させる機能、並びに、電子部品からパッケージ又はモジュール用基板へ熱を放出させる機能を有していてもよい。配線基板1は、サブマウントと呼んでもよい。
配線基板1は、第1主面S1及び第1主面S1とは反対側の第2主面S2を有するSiC(シリコンカーバイト)基板10と、第1主面S1上に位置するNiSi(ニッケルシリサイド)層11Aと、第1主面S1上及びNiSi層11A上に位置する導体膜20Aと、導体膜20A上に位置する接合導体25とを有する。以下、第1主面S1上の構成要素については、第1主面S1を上方、第2主面S2を下方に向けたときの位置関係を用いて説明する。第1主面S1は本開示に係る主面の一例に相当する。
配線基板1は、さらに、第2主面S2上に位置するNiSi層11Bと、NiSi層11B上及び第2主面S2上に位置する導体膜20Bとを有する。以下、第2主面S2上の構成要素については、第2主面S2を上方、第1主面S1を下方に向けたときの位置関係を用いて説明する。第2主面S2は本開示に係る主面の一例に相当する。
NiSi層11Aは、第1主面S1の一部を除く範囲上に位置し、第1主面S1にオーミック接合されている。NiSi層11Aは、多孔質構造を有し、複数の空孔Dが含まれてもよい(図2(A)を参照)。第1主面S1上においてNiSi層11Aが存在しない範囲には、例えば第1主面S1の縁部FA、縁部全周、縁部以外、又はこれらのうちいずれか複数が含まれてもよい。
導体膜20Aは、NiSi層11A上から第1主面S1上にかけて位置し、NiSi層11Aの上面及び第1主面S1とに接合されている。導体膜20Aは、加えて、NiSi層11Aの側面11SAに接合されていてもよい。導体膜20Aは、NiSi層11Aの全周囲に渡って存在していてもよいし、全周囲中の一部の範囲にのみ存在していてもよい。ここで、NiSi層11Aの周囲とは、第1主面S1に垂直な方向から透視したときの周囲を意味する。
導体膜20Aは、第1主面S1及びNiSi層11Aに近い方から順に、密着層21A、バリア層22A及び導体層23Aを有する。導体膜20Aのうち密着層21Aが、NiSi層11A及び第1主面S1に接合される。第1主面S1の端部EAには、ダイシング時の導体膜20Aの膜上がりを抑制するために、導体膜20Aが除かれていてもよい。接合導体25は、導体膜20Aの上面に接合されている。
NiSi層11Bは、第2主面S2の一部を除く範囲上に位置し、第2主面S2にオーミック接合されている。NiSi層11Bは、多孔質構造を有し、複数の空孔Dが含まれてもよい(図2(A)を参照)。第2主面S2上におけるNiSi層11Bが存在しない範囲には、例えば第2主面S2の縁部FB、縁部全周、縁部以外、又はこれらのうちいずれか複数が含まれてもよい。導体膜20Bは、NiSi層11B上から第2主面S2上にかけて位置し、NiSi層11Bの上面と第2主面S2とに接合されている。導体膜20Bは、加えて、NiSi層11Bの側面11SBに接合されていてもよい。導体膜20Bは、NiSi層11Bの全周囲に渡って存在していてもよいし、全周囲のうち一部の範囲にのみ存在していてもよい。ここで、NiSi層11Bの周囲は、第2主面S2に垂直な方向から透視したときの周囲を意味する。
導体膜20Bは、第2主面S2及びNiSi層11Bに近い方から順に、密着層21B、バリア層22B及び導体層23Bを有する。導体膜20Bのうち密着層21Bが、NiSi層11B及び第2主面S2に接合される。第2主面S2の端部EBには、ダイシング時の導体膜20Bの膜上がりを抑制するために、導体膜20Bが除かれていてもよい。
密着層21A、21Bは、例えばTi(チタン)、Cr(クロム)又はこれら両方を主成分として含む。密着層21A、21BとSiC基板10との密着力は、密着層21A、21BとNiSi層11A、11Bとの密着力よりも大きい。
バリア層22A、22Bは、例えばPt(白金)を主成分として含む。
導体層23A、23Bは、例えばAu(金)を主成分として含む。
接合導体25は、AuSn(金スズ)等である。
以上のように、実施形態1に係る配線基板1によれば、SiC基板10と導体膜20A、20Bとの間に、SiC基板10にオーミック接合されたNiSi層11A、11Bを有する。したがって、一方の導体膜20Aから他方の導体膜20Bまでショットキー障壁の少ない電気伝導性を実現できる。
さらに、実施形態1に係る配線基板1によれば、導体膜20AがNiSi層11A上からSiC基板10の第1主面S1上にかけて存在する。したがって、第1主面S1上のNiSi層11Aが無い領域で導体膜20とSiC基板10との高い密着力が得られる。よって、配線基板1に、導体膜20AをNiSi層11Aから捲り上げるような応力が生じても、導体膜20Aの層間剥離を抑制できる。同様に、配線基板1に、NiSi層11Aを捲り上げるような応力が生じても、導体膜20AとSiC基板10との高い密着力により、NiSi層11Aの層間剥離を抑制できる。第2主面S2側の導体膜20B及びNiSi層11Bについても同様の作用及び効果が得られる。
さらに、実施形態1の配線基板1によれば、NiSi層11A、11Bが多孔質構造を有する場合、多孔質構造の空孔DによりSiC基板10と導体膜20A、20Bとの間に生じる応力に対して、界面破壊又はバルク破壊の耐性を向上できる。このような応力はSiC基板10と導体膜20A、20Bとの熱膨張差に起因して生じる。すなわち、このような応力が生じた場合でも、多孔質構造によりNiSi層11A、11Bが弾性変形し、応力を緩衝できる。よって、応力に起因するNiSi層11A、11Bの界面破壊又はバルク破壊の耐性が向上し、導体膜20A、20Bの剥離を抑制することができる。
(実施形態2)
実施形態2の配線基板は、NiSi層11Aの詳細な成分分布又はNiSi層11Aの内部構造が実施形態1と異なり、その他の構成要素は、実施形態1と同様である。
図2(A)はNiSi層の透過型電子顕微鏡写真、図2(B)はNi(ニッケル)元素のマッピング画像、図2(C)はSi(シリコン)元素のマッピング画像、図2(D)はC(カーボン)元素のマッピング画像である。図2(B)~図2(D)は、図2(A)と同一箇所を示している。
NiSi層11Aは、図2(A)に示すように、多孔質構造を有し、複数の空孔Dが含まれてもよい。空孔Dは、主に5~50nmの径のものが、縦断面の面積比で10~50%の割合で分布していてもよい。空孔Dとは、Ni及びSiが存在しない空間あるいはNi及びSiの分布が、NiSi層11Aの他の箇所と比較して非常に少ない空間を意味する。
空孔Dは、第1層Ly1、第2層Ly2、第3層Ly3など、複数の特定層に多く分布している。すなわち、これら複数の特定層に含まれる空孔Dの分布量は、これら以外の部位における空孔Dの分布量に比べて、縦断面における面積比で多い。SiC基板10に近い方の層(例えば第1層Ly1)に分布する空孔Dの径は、SiC基板10から遠い方の層(例えば第3層Ly3)に分布する空孔Dの径よりも平均的に大きい。
図2(C)に示すように、空孔D内には、カーボンが多く分布する。NiSi層11Aにおいて、第1主面S1とは反対側の界面側には、カーボンの分布量が他の層(例えば中央の層)と比較して低いカーボン低濃度層Ly4がある。すなわち、NiSi層11Aの第1主面S1と反対側における界面のカーボンの分布量は、NiSi層11Aの厚み方向における中央のカーボンの分布量よりも少ない。
第2主面S2側のNiSi層11Bについても、第1主面S1側のNiSi層11Aと同様のカーボンの分布、並びに、同様の多孔質構造を有していてもよい。
以上のように、実施形態2の配線基板1によれば、NiSi層11Aの第1主面S1とは反対側における界面のカーボンの分布量が、厚み方向の中央におけるカーボンの分布量よりも少ない。カーボンは密着強度を低下させる性質を有するが、上記カーボンの分布により、導体膜20AとNiSi層11Aとの密着強度を向上でき、導体膜20AとNiSi層11Aとの層間剥離をより抑制することができる。反対側のNiSi層11BがNiSi層11Aと同様の特徴を有する場合には、NiSi層11Bと導体膜20Bについても同様の効果が得られる。
さらに、実施形態2の配線基板1によれば、NiSi層11Aには、空孔Dが他の層に比べて多く分布する複数の特定層(第1層Ly1、第2層Ly2及び第3層Ly3)が含まれる。このように複数の層に空孔Dが多く分布することで、SiC基板10と導体膜20Aとの熱膨張差に起因し、NiSi層11Aに応力が生じた場合でも、NiSi層11Aのバルク破壊を抑制しつつ、応力を有効に緩衝することができる。例えば、空孔Dが縦に連続してしまう構造では、NiSi層11Aの応力に対する耐性が低下し、バルク破壊の恐れが高くなるが、このような構造と比較して、バルク破壊の耐性を向上できる。よって、バルク破壊による導体膜20Aの剥離を抑制できる。NiSi層11BがNiSi層11Aと同様の特徴を有する場合には、NiSi層11Bと導体膜20Bについても同様の効果が得られる。
さらに、本実施形態の配線基板1によれば、SiC基板10に近い第1層Ly1の空孔Dの平均径が、SiC基板10から遠い第3層Ly3の空孔Dの平均径よりも大きい。熱膨張差に基づきSiC基板10と導体膜20Aとの間に応力が生じた場合、比較的に応力は導体膜20Aの界面側に集中する。したがって、導体膜20Aの界面側の第3層Ly3の空孔Dの方が、径が小さいことで、NiSi層11Aのバルク破壊に対する耐性が向上し、バルク破壊による導体膜20Aの剥離を抑制できる。NiSi層11BがNiSi層11Aと同様の特徴を有する場合には、NiSi層11Bと導体膜20Bについても同様の効果が得られる。
(実施形態3)
図3は、本開示の実施形態3に係る配線基板を示す縦断面図である。実施形態3に係る配線基板1Aは、縦断面において、NiSi層11Aと第1主面S1との接合部C1a~C1eと、導体膜20A(密着層21A)と第1主面S1との接合部C2a~C2fとが交互に連続している。導体膜20Aは、縦断面において複数に細分化されたNiSi層11Aa~11Aeの上面及び側面に接合されていてもよい。その他の構成要素は、実施形態1又は実施形態2の配線基板1と同様である。は
図3の縦断面において、複数に細分化されたNiSi層11Aa~11Aeは別の断面において繋がっていてもよい。すなわち、立体的なNiSi層11Aは一続きの構成であってもよい。逆に、NiSi層11Aは、立体形状においても複数に分割された構成であってもよい。
以上のように、実施形態3の配線基板1Aによれば、或る縦断面において、NiSi層11Aの接合部C1a~C1eと、導体膜20Aの接合部C2a~C2fとが交互に連続しているので、導体膜20AとSiC基板10との高い密着力が、多くの箇所で得られる。そして、多くの箇所で得られる高い密着力が、導体膜20AをNiSi層11Aから捲り上げるような応力、あるいは、NiSi層11AをSiC基板10から捲り上げるような応力に対抗し、導体膜20A、NiSi層11A及びSiC基板10の層間剥離をより抑制できる。
なお、第2主面S2側においても、NiSi層11Bと第2主面S2との複数の接合部と、導体膜20Bと第2主面S2との複数の接合部とが交互に連続する構成が採用されていてもよい。このような構成の採用により、第2主面S2側においても、導体膜20B、NiSi層11B及びSiC基板10の層間剥離をより抑制できるという効果が得られる。
さらに、第2主面S2側のNiSi層11Bの細分化は、第1主面S1側のNiSi層11Aの細分化よりも粗くてもよい。言い換えれば、縦断面における第2主面S2側のNiSi層11Bの分割数は、第1主面S1側のNiSi層11Aの分割数よりも少なくてもよい。さらに、縦断面において細分化された個々のNiSi層11Bの幅(縦断面上で第2主面S2に沿った方向の幅)は、細分化された個々のNiSi層11Aの幅(縦断面上で第1主面S1に沿った方向の幅)よりも長くてもよい。細分化の粗さを異ならせることで、電子部品が搭載される側と、モジュール用基板等に実装される側とで、細分化の作用の大きさを適宜に調整できる。
さらに、第1主面S1に垂直な方向から透視した場合、細分化されたNiSi層11Aと、細分化されたNiSi層11Bとは、少なくとも一部が重なるように配置されてもよい。このような配置により、第1主面S1から第2主面S2への電流経路に、最短経路を含めることができる。
(実施形態4)
図4は、本開示の実施形態3に係る配線基板を示す縦断面図である。実施形態4に係る配線基板1Bは、縦断面において、NiSi層11Aと第1主面S1との接合部C1f~C1hと、導体膜20A(密着層21A)と第1主面S1との接合部C2g~C2jとが交互に連続している。さらに、接合部C1f~C1hには、幅(縦断面上で第1主面S1に沿った方向の幅)の大きな接合部C1gと、接合部C1gよりも幅の小さな接合部C1f、C1hとが含まれる。導体膜20Aは、縦断面において複数に細分化されたNiSi層11Af~11Ahの上面及び側面に接合されていてもよい。その他の構成要素は、実施形態1又は実施形態2の配線基板1と同様である。
幅の大きな接合部C1gは、第1主面S1に垂直な方向から透視したときに、電子部品が搭載される接合導体25と重なるように配置されてもよい。幅の小さな接合部C1f、C1hは、縦断面において、幅の大きな接合部C1gの両側に配置されてもよい。
図4の縦断面において、複数に細分化されたNiSi層11Af~11Ahは別の断面において繋がっていてもよい。すなわち、立体的なNiSi層11Aは一続きの構成であってもよい。逆に、NiSi層11Aは、立体形状においても複数に分割された構成であってもよい。
以上のように、実施形態4の配線基板1Bによれば、或る縦断面において、NiSi層11Aと第1主面S1との複数の接合部C1f~C1hには、幅の大きな接合部C1g
と、幅の小さな接合部C1f、C1hとが含まれる。したがって、幅の大きな接合部C1fが存在する範囲では、NiSi層11Aの細分化による電気抵抗の上昇を抑えることができ。かつ、幅の小さな接合部C1f、C1hが存在する範囲では、NiSi層11Aの細分化により、導体膜20A、NiSi層11A及びSiC基板10の層間剥離をより抑制できる。よって、配線基板1の電子部品が搭載される側の面を、層間剥離のより高い抑制作用が得られる部分と、電気抵抗の上昇が抑えられる部分とに区分けることができる。したがって、例えば、電子部品の直下に、幅の大きな接合部C1gを配置して、電子部品の直下の電気抵抗の上昇を抑えるといった設計が可能となる。さらに、剥離を誘発する応力が生じやすい縁に近い部分に、幅の小さな接合部C1f、C1hを配置して、層間剥離の抑制作用を向上するといった設計が可能となる。
さらに、実施形態4の配線基板1Bによれば、縦断面において、幅の大きな接合部C1gの両側に幅の小さな接合部C1f、C1hが配置される。層間剥離は周囲から生じやすいため、上記の配置によりNiSi層11Aの細分化に起因する電気抵抗の上昇を抑えつつ層間剥離を効率的に抑制できる。
なお、第2主面S2側においても、NiSi層11Bと第2主面S2との複数の接合部と、導体膜20Bと第2主面S2との複数の接合部とが交互に連続し、NiSi層11Bと第2主面S2との複数の接合部に、幅の大きいものと小さいものとが含まれる構成が採用されてもよい。このような構成の採用により、配線基板1の実装側の面においても、電気抵抗の上昇が抑えられる部分と、層間剥離をより抑制できる部分とに区分けることができる。また、幅の大きな接合部の両側に幅の小さな接合部が配置される構成が採用されてもよい。
さらに、第2主面S2側のNiSi層11Bの細分化は、第1主面S1側のNiSi層11Aの細分化よりも粗くてもよい。言い換えれば、縦断面における第2主面S2とNiSi層との接合部の幅は、第1主面S1とNiSi層との接合部の幅よりも長くてもよい。細分化の粗さを異ならせることで、電子部品が搭載される側と、実装される側とで、細分化の作用の大きさを適宜に調整できる。
さらに、第1主面S1に垂直な方向から透視した場合、細分化されたNiSi層11Aのうち最大幅の部分と、細分化されたNiSi層11Bのうち最大幅の部分とは、少なくとも一部が重なるように配置されてもよい。このような配置により、第1主面S1から第2主面S2までの電流経路に最短経路を多く含めることができる。
<製造方法>
図5及び図6は、実施形態3の配線基板の製造方法の一例を説明する図である。
実施形態3の配線基板1Bは、次のような製造方法により製造できる。製造方法は、時系列順に、単結晶SiCであるSiC基板10の基板面にNi膜11Prを蒸着するNi膜蒸着工程J1と、例えば光を用いて基板面を加熱する加熱(アニール)工程J2と、加熱して得られたNiSi層11にパターンを形成するパターン形成工程J3と、パターン上に導体膜20A、20Bを形成する導体膜形成工程J4と、ダイシング部分から導体膜20Aを除去するためにレジストパターンRg1を加工するレジスト加工工程J5と、エッチング工程J6及びレジスト除去工程J7と、接合導体25を形成するためのレジストパターンRg2を加工するレジスト加工工程J8、AuSn蒸着工程J9及びレジスト除去工程J10とを含む。
加熱工程J2では、例えば基板面にレーザー光をスポット照射し、レーザー光を基板面に沿って走査させることで、基板面の各部を加熱する。加熱により、Ni膜とSiC基板10の表層とが反応し、NiSi層11A、11Bが形成される。そして、NiSi層11A、11BとSiC基板10とのオーミック接合が実現される。基板面のアニール条件(各部のアニール温度及びアニール時間)の調整により、複数の空孔Dを有するNiSi層11A、11Bの多孔質構造を実現できる。
パターン形成工程J3では、NiSi層11A、11Bを残存させるレジストパターンを形成した後、例えばウェットエッチングによりNiSi層11A、11Bをエッチングし、所定のパターンでSiC基板10の第1主面S1及び第2主面S2を露出させる。その後、レジストを除去して、パターン形成工程J3が終了する。NiSi層11A、11Bを残存させるレジストパターンを変更することで、実施形態1又は実施形態4の配線基板を製造することができる。
<電子装置及び電子モジュール>
図7は、本開示の実施形態に係る電子装置及び電子モジュールを示す断面図である。
本実施形態に係る電子装置60は、配線基板1に電子部品50が搭載されて構成される。電子部品50の電極は、接合導体25に電気的に接続される。電子部品50の電極は、接合導体25に直接接合されてもよいし、ボンディングワイヤーを介して接続されてもよい。なお、電子装置60は、配線基板1と電子部品50とを収容するパッケージを有する構成であってもよい。
電子部品50としては、LD(Laser Diode)、PD(Photo Diode)、LED(Light Emitting Diode)等の光素子、CCD(Charge Coupled Device)型、CMOS(Complementary Metal Oxide Semiconductor)型等の撮像素子、水晶振動子等の圧電振動子、弾性表面波素子、半導体集積回路素子(IC:Integrated Circuit)等の半導体素子、電気容量素子、インダクタ素子又は抵抗器等の種々の電子部品を適用できる。
本実施形態に係る電子モジュール100は、モジュール用基板110に電子装置60を実装して構成される。モジュール用基板110には、電子装置60に加えて、他の電子装置、電子素子及び電気素子などが実装されていてもよい。モジュール用基板110には電極パッド111が設けられ、電子装置60は、電極パッド111に半田又は金スズ等の接合材113を介して接合されてもよい。また、電子装置60がパッケージを有する場合、モジュール用基板110の電極パッド111にはパッケージの配線導体が接合されてもよい。
本実施形態の電子装置60及び電子モジュール100によれば、配線基板1の層間剥離が抑制されるので、信頼性を向上できる。
以上、各実施形態について説明した。しかし、本発明は上記実施形態に限られない。例えば、導体膜20A、20BがNiSi層11A、11B上から第1主面S1及び第2主面S2上にかけて存在する位置は、図示の例に限られず、様々に変更可能である。また、細分化されたNiSi層11A、11Bのパターンは、実施形態で示された例に限られず、様々に変更可能である。また、導体層は、密着層、バリア層及び導体層の三層の構成に限られず、いずれかの層が省略されてもよいし、他の層が追加された構成であってもよい。また、実施形態に示した多孔質構造の空孔Dのサイズ、分布の割合、偏在性などは一例にすぎない。その他、実施形態で示した細部は、発明の趣旨を逸脱しない範囲で適宜変更可能である。
1 配線基板
10 SiC基板
S1 第1主面
S2 第2主面
11A、11Aa~11Ah、11B NiSi層
C1a~C1h NiSi層と第1主面との接合部
C2a~C2j 導体膜と第1主面との接合部
20A、20B 導体膜
21A、21B 密着層
22A、22B バリア層
23A、23B 導体層
25 接合導体
Ly1 第1層
Ly2 第2層
Ly3 第3層
Ly4 カーボン低濃度層
D 空孔
50 電子部品
60 電子装置
100 電子モジュール
110 モジュール用基板

Claims (8)

  1. 主面を有するSiC基板と、
    前記主面の一部の範囲にオーミック接合されたNiSi層と、
    前記NiSi層上から前記主面上にかけて位置する導体膜と、
    を備え、
    縦断面において、前記主面と前記NiSi層との接合部と前記主面と前記導体膜との接合部とが交互に連続しており、前記主面と前記NiSi層との複数の接合部には、第1の幅を有する接合部と、前記第1の幅より小さい第2の幅を有する接合部とが含まれ
    前記NiSi層は、多孔質構造を有し、かつ、前記NiSi層内の他の部位よりも空孔が多く分布する特定層を有し、
    前記主面に近い前記特定層に含まれる空孔の径の平均値が、前記主面から遠い前記特定層に含まれる空孔の径の平均値よりも大きい
    配線基板。
  2. 主面を有するSiC基板と、
    前記主面の一部の範囲にオーミック接合されたNiSi層と、
    前記NiSi層上から前記主面上にかけて位置する導体膜と、
    を備え、
    縦断面において、前記主面と前記NiSi層との接合部と前記主面と前記導体膜との接合部とが交互に連続しており、前記主面と前記NiSi層との複数の接合部には、第1の幅を有する接合部と、前記第1の幅より小さい第2の幅を有する接合部とが含まれ、
    前記第1の幅を有する接合部は、前記主面に垂直な方向から透視したときに、電子部品が搭載される接合導体と重なるように配置されている、
    配線基板。
  3. 前記NiSi層は、多孔質構造を有し、かつ、前記NiSi層内の他の部位よりも空孔が多く分布する特定層を有する、
    請求項記載の配線基板。
  4. 前記主面に近い前記特定層に含まれる空孔の径の平均値が、前記主面から遠い前記特定層に含まれる空孔の径の平均値よりも大きい、
    請求項記載の配線基板。
  5. 縦断面において、前記第1の幅を有する接合部の両側に、前記第2の幅を有する接合部が配置されている、
    請求項1から請求項4のいずれか一項に記載の配線基板。
  6. 前記NiSi層の前記主面とは反対側における界面のカーボンの分布量が、前記NiSi層の厚み方向における中央のカーボンの分布量よりも少ない、
    請求項1から請求項のいずれか一項に記載の配線基板。
  7. 請求項1から請求項6のいずれか一項に記載の配線基板と、
    前記配線基板に搭載された電子部品と、
    を備える電子装置。
  8. 請求項7記載の電子装置と、
    前記電子装置が搭載されたモジュール用基板と、
    を備える電子モジュール。
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JP2011054698A (ja) 2009-09-01 2011-03-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2017063145A (ja) 2015-09-25 2017-03-30 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
JP2018182323A (ja) 2017-04-12 2018-11-15 インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag メタライゼーション構造を備える半導体デバイスおよびその製造方法
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054698A (ja) 2009-09-01 2011-03-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2017063145A (ja) 2015-09-25 2017-03-30 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
JP2018182323A (ja) 2017-04-12 2018-11-15 インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag メタライゼーション構造を備える半導体デバイスおよびその製造方法
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