JP7251932B2 - エレクトロニクスアセンブリにおける遮蔽 - Google Patents

エレクトロニクスアセンブリにおける遮蔽 Download PDF

Info

Publication number
JP7251932B2
JP7251932B2 JP2018143277A JP2018143277A JP7251932B2 JP 7251932 B2 JP7251932 B2 JP 7251932B2 JP 2018143277 A JP2018143277 A JP 2018143277A JP 2018143277 A JP2018143277 A JP 2018143277A JP 7251932 B2 JP7251932 B2 JP 7251932B2
Authority
JP
Japan
Prior art keywords
circuit board
shield
package
electronics assembly
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018143277A
Other languages
English (en)
Other versions
JP2019062186A (ja
Inventor
モックラー スコット
スウェットルン ティモシー
バード ケヴィン
Original Assignee
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2019062186A publication Critical patent/JP2019062186A/ja
Application granted granted Critical
Publication of JP7251932B2 publication Critical patent/JP7251932B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0007—Casings
    • H05K9/002—Casings with localised screening
    • H05K9/0022—Casings with localised screening of components mounted on printed circuit boards [PCB]
    • H05K9/0024—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields
    • H05K9/0026—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields integrally formed from metal sheet
    • H05K9/0028—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields integrally formed from metal sheet with retainers or specific soldering features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3494—Heating methods for reflowing of solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0073—Shielding materials
    • H05K9/0081—Electromagnetic shielding materials, e.g. EMI, RFI shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10371—Shields or metal cases
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

一部のコンピューティング装置では、回路の動作を乱し得る電磁干渉からセンシティブな回路を保護するために、又は、特に“ノイジー”なコンポーネントによって生成される電磁干渉を抑制するために、電磁シールドが使用されることがある。
以下の詳細な説明を添付の図面とともに用いることで、実施形態が容易に理解されることになる。この説明を容易にするため、同様の構造要素は似通った参照符号で指し示す。添付の図面の図には、実施形態が、限定としてではなく例として示される。
図１Ａ－１Ｂは、様々な実施形態に従った、シールドを含むエレクトロニクスアセンブリの一例を示す図である。 図１Ａ－１Ｂは、様々な実施形態に従った、シールドを含むエレクトロニクスアセンブリの一例を示す図である。 図２－４は、様々な実施形態に従った、シールドを含むエレクトロニクスアセンブリの例の側断面図である。 図２－４は、様々な実施形態に従った、シールドを含むエレクトロニクスアセンブリの例の側断面図である。 図２－４は、様々な実施形態に従った、シールドを含むエレクトロニクスアセンブリの例の側断面図である。 図５Ａ－５Ｅは、様々な実施形態に従った、シールドを有するエレクトロニクスアセンブリを製造するプロセスの一例における段階を例示している。 図５Ａ－５Ｅは、様々な実施形態に従った、シールドを有するエレクトロニクスアセンブリを製造するプロセスの一例における段階を例示している。 図５Ａ－５Ｅは、様々な実施形態に従った、シールドを有するエレクトロニクスアセンブリを製造するプロセスの一例における段階を例示している。 図５Ａ－５Ｅは、様々な実施形態に従った、シールドを有するエレクトロニクスアセンブリを製造するプロセスの一例における段階を例示している。 図５Ａ－５Ｅは、様々な実施形態に従った、シールドを有するエレクトロニクスアセンブリを製造するプロセスの一例における段階を例示している。 様々な実施形態に従った、集積回路（ＩＣ）コンポーネント内の縦型キャパシタを製造する方法のフロー図である。 ここに開示される実施形態の何れかに従った、シールドを有するエレクトロニクスアセンブリに含められ得るウエハ及びダイの上面図である。 ここに開示される実施形態の何れかに従った、シールドを有するエレクトロニクスアセンブリに含められ得るＩＣデバイスの側断面図である。 ここに開示される実施形態の何れかに従った、シールドを有するエレクトロニクスアセンブリを含み得る電気機器の一例のブロックである。
エレクトロニクスアセンブリを遮蔽するための構成と、それに関連する方法及び装置とが、ここに開示される。一部の実施形態において、エレクトロニクスアセンブリは、第１の面及び反対側の第２の面を有する回路ボードと、該回路ボードの第２の面に結合されたシールドとを含み得る。回路ボードが、それを貫いて延在する孔を有し得るとともに、シールドが、第１の面に向かって該孔の中まで延在し得る。
一部の電子回路において、集積回路（ＩＣ）パッケージ（例えば、パッケージ基板の片面又は両面に電子部品を含む）が、回路ボード上にマウントされ得る。このようなアセンブリの総ｚ高さは、回路ボードの厚さ、ＩＣパッケージの厚さ、及びＩＣパッケージと回路ボードとの間のインターコネクトによって供される追加の厚さを含み得る。このようなアセンブリのｚ高さを低減するために、回路ボードは、ＩＣパッケージの“底面”上の電子部品がその中に延在し得る孔を含み得る。そのような電子部品が回路ボード内の孔の中に延在することを可能にすることにより、パッケージ基板と回路ボードとを共に近づけることができ、ｚ高さが低減される。孔を持つ回路ボードを、“亀裂（chasmic）”回路ボードと称することがある。
しかしながら、孔の中に延在する電子部品は、望ましくない電磁干渉（ＥＭＩ）（例えば、電子部品によって生成される又はそれによって感知される）を緩和するために電磁遮蔽を必要とし得る。回路ボードの“底面”にシールドを取り付けることは、アセンブリのｚ高さを更に増加させ、孔を含めることによって達成される高さ低減を損ねてしまい得る。回路ボードの底面（又は“裏面”）にシールドを取り付けることは、回路ボードの底面に一様でない表面をもたらすことがあり、そのことが、そのアセンブリをもっと大きい装置の中に位置付けることを困難にし得る。さらに、回路ボードの底面にシールドを取り付けることは、回路ボードの頂面にＩＣパッケージを固定するために行われる表面実装（ＳＭＴ）リフロー処理とは別の、追加のＳＭＴリフロー処理を必要とすることがあり、製造時間及びコストを増加させてしまい得る。
亀裂回路ボードを有するエレクトロニクスアセンブリに使用され得る電磁シールド及び／又は熱マネジメント構造が、ここに開示される。それらの実施形態の内の様々な実施形態が、アセンブリの望ましく低いｚ高さを維持することができ、且つ／或いは、“裏面ＥＭＩ遮蔽”アプローチに対して、製造の複雑さを低減させ得る。得られるアセンブリは、故に、超低プロファイル及び／又は小フォームファクタの用途（例えば、ラップトップ、ハンドヘルドコンピューティング装置、ウェアラブルコンピューティング装置など）に特に適し得る。
用語“シールド”は、本明細書において、ここに開示される導電構造のうちの様々な構造を記述するために使用され得るが、ここに開示されるシールドは何れも、ＥＭＩ遮蔽とは異なる又はＥＭＩ遮蔽に加えての目的に使用されてもよい。例えば、“シールド”としてここに記述される導電構造が、代わりに（例えば、ヒートフィン又はヒートスプレッダとして）熱マネジメントに使用されてもよい。故に、理解されることには、“シールド”としてここに開示される導電構造は何れも、代わりに又は加えて、他の目的のためにＩＣコンポーネント内で使用されてもよい。
以下の詳細な説明では、この一部を形成する添付の図面を参照する。図面においては、全体を通して、似通った参照符号が同様の部分を指し示し、また、実施され得る実施形態が例として示される。理解されるべきことには、他の実施形態が使用されてもよく、また、本開示の範囲を逸脱することなく構造的又は論理的な変更が為され得る。従って、以下の詳細な説明は、限定的な意味でとられるべきでない。
様々な処理が、特許請求される事項を理解するに際してとても役立つ手法にて、複数の別個の動作又は処理として順番に記載される。しかしながら、記載の順序は、それらの処理が必ず順序依存であることを意味するように解されるべきでない。特に、それらの処理は、提示の順序で実行されなくてもよい。記載される処理は、記載される実施形態と異なる順序で実行されてもよい。更なる実施形態では、様々な追加の処理が行われてもよく、及び／又は、記載される処理が省略されてもよい。
本開示の目的では、“Ａ及び／又はＢ”なる言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的では、“Ａ、Ｂ、及び／又はＣ”なる言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。図面は必ずしも縮尺通りではない。図の多くは平坦な壁及び直角の角を持つ直線的な構造を示すが、これは単に図示の容易さのためであり、これらの技術を用いて作製される実際の装置は、丸みのある角、表面粗さ、及びその他の造形を呈する。
本明細書は、“一実施形態において”又は“実施形態において”なる言い回しを使用するが、これらは各々、同じ又は異なる実施形態のうちの１つ以上を指すものであるとし得る。また、“有する”、“含む”、“持つ”、及びこれらに類する用語は、本開示の実施形態に関して使用されるとき、同義語である。ここで使用されるとき、“パッケージ”及び“ＩＣパッケージ”は同義語である。寸法の範囲を記述するために使用されるとき、“ＸとＹとの間”なる言い回しは、Ｘ及びＹを含んだ範囲を表す。便宜上、図１Ａ－１Ｂの図の集合を指すために“図１”なる言い回しが使用されることがあり、図５Ａ－５Ｅの図の集合を指すために“図５”なる言い回しが使用されることがあり、等々である。
図１は、エレクトロニクスアセンブリ１００の様々な見た目を示している。具体的には、図１Ａは側断面図であり、図１Ｂは回路ボード１０２の上面図である。
図１のエレクトロニクスアセンブリ１００は、回路ボード１０２、シールド１２０、及びＩＣパッケージ１５０を含んでいる。回路ボード１０２は、第１の面１１６と、反対側の第２の面１１８とを有し得る。回路ボード１０２は、誘電材料を含み得るとともに、第１の面１１６と第２の面１１８との間で該誘電材料を貫いて延在した導通路、又は第１の面１１６上の相異なる位置の間の導通路、及び／又は第２の面１１８上の相異なる位置の間の導通路を有し得る。これらの導通路は、図８を参照して後述する相互接続構造１６２８のうちの何れかの形態をとり得る。回路ボード１０２の第２の面１１８に、１つ以上のＩＣパッケージ１５０及び望まれる他の電子部品が、ＩＣパッケージ１５０の導電コンタクト（図示せず）、第２階層インターコネクト１０４、はんだペースト１２４、及び回路ボード１０２の導電コンタクト１２２－２を介して結合され得る。導電コンタクト１２２－２は、それら自体が回路ボード１０２中の導通路に結合されて、ＩＣパッケージ１５０内の回路を回路ボード１０２の導電コンタクト１２２のうちの様々な他の導電コンタクトに（又は、図示しないが、回路ボード１０２に結合された又はそれに含まれたデバイスに）電気的に結合することを可能にし得る。一部の実施形態において、第１の面１１６上に電子部品（図示せず）が配置され得る。ここで使用されるとき、“導電コンタクト”は、相異なるコンポーネント間の電気的インタフェースとしての役割を果たす導電材料（例えば、金属）の一部を指すことができ、導電コンタクトは、コンポーネントの表面内に凹所化され、該表面と同一平面であり、又は外表面から離れるように延在することができ、また、如何なる好適形態（例えば、コンタクトパッド、ペデスタル、又はソケット）をとっていてもよい。
図１に例示された第２階層インターコネクト１０４は、（例えば、ＩＣパッケージ１５０がボールグリッドアレイ（ＢＧＡ）パッケージであるとき）はんだボールであるが、如何なる好適な第２階層インターコネクト１０４（例えば、ピングリッドアレイ構成でのピン、又はランドグリッドアレイ構成でのランド）が使用されてもよい。ＩＣパッケージ１５０は、例えば、フリップチップパッケージ、ＢＧＡパッケージ（例えば、埋込（embedded）ウエハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージ）、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）、又はパネルファンアウト（ＦＯ）パッケージとし得る。
回路ボード１０２を貫いて孔１１２が延在し得る。図１Ｂは孔１１２を正方形のフットプリントを持つとして描いているが、これは単に一例であり、孔１１２は如何なる形状（例えば、長方形又は円形）のフットプリントを有していてもよい。回路ボード１０２は、誘電材料の層によって互いに離隔されるとともに導電ビアによって相互接続された複数の金属層を含んだ、プリント回路板（ＰＣＢ）とし得る。一部の実施形態において、回路ボード１０２は、（例えば、後述のように、コンピューティング装置内の）マザーボードであってもよい。一部の実施形態において、回路ボード１０２は、インターポーザとし得る。一部の実施形態において、回路ボード１０２は、非ＰＣＢ基板であってもよい。
シールド１２０は、周辺領域１５４及びキャビティ１５２を有し得る。一部の実施形態において、シールド１２０は、更に後述するように、キャビティ１５２を形成するように金属シートをスタンピングすることによって形成され得る。シールド１２０は、回路ボード１０２の第２の面１１８に結合され得るとともに、第１の面１１６に向かって孔１１２の中まで延在し得る。特に、一部の実施形態において、シールド１２０の周辺領域１５４が、はんだペースト１２４を用いて、第２の面１１８にある複数の導電コンタクト１２２－１に結合され得る。これらの導電コンタクト１２２－１は、シールド１２０のキャビティ１５２が孔１１２の中まで延在するように、孔１１２の近くにあり得る。キャビティ１５２は、故に、少なくとも部分的に孔１１２の中にあるとし得る（そして一部の実施形態において、図２を参照して後述するように更に延在していてもよい）。ここでは例として、はんだ及びはんだペーストが説明されることがあるが、エレクトロニクスアセンブリ１００内の相異なる要素間（例えば、適切なものとして、シールド１２０と回路ボード１０２との間、シールド１２０とパッケージ基板１０６との間、パッケージ基板１０６と回路ボード１０２との間、電子部品１０８とパッケージ基板１０６との間、又は電子部品１１０とパッケージ基板１０６との間）のインターコネクトを提供することには、如何なる好適な導電材料及び／又は接着材料が使用されてもよい。
シールド１２０は導電材料で形成され得る。例えば、一部の実施形態において、シールド１２０は、鋼鉄（例えば、シールド１２０は冷延鋼材からスタンピングされ得る）、錫、アルミニウム（例えば、錫めっきされたアルミニウム）、ニッケル、銀、他の金属、又は他の好適な導電材料を含み得る。シールド１２０は、故に、更に後述するように、電磁シールドの一部を提供し得る。一部の実施形態において、シールド１２０は、電磁シールドとしての役割を果たすことに加えて又は代えて、ヒートスプレッダ又はヒートシンクとしての役割を果たしてもよく、一部のそのような実施形態について、図４を参照して更に詳細に後述する。
ＩＣパッケージ１５０は、第１の面１２６及び反対側の第２の面１２８を持つパッケージ基板１０６を含み得る。パッケージ基板１０６は、誘電材料を含み得るとともに、第１の面１２６と第２の面１２８との間で該誘電材料を貫いて延在した導通路、又は第１の面１２６上の相異なる位置の間の導通路、及び／又は第２の面１２８上の相異なる位置の間の導通路を有し得る。これらの導通路は、図８を参照して後述する相互接続構造１６２８のうちの何れかの形態をとり得る。ＩＣパッケージ１５０は、１つ以上の電子部品１０８を含むことができ、電子部品１０８は、パッケージ基板１０６の第１の面１２６に、当該電子部品の導電コンタクト（図示せず）、第１階層インターコネクト１１４、及びパッケージ基板１０６の導電コンタクト（図示せず）を介して結合され得る。第１階層インターコネクト１１４が結合される導電コンタクトは、それら自体がパッケージ基板１０６中の導通路に結合されて、電子部品１０８内の回路をパッケージ基板１０６の導電コンタクトのうちの様々な他の導電コンタクトに（又は、図示しないが、パッケージ基板１０６に含まれたデバイスに）電気的に結合することを可能にし得る。図１に例示される第１階層インターコネクト１１４ははんだバンプであるが、如何なる好適な第１階層インターコネクト１１４が使用されてもよい。
１つ以上の電子部品１０８を第１の面１２６上に配置する（例えば、第１の面１２６上の導電コンタクトに電気的に結合する）ことができ、これらの電子部品１０８は、“ランド側”コンポーネントとして参照されることがある。これらの電子部品１０８のうちの１つ以上が、シールド１２０のキャビティ１５２の中まで延在し得る。図１における電子部品１０８の具体的な個数及び配置は単に例示的なものであり、如何なる好適な個数（例えば、単一の電子部品１０８）及び配置が使用されてもよい。例えば、キャビティ１５２内に延在しない他の電子部品（図示せず）が、パッケージ基板１０６の第１の面１２６上に配置されてもよい。一部の実施形態において、電子部品１０８は、ダイ（例えば、シリコンベースのダイ）、例えばキャパシタ及びインダクタなどの受動素子、例えば電圧レギュレータなどの電力回路、又は、シールド１２０によって提供され得る電磁遮蔽／熱マネジメントの恩恵を受け得る他のコンポーネントを含み得る。一部の実施形態において、第１階層インターコネクト１１４の周りで電子部品１０８とパッケージ基板１０６との間にアンダーフィル材料（図示せず）が配設され得るとともに、電子部品１０８の周りにパッケージ基板１０６と接触して成形コンパウンド（図示せず）が配設され得る。アンダーフィル材料及び／又は成形コンパウンドには、例えば、エポキシ成形材料が使用され得る。
ＩＣパッケージ１５０は、回路ボード１０２の第２の面１１８に結合され得る。具体的には、一部の実施形態において、パッケージ基板１０６が、パッケージ基板１０６の第１の面１２６上の第２階層インターコネクト１０４によって、回路ボード１０２の第２の面１１８上の導電コンタクト１２２－２に結合され得る。一部の実施形態において、パッケージ基板１０６の第１の面１２６はまた、（例えば、図４を参照して後述するように）シールド１２０にも結合され得る。一部の実施形態において、ＩＣパッケージ１５０は、パッケージ基板１０６の第２の面１２８上に配置されて第１階層インターコネクト１１４によって第２の面１２８に結合された１つ以上の電子部品１１０を含み得る。図１には、単一のそのような電子部品１１０が描かれているが、これは単に例示的なものであり、より多数又は少数の電子部品１１０が第２の面１２８上に配置されてもよい。一部の実施形態において、第１階層インターコネクト１１４の周りで電子部品１１０とパッケージ基板１０６との間にアンダーフィル材料（図示せず）が配設され得るとともに、電子部品１１０の周りにパッケージ基板１０６と接触して成形コンパウンド（図示せず）が配設され得る。
エレクトロニクスアセンブリ１００はまた、回路ボード１０２及び／又はパッケージ基板１０６の中に、シールド１２０と組み合わさってシールド１２０のキャビティ１５２内の電子部品１０８の周りに電磁シールドを提供し得る導通路を含み得る。例えば、図１の実施形態には、導電コンタクト１２２－１から導電コンタクト１２２－２まで回路ボード１０２の中を延在する導通路１４６と、導電コンタクト１２２－２と導通接触した第２階層インターコネクト１０４同士の間でパッケージ基板１０６の中を延在する導通路１４８とが示されている。シールド１２０、導通路１４６及び１４８と、介在する導電コンタクト１２２、はんだペースト１２４、及び第２階層インターコネクト１０４とが、一緒になって、図１の実施形態における電子部品１０８の周りに電磁シールドを提供し得る。導通路１４６及び１４８は、（例えば、図７を参照して後述するように）例えば導電ライン及びビアなどの如何なる好適な相互接続構造を含んでいてもよい。図１は、導通路１４６及び１４８を提供する導電ライン及びビアの特定の構成及び方向付けを描いているが、これは単に例示的なものであり、如何なる好適な導通路が使用されてもよい。
ここに開示されるエレクトロニクスアセンブリ１００の寸法は、如何なる好適な値をもとり得る。一部の実施形態において、回路ボード１０２の厚さは、０．３ミリメートルと２ミリメートルとの間（例えば、０．４ミリメートルと１．２ミリメートルとの間、又は０．８ミリメートルと１．２ミリメートルとの間）とし得る。一部の実施形態において、孔１１２の幅１３６及び／又は長さ１３８は、３ミリメートルと２０ミリメートルとの間（例えば、５ミリメートルと１５ミリメートルとの間、又は１０ミリメートルと１５ミリメートルとの間）とし得る。一部の実施形態において、孔１１２のフットプリント（幅１３６と長さ１３８とによって与えられる）は、２０ミリメートル×２０ミリメートル未満（例えば、１５ミリメートル×１５ミリメートル未満、又は５ミリメートル×５ミリメートルと１５ミリメートル×１５ミリメートルとの間）とし得る。一部の実施形態において、パッケージ基板１０６のフットプリント（パッケージ基板１０６の幅１３４と長さとによって与えられ、図示されていないが、図１Ａの図の面に出入りする向きである）は、５０ミリメートル×５０ミリメートル未満（例えば、３０ミリメートル×３０ミリメートル未満、又は１５ミリメートル×１５ミリメートルと３０ミリメートル×３０ミリメートルとの間）とし得る。一部の実施形態において、キャビティ１５２の“底”におけるシールド１２０の厚さ１４０は、７５ミクロンと２００ミクロンとの間（例えば、１００ミクロンと１５０ミクロンとの間）とし得る。
上述のように、一部の実施形態において、回路ボード１０２はインターポーザとし得る。一般に、インターポーザは、接続をより広いピッチに広げることができ、又は接続を異なる接続に再ルーティングすることができる。一部の実施形態において、インターポーザは、誘電材料の層によって互いに離隔されるとともに導電ビアによって相互接続された複数の金属層を含んだ、プリント回路板（ＰＣＢ）として形成され得る。一部の実施形態において、インターポーザは、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、無機フィラーを有するエポキシ樹脂、セラミック材料、又は例えばポリイミドなどのポリマー材料で形成され得る。一部の実施形態において、インターポーザは、例えばシリコン、ゲルマニウム、他のＩＶ族材料、及びＩＩＩ－Ｖ族材料など、半導体基板に使用される上述と同じ材料を含み得る別の剛性材料又は可撓性材料で形成され得る。インターポーザは、これには限られないがシリコン貫通ビア（ＴＳＶ）を含め、金属ライン及びビアを含み得る。インターポーザは更に、内蔵デバイス（例えば、キャパシタ、デカップリングキャパシタ、抵抗、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電放電（ＥＳＤ）デバイス、及びメモリデバイス）を含んでいてもよい。
図２－４は、エレクトロニクスアセンブリ１００の更なる例を示している。ここで図１－４の何れかを参照して述べられる機構は何れも、何れか他の機構と組み合わされてエレクトロニクスアセンブリ１００を形成し得る。例えば、更に後述するように、図２は、シールド１２０が回路ボード１０２の第１の面１１６の平面を超えて延在する一実施形態を例示しており、図３は、シールド１２０が機械的且つ電気的にＩＣパッケージ１５０に直接的に結合されている一実施形態を例示している。図２及び３のこれらの機構が組み合わされることで、エレクトロニクスアセンブリ１００が、回路ボード１０２の第１の面１１６の平面を超えて延在するとともに機械的且つ電気的にＩＣパッケージ１５０に直接的に結合されたシールド１２０を含むようにし得る。この具体的な組み合わせは単に一例であり、如何なる組み合わせが用いられてもよい。図１の幾つかの要素が図２－４でも共有されており、説明の容易さのため、それらの要素の説明は繰り返さず、それらの要素は、ここに開示される実施形態のうちの何れの形態をとってもよい。例えば、図２－４のエレクトロニクスアセンブリ１００の要素のうちの何れの寸法も、ここに開示される値のうちの何れをとってもよい。
図１のエレクトロニクスアセンブリ１００において、シールド１２０は、孔１１２の中まで延在しているが、回路ボード１０２の第１の面１１６の平面を通り過ぎてまでは延在していない。他の実施形態において、シールド１２０は、第１の面１１６の平面を超えて延在してもよい。図２は、そのような実施形態の一例を示している。第１の面１１６の平面を超えてシールド１２０を延在させることは、キャビティ１５２が“もっと深く”なって“もっと背が高い”電子部品１０８を収容することを可能にし得る。
図１のエレクトロニクスアセンブリ１００において、回路ボード１０２内の導通路１４６は、キャビティ１５２内の電子部品を取り囲んだシールド１２０を含む導電“ループ”の一部である。他の実施形態において、導電“ループ”は、回路ボード１０２内の導通路を含んでいなくてもよい。例えば、図３は、シールド１２０が第２階層インターコネクト１４２によってＩＣパッケージ１５０のパッケージ基板１０６に電気的且つ機械的に結合されているエレクトロニクスアセンブリ１００を例示している。これらの第２階層インターコネクト１４２は、第２階層インターコネクト１０４とは異なるサイズを有していてもよく（例えば、第２階層インターコネクト１４２は、第２階層インターコネクト１０４よりも小さいはんだボールとし得る）、より一般的に、第２階層インターコネクト１４２は
如何なる所望の形態を有していてもよい。第２階層インターコネクト１４２は、シールド１２０の周辺領域１５４との電気コンタクトをなし、そして、パッケージ基板１０６を通る導通路１４８が、電子部品１０８の周りの導電“ループ”を完成させ得る。
上述のように、一部の実施形態において、シールド１２０は、電磁シールドとしての役割を果たすことに加えて又は代えて、熱マネジメント機能を果たし得る。例えば、図４は、シールド１２０とキャビティ１５２内の電子部品１０８との間に熱インタフェース材料（thermal interface material）１４４が配置されているエレクトロニクスアセンブリ１００を例示している。熱インタフェース材料１４４は、ポリマー又はその他のバインダ内に熱伝導材料（例えば、金属粒子）を含み得る。熱インタフェース材料１４４は、熱インタフェース材料ペースト又は熱伝導性エポキシ（これは、技術的に知られているように、塗布されるときは流体であることができ、そして、キュアを受けて硬化することができる）とし得る。熱インタフェース材料１４４は、電子部品１０８によって生成された熱がシールド１２０（そこで、熱が広げられ及び／又は放散され得る）まで容易に流れる経路を提供し得る。斯くして、シールド１２０は、ヒートスプレッダ又はヒートシンクとして作用し得る。一部の実施形態において、シールド１２０は、フィン又はその他の冷却機構を含んでいてもよい。図４では、回路ボード１０２内に導通路１４６が存在しておらず、また、パッケージ基板１０６内に導通路１４８が存在していない。他の実施形態では、導通路１４６及び／又は導通路１４８がエレクトロニクスアセンブリ１００に含められ得る（例えば、シールド１２０が電子部品１０８の周りの電磁シールドの一部であるべきとき）。
ここに開示されるエレクトロニクスアセンブリ１００は、如何なる好適技術を用いて形成されてもよい。例えば、図５Ａ－５Ｅは、図１のエレクトロニクスアセンブリ１００を製造するプロセスの一例における段階を例示している。このプロセス例には、ここに開示されるエレクトロニクスアセンブリ１００のうちの他のエレクトロニクスアセンブリを製造するのに適するように変更が為されることができ、それらの変更の一部について後述する。
図５Ａは、孔１１２を有した回路ボード１０２を含むアセンブリ２００の側断面図である。回路ボード１０２は、図１を参照して上述したように、第２の面１１８上の導電コンタクト１２２と、これら導電コンタクト１２２のうちの様々な導電コンタクトをつなぐ導通路１４６とを含み得る。
図５Ｂは、アセンブリ２００（図５Ａ）の導電コンタクト１２２上にはんだペースト１２４を設けた後のアセンブリ２０２の側断面図である。シールド１２０が回路ボード１０２に電気的に結合される必要がない実施形態では、導電コンタクト１２２－１上に、はんだペースト１２４の代わりに非導電性の接着剤が設けられてもよく、さらには、導電コンタクト１２２－１は存在する必要がない。
図５Ｃは、アセンブリ２０２（図５Ｂ）の導電コンタクト１２２－１上のはんだペースト１２４に、シールド１２０の周辺領域１５４を接触させた後のアセンブリ２０４の側断面図である。シールド１２０は孔１１２の中まで延在することができ、一部の実施形態において、キャビティ１５２が孔１１２の中まで延在し得る。一部の実施形態において、シールド１２０を位置付けるために、ピックアンドプレース機が使用され得る。シールド１２０は、何らかの好適技術を用いて別個に製造され得る。例えば、一部の実施形態において、導電材料（例えば、金属）のシートをアレイ状に繰り返しスタンピングして、対応するキャビティ１５２のアレイを形成することができ、その後、そのシートを切断して、キャビティ群を別々のシールド１２０に分離することができる。一部の実施形態において、この段階でキャビティ１５２内に熱インタフェース材料１４４がディスペンスされてもよい（図示せず）。
図５Ｄは、アセンブリ２０４（図５Ｃ）と接触させるためにＩＣパッケージ１５０を近づけた後のアセンブリ２０６の側断面図である。ＩＣパッケージ１５０をアセンブリ２０４に対して位置決めするために、ピックアンドプレース機が使用され得る。ＩＣパッケージ１５０は、回路ボード１０２の導電コンタクト１２２－２と整列し得るものである第２階層インターコネクト１０４を含み得る。ＩＣパッケージ１５０のパッケージ基板１０６が、（例えば、図３を参照して上述したように）直接的にシールド１２０と機械的且つ電気的に接触させられるときには、ＩＣパッケージ１５０は更に、シールド１２０の周辺領域１５４と位置が揃う更なる第２階層インターコネクト１４２を含み得る。
図５Ｅは、アセンブリ２０６（図５Ｄ）の回路ボード１０２にＩＣパッケージ１５０を接触させ、そして、熱を加えて第２階層インターコネクト１０４及びはんだペースト１２４をリフローすることで、冷却を受けてＩＣパッケージ１５０を回路ボード１０２に電気的且つ機械的に固定した後のアセンブリ２０８の側断面図である。この熱はまた、導電コンタクト１２２－１上のはんだペースト１２４をリフローさせることができ、冷却を受けてシールド１２０が回路ボード１０２に固定される。アセンブリ２０８は、図１のエレクトロニクスアセンブリ１００の形態をとり得る。
図６は、様々な実施形態に従った、シールドを含んだエレクトロニクスアセンブリを製造する方法１０００のフロー図である。方法１０００のこれらの処理は、ここに開示されるエレクトロニクスアセンブリ１００の特定の実施形態を参照して例示されることがあるが、方法１０００を用いて、如何なる好適なエレクトロニクスアセンブリを形成してもよい。図６では、処理が特定の順序で各々一度説明されるが、これらの処理は所望に応じて並べ替えられ且つ／或いは繰り返されてもよい（例えば、複数のエレクトロニクスアセンブリを同時に製造するとき、異なる処理が並列に実行される）。
１００２にて、シールドが回路ボード上のはんだ材料と接触させられ得る。回路ボードは、それを貫いて延在する孔を有することができ、シールドは、当該シールドが回路ボードと接触させられるときに該孔の中まで延在するキャビティを有することができる。例えば、シールド１２０が、回路ボード１０２の導電コンタクト１２２－１上のはんだペースト１２４と接触させられ得る。回路ボード１０２は孔１１２を有することができ、シールド１２０は、孔１１２の中まで延在するキャビティ１５２を有することができる（例えば、図５Ｃを参照して上述したように）。
１００４にて、はんだ材料がリフローされて、シールドが回路ボードに固定され得る。例えば、はんだペースト１２４が加熱され、次いで冷却を許されて、シールド１２０が回路ボード１０２に固定され得る（例えば、図５Ｅを参照して上述したように）。
ここに開示されるエレクトロニクスアセンブリ１００は、如何なる好適な装置を含んでいてもよく、又は如何なる好適な装置に含められてもよい。図７－９は、ここに開示されるエレクトロニクスアセンブリ１００のうちの何れかを含み得る又はそれに含められ得る装置の様々な例を示している。
図７は、ウエハ１５００及びダイ１５０２の上面図であり、ダイ１５０２が、（例えば、ＩＣパッケージ１５０内の電子部品として、又はその他の方法で回路ボード１０２に結合される電子部品として）ここに開示されるエレクトロニクスアセンブリ１００のうちの何れかに含められ得る。ウエハ１５００は、半導体材料からなり得るとともに、ウエハ１５００の表面に形成されたＩＣ構造（例えば、後述のような複数のトランジスタ）を持つ１つ以上のダイ１５０２を含み得る。ダイ１５０２の各々が、何らかの好適ＩＣを含む半導体プロダクトの繰り返し単位であり得る。半導体プロダクトの製造が完了した後、ウエハ１５００は、半導体プロダクトの個別“チップ”を提供するようにダイ１５０２が互いに分離される個片化プロセスを受け得る。ダイ１５０２は、１つ以上のトランジスタ（例えば、後述の、図８のトランジスタ１６４０）、１つ以上の受動コンポーネント（例えば、抵抗、キャパシタ、又はインダクタ）、及び／又はこれらのトランジスタ及び／又は受動コンポーネントに信号をルーティングするためのサポート回路、並びに、何らかの他のＩＣコンポーネントを含み得る。一部の実施形態において、ウエハ１５００又はダイ１５０２は、メモリデバイス（例えばランダムアクセスメモリ（ＲＡＭ）デバイスであり、例えば、スタティックＲＡＭ（ＳＲＡＭ）デバイス、磁気ＲＡＭ（ＭＲＡＭ）デバイス、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））デバイス、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）デバイスなど）、ロジックデバイス（例えば、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、又はＮＯＲゲート）、又はその他の好適な回路素子を含み得る。これらのデバイスのうちの複数のものが単一のダイ１５０２で組み合わされ得る。例えば、複数のメモリデバイスによって形成されるメモリアレイが、プロセッシングデバイス（例えば、図９のプロセッシングデバイス１８０２）と、又はメモリデバイスに情報を格納するように若しくはメモリアレイに格納された命令を実行するように構成されたその他のロジックと、同じダイ１５０２上に形成され得る。
図８は、（例えば、ＩＣパッケージ１５０内の電子部品として、又はその他の方法で回路ボード１０２に結合される電子部品として）ここに開示されるエレクトロニクスアセンブリ１００のうちの何れかに含められ得るＩＣデバイス１６００の側断面図である。ＩＣデバイス１６００のうちの１つ以上が、１つ以上のダイ１５０２（図７）に含められ得る。ＩＣデバイス１６００は、基板１６０２（例えば、図７のウエハ１５００）上に形成され得るとともに、ダイ（例えば、図７のダイ１５０２）に含められ得る。基板１６０２は、例えば、ｎ型又はｐ型の材料系（又はこれら双方の組み合わせ）を含む半導体材料系からなる半導体基板とし得る。基板１６０２は、例えば、バルクシリコン又はシリコン・オン・インシュレータ（ＳＯＩ）サブ構造を使用して形成された結晶基板を含み得る。一部の実施形態において、基板１６０２は、別の材料を使用して形成されてもよく、該別の材料は、シリコンと組み合わされていてもよいし組み合わされていなくてもよく、以下に限られないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、インジウム砒素、インジウム燐、ガリウム砒素、又はアンチモン化ガリウムを含む。基板１６０２を形成することには、ＩＩ－ＶＩ族、ＩＩＩ－Ｖ族、又はＩＶ族として分類される更なる材料も使用され得る。それから基板１６０２が形成され得る材料の数個の例がここに記載されるが、ＩＣデバイス１６００の基礎として作用し得る如何なる材料が使用されてもよい。基板１６０２は、個片化されたダイ（例えば、図７のダイ１５０２）又はウエハ（例えば、図７のウエハ１５００）の一部とし得る。
ＩＣデバイス１６００は、基板１６０２上に配置された１つ以上のデバイス層１６０４を含み得る。デバイス層１６０４は、基板１６０２上に形成された１つ以上のトランジスタ１６４０（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））の機構を含み得る。デバイス層１６０４は、例えば、１つ以上のソース及び／又はドレイン（Ｓ／Ｄ）領域１６２０と、Ｓ／Ｄ領域１６２０間のトランジスタ１６４０内の電流の流れを制御するためのゲート１６２２と、Ｓ／Ｄ領域１６２０へ／から電気信号をルーティングするための１つ以上のＳ／Ｄコンタクト１６２４とを含み得る。トランジスタ１６４０は、例えば素子分離領域、ゲートコンタクト、及びこれらに類するものなど、明瞭さのために図示していない更なる機構を含み得る。トランジスタ１６４０は、図８に示したタイプ及び構成に限定されず、例えばプレーナトランジスタ、非プレーナトランジスタ、又はこれら双方の組み合わせなど、多様なその他のタイプ及び構成を含み得る。非プレーナトランジスタは、例えばダブルゲートトランジスタ又はトライゲートトランジスタなどの、ＦｉｎＦＥＴトランジスタ、並びに、例えばナノリボン及びナノワイヤトランジスタなどの、ラップアラウンド又はオールアラウンドゲートトランジスタを含み得る。
各トランジスタ１６４０は、ゲート誘電体及びゲート電極である少なくとも２つの層で形成されたゲート１６２２を含み得る。ゲート誘電体は、１つの層、又は複数の層のスタックを含み得る。これら１つ以上の層は、酸化シリコン、二酸化シリコン、炭化ケイ素、及び／又はｈｉｇｈ－ｋ誘電材料を含み得る。ｈｉｇｈ－ｋ誘電材料は、例えばハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、及び亜鉛などの元素を含み得る。ゲート誘電体に使用され得るｈｉｇｈ－ｋ材料の例は、以下に限られないが、酸化ハフニウム、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、及びニオブ酸鉛亜鉛を含む。一部の実施形態において、ｈｉｇｈ－ｋ材料が使用されるとき、ゲート誘電体に対して、その品質を向上させるためのアニールプロセスが実行され得る。
ゲート電極は、ゲート誘電体上に形成され得るとともに、トランジスタ１６４０がｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ又はｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタの何れにされるかに応じて、少なくとも１つのｐ型仕事関数金属又はｎ型仕事関数金属を含み得る。一部の実施形態において、ゲート電極は、１つ以上の金属層が仕事関数金属層であり且つ少なくとも１つの金属層が充填金属層である２つ以上の金属層のスタックで構成され得る。他の目的で、例えばバリア層などの更なる金属層が含められ得る。
ＰＭＯＳトランジスタの場合、ゲート電極に使用され得る金属は、以下に限られないが、ルテニウム、パラジウム、白金、コバルト、ニッケル、導電性金属酸化物（例えば、酸化ルテニウム）、及び（例えば、仕事関数調整に関して）ＮＭＯＳトランジスタを参照して後述する金属のうちの何れかを含む。ＮＭＯＳトランジスタの場合、ゲート電極に使用され得る金属は、以下に限られないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、これらの金属の炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウム）、及び（例えば、仕事関数調整に関して）ＰＭＯＳトランジスタを参照して上述した金属のうちの何れかを含む。
一部の実施形態において、ソース－チャネル－ドレイン方向に沿ったトランジスタ１６４０の断面として見るとき、ゲート電極は、基板の表面に対して実質的に平行な底部と、基板の頂面に対して実質的に垂直な２つの側壁部と、を含んだＵ字構造で構成されてもよい。他の実施形態において、ゲート電極を形成する金属層のうちの少なくとも１つは、単純に、基板の頂面に対して実質的に平行であって基板の頂面に実質的に垂直な側壁部を含まないプレーナ層であってもよい。他の実施形態において、ゲート電極は、Ｕ字構造と平面状の非Ｕ字構造との組み合わせで構成されてもよい。例えば、ゲート電極は、１つ以上の平面状の非Ｕ字層とその上に形成された１つ以上のＵ字金属層とで構成され得る。
一部の実施形態において、ゲートスタックを囲むようにゲートスタックの両側に一対の側壁スペーサが形成され得る。側壁スペーサは、例えば窒化シリコン、酸化シリコン、炭化ケイ素、炭素ドープされた窒化シリコン、及び酸窒化シリコンなどの材料から形成され得る。側壁スペーサを形成するプロセスは、技術的によく知られており、一般に、堆積及びエッチングのプロセス工程を含む。一部の実施形態において、複数のスペーサ対が形成されてもよく、例えば、ゲートスタックの両側に、二対、三対、又は四対の側壁スペーサが形成され得る。
Ｓ／Ｄ領域１６２０は、各トランジスタ１６４０のゲート１６２２に隣接して基板１６０２内に形成され得る。Ｓ／Ｄ領域１６２０は、例えば、イオン注入／拡散プロセス又はエッチング／堆積プロセスを用いて形成され得る。前者のプロセスでは、Ｓ／Ｄ領域１６２０を形成するよう、例えばボロン、アルミニウム、アンチモン、リン、又は砒素などのドーパントが基板１６０２にイオン注入され得る。ドーパントを活性化させるとともにドーパントを基板１６０２内に更に拡散させるアニールプロセスが、イオン注入プロセスに続き得る。後者のプロセスでは、先ず、Ｓ／Ｄ領域１６２０の位置にリセスを形成するように基板１６０２がエッチングされ得る。次いで、Ｓ／Ｄ領域１６２０を製造するために使用される材料でリセスを充填するように、エピタキシャル堆積プロセスが実行され得る。一部の実施形態において、Ｓ／Ｄ領域１６２０は、例えばシリコンゲルマニウム又は炭化ケイ素などのシリコン合金を用いて製造されてもよい。一部の実施形態において、エピタキシャル堆積されるシリコン合金が、例えばボロン、砒素、又はリンなどのドーパントでその場（ｉｎ－ｓｉｔｕ）ドーピングされてもよい。一部の実施形態において、Ｓ／Ｄ領域１６２０は、例えばゲルマニウム又はＩＩＩ－Ｖ族材料若しくは合金など、１つ以上の他の半導体材料を用いて形成されてもよい。更なる実施形態において、Ｓ／Ｄ領域１６２０を形成するために、１つ以上の層の金属及び／又は金属合金が使用され得る。
デバイス層１６０４のデバイス（例えば、トランジスタ１６４０）へ及び／又はから、デバイス層１６０４上に配置された１つ以上の相互接続層（図８に相互接続層１６０６－１６１０として例示されている）を通じて、例えば電力信号及び／又は入力／出力（Ｉ／Ｏ）信号などの電気信号がルーティングされ得る。例えば、デバイス層１６０４の導電機構（例えば、ゲート１６２２及びＳ／Ｄコンタクト１６２４）が、相互接続層１６０６－１６１０の相互接続構造１６２８と電気的に結合され得る。１つ以上の相互接続層１６０６－１６１０は、ＩＣデバイス１６００のメタライゼーションスタック（“ＩＬＤスタック”としても参照される）１６１９を形成し得る。
相互接続構造１６２８は、多様な設計に従って電気信号をルーティングするように相互接続層１６０６－１６１０内に構成され得る（特に、その構成は、図８に描かれた特定の構成の相互接続構造１６２８に限定されない）。図８には特定の数の相互接続層１６０６－１６１０が描かれているが、本開示の実施形態は、描かれたものよりも多数又は少数の相互接続層を有するＩＣデバイスを含む。
一部の実施形態において、相互接続構造１６２８は、例えば金属などの導電材料で充填されたライン１６２８ａ及び／又はビア１６２８ｂを含み得る。ライン１６２８ａは、デバイス層１６０４が上に形成された基板１６０２の表面と実質的に平行な平面の方向に電気信号をルーティングするように構成され得る。例えば、ライン１６２８ａは、図８の視点から紙面に出入りする方向に電気信号をルーティングし得る。ビア１６２８ｂは、デバイス層１６０４が上に形成された基板１６０２の表面に対して実質的に垂直な平面の方向に電気信号をルーティングするように構成され得る。一部の実施形態において、ビア１６２８ｂは、異なる相互接続層１６０６－１６１０のライン１６２８ａを共に電気的に結合し得る。
相互接続層１６０６－１６１０は、図８に示すように、相互接続構造１６２８間に配置された誘電材料１６２６を含み得る。一部の実施形態において、相互接続層１６０６－１６１０のうちの異なる層内の相互接続構造１６２８間に配置された誘電材料１６２６は、異なる組成を有していてもよく、他の実施形態において、異なる相互接続層１６０６－１６１０間の誘電材料１６２６の組成は同じであってもよい。
第１の相互接続層１６０６（メタル１又は“Ｍ１”としても参照される）は、デバイス層１６０４の直上に形成され得る。一部の実施形態において、第１の相互接続層１６０６は、図示のようにライン１６２８ａ及び／又はビア１６２８ｂを含み得る。第１の相互接続層１６０６のライン１６２８ａは、デバイス層１６０４のコンタクト（例えば、Ｓ／Ｄコンタクト１６２４）と結合され得る。
第２の相互接続層１６０８（メタル２又は“Ｍ２”としても参照される）は、第１の相互接続層１６０６の直上に形成され得る。一部の実施形態において、第２の相互接続層１６０８は、第２の相互接続層１６０８のライン１６２８ａを第１の相互接続層１６０６のライン１６２８ａと結合するビア１６２８ｂを含み得る。ライン１６２８ａ及びビア１６２８ｂは、明瞭さのために、各相互接続層内（例えば、第２の相互接続層１６０８内）の線で構造的に輪郭を描かれているが、ライン１６２８ａ及びビア１６２８ｂは、一部の実施形態において、構造的及び／又は物質的に連続的（例えば、デュアルダマシンプロセスにおいて同時に充填される）であってもよい。
第３の相互接続層１６１０（メタル３又は“Ｍ３”としても参照される）（及び必要に応じて更なる相互接続層）が、第２の相互接続層１６０８上に相次いで、第２の相互接続層１６０８又は第１の相互接続層１６０６に関して説明したのと同様の技術及び構成に従って形成され得る。一部の実施形態において、ＩＣデバイス１６００のメタライゼーションスタック１６１９内で“上層部”である（すなわち、デバイス層１６０４から遠く離れた）相互接続層は、より厚くされ得る。
ＩＣデバイス１６００は、相互接続層１６０６－１６１０上に形成された、ソルダーレジスト材料１６３４（例えば、ポリイミド又は同様の材料）及び１つ以上の導電コンタクト１６３６を含み得る。図８において、導電コンタクト１６３６は、接合パッドの形態をとるように例示されている。導電コンタクト１６３６は、相互接続構造１６２８と電気的に結合され得るとともに、（１つ以上の）トランジスタ１６４０の電気信号を他の外部装置にルーティングするように構成され得る。例えば、ＩＣデバイス１６００を含んだチップを別のコンポーネント（例えば、回路ボード）と機械的且つ／或いは電気的に結合するために、１つ以上の導電コンタクト１６３６上に、はんだ接合が形成され得る。ＩＣデバイス１６００は、相互接続層１６０６－１６１０からの電気信号をルーティングするための追加の又は代替の構造を含んでいてもよく、例えば、導電コンタクト１６３６が、電気信号を外部コンポーネントにルーティングする他の類似の機構（例えば、ポスト）を含んでいてもよい。
図９は、ここに開示される実施形態の何れかに従った、１つ以上のエレクトロニクスアセンブリ１００を含み得る電気機器１８００の一例のブロックである。例えば、電気機器１８００のコンポーネントのうちの何れか好適なものが、エレクトロニクスアセンブリ１００を含むことができ、又はそれに含められることができる。図９では、幾つものコンポーネントが電気機器１８００に含まれるように示されているが、これらのコンポーネントのうちの１つ以上が、用途に好適なように、省略されたり繰り返されたりしてもよい。一部の実施形態において、電気機器１８００に含まれるコンポーネントのうちの一部又は全てが、１つ以上のマザーボード（例えば、回路ボード１０２）に取り付けられ得る。例えば、電気機器１８００に含まれるコンポーネントのうちの一部又は全てが、ここに開示される実施形態のうちの何れかに従った、シールド１２０を有するエレクトロニクスアセンブリ１００に含まれたＩＣパッケージ１５０に含められ得る。一部の実施形態において、これらのコンポーネントのうちの一部又は全てが、単一のシステム・オン・チップ（ＳｏＣ）ダイ上に製造され得る（そして、一部の実施形態において、ＩＣパッケージ１５０に含められ得る）。
また、様々な実施形態において、電気機器１８００は、図９に示されたコンポーネントのうちの１つ以上を含まずに、該１つ以上のコンポーネントへの結合のためのインタフェース回路を含んでいてもよい。例えば、電気機器１８００は、表示装置１８０６を含まずに、表示装置１８０６が結合され得る表示装置インタフェース回路（例えば、コネクタ及びドライブ回路）を含んでいてもよい。別の一組の例において、電気機器１８００は、音声入力装置１８２４又は音声出力装置１８０８を含まずに、音声入力装置１８２４又は音声出力装置１８０８が結合され得る音声入力又は出力装置インタフェース回路（例えば、コネクタ及びサポート回路）を含んでいてもよい。
電気機器１８００は、プロセッシングデバイス１８０２（例えば、１つ以上のプロセッシングデバイス）を含み得る。ここで使用されるとき、用語“プロセッシングデバイス”又は“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも指し得る。プロセッシングデバイス１８０２は、１つ以上のデジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央演算処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する特殊プロセッサ）、サーバプロセッサ、又はその他の好適プロセッシングデバイスを含み得る。電気機器１８００は、それ自体が例えば揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）など）、不揮発性メモリ（例えば、読み出し専用メモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、及び／又はハードドライブなどの１つ以上のメモリデバイスを含み得るものであるメモリ１８０４を含み得る。一部の実施形態において、メモリ１８０４は、プロセッシングデバイス１８０２とダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして使用されることができ、混載（embedded）ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）又はスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ－ＭＲＡＭ）を含み得る。
一部の実施形態において、電気機器１８００は通信チップ１８１２（例えば、１つ以上の通信チップ）を含み得る。例えば、通信チップ１８１２は、電気機器１８００への及びそれからのデータの伝送のための無線通信を管理するように構成され得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。
通信チップ１８１２は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６－２００５補正）を含むＩＥＥＥ規格、ロングタームエボリューション（ＬＴＥ）プロジェクト及びその補正、更新及び／又は改正（例えば、アドバンストＬＴＥプロジェクト）、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（“３ＧＰＰ２”とも呼ばれている）、等々）を含む。ＩＥＥＥ８０２．１６準拠のブロードバンド・ワイヤレス・アクセス（ＢＷＡ）ネットワークは一般にＷｉＭＡＸネットワーク（ＷｉＭＡＸはワールドワイド・インターオペラビリティ・フォー・マイクロウェイブ・アクセスを表す頭文字である）と呼ばれており、これは、ＩＥＥＥ８０２．１６規格の適合性・相互運用性試験を合格した製品の証明マークとなっている。通信チップ１８１２は、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ；登録商標）、ジェネラル・パケット・ラジオ・サービス（ＧＰＲＳ）、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）、ハイ・スピード・パケット・アクセス（ＨＳＰＡ）、エボルブドＨＳＰＡ（Ｅ－ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してもよい。通信チップ１８１２は、エンハンスト・データレート・フォー・ＧＳＭエボリューション（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥラジオ・アクセス・ネットワーク（ＧＥＲＡＮ）、ユニバーサル・テレストリアル・ラジオ・アクセス・ネットワーク（ＵＴＲＡＮ）、又はエボルブドＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作してもよい。通信チップ１８１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタル・エンハンスト・コードレス・テレコミュニケーションズ（ＤＥＣＴ）、エボリューション・データ・オプティマイズド（ＥＶ－ＤＯ）、及びこれらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルに従って動作してもよい。通信チップ１８１２は、他の実施形態において、その他の無線プロトコルに従って動作してもよい。電気機器１８００は、無線通信を支援するために、及び／又は他の無線通信（例えば、ＡＭ又はＦＭ無線伝送）を受信するために、アンテナ１８２２を含み得る。
一部の実施形態において、通信チップ１８１２は、例えば電気的、光学的、又はその他の好適な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））などの有線通信を管理してもよい。上述のように、通信チップ１８１２は、複数の通信チップを含んでいてもよい。例えば、第１の通信チップ１８１２が、例えばＷｉ－Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ１８１２が、例えばグローバルポジショニングシステム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ－ＤＯ、又はその他など、より長距離の無線通信用にされ得る。一部の実施形態において、第１の通信チップ１８１２が無線通信用にされ、第２の通信チップ１８１２が有線通信用にされてもよい。
電気機器１８００は、電池／電力回路１８１４を含み得る。電池／電力回路１８１４は、１つ以上のエネルギー蓄積デバイス（例えば、電池又はキャパシタ）、及び／又は電気機器１８００とは別個のエネルギー源（例えば、ＡＣライン電力）に電気機器１８００のコンポーネントを結合するための回路を含み得る。
電気機器１８００は、表示装置１８０６（又は、上述のように、対応するインタフェース回路）を含み得る。表示装置１８０６は、例えばヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、又はフラットパネルディスプレイなどの、如何なる視覚的インジケータをも含み得る。
電気機器１８００は、音声出力装置１８０８（又は、上述のように、対応するインタフェース回路）を含み得る。音声出力装置１８０８は、例えばスピーカ、ヘッドホン、又はイヤホンなどの、可聴インジケータを生成する如何なる装置をも含み得る。
電気機器１８００は、音声入力装置１８２４（又は、上述のように、対応するインタフェース回路）を含み得る。音声入力装置１８２４は、例えばマイクロホン、マイクロホンアレイ、又はデジタル楽器（例えば、ミディ（musical instrument digital interface；ＭＩＤＩ）出力を持つ楽器）などの、音の信号表現を生成する如何なる装置をも含み得る。
電気機器１８００は、ＧＰＳデバイス１８１８（又は、上述のように、対応するインタフェース回路）を含み得る。ＧＰＳデバイス１８１８は、衛星ベースのシステムと通信できる状態にあり、技術的に知られているように、電気機器１８００の位置を受信し得る。
電気機器１８００は、他の出力装置１８１０（又は、上述のように、対応するインタフェース回路）を含み得る。他の出力装置１８１０の例は、オーディオコーデック、ビデオコーディック、プリンタ、他の装置に情報を提供するための有線若しくは無線の送信器、又は更なる記憶装置を含み得る。
電気機器１８００は、他の入力装置１８２０（又は、上述のように、対応するインタフェース回路）を含み得る。他の入力装置１８２０の例は、加速度計、ジャイロスコープ、方位計、画像キャプチャ装置、キーボード、マウスなどのカーソル制御装置、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、又は無線自動識別（ＲＦＩＤ）リーダを含み得る。
電気機器１８００は、例えば、ハンドヘルド又はモバイル電気機器（例えば、携帯電話、スマートホン、モバイルインターネット機器、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、携帯情報端末（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータなど）、デスクトップ電気機器、サーバ若しくはその他のネットワーク化コンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダ、又はウェアラブル電気機器など、如何なる所望のフォームファクタを有していてもよい。一部の実施形態において、電気機器１８００は、データを処理する如何なる他の電気機器ともし得る。
以下の段落は、ここに開示された実施形態の様々な例を提供するものである。
例１は、第１の面及び反対側の第２の面を有する回路ボードであり、当該回路ボードを貫いて延在する孔を有する回路ボードと、前記回路ボードの前記第２の面に結合されたシールドであり、前記第１の面に向かって前記孔の中まで延在するシールドと、を含むエレクトロニクスアセンブリである。
例２は、例１の事項を含み得るとともに、更に、前記回路ボードの前記第２の面に結合された集積回路（ＩＣ）パッケージであり、前記シールドは、少なくとも部分的に前記孔の中にあるキャビティを含み、当該ＩＣパッケージは、パッケージ基板と、該パッケージ基板に結合された電子部品とを含み、該電子部品が前記キャビティの中まで延在している、ＩＣパッケージ、を含み得る。
例３は、例２の事項を含み得るとともに、更に、前記電子部品と前記シールドとの間の熱インタフェース材料、を含み得る。
例４は、例２乃至３の何れかの事項を含み得るとともに、更に、前記電子部品は第１の電子部品であり、前記電子部品は、前記パッケージ基板の第１の面に結合されており、前記パッケージ基板は、反対側の第２の面を有し、前記ＩＣパッケージは更に、前記パッケージ基板の前記第２の面に結合された第２の電子部品を含む、ことを規定し得る。
例５は、例２乃至４の何れかの事項を含み得るとともに、更に、前記パッケージ基板は、前記シールドに導電的に結合された導通路を含む、ことを規定し得る。
例６は、例５の事項を含み得るとともに、更に、前記シールドは、前記パッケージ基板の第１の面に導電材料で結合されている、ことを規定し得る。
例７は、例６の事項を含み得るとともに、更に、前記導電材料ははんだを含む、ことを規定し得る。
例８は、例６乃至７の何れかの事項を含み得るとともに、更に、前記シールドは、前記回路ボードの前記第２の面上の導電コンタクトに、はんだペーストで結合されている、ことを規定し得る。
例９は、例５乃至８の何れかの事項を含み得るとともに、更に、前記回路ボードは、前記シールドに導電的に結合された導通路を含む、ことを規定し得る。
例１０は、例９の事項を含み得るとともに、更に、前記パッケージ基板の前記導通路が、前記回路ボードの前記導通路に導電的に結合されている、ことを規定し得る。
例１１は、例２乃至１０の何れかの事項を含み得るとともに、更に、前記電子部品は、ダイ、キャパシタ、インダクタ、又は電圧レギュレータを含む、ことを規定し得る。
例１２は、例２乃至１１の何れかの事項を含み得るとともに、更に、前記ＩＣパッケージは、５０ミリメートル×５０ミリメートルよりも小さいフットプリントを有する、ことを規定し得る。
例１３は、例１乃至１２の何れかの事項を含み得るとともに、更に、前記シールドは、鋼鉄、錫、アルミニウム、ニッケル、又は銀を含む、ことを規定し得る。
例１４は、第１の面及び反対側の第２の面を有する回路ボードであり、当該回路ボードを貫いて延在する孔を有する回路ボードと、前記回路ボードの前記第２の面に結合されたシールドであり、当該シールドはキャビティを含み、該キャビティは、少なくとも部分的に前記孔の中にある、シールドと、を含むエレクトロニクスアセンブリである。
例１５は、例１４の事項を含み得るとともに、更に、前記シールドは、前記孔を貫いて、前記第１の面の平面を超えて延在している、ことを規定し得る。
例１６は、例１４の事項を含み得るとともに、更に、前記シールドは、前記第１の面の平面を超えて延在してはいない、ことを規定し得る。
例１７は、例１４乃至１６の何れかの事項を含み得るとともに、更に、前記シールドは、７５ミクロンと２００ミクロンとの間の厚さを有する、ことを規定し得る。
例１８は、例１４乃至１７の何れかの事項を含み得るとともに、更に、前記孔は、２０ミリメートル×２０ミリメートルよりも小さいフットプリントを有する、ことを規定し得る。
例１９は、例１４乃至１８の何れかの事項を含み得るとともに、更に、前記回路ボードは、０．３ミリメートルと２ミリメートルとの間の厚さを有する、ことを規定し得る。
例２０は、例１４乃至１９の何れかの事項を含み得るとともに、更に、前記回路ボードはマザーボードである、ことを規定し得る。
例２１は、例１４乃至２０の何れかの事項を含み得るとともに、更に、前記シールドは、前記回路ボードの前記第２の面上の導電コンタクトに、はんだペーストで結合されている、ことを規定し得る。
例２２は、例１４乃至２１の何れかの事項を含み得るとともに、更に、前記回路ボードに結合された集積回路（ＩＣ）パッケージであり、当該ＩＣパッケージは、パッケージ基板と、該パッケージ基板に結合された電子部品とを含み、該電子部品が前記キャビティの中まで延在している、ＩＣパッケージ、を含み得る。
例２３は、エレクトロニクスアセンブリを製造する方法であって、シールドを回路ボード上のはんだ材料と接触させ、前記回路ボードは、前記回路ボードを貫いて延在する孔を有し、前記シールドは、前記シールドが前記回路ボードと接触させられたときに前記孔の中まで延在するキャビティを有し、且つ前記はんだ材料をリフローさせて、前記シールドを前記回路ボードに固定する、ことを含む方法である。
例２４は、例２３の事項を含み得るとともに、更に、前記シールドは、ピックアンドプレース機を用いて前記はんだ材料と接触させられる、ことを規定し得る。
例２５は、例２３乃至２４の何れかの事項を含み得るとともに、更に、前記シールドの前記キャビティ内に熱インタフェース材料を配設する、ことを含み得る。
例２６は、例２３乃至２５の何れかの事項を含み得るとともに、更に、前記はんだ材料をリフローさせる前に、集積回路（ＩＣ）パッケージを前記回路ボードと接触させ、前記ＩＣパッケージ及び前記シールドは、前記回路ボードの同一面と接触させられ、前記ＩＣパッケージと前記回路ボードとの間にはんだ材料がある、ことを含み得る。
例２７は、例２６の事項を含み得るとともに、更に、前記ＩＣパッケージはボールグリッドアレイパッケージである、ことを規定し得る。
例２８は、例２６乃至２７の何れかの事項を含み得るとともに、更に、前記ＩＣパッケージは、リフロー前に、大きい方のはんだボールと、小さい方のはんだボールとを含み、前記ＩＣパッケージを前記回路ボードと接触させることは、前記大きい方のはんだボールを前記回路ボードと接触させ、且つ前記小さい方のはんだボールを前記シールドと接触させることを含む、ことを規定し得る。
例２９は、例２６乃至２８の何れかの事項を含み得るとともに、更に、前記ＩＣパッケージは、前記ＩＣパッケージが前記回路ボードと接触させられたときに前記キャビティの中まで延在する電子部品を含む、ことを規定し得る。
例３０は、例２３乃至２９の何れかの事項を含み得るとともに、更に、前記シールドを、金属シートをスタンピングすることによって形成する、ことを含み得る。
更に有する例１８乃至２１の何れかに記載の方法。
例３１は、第１の面及び反対側の第２の面を有する回路ボードであり、当該回路ボードを貫いて延在する孔を有する回路ボードと、前記回路ボードの前記第２の面に結合されたシールドであり、当該シールドはキャビティを含み、該キャビティは、少なくとも部分的に前記孔の中にある、シールドと、前記回路ボードの前記第２の面に結合された集積回路（ＩＣ）パッケージであり、当該ＩＣパッケージは、パッケージ基板と、該パッケージ基板に結合された電子部品とを含み、該電子部品が前記キャビティの中まで延在している、ＩＣパッケージと、を含むコンピューティング装置である。
例３２は、例３１の事項を含み得るとともに、更に、当該コンピューティング装置はラップトップコンピューティング装置である、ことを規定し得る。
例２３に記載のコンピューティング装置。
例３３は、例３１乃至３２の何れかの事項を含み得るとともに、更に、前記電子部品は、ダイ、キャパシタ、インダクタ、又は電圧レギュレータを含む、ことを規定し得る。
例３４は、例３１乃至３３の何れかの事項を含み得るとともに、更に、前記シールドと前記電子部品との間の熱インタフェース材料を含み得る。

Claims (23)

  1. 第１の面及び反対側の第２の面を有する回路ボードであり、当該回路ボードを貫いて延在する孔を有する回路ボードと、
    前記回路ボードの前記第２の面に取り付けられた、予め形成されたシールドであり、少なくとも部分的に前記孔の中にあるキャビティを含むシールドと、
    前記回路ボードの前記第２の面に取り付けられた集積回路（ＩＣ）パッケージであり、当該ＩＣパッケージは、第１の面及び反対側の第２の面を有するパッケージ基板と、該パッケージ基板の該第１の面に結合された電子部品とを含み、該電子部品が前記キャビティの中まで延在しており、前記パッケージ基板の前記第１の面は前記シールドから離隔されている、ＩＣパッケージと、
    を有するエレクトロニクスアセンブリ。
  2. 前記電子部品と前記シールドとの間の熱インタフェース材料、
    を更に有する請求項１に記載のエレクトロニクスアセンブリ。
  3. 前記電子部品は第１の電子部品であり、前記ＩＣパッケージは更に、前記パッケージ基板の前記第２の面に結合された第２の電子部品を含む、請求項１に記載のエレクトロニクスアセンブリ。
  4. 前記パッケージ基板は、前記シールドに導電的に結合された導通路を含む、請求項１に記載のエレクトロニクスアセンブリ。
  5. 前記シールドは、前記パッケージ基板の前記第１の面に導電材料で結合されている、請求項４に記載のエレクトロニクスアセンブリ。
  6. 前記導電材料ははんだを含む、請求項５に記載のエレクトロニクスアセンブリ。
  7. 前記回路ボードは、前記シールドに導電的に結合された導通路を含む、請求項４に記載のエレクトロニクスアセンブリ。
  8. 前記パッケージ基板の前記導通路が、前記回路ボードの前記導通路に導電的に結合されている、請求項７に記載のエレクトロニクスアセンブリ。
  9. 前記電子部品は、ダイ、キャパシタ、インダクタ、又は電圧レギュレータを含む、請求項１に記載のエレクトロニクスアセンブリ。
  10. 前記シールドは、鋼鉄、錫、アルミニウム、ニッケル、又は銀を含む、請求項１乃至９の何れかに記載のエレクトロニクスアセンブリ。
  11. 第１の面及び反対側の第２の面を有する回路ボードであり、当該回路ボードを貫いて延在する孔を有する回路ボードと、
    第１のインターコネクトによって前記回路ボードの前記第２の面に取り付けられた、予め形成されたシールドであり、当該シールドはキャビティを含み、該キャビティは、少なくとも部分的に前記孔の中にある、シールドと、
    第２のインターコネクトによって前記回路ボードの前記第２の面に取り付けられた集積回路（ＩＣ）パッケージであり、当該ＩＣパッケージは、パッケージ基板と、該パッケージ基板に結合された電子部品とを含み、該電子部品が前記キャビティの中まで延在しており、前記パッケージ基板は前記シールドから離隔されている、ＩＣパッケージと、
    を有するエレクトロニクスアセンブリ。
  12. 前記シールドは、前記孔を貫いて、前記第１の面の平面を超えて延在している、請求項１１に記載のエレクトロニクスアセンブリ。
  13. 前記シールドは、前記第１の面の平面を超えて延在してはいない、請求項１１に記載のエレクトロニクスアセンブリ。
  14. 前記回路ボードはマザーボードである、請求項１１乃至１３の何れかに記載のエレクトロニクスアセンブリ。
  15. 前記第１のインターコネクトは、はんだペーストを有し、前記シールドは、前記回路ボードの前記第２の面上の導電コンタクトに、前記はんだペーストで結合されている、請求項１１乃至１３の何れかに記載のエレクトロニクスアセンブリ。
  16. エレクトロニクスアセンブリを製造する方法であって、
    シールドを回路ボード上のはんだ材料と接触させ、前記回路ボードは、前記回路ボードを貫いて延在する孔を有し、前記シールドは、前記シールドが前記回路ボードと電気的に接触させられたときに前記孔の中まで延在するキャビティを有し、且つ
    前記はんだ材料をリフローさせて、前記シールドを前記回路ボードに固定する、
    ことを有する方法。
  17. 当該方法は更に、前記はんだ材料をリフローさせる前に、集積回路（ＩＣ）パッケージを前記回路ボードと電気的に接触させることを有し、前記ＩＣパッケージ及び前記シールドは、前記回路ボードの同一面と電気的に接触させられ、前記ＩＣパッケージと前記回路ボードとの間にはんだ材料がある、請求項１６に記載の方法。
  18. 前記ＩＣパッケージは、リフロー前に、大きい方のはんだボールと、小さい方のはんだボールとを含み、前記ＩＣパッケージを前記回路ボードと電気的に接触させることは、前記大きい方のはんだボールを前記回路ボードと電気的に接触させ、且つ前記小さい方のはんだボールを前記シールドと電気的に接触させることを含む、請求項１７に記載の方法。
  19. 前記ＩＣパッケージは、前記ＩＣパッケージが前記回路ボードと電気的に接触させられたときに前記キャビティの中まで延在する電子部品を含む、請求項１７に記載の方法。
  20. 前記シールドを、金属シートをスタンピングすることによって形成する、
    ことを更に有する請求項１６乃至１９の何れかに記載の方法。
  21. 第１の面及び反対側の第２の面を有する回路ボードであり、当該回路ボードを貫いて延在する孔を有する回路ボードと、
    前記回路ボードの前記第２の面に取り付けられた、予め形成されたシールドであり、当該シールドはキャビティを含み、該キャビティは、少なくとも部分的に前記孔の中にある、シールドと、
    前記回路ボードの前記第２の面に取り付けれた集積回路（ＩＣ）パッケージであり、当該ＩＣパッケージは、パッケージ基板と、該パッケージ基板に結合された電子部品とを含み、該電子部品が前記キャビティの中まで延在しており、前記パッケージ基板は前記シールドから離隔されている、ＩＣパッケージと、
    を有するコンピューティング装置。
  22. 当該コンピューティング装置はラップトップコンピューティング装置である、請求項２１に記載のコンピューティング装置。
  23. 前記電子部品は、ダイ、キャパシタ、インダクタ、又は電圧レギュレータを含む、請求項２１又は２２に記載のコンピューティング装置。
JP2018143277A 2017-09-27 2018-07-31 エレクトロニクスアセンブリにおける遮蔽 Active JP7251932B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/716,757 US10548249B2 (en) 2017-09-27 2017-09-27 Shielding in electronic assemblies
US15/716,757 2017-09-27

Publications (2)

Publication Number Publication Date
JP2019062186A JP2019062186A (ja) 2019-04-18
JP7251932B2 true JP7251932B2 (ja) 2023-04-04

Family

ID=65638764

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018143277A Active JP7251932B2 (ja) 2017-09-27 2018-07-31 エレクトロニクスアセンブリにおける遮蔽

Country Status (3)

Country Link
US (1) US10548249B2 (ja)
JP (1) JP7251932B2 (ja)
DE (1) DE102018120665A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3449502B1 (en) 2016-04-26 2021-06-30 Linear Technology LLC Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US10753967B2 (en) * 2017-11-27 2020-08-25 Omnivision Technologies, Inc. Electromagnetic interference (EMI) evaluation system for image sensors
CN110139477B (zh) * 2018-02-09 2021-10-08 台达电子企业管理（上海）有限公司 应用于智能终端的电源模块及电源模块组装结构
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11477878B2 (en) * 2018-09-14 2022-10-18 Telefonaktiebolaget Lm Ericsson (Publ) PCB structure and method and apparatus for forming the PCB structure
WO2020096309A1 (ko) * 2018-11-08 2020-05-14 주식회사 아모센스 인터포저
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US20200373285A1 (en) * 2019-05-24 2020-11-26 Microsoft Technology Licensing, Llc Power pass-through decoupling capacitance arrangements for integrated circuit devices
CN112038052B (zh) * 2019-06-04 2022-06-14 台达电子工业股份有限公司 电压调节模块及其适用的电压调节装置
US11710726B2 (en) 2019-06-25 2023-07-25 Microsoft Technology Licensing, Llc Through-board power control arrangements for integrated circuit devices
US11596067B2 (en) 2020-04-23 2023-02-28 Hong Fu Jin Precision Industry (Wuhan) Co., Ltd. Stacked circuit boards
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
US20220173046A1 (en) * 2020-12-01 2022-06-02 Intel Corporation Integrated circuit assemblies with direct chip attach to circuit boards
JP2022146063A (ja) * 2021-03-22 2022-10-05 キヤノン株式会社 電子モジュール及び電子機器
CA3161577A1 (en) * 2021-06-08 2022-12-08 Graco Minnesota Inc. Heated hose electrical connectors
US11882393B2 (en) 2021-06-17 2024-01-23 Samsung Electronics Co., Ltd Microphone structure and electronic device including the same
US11910573B2 (en) * 2021-10-25 2024-02-20 Mellanox Technologies Ltd. Mechanical device for cooling an electronic component
US12002795B2 (en) * 2022-04-13 2024-06-04 Google Llc Pluggable CPU modules with vertical power
US20230363085A1 (en) * 2022-05-05 2023-11-09 Nvidia Corp. Power regulator interfaces for integrated circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135775A (ja) 1999-09-22 2001-05-18 Lucent Technol Inc 集積回路マルチチップモジュールパッケージ
JP2004134669A (ja) 2002-10-11 2004-04-30 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
WO2007069789A1 (ja) 2005-12-16 2007-06-21 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148594A (ja) * 1999-11-19 2001-05-29 Murata Mfg Co Ltd シールドケース付き電子部品
JP4497683B2 (ja) * 2000-09-11 2010-07-07 ローム株式会社 集積回路装置
JP2006196664A (ja) * 2005-01-13 2006-07-27 Fuji Photo Film Co Ltd 基板へのシールドケース取付構造及び携帯電話
JP2007158157A (ja) * 2005-12-07 2007-06-21 Alps Electric Co Ltd 電子回路装置
US8288844B2 (en) * 2009-12-17 2012-10-16 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US8737080B2 (en) * 2011-01-14 2014-05-27 Qualcomm Incorporated Modular surface mount package for a system on a chip
KR20130068901A (ko) * 2011-12-16 2013-06-26 삼성전자주식회사 단말기의 쉴드캔 장치 및 이의 조립 방법
JP5790610B2 (ja) * 2012-09-10 2015-10-07 日立金属株式会社 半導体装置、及び通信機器
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
JP2016082022A (ja) * 2014-10-15 2016-05-16 太陽誘電株式会社 回路モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135775A (ja) 1999-09-22 2001-05-18 Lucent Technol Inc 集積回路マルチチップモジュールパッケージ
JP2004134669A (ja) 2002-10-11 2004-04-30 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
WO2007069789A1 (ja) 2005-12-16 2007-06-21 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法

Also Published As

Publication number Publication date
US20190098802A1 (en) 2019-03-28
DE102018120665A1 (de) 2019-03-28
JP2019062186A (ja) 2019-04-18
US10548249B2 (en) 2020-01-28

Similar Documents

Publication Publication Date Title
JP7251932B2 (ja) エレクトロニクスアセンブリにおける遮蔽
US11798892B2 (en) Embedded die on interposer packages
US11581237B2 (en) Cooling apparatuses for microelectronic assemblies
TWI818016B (zh) 裝置層互連
US20200098692A1 (en) Microelectronic assemblies having non-rectilinear arrangements
US11456232B2 (en) Thermal assemblies for multi-chip packages
US11887940B2 (en) Integrated circuit packages with conductive element having cavities housing electrically connected embedded components
US11682605B2 (en) Integrated circuit packages with asymmetric adhesion material regions
TWI777936B (zh) 具有在金屬化堆疊中之三維電容器的電子組件以及運算裝置
US20200373220A1 (en) Integrated circuit packages with thermal interface materials with different material compositions
US20200411407A1 (en) Integrated circuit packages with solder thermal interface material
CN111149212A (zh) 低电阻场效应晶体管及其制造方法
US20190279960A1 (en) Integrated circuit packages with plates
CN113451254A (zh) 集成电路封装支撑部中的磁性结构
US20230178502A1 (en) Methods and apparatus to reduce thickness of on-package memory architectures
US20240290680A1 (en) Low-profile memory apparatus compatible with system thermal solutions and method for making same
US20230207421A1 (en) Technologies for thermoelectric-enhanced cooling
US20230317533A1 (en) Technologies for liquid metal mixtures for electrical interconnects
US20240332127A1 (en) On-package embedded cooling device
US20240334715A1 (en) For memory on package with reduced thickness
US20230317544A1 (en) Integrated circuit packages having reduced z-height and heat path
US20240222283A1 (en) Methods and apparatus to prevent over-etch in semiconductor packages
US20230094979A1 (en) Conformal power delivery structures near high-speed signal traces
US20230095654A1 (en) Conformal power delivery structures
US20230098020A1 (en) Cooling of conformal power delivery structures

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230323

R150 Certificate of patent or registration of utility model

Ref document number: 7251932

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150