JP7222149B1 - 表示装置の製造方法 - Google Patents

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Abstract

タクトタイムの短縮化を図ることができる表示装置の製造方法を提供する。レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と配線基板とを対向させ、基材側からレーザー光を照射して異方性導電接着層の個片を配線基板の所定位置に転写し、配列させる転写工程と、配線基板の所定位置に配列した個片上に発光素子を実装する実装工程とを有する。レーザー光の照射により異方性導電接着層の個片を高精度及び高効率に転写、配列させることができる。

Description

本技術は、発光素子が配列してなる表示装置の製造方法に関する。特にミニLED、マイクロLED等のLED素子が配列してなる表示装置の製造方法に関する。本出願は、日本国において2021年3月26日に出願された日本特許出願番号特願2021-054138を基礎として優先権を主張するものであり、この出願は参照されることにより、本出願に援用される。
従来、LED(Light Emitting Diode)などの発光素子を複数個配列させて発光素子アレイを構成する表示装置が提案されている。特許文献1には、LEDをACF(Anisotropic Conductive Film)などの異方導電性接着剤で接合する工法が開示されている。
特許文献1に記載の工法では、ACFを基板の素子搭載面に一括で貼り付けるため、ACFの接着樹脂及び導電粒子が各LEDピッチ間に残存してしまう。このため、発光素子アレイに光透過性が求められる場合、光の透過を妨げてしまい、優れた光透過性を得ることができない。
一方、ACFをLEDの直下のみに貼り付ける場合は、貼付だけでかなりの時間が必要となってしまい、タクトタイムが悪化してしまう。
米国特許出願公開第2015/0255505号明細書
本技術は、このような従来の実情に鑑みて提案されたものであり、タクトタイムの短縮化を図ることができる表示装置の製造方法を提供する。
本技術に係る表示装置の製造方法は、レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記転写基板に配列された発光素子上に転写させる転写工程と、前記個片が転写された発光素子を配線基板上に再転写させる再転写工程と有する。
本技術に係る表示装置の製造方法は、レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記転写基板に配列された発光素子上に転写させる転写工程と、前記個片が転写された発光素子を前記配線基板上に再転写させる再転写工程と、前記個片を介して前記配線基板の所定位置に配列した発光素子を実装する実装工程とを有する。
本技術によれば、レーザー光の照射により異方性導電接着層の個片を高精度及び高効率に転写、配列させることができるため、タクトタイムの短縮化を図ることができる。
図1は、基材に設けられた異方性導電接着層と、配線基板とを対向させた状態を模式的に示す断面図である。 図2は、基板側からレーザー光を照射し、異方性導電接着層の個片を配線基板の所定位置に転写し、配列させた状態を模式的に示す断面図である。 図3は、配線基板の所定位置に配列した個片上に発光素子を実装させた状態を模式的に示す断面図である。 図4は、基板側からレーザー光を照射し、異方性導電接着層の個片を配線基板上に電極位置で転写し、配列させた状態を模式的に示す断面図である。 図5は、配線基板に電極単位で配列した個片上に発光素子を実装させた状態を模式的に示す断面図である。 図6は、基材に設けられた異方性導電接着層と、転写基板に配列された発光素子とを対向させた状態を模式的に示す断面図である。 図7は、基材に設けられた異方性導電接着層を模式的に示す断面図である。 図8は、基材側からレーザー光を照射し、異方性導電接着層の個片を転写基板に配列された発光素子上に転写させた状態を模式的に示す断面図である。 図9は、個片が転写された発光素子を配線基板上に再転写させる状態を模式的に示す断面図である。 図10は、素ガラス上に配列された異方性導電接着層の個片を示す金属顕微鏡写真である。 図11は、図4に示す金属顕微鏡写真の拡大写真である。
以下、本技術の実施の形態について、図面を参照しながら下記順序にて詳細に説明する。
1.表示装置の製造方法
2.実施例
<1.表示装置の製造方法>
[第1の実施の形態]
第1の実施の形態に係る表示装置の製造方法は、レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と配線基板とを対向させ、基材側からレーザー光を照射して異方性導電接着層の個片を配線基板の所定位置に転写し、配列させる転写工程と、配線基板の所定位置に配列した個片上に発光素子を実装する実装工程とを有する。レーザー光の照射により異方性導電接着層の個片を高精度及び高効率に転写、配列させることができるため、タクトタイムの短縮化を図ることができる。
以下、図1~図3を参照して、異方性導電接着層の個片を配線基板の所定位置に転写し、配列させる転写工程(A)、及び、配線基板の所定位置に配列した個片上に発光素子を実装する実装工程(B)について説明する。
[転写工程(A)]
図1は、基材に設けられた異方性導電接着層と、配線基板とを対向させた状態を模式的に示す断面図である。図1に示すように、先ず、転写工程(A)では、異方性導電接着層基板10と配線基板20とを対向させる。
異方性導電接着層基板10は、基材11と異方性導電接着層12とを備え、基材11表面に異方性導電接着層12が設けられている。基板11は、レーザー光に対して透過性を有するものであればよく、中でも全波長に亘って高い光透過率を有する石英ガラスであることが好ましい。
異方性導電接着層12は、例えば、バインダー中に導電粒子13を含有する。また、異方性導電接着層12は、レーザーによる転写性の観点から、導電粒子13を面方向に整列することで、導通が得られるように捕捉されることと、ショートの回避ができるように構成されていることが好ましい。導電粒子の整列は規則的な配列であることが好ましい。一例として、特許6119718号が挙げられる。バインダーとしては、例えば、エポキシ系接着剤やアクリル系接着剤が挙げられ、それらの中でも波長180nm~360nmに極大吸収波長を持つ樹脂や、高純度ビスフェノールA型エポキシ樹脂などを含むエポキシ系接着剤を好ましく用いることができる。高純度ビスフェノールA型エポキシ樹脂の具体例としては、例えば三菱ケミカル社製の商品名「YL980」を挙げることができる。また、エポキシ系接着剤に含有されるエポキシ樹脂硬化剤としては、例えば、芳香族スルホニウム塩系などのカチオン重合開始剤やアニオン重合開始剤を好ましく用いることができる。芳香族スルホニウム塩系のカチオン重合開始剤の具体例としては、例えば三新化学工業株式会社製の商品名「SI-60L」を挙げることができる。また、アクリル系接着剤は、ラジカル重合反応を利用した接着剤であり、例えば、(メタ)アクリレート化合物などのラジカル重合性物質と、過酸化物などのラジカル重合開始剤とを含有する。表示装置の使用時に求められる耐熱性や接着性の観点からは、エポキシ系接着剤であることが好ましい。なお、ここでは熱硬化系の異方性導電接着層を説明したが、後の工程で熱を避けたい場合などには光硬化系の異方性導電接着層を用いてもよい。その場合、前述した熱重合開始剤にかえて光重合開始剤を使用すればよい。
導電粒子13としては、公知の異方性導電フィルムにおいて使用されているものを適宜選択して使用することができる。例えば、ニッケル(融点 1455℃)、銅(融点 1085℃)、銀(融点 961.8℃)、金(融点 1064℃)、パラジウム(融点 1555℃)、錫(融点 231.9℃)、ホウ化ニッケル(融点 1230℃)、ルテニウム(融点 2334℃)、錫合金であるはんだ等の金属粒子、ポリアミド、ポリベンゾグアナミン、スチレン及びジビニルベンゼンから選ばれる少なくとも1種のモノマーをモノマー単位として含むポリマー等の樹脂粒子の表面をニッケル、銅、銀、金、パラジウム、錫、ホウ化ニッケル、ルテニウムなどの金属で被覆した金属被覆樹脂粒子、シリカ、アルミナ、チタン酸バリウム、ジルコニア、カーボンブラック、ケイ酸ガラス、ホウケイ酸ガラス、鉛ガラス、ソーダ石灰ガラス及びアルミナシリケートガラス等の無機粒子の表面をニッケル、銅、銀、金、パラジウム、錫、ホウ化ニッケル、ルテニウムなどの金属で被覆した金属被覆無機粒子などを挙げることができる。上記金属粒子は、上述した金属により被覆されていてもよい。また、金属被覆樹脂粒子及び金属被覆無機粒子における金属層は単層でもよいし異種金属の複層から形成されていてもよい。
これら導電粒子を、例えば、樹脂層や、樹脂粒子、無機粒子等の絶縁性粒子にて被覆することにより絶縁被覆処理を施すことができる。導電粒子13の粒子径は、実装される光学素子や配線基板の電極やバンプの面積により適宜変更されるが、1~30μmであることが好ましく、1~10μmであることがより好ましく、1~3μmであることが特に好ましい。マイクロLED素子の実装に使用される場合には、電極やバンプの面積が小さいため、この粒子径は、1~2.5μmであることが好ましく、1~2.2μmであることがより好ましく、1~2μmであることが特に好ましい。粒子径は、顕微鏡観察(光学顕微鏡、金属顕微鏡、電子顕微鏡など)で200個以上を計測し、平均から粒子径を求めることができる。
また、前述したような樹脂粒子又は無機粒子に金属を被覆した導電粒子における、金属の被覆厚みは、好ましくは0.005μm以上、より好ましくは0.01μm以上であり、好ましくは10μm以下、より好ましくは1μm以下、さらに好ましくは0.3μm以下である。この被覆厚みは、金属被覆が複層である場合、金属被覆全体の厚みである。この被覆厚みが、上記下限以上及び上記上限以下であると、十分な導電性が得られやすく、また導電粒子が硬くなりすぎずに、前述した樹脂粒子や無機粒子の特性を活かしやすい。
上記被覆厚みは、例えば、透過型電子顕微鏡(TEM)を用いて、導電粒子の断面を観察することにより測定できる。上記被覆厚みについては、任意の被覆厚み5箇所の平均値を1個の導電粒子の被覆厚みとして算出することが好ましく、被覆部全体の厚みの平均値を1個の導電粒子の被覆厚みとして算出することがより好ましい。上記被覆厚みは、任意の導電粒子10個について、各導電粒子の被覆厚みの平均値を算出することにより求めることが好ましい。
また、導電粒子の形状としては、球状、楕円体状、スパイク状、不定形状等の形状が挙げられる。これらの中でも、粒子径や粒度分布の制御が容易であることから球状の形状である導電粒子が好ましい。これらの導電粒子は接続性を向上させるために、表面に突起を有していてもよい。
異方性導電接着層の膜厚は、実装される光学素子や配線基板の電極やバンプの高さにより適宜変更されるが、1~30μmであることが好ましく、1~10μmであることがより好ましい。マイクロLED素子の実装に使用される場合には、電極やバンプの高さが低いため、この膜厚は1~6μmであることが好ましく、1~5μmであることがより好ましく、1~4μmであることが特に好ましい。
異方性導電接着層は、フィルム状にすることで、前記基材に異方性導電接着層を設けることが容易となる。取り扱い性の観点からは、異方性導電接着層の片面又は両面にポリエチレンテレフタレートフィルム等の離型性フィルムを設けたものであることが好ましい。
これらのフィルム状異方性導電接着層の異方性導電接着層を基材に転写することで基材上に異方性導電接着層を積層することもできるし、基材上で異方性導電接着層を製造することで基材上に異方性導電接着層を積層することもできる。基材上で異方性導電接着層を製造する方法としては、例えば、基材上に異方性導電接着剤の溶液を塗布、乾燥する方法や、基材上に導電粒子を含まない接着層を形成し、得られた接着層に導電粒子を固定する方法などが挙げられる。
配線基板20は、基材21上に第1導電型用回路パターンと、第2導電型用回路パターンとを備え、発光素子が1画素を構成するサブピクセル(副画素)単位で配置されるように、例えばp側の第1導電型電極及びn側の第2導電型電極に対応する位置にそれぞれ第1電極22及び第2電極23を有する。また、配線基板20は、例えばマトリクス配線のデータ線、アドレス線などの回路パターンを形成し、1画素を構成する各サブピクセルに対応する発光素子をオンオフ可能とする。1画素は、例えば、R(赤)G(緑)B(青)の3個のサブピクセルで構成しても、RGBW(白)、RGBY(黄)の4個のサブピクセルで構成しても、RG、GBの2個のサブピクセルで構成してもよい。また、配線基板20は、透光基板であることが好ましく、基材21は、ガラス、PET(Polyethylene Terephthalate)などであることが好ましく、回路パターン、第1電極22及び第2電極23は、ITO(Indium-Tin-Oxide)、IZO(Indium-Zinc-Oxide)、ZnO(Zinc-Oxide)、IGZO(Indium-Gallium-Zinc-Oxide)などの透明導電膜であることが好ましい。
図2は、基板側からレーザー光を照射し、異方性導電接着層の個片を配線基板の所定位置に転写し、配列させた状態を模式的に示す断面図である。図2に示すように、転写工程(A)では、基板11側からレーザー光を照射し、異方性導電接着層12の個片12aを配線基板21の所定位置に転写し、配列させる。
ここで、異方性導電接着層の個片を基板から効率よく転写するために、基板上に設けた異方性導電接着層に前処理を行い、個片がマトリクス状に配列するように形成してもよい。このような前処理としては、例えば、異方性導電接着層に、複数の縦方向の切り込みと横方向の切り込みが交差した状態である格子状の切り込みを設ける方法がある。この切り込みは、機械的な方法で設けても、化学的な方法で設けてもよい。もちろん、レーザー光によって焼失させることで切り込みを設けてもよい。このような処理を行うことで、基板上に複数の異方性導電接着層の個片がマトリクス状に配列した状態にすることができ、個片をレーザー光により転写することが容易となる。なお、この切り込みは基板が露出するまで深い必要は必ずしもなく、基板が露出しない程度の切り込みであっても、レーザー光による転写性は向上する。このような前処理は基板に異方性導電接着層を形成した後に行っても、基板に異方性導電接着層を形成する前、すなわち、フィルム状異方性導電接着層の段階で行ってもよい。
転写工程(A)では、異方性導電接着層12の個片12aを、1画素単位(例えばRGB1組みである1ピクセル)で配列させることができ、1画素を構成するサブピクセル(例えば任意のRGB)単位で配列させることもできる。これにより、高いPPI(Pixels Per Inch)の発光素子アレイから低いPPIの発光素子アレイまで対応することができる。
また、転写工程(A)では、異方性導電接着層12の個片12aを、1画素または複数画素単位で配列させることが好ましい。例えばRGBの場合、発光素子は、3画素を1組、もしくはRGBの冗長回路3画素を含む計6画素を1組として配列されるため、1組6画素に異方性導電膜を転写してもよいし、1画素単位で転写してもよいし、さらには電極単位で配列してもよい。一方、生産性を上げるため、透明性を損なわない範囲、例えば1mm×1mmの範囲で、異方性導電膜を転写してもよい。
なお、異方性導電接着層の個片を、1画素単位で配列させる場合には、フィルム状異方性導電接着層をテープ状とし、その幅を1画素分とすることで前述した切り込みを一方向(テープの幅方向)のみとすることができる。この1画素分のテープ幅は、画素間の間隔にもよるが、1画素のサイズと等しい長さを意味するものではなく、隣接する画素と干渉しない程度の長さであることを意味する。
また、配線基板20の所定位置に配列した個片間の距離は、好ましくは3μm以上、より好ましくは5μm以上、さらに好ましくは10μm以上である。また、個片間の距離の上限は、好ましくは3000μm以下、より好ましくは1000μm以下、さらに好ましくは500μm以下である。個片間の距離が小さ過ぎる場合、異方性導電フィルムを配線基板20全面に貼り付ける方法が好ましくなり、個片間の距離が大き過ぎる場合、異方性導電フィルムを配線基板20の所定位置に貼り付ける方法が好ましくなる。個片間の距離は、顕微鏡観察(光学顕微鏡、金属顕微鏡、電子顕微鏡など)を用いて計測することができる。
異方性導電接着層12の個片12aの転写には、例えば、リフト(LIFT:Laser Induced Forward Transfer)装置を用いることができる。リフト装置は、例えば、レーザー装置から出射されたパルスレーザ光を平行光にするテレスコープと、テレスコープを通過したパルスレーザ光の空間強度分布を均一に整形する整形光学系と、整形光学系により整形されたパルスレーザ光を所定のパターンにて通過させるマスクと、整形光学系とマスクとの間に位置するフィールドレンズと、マスクのパターンを通過したレーザー光をドナー基板に縮小投影する投影レンズとを備え、ドナー基板である異方性導電接着層基板10をドナーステージに保持し、レセプター基板である配線基板21をレセプターステージに保持する。異方性導電接着層12と配線基板20との間の距離は、好ましくは10~1000μm、より好ましくは50~500μm、さらに好ましくは80~200μmである。
レーザー装置としては、例えば波長180nm~360nmのレーザー光を発振するエキシマレーザーを用いることができる。エキシマレーザーの発振波長は、例えば193、248、308、351nmであり、これらの発振波長の中から異方性導電接着層12の材料の光吸収性に応じて好適に選択することができる。
マスクは、基材11と異方性導電接着層12との境界面における投影が、所望のレーザー光の配列となるように、所定ピッチで所定サイズの窓の配列が形成されたパターンを用いる。マスクには、基材11に例えばクロムメッキにてパターンが施され、クロムメッキが施されていない窓部分はレーザー光を透過し、クロムメッキが施されている部分はレーザー光を遮断する。
レーザー装置からの出射光はテレスコープ光学系に入射し、その先の整形光学系へと伝搬する。整形光学系に入射する直前におけるレーザー光は、このドナーステージのX軸の移動範囲内のいずれの位置においても、概ね平行光となるよう、テレスコープ光学系により調整されているため、常に、整形光学系に対し、概ね、同一サイズ、同一角度(垂直)により入射する。
整形光学系を通過したレーザー光は、投影レンズとの組み合わせにおいて像側テレセントリック縮小投影光学系を構成するフィールドレンズを経てマスクに入射する。マスクパターンを通過したレーザー光は、その伝搬方向を落射ミラーにより鉛直下方に変え、投影レンズに入射する。投影レンズから出射されたレーザー光は、基材11側から入射し、その表面(下面)に形成されている異方性導電接着層12の所定の位置に対し、マスクパターンの縮小サイズにて正確に投影される。
異方性導電接着層と基材との界面に照射される結像されるレーザー光のパルスエネルギーは、好ましくは0.001~2J、より好ましくは0.01~1.5Jであり、さらに好ましくは0.1~1Jである。フルーエンス(fluence)は、好ましくは0.001~2J/cmであり、より好ましくは0.01~1J/cmであり、さらに好ましくは0.05~0.5J/cmである。パルス幅(照射時間)は、好ましくは0.01~1×10ピコ秒であり、より好ましくは0.1~1×107ピコ秒であり、さらに好ましくは1~1×10ピコ秒である。パルス周波数は、好ましくは0.1~10000Hz、より好ましくは1~1000Hz、さらに好ましくは1~100Hzである。照射パルス数は、好ましくは1~30,000,000である。
このようなリフト装置を用いることにより、基材11と異方性導電接着層12との境界面において、レーザー光を照射された異方性導電接着層12に衝撃波を発生させ、複数の個片12aを基材11から剥離して配線基板20に向けてリフトし、複数の個片12aを配線基板20の所定位置に着弾させることができる。このような転写方式は、レーザーリフトオフと呼ばれ、例えば、レーザーによるアブレーションを利用した方式である。これにより、異方性導電接着層12の個片12aを高精度及び高効率に配線基板20に転写、配列させることができ、タクトタイムの短縮化を図ることができる。
転写工程(A)後の異方性導電接着層12の個片12aの反応率は、好ましくは25%以下、より好ましくは20%以下、さらに好ましくは15%以下である。個片12aの反応率が25%以下であることにより、実装工程(B)において、発光素子を熱圧着させることが可能となる。反応率の測定は、例えばFT-IRを用いて求めることができる。
[実装工程(B)]
図3は、配線基板の所定位置に配列した個片上に発光素子を実装させた状態を模式的に示す断面図である。図3に示すように、実装工程(B)では、配線基板20の所定位置に配列した個片12a上に発光素子30を実装させる。
発光素子30は、本体31と、第1導電型電極32と、第2導電型電極33とを備え、第1導電型電極32と第2導電型電極33とが、同一面側に配置された水平構造を有する。本体31は、例えばn-GaNからなる第1導電型クラッド層と、例えばInAlGa1-x-yN層からなる活性層と、例えばp-GaNからなる第2導電型クラッド層とを備え、いわゆるダブルヘテロ構造を有する。第1導電型電極32は、パッシベーション層により第1導電型クラッド層の一部に形成され、第2導電型電極33は、第2導電型クラッド層の一部に形成される。第1導電型電極32と第2導電型電極33との間に電圧が印加されると、活性層にキャリアが集中し、再結合することにより発光が生じる。
発光素子30を配線基板20に搭載する方法としては、特に限定されるものではないが、例えばレーザーリフトオフ法(LLO法)によりウェハ基板から配線基板20に発光素子30を直接転写、配置する方法や、発光素子30を予め密着させた転写基板を用いて転写基板から配線基板20に発光素子30を転写、配置する方法が挙げられる。発光素子30を配線基板20に熱圧着する方法としては、公知の異方性導電フィルムにおいて用いられている接続方法を適宜選択して使用することができる。これにより、発光素子30間に異方性導電接着層が存在せずに配線基板20が露出した状態で、配線基板20上に発光素子30を異方性接続させることができる。また、配線基板20を透光基板とすることにより、異方性導電フィルムを配線基板20の全面に貼り付けた場合に比べて、優れた光透過性を得ることができる。
以上説明したように、第1の実施の形態に係る表示装置の製造方法によれば、レーザー光の照射により異方性導電接着層12の個片12aを高精度及び高効率に配線基板20に転写、配列させることができるため、タクトタイムの短縮化を図ることができる。上述の実施の形態では、ディスプレイとしての表示装置の製造方法を例に挙げたが、本技術は、これに限られるものではなく、例えば、光源としての発光装置の製造方法にも適用することができる。
[第1の実施の形態の変形例]
前述した第1の実施の形態における転写工程(A)では、図2に示すように、異方性導電接着層12の個片12aを配線基板21上に複数画素単位、1画素単位、又は1画素を構成するサブピクセル単位で配列させることとしたが、これらに限られるものではなく、例えば、電極単位で配列してもよい。
図4は、基板側からレーザー光を照射し、異方性導電接着層の個片を配線基板上に電極位置で転写し、配列させた状態を模式的に示す断面図であり、図5は、配線基板に電極単位で配列した個片上に発光素子を実装させた状態を模式的に示す断面図である。
図4に示すように、転写工程(A)において、発光素子30の例えばp側の第1導電型電極32及びn側の第2導電型電極33にそれぞれ対応する第1電極22及び第2電極23に対し、それぞれ第1の個片14及び第2の個片15を転写し、図5に示すように、実装工程(B)において、配線基板20上に電極単位で配列された個片上に発光素子30を実装させてもよい。これにより、表示装置の透明性を向上させることができきる。
[第2の実施の形態]
第2の実施の形態に係る表示装置の製造方法は、レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、基材側からレーザー光を照射して異方性導電接着層の個片を転写基板に配列された発光素子上に転写させる転写工程と、個片が転写された発光素子を配線基板上に再転写させる再転写工程と、個片を介して配線基板の所定位置に配列した発光素子を実装する実装工程とを有する。レーザー光の照射により異方性導電接着層の個片を高精度及び高効率に転写、配列させることができるため、タクトタイムの短縮化を図ることができる。
以下、図6~図9を参照して、異方性導電接着層の個片を転写基板に配列された発光素子上に転写させる転写工程(A1)と、個片が転写された発光素子を配線基板上に再転写させる再転写工程(A2)と、個片を介して配線基板の所定位置に配列した発光素子を実装する実装工程(BB)について説明する。なお、第1の実施の形態と同一の構成には、同一の符号を付し、説明を省略する。
[転写工程(A1)]
図6は、基材に設けられた異方性導電接着層と、転写基板に配列された発光素子とを対向させた状態を模式的に示す断面図であり、図7は、基材に設けられた異方性導電接着層を模式的に示す断面図である。図6に示すように、先ず、転写工程(A1)では、異方性導電接着層基板10と転写基板40とを対向させる。
転写基板40は、基材41と、基材41上に配列された発光素子30とを備える。
基材41は、後述する再転写工程(A2)の転写方式に応じて適宜選択される。例えば、レーザーによるアブレーションを利用した転写方式を用いる場合、基材41は、レーザー光に対して透過性を有するものであればよく、中でも全波長に亘って高い光透過率を有する石英ガラスであることが好ましい。また、例えば、転写基板40を配線基板20に貼り合わせて発光素子30を転着させる場合、例えばシリコーンゴム層を設けてもよい。
転写工程(A1)では、前述した第1の実施の形態と同様、例えばレーザーリフトオフと呼ばれるレーザーによるアブレーションを利用した転写方式を用いることができる。アブレーションを利用する場合、図7に示すように、異方性導電接着層12の基材11が設けられる側の面から厚み方向に0~0.05μmの領域Xには導電粒子が存在しないことが好ましい。
異方性導電接着層12の、基材11が設けられる側の面から厚み方向に0~0.05μmの領域Xではアブレーションの強い影響がある。したがって、この領域Xには導電粒子が存在しないことが好ましい。言い換えると、前記領域Xを除いた異方性導電接着層の部分に全ての導電粒子がはみ出すことなく存在することが好ましい。ここで、ある領域に導電粒子が存在しない状態とは、例えば、導電粒子の粒子全体がその領域中に存在しない状態だけでなく、導電粒子の一部分も含まれない状態を意味する。
異方性導電接着層の生産性の観点から、領域Xに導電粒子が混入してしまう場合には、領域Xに混入した導電粒子個数は、異方性導電接着層に含まれる全体の導電粒子個数の5%以下とすることが好ましく、1%以下とすることがより好ましい。
ここで、異方性導電接着層12の領域Xの厚みtは、基材11が設けられる側の面から厚み方向に0~0.05μmとしてもよく、アブレーションによる導電粒子劣化の抑制をより確実にするためには、この厚みtを0~0.1μm、より好ましくは0~0.15μm、特に好ましくは0~0.2μmとし、この領域に導電粒子が存在しないことが好ましい。同様に言い換えると、これらの領域を除いた異方性導電接着層の部分に全ての導電粒子がはみ出すことなく存在することが好ましい。また、同様に、異方性導電接着層の生産性の観点から、これらの領域に導電粒子が混入してしまう場合には、領域に混入した導電粒子個数は、異方性導電接着層に含まれる全体の導電粒子個数の5%以下とすることが好ましく、1%以下とすることがより好ましい。
また、導電粒子のアブレーション耐性を高めるためには、前述した導電粒子を構成する金属の中でも、融点が1400℃以上である金属を含む金属で構成されることが好ましい。入手容易性からは融点の上限は3500℃程度であることが好ましい。同様の観点で、導電粒子を構成する金属は、ニッケル、パラジウム又はルテニウムを含むことが好ましい。
前述した樹脂粒子の表面を金属で被覆した金属被覆樹脂粒子、又は、無機粒子の表面を金属で被覆した金属被覆無機粒子を使用する場合、樹脂粒子や無機粒子へのアブレーションの影響を最小限にするために、前記金属による被覆厚みを0.08μm以上とすることが好ましく、0.1μm以上とすることがより好ましく、0.15μm以上とすることが特に好ましく、0.2μm以上とすることが最も好ましい。この被覆厚みの上限は、導電粒子の直径によるが、導電粒子直径の20%又は0.5μm程度であることが好ましい。
このような異方性導電接着層は、第2の実施の形態だけでなく、第1の実施の形態やその変形例、その他の形態にも適用可能である。
図8は、基材側からレーザー光を照射し、異方性導電接着層の個片を転写基板に配列された発光素子上に転写させた状態を模式的に示す断面図である。図8に示すように、転写工程(A1)では、基材11側からレーザー光を照射し、異方性導電接着層12の個片16を配線基板21の所定位置に転写し、配列させる。基材11側からレーザー光を照射し、異方性導電接着層12の個片16を転写基板に配列された発光素子30上に転写させる。
前述した第1の実施の形態と同様、異方性導電接着層12の個片16の転写には、例えば、リフト装置を用いることができる。リフト装置を用いることにより、基材11と異方性導電接着層12との境界面において、レーザー光を照射された異方性導電接着層12に衝撃波を発生させ、複数の個片16を基材11から剥離して転写基板に配列された発光素子30に向けてリフトし、個片16を発光素子30に高精度に着弾させることができ、タクトタイムの短縮化を図ることができる。
[再転写工程(A2)]
図9は、個片が転写された発光素子を配線基板上に再転写させる状態を模式的に示す断面図である。図9に示すように、再転写工程(A2)では、個片16が転写された発光素子30を配線基板上に再転写させる。再転写する方法としては、特に限定されるものではないが、例えばレーザーリフトオフ法(LLO法)により転写基板40から配線基板20に個片16が転写された発光素子30を直接転写、配置する方法、個片16が転写された発光素子30を予め密着させた転写基板を用いて転写基板40から配線基板20に発光素子30を転写、配置する方法などが挙げられる。
また、再転写工程(A2)では、発光素子30を、1画素を構成するサブピクセル単位で転写させることが好ましい。これにより、高いPPI(Pixels Per Inch)の発光素子アレイから低いPPIの発光素子アレイまで対応することができる。
[実装工程(BB)]
実装工程(BB)では、個片16を介して配線基板20の所定位置に配列した発光素子30を実装させる。発光素子30を実装させた状態は、図3と同様である。発光素子30を配線基板20に実装する方法としては、公知の異方性導電フィルムにおいて用いられている熱圧着等の接続方法を適宜選択して使用することができる。これにより、発光素子30間に異方性導電接着層が存在せずに配線基板20が露出した状態で、配線基板20上に発光素子30を異方性接続させることができる。また、配線基板20を透光基板とすることにより、異方性導電フィルムを配線基板20の全面に貼り付けた場合に比べて、優れた光透過性を得ることができる。
以上説明したように、第2の実施の形態に係る表示装置の製造方法によれば、レーザー光の照射により異方性導電接着層12の個片16を高精度及び高効率に発光素子30に転写、配列させることができるため、タクトタイムの短縮化を図ることができる。
[第2の実施の形態の変形例]
前述した第2の実施の形態における転写工程(A1)では、図8に示すように、異方性導電接着層12の個片16を発光素子30上に転写させることとしたが、これらに限られるものではなく、例えば、異方性導電接着層の個片を、発光素子上に電極単位で転写させてもよい。すなわち、発光素子30の例えばp側の第1導電型電極32及びn側の第2導電型電極33にそれぞれ第1の個片及び第2の個片を転写させてもよい。これにより、表示装置の透明性を向上させることができきる。
<2.実施例>
本実施例では、石英ガラスに設けられた異方性導電接着層と素ガラスとを対向させ、基材側からレーザー光を照射して異方性導電接着層の個片を素ガラスの所定位置に転写し、配列させた。そして、素ガラス上に配列された個片を金属顕微鏡による目視により評価した。なお、本実施例は、これらに限定されるものではない。
[異方性導電接着層の作製]
平均粒径2.2μmの導電粒子が整列した異方性導電接着層を石英ガラスにラミネートし、石英ガラス上に厚み4μmの異方性導電接着層を設けた異方性導電接着層基板を作製した。異方性導電接着層のバインダーは、フェノキシ樹脂(商品名:PKHH、巴化学工業株式会社製)42質量部、高純度ビスフェノールA型エポキシ樹脂(商品名:YL-980、三菱ケミカル株式会社製)40質量部、疎水性シリカ(商品名:R202、日本アエロジル株式会社製)10質量部、アクリルゴム(商品名:SG80H、ナガセケムテックス株式会社製)3質量部、及びカチオン重合開始剤(商品名:SI-60L、三新化学工業株式会社製)5質量部を配合して、厚さ50μmのPETフィルム上に塗布、乾燥して樹脂層を調製した。得られた樹脂層から導電粒子(平均粒径2.2μm、樹脂コア金属被覆微粒子、Niメッキ0.2μm厚、積水化学工業株式会社製)を特許6187665号記載の方法により、樹脂層の一方の界面と導電粒子が略一致するように整列させた。異方性導電接着層の平面視における導電粒子の整列は、六方格子配列で導電粒子間距離が粒子径の2倍となるようにした。
[異方性導電接着層の転写]
リフト装置(MT-30C200)を用いて、異方性導電接着層の個片を素ガラスに転写した。前述のように、リフト装置は、レーザー装置から出射されたパルスレーザ光を平行光にするテレスコープと、テレスコープを通過したパルスレーザ光の空間強度分布を均一に整形する整形光学系と、整形光学系により整形されたパルスレーザ光を所定のパターンにて通過させるマスクと、整形光学系とマスクとの間に位置するフィールドレンズと、マスクのパターンを通過したレーザー光をドナー基板に縮小投影する投影レンズとを備えており、ドナー基板である異方性導電接着層基板をドナーステージに保持し、レセプター基板である素ガラスをレセプターステージに保持し、異方性導電接着層と素ガラスとの間の距離を100μmとした。
レーザー装置は、発振波長を248nmとするエキシマレーザーを用いた。レーザー光のパルスエネルギーは、600J、フルーエンス(fluence)は150J/cm、パルス幅(照射時間)は30000ピコ秒、パルス周波数は0.01kHz、照射パルス数は各ACF1小片につき1パルスとした。異方性導電接着層と基材との界面に照射される結像されるレーザー光のパルスエネルギーは、0.001~2Jであり、フルーエンス(fluence)は、0.001~2J/cmであり、パルス幅(照射時間)は、0.01~1×10ピコ秒であり、パルス周波数は、0.1~10000Hzであり、照射パルス数は、1~30,000,000であった。
マスクは、ドナー基板である異方性導電接着層基板の異方性導電接着層と石英ガラスとの境界面における投影が、縦120μmピッチ及び横160μmピッチで縦30μm×横40μmのレーザー光の配列となるように、所定ピッチで所定サイズの窓の配列が形成されたパターンを用いた。
[転写の評価]
素ガラス上に配列された異方性導電接着層の個片の反応率を測定した結果、17.4%であった。反応率は、FT-IRを用いて異方性導電接着層の個片中のエポキシ基の減少率により求めた。すなわち、転写前の個片中のエポキシ基がレーザー光による転写によりどれだけ減少したかを、赤外吸収スペクトルの914cm-1の吸収を測定することで求めた。
図10は、素ガラス上に配列された異方性導電接着層の個片を示す金属顕微鏡写真であり、図11は、図10に示す金属顕微鏡写真の拡大写真である。図10及び図11に示すように、素ガラス上に異方性導電接着層の個片がマスクのパターン通りに転写されることが確認できた。すなわち、レーザー光の照射により異方性導電接着層の個片を高精度及び高効率に転写、配列させることができ、タクトタイムの短縮化を図ることができることが分かった。
以上、本発明の実施形態について詳述したが、一方で本発明について異なる視点から表現すると下記(1)~(29)及び(U1)~(U18)のようになる。
(1) レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と配線基板とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記配線基板の所定位置に転写し、配列させる転写工程と、
前記配線基板の所定位置に配列した個片上に発光素子を実装する実装工程と
を有する表示装置の製造方法。
(2) 前記転写工程では、前記異方性導電接着層の個片を、1画素単位で配列させる(1)記載の表示装置の製造方法。
(3) 前記転写工程では、前記異方性導電接着層の個片を、1画素を構成するサブピクセル単位で配列させる(1)記載の表示装置の製造方法。
(4) 前記転写工程では、前記異方性導電接着層の個片を、複数画素単位で配列させる(1)記載の表示装置の製造方法。
(5) 前記転写工程では、前記異方性導電接着層の個片を、前記発光素子の電極単位で配列させる(1)記載の表示装置の製造方法。

(6) 前記配線基板の所定位置に配列した個片間の距離が、3μm以上である(1)乃至(5)のいずれか1項に記載の表示装置の製造方法。
(7) 前記転写工程後の個片の反応率が、25%以下である(1)乃至(6)のいずれか1項に記載の表示装置の製造方法。
(8) 前記レーザー光の波長が、180nm~360nmであり、
前記異方性導電接着層が、波長180nm~360nmに極大吸収波長を持つ樹脂を含む(1)乃至(7)のいずれか1項に記載の表示装置の製造方法。
(9) 前記異方性導電接着層は、導電粒子を含有する(1)乃至(8)のいずれか1項に記載の表示装置の製造方法。
(10) 前記異方性導電接着層が、前記導電粒子を面方向に整列して構成されている(1)乃至(9)のいずれか1項に記載の表示装置の製造方法。
(11) 前記異方性導電接着層の、前記基材が設けられる側の面から厚み方向に0~0.05μmの領域には前記導電粒子が存在しない(9)又は(10)記載の表示装置の製造方法。
(12) 前記導電粒子は、樹脂粒子の表面を金属で被覆した金属被覆樹脂粒子、又は、樹脂無機粒子の表面を金属で被覆した金属被覆無機粒子であり、
前記金属による被覆厚みは、0.15μm以上である(9)乃至(11)のいずれか1項に記載の表示装置の製造方法。
(13) 前記導電粒子を構成する金属は、融点が1400℃以上である金属を含む(9)乃至(12)のいずれか1項に記載の表示装置の製造方法。
(14) レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記転写基板に配列された発光素子上に転写させる転写工程と、
前記個片が転写された発光素子を前記配線基板上に再転写させる再転写工程と、
前記個片を介して前記配線基板の所定位置に配列した発光素子を実装する実装工程と
を有する表示装置の製造方法。
(15) 前記転写工程では、前記異方性導電接着層の個片を、前記発光素子上に電極単位で転写させる(14)記載の表示装置の製造方法。
(16) 前記再転写工程では、前記発光素子を、1画素を構成するサブピクセル単位で転写させる(14)又は(15)記載の表示装置の製造方法。
(17) 基材に設けられた異方性導電接着層と配線基板とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記配線基板の所定位置に転写する工程を有する異方性導電接着層付き配線基板の製造方法。

(18) 基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記転写基板に配列された発光素子上に転写させる転写工程を有する異方性導電接着層付き発光素子の製造方法。
(19) レーザーリフトオフによる転写に用いられるフィルム状異方性導電接着層。
(20) 導電粒子を含有する(19)記載のフィルム状異方性導電接着層。
(21) 前記レーザーリフトオフによる転写時に設けられる基材側の面から厚み方向に0~0.05μmの領域には前記導電粒子が存在しない(20)記載のフィルム状異方性導電接着層。
(22) 前記導電粒子は、樹脂粒子の表面を金属で被覆した金属被覆樹脂粒子、又は、樹脂無機粒子の表面を金属で被覆した金属被覆無機粒子であり、
前記金属による被覆厚みは、0.15μm以上である(20)又は(21)記載のフィルム状異方性導電接着層。
(23) 前記導電粒子を構成する金属は、融点が1400℃以上である金属を含む(20)乃至(22)のいずれか1項に記載のフィルム状異方性導電接着層。
(24) 前記導電粒子を構成する金属は、ニッケル、パラジウム又はルテニウムを含む(20)乃至(23)のいずれか1項に記載のフィルム状異方性導電接着層。
(25) レーザーリフトオフによる転写に用いられる異方性導電接着層が積層された基材。
(26) 異方性導電接着層の、レーザーリフトオフ転写用異方性導電接着層への応用。
(27) 異方性導電接着層の、レーザーリフトオフ転写用異方性導電接着層の製造のための応用。
(28) 異方性導電接着層の、レーザーリフトオフによる転写に用いられる異方性導電接着層が積層された基材の製造のための応用。
(29) 異方性導電接着層の、レーザーリフトオフへの応用。
(U1) レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と配線基板とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記配線基板の所定位置に転写し、配列させる転写機構と、
前記配線基板の所定位置に配列した個片上に発光素子を実装する実装機構と
を有する表示装置の製造システム。
(U2) 前記転写機構では、前記異方性導電接着層の個片を、1画素単位で配列させる(U1)記載の表示装置の製造システム。
(U3) 前記転写機構では、前記異方性導電接着層の個片を、1画素を構成するサブピクセル単位で配列させる(U1)記載の表示装置の製造システム。
(U4) 前記転写機構では、前記異方性導電接着層の個片を、複数画素単位で配列させる(U1)記載の表示装置の製造システム。
(U5) 前記転写機構では、前記異方性導電接着層の個片を、前記発光素子の電極単位で配列させる(U1)記載の表示装置の製造システム。
(U6) 前記配線基板の所定位置に配列した個片間の距離が、3μm以上である(U1)乃至(U5)のいずれか1項に記載の表示装置の製造システム。
(U7) 前記転写機構による転写後の個片の反応率が、25%以下である(U1)乃至(U6)のいずれか1項に記載の表示装置の製造システム。
(U8) 前記レーザー光の波長が、180nm~360nmであり、
前記異方性導電接着層が、波長180nm~360nmに極大吸収波長を持つ樹脂を含む(U1)乃至(U7)のいずれか1項に記載の表示装置の製造システム。
(U9) 前記異方性導電接着層は、導電粒子を含有する(U1)乃至(U8)のいずれか1項に記載の表示装置の製造システム。
(U10) 前記異方性導電接着層が、前記導電粒子を面方向に整列して構成されている(U9)記載の表示装置の製造システム。
(U11) 前記異方性導電接着層の、前記基材が設けられる側の面から厚み方向に0~0.05μmの領域には前記導電粒子が存在しない(U9)又は(U10)記載の表示装置の製造システム。
(U12) 前記導電粒子は、樹脂粒子の表面を金属で被覆した金属被覆樹脂粒子、又は、無機粒子の表面を金属で被覆した金属被覆無機粒子であり、
前記金属による被覆厚みは、0.15μm以上である(U9)乃至(U11)のいずれか1項に記載の表示装置の製造システム。
(U13) 前記導電粒子を構成する金属は、融点が1400℃以上である金属を含む(U9)乃至(U12)のいずれか1項に記載の表示装置の製造システム。
(U14) レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記転写基板に配列された発光素子上に転写させる転写機構と、
前記個片が転写された発光素子を前記配線基板上に再転写させる再転写機構と、
前記個片を介して前記配線基板の所定位置に配列した発光素子を実装する実装機構と
を有する表示装置の製造システム。
(U15) 前記転写機構では、前記異方性導電接着層の個片を、前記発光素子上に電極単位で転写させる(U14)記載の表示装置の製造システム。
(U16) 前記再転写機構では、前記発光素子を、1画素を構成するサブピクセル単位で転写させる(U14)又は(U15)記載の表示装置の製造システム。
(U17) 基材に設けられた異方性導電接着層と配線基板とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記配線基板の所定位置に転写する機構を有する異方性導電接着層付き配線基板の製造システム。
(U18) 基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記転写基板に配列された発光素子上に転写させる転写機構を有する異方性導電接着層付き発光素子の製造システム。
前述した多くの実施形態における各構成要件を細分化し、細分化された構成要件を各々単独で、又は組み合わせて、これら(1)~(29)及び(U1)~(U18)に導入することができる。
10 基板、11 基材、12 異方性導電接着層、12a 個片、13 導電粒子、20 配線基板、21 基材、22 第1電極、23 第2電極、30 発光素子、31 、32 第1導電型電極、33 第2導電型電極、40 転写基板、41 基材

Claims (18)

  1. レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と配線基板とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記配線基板の所定位置に転写し、配列させる転写工程と、
    前記配線基板の所定位置に配列した個片上に発光素子を実装する実装工程と
    を有する表示装置の製造方法。
  2. 前記転写工程では、前記異方性導電接着層の個片を、1画素単位で配列させる請求項1記載の表示装置の製造方法。
  3. 前記転写工程では、前記異方性導電接着層の個片を、1画素を構成するサブピクセル単位で配列させる請求項1記載の表示装置の製造方法。
  4. 前記転写工程では、前記異方性導電接着層の個片を、複数画素単位で配列させる請求項1記載の表示装置の製造方法。
  5. 前記転写工程では、前記異方性導電接着層の個片を、前記発光素子の電極単位で配列させる請求項1記載の表示装置の製造方法。
  6. 前記配線基板の所定位置に配列した個片間の距離が、3μm以上である請求項1乃至5のいずれか1項に記載の表示装置の製造方法。
  7. 前記転写工程後の個片の反応率が、25%以下である請求項1乃至6のいずれか1項に記載の表示装置の製造方法。
  8. 前記レーザー光の波長が、180nm~360nmであり、
    前記異方性導電接着層が、波長180nm~360nmに極大吸収波長を持つ樹脂を含む請求項1乃至7のいずれか1項に記載の表示装置の製造方法。
  9. 前記異方性導電接着層は、導電粒子を含有する請求項1乃至8のいずれか1項に記載の表示装置の製造方法。
  10. 前記異方性導電接着層が、前記導電粒子を面方向に整列して構成されている請求項9記載の表示装置の製造方法。
  11. 前記異方性導電接着層の、前記基材が設けられる側の面から厚み方向に0~0.05μmの領域には前記導電粒子が存在しない請求項9又は10記載の表示装置の製造方法。
  12. 前記導電粒子は、樹脂粒子の表面を金属で被覆した金属被覆樹脂粒子、又は、無機粒子の表面を金属で被覆した金属被覆無機粒子であり、
    前記金属による被覆厚みは、0.15μm以上である請求項9乃至11のいずれか1項に記載の表示装置の製造方法。
  13. 前記導電粒子を構成する金属は、融点が1400℃以上である金属を含む請求項9乃至12のいずれか1項に記載の表示装置の製造方法。
  14. レーザー光に対して透過性を有する基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記転写基板に配列された発光素子上に転写させる転写工程と、
    前記個片が転写された発光素子を配線基板上に再転写させる再転写工程と
    有する表示装置の製造方法。
  15. 前記転写工程では、前記異方性導電接着層の個片を、前記発光素子上に電極単位で転写させる請求項14記載の表示装置の製造方法。
  16. 前記再転写工程では、前記発光素子を、1画素を構成するサブピクセル単位で転写させる請求項14又は15記載の表示装置の製造方法。
  17. 基材に設けられた異方性導電接着層と配線基板とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記配線基板の所定位置に転写する工程を有する異方性導電接着層付き配線基板の製造方法。
  18. 基材に設けられた異方性導電接着層と転写基板に配列された発光素子とを対向させ、前記基材側からレーザー光を照射して前記異方性導電接着層の個片を前記転写基板に配列された発光素子上に転写させる転写工程を有する異方性導電接着層付き発光素子の製造方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013221104A (ja) * 2012-04-17 2013-10-28 Dexerials Corp 異方性導電接着剤及びその製造方法、発光装置及びその製造方法
JP2014030026A (ja) * 2013-08-30 2014-02-13 Dexerials Corp 異方性導電接着剤及び発光装置
JP2015505736A (ja) * 2011-11-18 2015-02-26 ルクスビュー テクノロジー コーポレイション マイクロデバイスを転写する方法
US20150107667A1 (en) * 2012-01-24 2015-04-23 Michael A. Tischler Wafer-level flip chip device packages and related methods
JP2020013954A (ja) * 2018-07-20 2020-01-23 株式会社ブイ・テクノロジー 基板接続構造、マイクロledディスプレイ及び部品実装方法
US20200075560A1 (en) * 2017-06-15 2020-03-05 Goertek Inc. Method for transferring micro-light emitting diodes, micro-light emitting diode device and electronic device
US20200373473A1 (en) * 2018-01-29 2020-11-26 Lg Electronics Inc. Method for manufacturing display device using semiconductor light-emitting elements and display device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119718B2 (ja) 2013-11-19 2017-04-26 デクセリアルズ株式会社 異方導電性フィルム及び接続構造体
US9423832B2 (en) 2014-03-05 2016-08-23 Lg Electronics Inc. Display device using semiconductor light emitting device
JP2021054138A (ja) 2019-09-27 2021-04-08 いすゞ自動車株式会社 制御装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015505736A (ja) * 2011-11-18 2015-02-26 ルクスビュー テクノロジー コーポレイション マイクロデバイスを転写する方法
US20150107667A1 (en) * 2012-01-24 2015-04-23 Michael A. Tischler Wafer-level flip chip device packages and related methods
JP2013221104A (ja) * 2012-04-17 2013-10-28 Dexerials Corp 異方性導電接着剤及びその製造方法、発光装置及びその製造方法
JP2014030026A (ja) * 2013-08-30 2014-02-13 Dexerials Corp 異方性導電接着剤及び発光装置
US20200075560A1 (en) * 2017-06-15 2020-03-05 Goertek Inc. Method for transferring micro-light emitting diodes, micro-light emitting diode device and electronic device
US20200373473A1 (en) * 2018-01-29 2020-11-26 Lg Electronics Inc. Method for manufacturing display device using semiconductor light-emitting elements and display device
JP2020013954A (ja) * 2018-07-20 2020-01-23 株式会社ブイ・テクノロジー 基板接続構造、マイクロledディスプレイ及び部品実装方法

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