JP7200679B2 - 歪み測位装置、歪み測定方法 - Google Patents

Description

本発明は、歪みゲージを用いる歪み測定装置、歪み測定方法に関する。

歪みゲージセンサは、互いに直交するＸ軸、Ｙ軸、Ｚ軸のそれぞれ単軸に加わった力の影響が、他の軸にも出てしまうという不具合を基本的に有している。それを補正するために、Ｘ軸、Ｙ軸、Ｚ軸それぞれに関して校正を行ない、補正係数を取得するものとしている。

特許文献１には、オフセット調整用抵抗を用いずにオフセット電圧を相殺することにより、初期調整にほとんど時間と労力とを必要とせず、しかもブリッジ出力電圧と歪みとの線形性を保つことが可能な歪み検出装置におけるブリッジ信号処理回路に関する技術が提案されている。

一方、Ｘ軸とＹ軸の２軸にかかる力を測定する一般的な歪み検出装置は、図７に示すように、４つの抵抗Ｇ１～Ｇ４からなるハーフブリッジ回路の歪みゲージＳＧと、歪みゲージＳＧの抵抗Ｇ１、Ｇ３の中点から導出された端子と電源入力端子との間に配置されたオフセット調整用抵抗Ｒ１と、を備えた回路構成となっている。

この回路構成において、電源入力端子に電圧ＶCCを印加し、反対側の点である抵抗Ｇ２，Ｇ４の中点から導出された端子を接地することにより、抵抗Ｇ１、Ｇ３の中点から導出された端子からＺ軸にかかる出力Ｆｚが、抵抗Ｇ３、Ｇ４の中点から導出された端子からＸ軸にかかる出力Ｆｘが、また、抵抗Ｇ１、Ｇ２の中点から導出された端子からＹ軸にかかる出力Ｆｙが、測定される。

そして、事前に決められた荷重をそれぞれの軸（Ｘ軸、Ｙ軸、Ｚ軸）にかけて、他の軸に表われる出力を測定するという処理を、荷重を何種類か変えて複数回行ない、他軸への影響を取り除く補正式を作成する手法が一般的に行なわれている補正方法となる。

特開昭６３－３０５２０３号公報

上述した、オフセット調整用抵抗Ｒ１を備えた一般的な歪み検出装置は、Ｘ軸とＹ軸の２軸にかかる力を測定するという通常利用の場合であっても、オフセット調整用抵抗Ｒ１が追加されているため、Ｘ軸、Ｙ軸にかかる電圧が抵抗分割により低下し（図７において、例えば、Ｇ１～Ｇ４がそれぞれ５００Ωとし、Ｒ１が５００Ω、ＶCCを５．０Ｖとすると、歪みゲージＳＧにかかる電圧は２．５Ｖとなり、ＶCCの半分となる）、出力Ｆｘ、Ｆｙのレベルが低くなり、結果としてダイナミックレンジが狭く、Ｓ／Ｎ比の低い、ノイズの影響を受け易い、特性となり、歪み測定の精度が低下するという課題があった。

本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、歪みゲージを用いた歪み測定において、歪み測定の精度低下を抑えることが可能な歪み測定装置、歪み測定方法を提供することにある。

本発明の一態様は、直交する２軸にかかる力を測定する歪みゲージを用いた歪み測定装置であって、上記歪みゲージの電圧印加端子と電圧供給源との間に配置された第１端子、及び、第２端子と、上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置される第１の抵抗と、上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置され、上記第１の抵抗よりも抵抗値の低い第２の抵抗と、上記電圧供給源の接続先を上記第１端子または上記第２端子のいずれかに択一的に切り替える切替部と、を備え、上記切替部は、上記２軸と相互に直交する第３の軸にかかる力が上記直交する２軸にかかる影響を補正する補正情報を取得するときは上記電圧供給源の接続先を上記第１端子に切り替え、上記直交する２軸にかかる力を測定するときは上記電圧供給源の接続先を上記第２端子に切り替えることを特徴とする。

本発明によれば、歪みゲージを用いた歪み測定において、歪み測定の精度低下を抑えることが可能となる。

本発明の第１の実施形態に係る歪み測定装置の一部の電気回路構成を抽出して示す図。 第１の実施形態に係る歪み測定時の処理内容を示すフローチャート。 第１の実施形態に係る歪み測定時のサンプリングタイミングとスイッチＳＷＡの接続状態との関係を示すタイミングチャート。 本発明の第２の実施形態に係る歪み測定装置の一部の電気回路構成を抽出して示す図。 第２の実施形態に係る測定時の処理内容を示すフローチャート。 本発明の第１または第２の実施形態に係る歪み測定装置をランニングシューズのソール内に埋設して実装した例を示す図。 一般的な歪みゲージの電気回路図。

以下、図面を参照して本発明の一実施形態を説明する。
（第１の実施形態）
図１（Ａ）は、本発明の第１の実施形態に係る歪み測定装置の一部の電気回路構成を抽出して示す図である。Ｘ軸とＹ軸の平面にかかる力を測定する２軸の歪みゲージＳＧが、４つの抵抗Ｇ１～Ｇ４からなるハーフブリッジ回路でチップ化して構成される。歪みゲージＳＧの抵抗Ｇ１、Ｇ３の中点から導出された端子に、外付けのスイッチング回路ＡＣ１１を介在して電圧ＶCCを印加している。反対側の点である抵抗Ｇ２，Ｇ４の中点から導出された端子を接地し、抵抗Ｇ１、Ｇ３の中点から導出された端子により、Ｚ軸にかかる出力Ｆｚの測定を行なう。また、抵抗Ｇ３、Ｇ４の中点から導出された端子によりＸ軸にかかる出力Ｆｘの測定を、抵抗Ｇ１、Ｇ２の中点から導出された端子によりＹ軸にかかる出力Ｆｙの測定をそれぞれ行なう。

スイッチング回路ＡＣ１１は、Ｚ軸にかかる出力Ｆｚの測定を行なうための第１の抵抗Ｒ１（オフセット調整用抵抗）と、４端子スイッチＳＷＡとを有する。スイッチＳＷＡは、電圧ＶCCを第１の抵抗Ｒ１を介して印加するための端子ＳＷ１と、開放端子ＳＷ２と、抵抗等を介さずに直接接続する端子ＳＷ３の、３つの自由端のいずれか１つが、電圧ＶCCが印加される固定端と接続する構成を有する。図１（Ａ）は、端子ＳＷ１が選択されて接続されている状態を示す。

なお、本実施形態の歪み測定装置は、スイッチＳＷＡの切り換え制御を行なうマイクロコンピュータを有するが、当該マイクロコンピュータのハードウェア回路の構成自体は、一般的な構成と同様であるものとして、その図示と説明とを省略する。

図１（Ｂ）は、歪みゲージＳＧに電圧ＶCCを直接印加する端子ＳＷ３が選択されて接続されている状態を示す。

図１（Ｃ）は、開放端である端子ＳＷ２が選択されて接続されている状態を示すものであり、電圧ＶCCが歪みゲージＳＧに印加されないために、歪みゲージＳＧでの電力消費はゼロとなる。

以下、第１の実施形態の動作について説明する。
図２は、マイクロコンピュータ内のＣＰＵが、不揮発メモリに記憶されている動作プログラムにより実行する、歪み測定の処理内容を示すフローチャートである。電源を投入した当初にＣＰＵは、スイッチング回路ＡＣ１１のスイッチＳＷＡを、図１（Ｃ）で示したように開放端である端子ＳＷ２に切り換えて接続させる（ステップＳ１０１）。

その後、ＣＰＵは内部クロックにより、予め選択された、例えば１秒間に１回のサンプリングタイミングとなるのを待機する（ステップＳ１０２）。

サンプリングタイミングとなったと判断した時点で（ステップＳ１０２のＹｅｓ）、ＣＰＵは実際にサンプリング動作を開始させるものとして、まずスイッチング回路ＡＣ１１のスイッチＳＷＡを、図１（Ａ）で示したように端子ＳＷ１に切り換えて接続させる（ステップＳ１０３）。

スイッチＳＷＡが端子ＳＷ１に接続され、電圧ＶCCが第１の抵抗Ｒ１を介して歪みゲージＳＧに印加されている状態において、他軸への影響を取り除く補正（オフセット調整）のために、ＣＰＵはＺ軸の歪み出力Ｆｚ、Ｘ軸の歪み出力Ｆｘ、Ｙ軸の歪み出力Ｆｙを測定して取得する（ステップＳ１０４）。

このとき、歪みゲージＳＧにかかる電圧は、第１の抵抗Ｒ１と歪みゲージＳＧの４つの抵抗Ｇ１～Ｇ４による抵抗分割により、電圧ＶCCより低い電圧となる（例えば、Ｇ１～Ｇ４がそれぞれ５００Ωとし、Ｒ１が５００Ω、ＶCCを５．０Ｖとすると、歪みゲージＳＧにかかる電圧は２．５Ｖ）。

次にＣＰＵは、スイッチＳＷＡを、図１（Ｂ）で示したように端子ＳＷ３に切り換えて接続させる（ステップＳ１０５）。

スイッチＳＷＡが端子ＳＷ３に接続されている状態において、ＣＰＵはＸ軸の歪み出力Ｆｘ、Ｙ軸の歪み出力Ｆｙを測定して取得する（ステップＳ１０６）。このステップＳ１０６においては、電圧ＶCCが直接歪みゲージＳＧに印加されているため、ノイズの影響を受け難く、歪み測定の精度低下が抑えられる。

このとき、電圧ＶCCが直接歪みゲージＳＧに印加されているため、Ｚ軸の歪み出力Ｆｚは電圧ＶCCで固定となり、出力Ｆｚの測定は行なわない。

ＣＰＵは、スイッチＳＷＡを端子ＳＷ１に接続した状態で得た測定データＦｚ、Ｆｘ、Ｆｙを、予め動作プログラム内に用意された他軸（３軸）の力の影響の補正式に当てはめて、スイッチＳＷＡを端子ＳＷ３に接続した状態で得た測定データＦｘ、Ｆｙをデータ補正することで、補正済の測定データＦｘ、Ｆｙを取得し、必要により内部メモリに保持する（ステップＳ１０８）。

その後にＣＰＵは、サンプリング処理を一旦終了するものとして（ステップＳ１０８）、ステップＳ１０１からの処理に戻り、スイッチング回路ＡＣ１１のスイッチＳＷＡを、図１（Ｃ）で示したように開放端である端子ＳＷ２に切り換えて、次のサンプリングタイミングとなるのを待機する。

図３は、歪み測定時のサンプリングタイミングとスイッチＳＷＡの接続状態との関係を示すタイミングチャートである。サンプリングを開始するタイミング（ｔ11、ｔ21、ｔ31、…）からサンプリングが終了するまでの間を除き、起動時のタイミング（ｔ0）からの期間を含めて、開放端である端子ＳＷ２に切り換えて接続されている期間が最も長い状態となるので、歪みゲージＳＧで電力を消費する期間をサンプリングタイミング内のみに止めて、電力消費を最小限に抑えることができる。

(第２の実施形態)
図４（Ａ）は、本発明の第２の実施形態に係る歪み測定装置の一部の電気回路構成を抽出して示す図である。Ｘ軸とＹ軸の平面にかかる力を測定する２軸の歪みゲージＳＧが、４つの抵抗Ｇ１～Ｇ４からなるハーフブリッジ回路でチップ化して構成される。歪みゲージＳＧの抵抗Ｇ１、Ｇ３の中点から導出された端子に、外付けのスイッチング回路ＡＣ１１′を介在して電圧ＶCCを印加している。

スイッチング回路ＡＣ１１′の構成は、スイッチＳＷＡの自由端である端子ＳＷ２が、開放端ではなく、第２の抵抗Ｒ２を介して歪みゲージＳＧの抵抗Ｇ１，Ｇ３の中点と接続される点を除いて、第１の実施形態と同様であるので、同一部分には同一符号を付してそれらの説明は省略する。

第２の抵抗Ｒ２は、第１の抵抗Ｒ１（オフセット調整用抵抗）に比して著しく高い抵抗値のものを選定する。例えば、第１の抵抗Ｒ１の抵抗値が５００［Ω］である場合に、第２の抵抗Ｒ２の抵抗値を１［ＭΩ］に選定する。図４（Ａ）は、端子ＳＷ１が選択されて接続されている状態を示す。

図４（Ｂ）は、歪みゲージＳＧに電圧ＶCCを直接印加する端子ＳＷ３が選択されて接続されている状態を示す。

図４（Ｃ）は、端子ＳＷ２が選択されて接続され、高抵抗値の第２の抵抗Ｒ２を介して電圧ＶCCが歪みゲージＳＧに印加された状態を示す。

以下、第２の実施形態の動作について説明する。
図２は、マイクロコンピュータ内のＣＰＵが、不揮発メモリに記憶されている動作プログラムにより実行する、歪み測定の処理内容を示すフローチャートである。電源を投入した当初にＣＰＵは、スイッチング回路ＡＣ１１′のスイッチＳＷＡを、図４（Ｃ）で示したように端子ＳＷ２に切り換えて接続させると共に、歪みゲージＳＧのＸ軸の出力ＦｘまたはＹ軸の出力Ｆｙのいずれかが直接ＣＰＵに対する割込信号（ＣＰＵ ＩＮＴ）となるように割当ててスリープ状態に移行する（ステップＳ２０１）。

電圧ＶCCが、高抵抗である第２の抵抗Ｒ２を介して歪みゲージＳＧに印加されることにより、歪みゲージＳＧに流れる電流が非常に小さく、歪みゲージＳＧで消費される電力は微小なものとなるが、歪みゲージＳＧに力がかかって歪みを生じた場合には、Ｘ軸の出力Ｆｘ及びＹ軸の出力ＦｙによりＣＰＵに割込信号が送信されることになる。

以後、ＣＰＵは、スリープモードにおいて、歪みゲージＳＧから割込信号が入力されるのを待機する（ステップＳ２０２）。

歪みゲージＳＧからの割込信号が入力されたと判断した時点で（ステップＳ２０２のＹｅｓ）、ＣＰＵはスリープモードを脱して、通常動作モードを起動する（ステップＳ２０３）。

通常動作モードにおいて、ＣＰＵは、スイッチング回路ＡＣ１１′のスイッチＳＷＡを、図４（Ａ）で示したように端子ＳＷ１に切り換えて接続させる（ステップＳ２０４）。

スイッチＳＷＡが端子ＳＷ１に接続され、電圧ＶCCが第１の抵抗Ｒ１を介して歪みゲージＳＧに印加されている状態において、他軸への影響を取り除く補正（オフセット調整）のために、ＣＰＵはサンプリングを開始し、Ｚ軸の歪み出力Ｆｚ、Ｘ軸の歪み出力Ｆｘ、Ｙ軸の歪み出力Ｆｙを測定して取得する（ステップＳ２０５）。

このとき、歪みゲージＳＧにかかる電圧は、第１の抵抗Ｒ１と歪みゲージＳＧの４つの抵抗Ｇ１～Ｇ４による抵抗分割により、電圧ＶCCより低い電圧となる（例えば、Ｇ１～Ｇ４がそれぞれ５００Ωとし、Ｒ１が５００Ω、ＶCCを５．０Ｖとすると、歪みゲージＳＧにかかる電圧は２．５Ｖ）。

次にＣＰＵは、スイッチＳＷＡを、図４（Ｂ）で示したように端子ＳＷ３に切り換えて接続させる（ステップＳ２０６）。

スイッチＳＷＡが端子ＳＷ３に接続されている状態において、ＣＰＵはＸ軸の歪み出力Ｆｘ、Ｙ軸の歪み出力Ｆｙを測定して取得する（ステップＳ２０７）。このステップＳ２０７においては、電圧ＶCCが直接歪みゲージＳＧに印加されているため、ノイズの影響を受け難く、歪み測定の精度低下が抑えられる。

このとき、電圧ＶCCが直接歪みゲージＳＧに印加されているため、Ｚ軸の歪み出力Ｆｚは電圧ＶCCで固定となり、出力Ｆｚの測定は行なわない。

ＣＰＵは、スイッチＳＷＡを端子ＳＷ１に接続した状態で得た測定データＦｚ、Ｆｘ、Ｆｙを、予め動作プログラム内に用意された他軸（３軸）の力の影響の補正式に当てはめて、スイッチＳＷＡを端子ＳＷ３に接続した状態で得た測定データＦｘ、Ｆｙをデータ補正することで、補正済の測定データＦｘ、Ｆｙを取得し、必要により内部メモリに保持する（ステップＳ２０８）。

その後にＣＰＵは、サンプリング処理を一旦終了するものとして、スイッチング回路ＡＣ１１のスイッチＳＷＡを、図４（Ｃ）で示したように端子ＳＷ２に切り換え、高抵抗の第２の抵抗Ｒ２を介して電圧ＶCCを歪みゲージＳＧに印加する状態とする（ステップＳ２０８）。

その後にＣＰＵは、サンプリングの後に継続してサンプリングを実行する設定が事前になされているか否かを判断する（ステップＳ２１０）。

サンプリングの後に継続してサンプリングを実行する設定がなされていると判断した場合（ステップＳ２１０のＹｅｓ）、ＣＰＵはその設定に従って、ステップＳ２０４からの処理に戻り、サンプリング動作を繰り返し実行する。

またステップＳ２１０において、サンプリングの後に継続してサンプリングを実行する設定はなされていないと判断した場合（ステップＳ２１０のＮｏ）、ＣＰＵはステップＳ２０１からの処理に戻り、歪みゲージＳＧからの割込信号を待機するスリープモードに移行する。

以上に詳述した如く第２の実施形態によれば、サンプリングを実行している期間以外は、高抵抗の第２の抵抗Ｒ２を介して電圧ＶCCを歪みゲージＳＧに印加するような動作となるため、第１の実施形態で端子ＳＷ２を開放とした場合ほどではないものの、歪みゲージＳＧで消費する電力を大幅に低減させることができる。

具体的には、例えば歪みゲージＳＧを構成する抵抗Ｇ１～Ｇ４がそれぞれ５００［Ω］、第１の抵抗Ｒ１が５００［Ω］、第２の抵抗Ｒ２が１［ＭΩ］、電圧ＶCCが５．０［Ｖ］とする。

図７に示した従来の構成では、Ｚ軸にかかる力の歪み出力Ｆｚには電圧５．０［Ｖ］がかかった状態となる一方、Ｘ軸、Ｙ軸にかかる力の歪み出力Ｆｘ、Ｆｙにはその半分の電圧２．５［Ｖ］が印加される構成となり、消費電力は２５［ｍＷ］となる。

一方で、図４に示した第２の実施形態では、サンプリングタイミングにおいてスイッチＳＷＡで直接接続端子ＳＷ３に接続した状態では、Ｘ軸、Ｙ軸にかかる力の歪み出力Ｆｘ、Ｆｙには電圧ＶCCの５．０［Ｖ］がそのまま印加される構成となる。

そのため、Ｓ／Ｎ比の高い、ダイナミックレンジが広く、ノイズの影響を受けにくい測定が実施可能となるばかりでなく、消費電力は２５［μＷ］となって、図７に示した構成の１／１０００に電力消費を抑えることができる。

加えて第２の実施形態では、第２の抵抗Ｒ２を介して電圧ＶCCを歪みゲージＳＧに印加している状態で、歪みゲージＳＧの出力を検出することにより、歪みゲージＳＧに力がかかって歪みを生じた状態となるのを検知できる。

第２の実施形態では、歪みゲージＳＧに力がかかって歪みを生じた状態となるのを検知した場合、スリープ状態のＣＰＵへ割込みを掛け、即時スリープ状態を解除して歪みゲージＳＧを用いた測定を開始するものとしたので、マイクロコンピュータを用いた測定装置全体での電力消費を抑えながら、必要なタイミングでの測定を実行できる。

図６は、第１または第２の実施形態に係る歪み測定装置の歪みゲージＳＧを、ランニングシューズのソールＬＦ内に埋設して実装した例を示す図である。同図に示すように、ソールＬＦの、拇指、第三趾先端、第一中骨頭、横足弓中心、第五中骨頭、中間楔状骨、立方骨、及び踵の各位置に対応するべく、計８個の歪みゲージＳＧ１～ＳＧ８を配設した例を示している。

ランニングシューズのソールＬＦに歪み測定装置を内蔵させることで、個人の走り方の特徴、具体的には足の底面での荷重と抜重の移動変位を直接的に測定することができる。

ランニングシューズに内蔵する場合のように、搭載できる電源の容量が制限される歪み測定装置において、特に歪みゲージＳＧを多数配設する場合に、個々の歪みゲージＳＧでの電力消費を極力低く抑えることで、連続して測定可能な時間を伸ばすことができる。

なお、上記実施形態においては、スイッチング回路ＡＣ１１及びＡＣ１１′は、電圧ＶCCを第１の抵抗Ｒ１を介して印加するための端子ＳＷ１と、開放端子（ＡＣ１１）、または第１の抵抗Ｒ１に比して著しく高い第２の抵抗Ｒ２を介して印加するための端子（ＡＣ１１′）ＳＷ２と、抵抗等を介さずに直接接続する端子ＳＷ３の、３つの自由端を備える構成としたが、電圧ＶCCを第１の抵抗Ｒ１を介して印加するための端子ＳＷ１と、抵抗等を介さずに直接接続する端子ＳＷ３の、２つの自由端を備える構成としてもよい。

また、上記実施形態においては、Ｘ軸の歪み出力Ｆｘ、Ｙ軸の歪み出力Ｆｙを測定する前に、毎回、スイッチＳＷＡを端子ＳＷ１に接続し、電圧ＶCCが第１の抵抗Ｒ１を介して歪みゲージＳＧに印加されている状態において、他軸への影響を取り除く補正（オフセット調整）のために、ＣＰＵはＺ軸の歪み出力Ｆｚ、Ｘ軸の歪み出力Ｆｘ、Ｙ軸の歪み出力Ｆｙを測定して取得するようにしたが、他軸への影響を取り除く補正（オフセット調整）は、例えば、工場出荷時に行なっておき、作成した補正式をＲＯＭ等に記憶しておいて、測定したＸ軸の歪み出力ＦｘとＹ軸の歪み出力Ｆｙを、記憶してある補正式で補正するようにしてもよい。

この場合は、当該歪測定装置の歪み動作は、スイッチング回路ＡＣ１１及びＡＣ１１′の、開放端子（ＡＣ１１）、又は第１の抵抗Ｒ１に比して著しく高い第２の抵抗Ｒ２を介して印加するための端子（ＡＣ１１′）ＳＷ２と、抵抗等を介さずに直接接続する端子ＳＷ３の、２つの自由端を切り替える動作となる。

また、上記実施形態においては、スイッチング回路ＡＣ１１及びＡＣ１１′の端子ＳＷ３は、抵抗等を介さずに直接、電圧ＶCCが直接歪みゲージＳＧに印加される構成としたが、例えば、０Ω抵抗や、第１の抵抗Ｒ１（オフセット調整用抵抗）に比して低い抵抗値（抵抗分割による電圧降下が、歪みゲージＳＧがノイズの影響を受けない程度の電圧となる抵抗値、例えば、歪みゲージＳＧに印加される電圧が３．０Ｖ以上となるように、３３３Ω以下の抵抗値）の抵抗を介して、電圧ＶCCが歪みゲージＳＧに印加される構成としてもよい。

なお、本願発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［請求項１］
直交する２軸にかかる力を測定する歪みゲージを用いた歪み測定装置であって、
上記歪みゲージの電圧印加端子と電圧供給源との間に配置された第１端子と第２端子とを有するスイッチング部と、
上記電圧供給源の接続先を、上記第１端子または上記第２端子のいずれかに択一的に切り替える制御手段と、を備え、
上記スイッチング部は、上記電圧供給源と、上記２軸と相互に直交する第３の軸にかかる力を測定するための上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置された第１の抵抗とを接続する上記第１端子、及び、上記電圧供給源と、上記第１の抵抗よりも抵抗値の小さい上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置された第２の抵抗とを接続する上記第２端子、を備える歪み測定装置。
［請求項２］
上記制御手段は、上記第３の軸にかかる力が上記直交する２軸にかかる影響を補正するための情報を取得する場合は、上記電圧供給源の接続先を上記第１端子に切り替える、請求項１記載の歪み測定装置。
［請求項３］
上記制御手段は、上記直交する２軸にかかる力を測定する場合は、上記電圧供給源の接続先を上記第２端子に切り替える、請求項１記載の歪み測定装置。
［請求項４］
上記スイッチング部は、開放端子である第３端子、をさらに備え、
上記制御手段は、上記電圧供給源の接続先を、上記第１端子または上記第２端子または上記第３端子のいずれかに択一的に切り替える、請求項１乃至３いずれか一項記載の歪み測定装置。
［請求項５］
上記スイッチング部は、上記電圧供給源と、上記第１の抵抗よりも抵抗値の大きい上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置された第３の抵抗と、を接続する第３端子、をさらに備え、
上記制御手段は、上記電圧供給源の接続先を、上記第１端子または上記第２端子または上記第３端子のいずれかに択一的に切り替える、請求項１乃至３いずれか一項記載の歪み測定装置。
［請求項６］
上記制御手段は、上記第３の軸にかかる力が上記直交する２軸にかかる影響を補正するための情報を取得する場合、及び上記直交する２軸にかかる力を測定する場合、以外の場合は、上記電圧供給源の接続先を上記第３端子に切り替える、請求項４または５記載の歪み測定装置。
［請求項７］
上記制御手段が、上記電圧供給源の接続先を上記第３端子に切り替えた時に、上記歪みゲージの出力を検出する検出手段をさらに備える、請求項４乃至６いずれか一項記載の歪み測定装置。
［請求項８］
上記制御手段は、上記検出手段での検出に応じて、上記電圧供給源の接続先を、上記第１端子または上記第２端子のいずれかに択一的に切り替える、請求項７記載の歪み測定装置。
［請求項９］
直交する２軸にかかる力を測定する歪みゲージを用いた装置での歪み測定方法であって、
上記装置は、上記歪みゲージの電圧印加端子と電圧供給源との間に配置された第１端子と第２端子とを有するスイッチング部を備え、
上記電圧供給源の接続先を、上記第１端子または上記第２端子のいずれかに択一的に切り替える制御工程を有し、
上記スイッチング部は、上記電圧供給源と、上記２軸と相互に直交する第３の軸にかかる力を測定するための上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置された第１の抵抗とを接続する上記第１端子、及び、上記電圧供給源と、上記第１の抵抗よりも抵抗値の小さい上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置された第２の抵抗とを接続する上記第２端子、を備える歪み測定方法。
［請求項１０］
直交する２軸にかかる力を測定する歪みゲージを用いた装置が内蔵したコンピュータが実行するプログラムであって、
上記装置は、上記歪みゲージの電圧印加端子と電圧供給源との間に配置された第１端子と第２端子とを有するスイッチング部を備え、
上記コンピュータを、
上記電圧供給源の接続先を、上記第１端子または上記第２端子のいずれかに択一的に切り替える制御手段として機能させるプログラムであって、
上記スイッチング部は、上記電圧供給源と、上記２軸と相互に直交する第３の軸にかかる力を測定するための上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置された第１の抵抗とを接続する上記第１端子、及び、上記電圧供給源と、上記第１の抵抗よりも抵抗値の小さい上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置された第２の抵抗とを接続する上記第２端子、を備えるプログラム。

ＡＣ１１、ＡＣ１１′…スイッチング回路
ＬＦ…ランニングシューズのソール
Ｒ１…第１の抵抗
Ｒ２…第２の抵抗
ＳＧ、ＳＧ１～ＳＧ８…歪みゲージ
ＳＷＡ…スイッチ

Claims (4)

1. 直交する２軸にかかる力を測定する歪みゲージを用いた歪み測定装置であって、
   上記歪みゲージの電圧印加端子と電圧供給源との間に配置された第１端子、及び、第２端子と、
   上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置される第１の抵抗と、
   上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置され、上記第１の抵抗よりも抵抗値の低い第２の抵抗と、
   上記電圧供給源の接続先を上記第１端子または上記第２端子のいずれかに択一的に切り替える切替部と、
   を備え、
   上記切替部は、上記２軸と相互に直交する第３の軸にかかる力が上記直交する２軸にかかる影響を補正する補正情報を取得するときは上記電圧供給源の接続先を上記第１端子に切り替え、上記直交する２軸にかかる力を測定するときは上記電圧供給源の接続先を上記第２端子に切り替えることを特徴とする歪み測定装置。
2. 上記第１端子、及び、上記第２端子に加え、開放端子である第３端子をさらに備えることを特徴とする請求項１記載の歪み測定装置。
3. 上記第１端子に代えて上記第１の抵抗よりも抵抗値の大きい第３の抵抗を有し、上記歪みゲージの電圧印加端子と電圧供給源との間に配置された第３端子を備えることを特徴とする請求項１又は２記載の歪み測定装置。
4. 直交する２軸にかかる力を測定する歪みゲージを用いた歪み測定装置の歪み測定方法であって、
   前記歪み測定装置は、上記歪みゲージの電圧印加端子と電圧供給源との間に配置された第１端子、及び、第２端子と、
   上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置される第１の抵抗と、
   上記歪みゲージの電圧印加端子と上記電圧供給源との間に配置され、上記第１の抵抗よりも抵抗値の低い第２の抵抗と、
   上記電圧供給源の接続先を上記第１端子または上記第２端子のいずれかに択一的に切り替える切替部と、
   を備え、
   上記２軸と相互に直交する第３の軸にかかる力が上記直交する２軸にかかる影響を補正する補正情報を取得するときは上記電圧供給源の接続先を上記第１端子に切り替え、上記直交する２軸にかかる力を測定するときは上記電圧供給源の接続先を上記第２端子に切り替える切替ステップを含むことを特徴とする歪み測定方法。

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