JP7199329B2 - 制御方法及び半導体集積回路 - Google Patents

Description

本実施形態は、制御方法及び半導体集積回路に関する。

クロックを用いて動作する半導体集積回路では、クロックの周波数を動的に制御することがある。このとき、クロックの周波数を適切に制御することが望まれる。

特開２０１９－５７２８１号公報

一つの実施形態は、クロックの周波数を適切に制御できる制御方法を提供することを目的とする。

一つの実施形態によれば、制御方法が提供される。制御方法では、クロックを生成するクロック制御部とクロックで動作する複数のブロックとを有する半導体集積回路におけるクロック制御部が、クロックの周波数を第１の周波数に制御する。制御方法では、クロック制御部が、クロックの周波数を第１の周波数から第２の周波数へ変更する。第２の周波数は、第１の周波数より低い周波数である。制御方法では、クロック制御部が、第２の周波数を継続すべき時間について統計的に予測する。制御方法では、クロック制御部が、第２の周波数への変更タイミングから第２の周波数を継続すべき時間が経過した後、クロックの周波数を第２の周波数から第１の周波数に変更する。制御方法では、クロック制御部が、第２の周波数から第１の周波数に変更された後、第１の周波数を継続すべき時間について統計的に予測する。制御方法では、クロック制御部が、第１の周波数を継続すべき時間と第２の周波数を継続すべき時間とに応じて、第２の周波数から間引かれた第３の周波数を求める。制御方法では、クロック制御部が、クロックの周波数を第１の周波数から第３の周波数へ変更する。

第１の実施形態にかかる制御方法を実行する半導体集積回路の構成図。 第１の実施形態におけるクロック制御部の構成図。 第１の実施形態にかかる制御方法を示すタイミングチャート。 第１の実施形態にかかる制御方法を示すタイミングチャート。 第１の実施形態にかかる制御方法を示すフローチャート。 第２の実施形態におけるクロック制御部の構成図。 第２の実施形態における分周比決定情報のデータ構造の一例を示す図。 第２の実施形態にかかる制御方法を示すタイミングチャート。 第２の実施形態にかかる制御方法を示すタイミングチャート。 第２の実施形態にかかる制御方法を示すフローチャート。 第３の実施形態におけるクロック制御部の構成図。 第３の実施形態にかかる制御方法を示すフローチャート。 第４の実施形態におけるクロック制御部の構成図。

以下に添付図面を参照して、実施形態にかかる制御方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる制御方法は、クロックを用いて動作する半導体集積回路で実行される。この半導体集積回路では、クロックの周波数を動的に制御することがある。この制御は、ＤＦＳ（Ｄｙｎａｍｉｃ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ）制御と呼ばれる。ＤＦＳ制御では、クロックの周波数を適切に制御することが望まれる。この制御方法を実行するシステムは、クロックを供給する回路を有し、低消費電力向けマイクロプロセッサ等の半導体集積回路へ適用され得る。

図１は、第１の実施形態にかかる制御方法を実行する半導体集積回路１００の構成図である。半導体集積回路１００は、クロック制御部１０、バスブロックＢＢ、複数のブロックＢ０，Ｂ１，Ｂ２，Ｂ３を有する。

クロック制御部１０は、各部に供給すべきクロックを生成するクロック生成回路として機能する。ブロックＢ０～Ｂ３はそれぞれ、クロック制御部１０から供給されるクロックを用いて動作する機能ブロックである。バスブロックＢＢは、クロック制御部１０から供給されるクロックを用いて動作するバスを含む。

この半導体集積回路１００には、必要に応じて、ある対象物の何らかの状態を検知するアクティビティモニタ（状態監視回路）が備えられる。例えば、アクティビティモニタは、バスブロックＢＢに備えられていてもよいし、ブロックの全てもしくはその一部に備えられていてもよい。図１では、バスブロックＢＢ及びブロックＢ０，Ｂ２にアクティビティモニタＡＢ，Ａ０，Ａ２が備えられている。

アクティビティモニタＡＢは、例えば、バスブロックＢＢに対するブロックＢ０～Ｂ３のそれぞれのバスアクセス（トランザクション）の発生の有無などを監視するように構成されていてもよい。

アクティビティモニタＡ０，Ａ２は、例えば、所定の装置にデータを送るＦＩＦＯ等の記憶手段の空き容量を監視するように構成されていてもよいし、所定の場所の温度を監視するように構成されていてもよいし、消費電力の異なる複数の動作モード間の状態遷移を監視するように構成されていてもよい。

クロック制御部１０は、ＰＬＬ回路１、分周器２，３、複数のクロックゲーティング回路４、レジスタ５、及びコントローラ６を有する。但し、クロック制御部１０の構成要素は、これらに限定されるものではない。分周器３は、分周器２で分周されたクロックを、各ブロックＢ０～Ｂ３の動作に適した周波数へと分周させることができる。複数のクロックゲーティング回路４は、複数のブロックＢ０～Ｂ３に対応している。各クロックゲーティング回路４は、分周器２，３からのクロックを対応するブロックへ転送する。クロック制御部１０は、複数のクロックゲーティング回路４のうち一部を停止させて、クロック信号を供給するブロックを制限することができる。例えば、クロック制御部１０は、クロック信号を供給するブロックをラウンドロビン方式で（時分割的に所定の時間周期で）切り替えて制限してもよい。

一部の構成要素、例えば分周器３の設置を省略するなど、適宜、構成を変更してもよい。例えば、クロック制御部１０は、外部入力クロック、オシレータ等のクロックソースを有すれば、ＰＬＬ回路１が省略された構成であってもよい。あるいは、例えば、分周器２単独でクロックを各ブロックＢ０～Ｂ３の動作に適した周波数へ分周させることが可能な場合、クロック制御部１０は、分周器３が省略された構成であってもよい。クロック信号を供給するブロックを制限しない場合、クロック制御部１０は、複数のクロックゲーティング回路４が省略された構成であってもよい。

ＰＬＬ回路１は、位相の調整されたクロック信号を分周器２に出力する。分周器２，３は、クロック信号（ソースクロック）に対して周波数を低下させたクロック信号を出力する。クロックゲーティング回路４は、分周器３から供給されるクロック信号に対してクロックゲーティングを施し、出力する。

分周器２は、パルスマスク型であり、ソースクロックのパルス列の一部をマスクすることによって、当該ソースクロックよりも周波数の低い分周クロックを生成する機能を有する。具体的には、分周器２は、ソースクロックのパルス列の一部をマスクするビット列のパターン（以下、「クロックパルスパターン」と称す。）を使用することにより、当該ソースクロックよりも周波数の低い分周クロックを生成する機能を有する。クロックパルスパターンは、ソースクロックのパルス列をどのタイミングでマスクし、どのタイミングで出力するかを定義している。

また、分周器２は、所定のハードウェア（例えばコントローラ６）の制御によって、クロックパルスパターンを切り替え、分周クロックの周波数を切り替える機能を有する。より具体的には、分周器２は、予め用意されている複数のクロックパルスパターンのうちの１つを選択的に使用することによって、周波数の異なる分周クロックを生成する機能を有する。分周クロックの周波数は、低周波数（第２の周波数）と高周波数（第１の周波数）とを含む。

レジスタ５は、コントローラ６が分周器２を制御するために使用する各種の情報を記憶する。コントローラ６は、制御信号により分周器２を制御する。このコントローラ６は、例えば、半導体装置１００に備えられるアクティビティモニタから得られる所定の対象物の状態に応じて、分周器２が生成する分周クロックの周波数を変化させることができる。分周器２から出力された分周クロックは、分周器３やクロックゲーティング回路４などを経由し、個々のブロックへと供給される。

ＤＦＳ制御を行う半導体集積回路１００は、ＤＦＳ制御機構を有効にした後、各ブロックＢ０～Ｂ３からクロック制御部１０にブロックの状態をＤＦＳ制御信号として通知するアーキテクチャ（ＤＦＳ制御アーキテクチャ）を有する。ＤＦＳ制御アーキテクチャにおいて、クロック制御部１０は、ＤＦＳ制御信号で各ブロックＢ０～Ｂ３の状態を判断し、ノンビジー状態のブロックに供給する分周クロックを低周波数にする制御を行う。この時の周波数はＤＦＳ制御機構を有効にする前に設定された分周比で一定である。また、ビジー状態に戻った時には、対応する分周クロックを高周波数に戻す。

ＤＦＳ制御信号は、各ブロックＢ０～Ｂ３，ＢＢからクロック制御部１０に到達するまでに物理的な遅延とシステム的な遅延とを生じる。例えば、配線遅延やバッファによる素子遅延等である。また、クロック制御部１０と各ブロックＢ０～Ｂ３の動作クロックは必ずしも同一周波数、同位相ではなく、非同期の関係になることがある。この場合、ＤＦＳ制御信号がクロック制御部１０に到達した後で同期化や判断処理での遅延が生じる。

例えば、各ブロックＢ０～Ｂ３のビジー状態、ＤＦＳ制御信号、分周器イネーブルの関係について、ＤＦＳ制御信号に対して遅延分だけ、分周器イネーブル信号がずれる。このため、ブロックＢ０～Ｂ３のビジー期間に低周波数クロックで動作する期間が存在することになる。半導体集積回路１００では、このビジー期間での低速動作により、処理時間の遅延が発生し、性能が劣化する可能性がある。

そこで、本実施形態では、半導体集積回路１００において、クロック周波数を高周波数から低周波数に変更した際に低周波数を継続すべき時間を統計的に予測する。本実施形態は、予測された時間の経過後に分周クロックを高周波数に戻すことで、性能劣化の抑制を図る。

具体的には、オーバーヘッドを相殺するため投機的に分周クロックを低周波数から復帰する。例えば、各ブロックＢ０～Ｂ３がノンビジー状態になると、半導体集積回路１００は、クロックを高周波数から低周波数にし、現在のＤＦＳ有効期間（ノンビジー期間）の終了タイミングを過去のノンビジー期間から統計処理により予測し、任意の時間前（遅延時間に相当）にクロックを元の高周波数に復帰させる。すなわち、ＤＦＳ制御信号の遅延による性能劣化を、遅延時間分前に投機的にクロックを復帰させることで抑制できる。ビジー期間とノンビジー期間の分布状態により適応的にクロックを分周することで、低消費電力化と性能維持を両立させることが可能である。なお、もし予測が実際のノンビジー状態の終了タイミングより遅くなる方向に外れた時は、実際の終了タイミングで復帰させて性能劣化が発生しないようにする。

なお、半導体集積回路１００において、ＤＦＳ有効期間（ノンビジー期間）の統計処理による予測を開始するタイミングは、任意であるが、半導体集積回路１００の起動時における初期設定が完了したタイミングであってもよいし、ホスト（例えば、半導体集積回路１００に接続されたコンピュータ等）から予測の開始を指示するコマンドを受信しそのコマンド処理を行うタイミングであってもよい。

図２は、コントローラ６の構成図である。コントローラ６は、制御部６１、インターバルタイマー６２、ＤＦＳ有効期間数カウンタ６３、及び統計処理部６４を有する。
制御部６１は、コントローラ６の各部を統括的に制御する。統計処理部６４は、統計処理を行い、ノンビジー期間の予測値を算出して制御部６１へ供給する。例えば、統計処理部６４は、ノンビジー期間を複数の時間的な区間ごとにその頻度を集計し、集計結果を示すヒストグラムを生成する。統計処理部６４は、ヒストグラムの最頻出値、ヒストグラムの平均値、あるいは、ヒストグラムの中央値を、予測値としてもよい。あるいは、統計処理部６４は、ノンビジー期間の長さについて機械学習を行って生成された予測モデル（学習済みモデル）を用いて予測された値を、予測値としてもよい。以下では、ヒストグラムの最頻出値を予測値とする場合について例示する。

インターバルタイマー６２は、統計処理期間を管理する。統計処理期間は、統計処理を行う単位期間である。インターバルタイマー６２は、統計処理期間の完了タイミングに達したら制御部６１へ通知する。これに応じて、統計処理部６４は、完了した統計処理期間についての統計処理の結果を追加しヒストグラムの統計処理を更新する。カウンタ６３は、ＤＦＳ有効期間数をカウントし、カウント値を制御部６１へ供給する。

制御部６１は、統計処理期間閾値、統計処理期間選択信号、遅延時間をレジスタ５から受け、ＤＦＳ制御信号を各ブロックＢ０～Ｂ３から受け、ノンビジー期間の予測値を統計処理部６４から受ける。制御部６１は、これらに応じて、分周器イネーブル信号を生成して分周器２へ供給する。これにより、コントローラ６は、分周器２による分周処理を制御する。

また、制御部６１は、選択された期間で統計処理部６４に統計処理を実施させる。統計処理部６４は、処理後にノンビジー期間の予測値を出力する。制御部６１は、ＤＦＳ制御信号を監視し、ノンビジー状態になったら分周器イネーブル信号をアサートし、予測値に対して遅延時間前にデアサートする。なお、遅延ＤＦＳ制御信号よりも先にＤＦＳ制御信号がビジー状態になったらＤＦＳ制御信号のビジー状態を優先して適用し、分周器イネーブル信号をデアサートする。

分周器２は、ＰＬＬ回路１からソースクロックを受け、クロック制御部１０から分周比を受け、制御部６１から分周器イネーブル信号を受ける。分周器２は、分周比及び分周器イネーブル信号に応じて、ソースクロックを分周し、分周クロックを生成する。

次に、半導体集積回路１００で実行される制御方法について図３及び図４を用いて説明する。図３、図４は、制御方法を示すタイミングチャートである。

図３において、ＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇは各ブロックＢ０～Ｂ３から出力されたＤＦＳ制御信号であり、ＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇ＿ｄｅｌａｙはクロック制御部１０で受けるＤＦＳ制御信号である。ＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇ＿ｄｅｌａｙは、ＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇに対して物理的な遅延とシステム的な遅延とを有する（以下、遅延ＤＦＳ制御信号と呼ぶ）。Ｐｒｅｄｉｃｔｉｖｅ＿ｃｏｎｔｒｏｌ＿ｓｉｇは、クロック制御部１０でのノンビジー期間の予測に基づいて生成されたＤＦＳ制御信号である（以下、予測ＤＦＳ制御信号と呼ぶ）。ＤＦＳ＿ｄｉｖｉｄｅｒ＿ｅｎａｂｌｅは、遅延ＤＦＳ制御信号と予測ＤＦＳ制御信号とをクロック制御部１０でＡＮＤ演算することにより生成された分周器イネーブル信号である。ｂｕｓｙは、制御対象のブロックのビジー状態を示すビジー信号である。

制御対象のブロックは、ビジー状態からノンビジー状態になったタイミングｔ１でＤＦＳ制御信号を立ち上げるが、それから遅延したタイミングｔ２で遅延ＤＦＳ制御信号が立ち上がる。図３では、ビジー信号に重ねて、ハッチングの濃い領域でクロックが高周波数であることを示し、ハッチングの薄い領域でクロックが低周波数（Ｌｏｗ Ｆｒｅｑ Ｃｌｋ）であることを示している。

クロック制御部１０は、遅延ＤＦＳ制御信号の立ち上がりに同期して予測ＤＦＳ制御信号を立ち上げ、予測した時間幅経過後に予測ＤＦＳ制御信号を立ち下げる。クロック制御部１０は、予測ＤＦＳ制御信号の立ち上がりのタイミングｔ２に同期してクロックを高周波数から低周波数へ変更し、予測ＤＦＳ制御信号の立下りのタイミングｔ３に同期してクロックを低周波数から高周波数へ変更する。このタイミングｔ３で制御対象のブロックがノンビジー状態からビジー状態になっている。その後のタイミングｔ４で遅延ＤＦＳ制御信号が立ち下がる。

仮に、遅延ＤＦＳ制御信号の立ち上がりでクロックを低周波数から高周波数へ変更し、立ち下がりでクロックを高周波数から低周波数へ変更するとする。この場合、タイミングｔ３～ｔ４では、ブロックがビジー状態であるのにクロックが低周波数に維持され、性能劣化が発生する可能性がある。

それに対して、図３では、クロック制御部１０がノンビジー期間（タイミングｔ２～ｔ３）の予測に成功しているので、制御対象のブロックのビジー期間の開始タイミングｔ３でクロックを低周波数から高周波数に戻すことができ、性能劣化を回避することができる。すなわち、性能維持と低消費電力化とを両立できる。

なお、クロック制御部１０がノンビジー期間の予測に失敗することもある。例えば、タイミングｔ５～ｔ６の予測では、実際のノンビジー期間より短く、制御対象のブロックがノンビジー状態からビジー状態になる前にクロックを低周波数から高周波数に戻しているが、性能劣化を回避することができている。タイミングｔ７～ｔ８の予測では、実際のノンビジー期間より長いが、遅延ＤＦＳ制御信号の方が早く立ち下がっているため、分周器イネーブル信号がそのタイミングで立ち下がり、影響がない。タイミングｔ９～ｔ１０の予測では、実際のノンビジー期間より長いが、遅延ＤＦＳ制御信号より早く立ち下がっているので、改善効果がみられる。

すなわち、予測失敗の場合で、予測期間が実際よりも短いケースでは性能は改善される。但し、外れの程度により低消費電力化の効果が薄れる可能性はある。予測期間が実際より長いケースでは、遅延ＤＦＳ制御信号での制御と比較して、性能劣化、低消費電力化に対して効果は同等程度か改善効果がみられることがある。

図３に示す遅延ＤＦＳ制御信号及び予測ＤＦＳ制御信号を、より長い時間的なスパンで示すと図４のようになる。初回の統計処理期間において、予測ＤＦＳ制御信号はアサート状態である。分周器イネーブル信号のアサート期間は、遅延ＤＦＳ制御信号のアサート期間と同じになる。すなわち、初回の統計処理期間は、遅延ＤＦＳ制御信号のアサート期間と同じになる。

次の統計処理期間では予測値がＡとなり、予測ＤＦＳ制御信号は、遅延ＤＦＳ制御信号のアサート期間から設定された遅延時間（固定時間）ｎを引いたＡ－ｎの期間でアサートされる。同様にして、統計処理期間ごとに、予測値がＢ～Ｊとなり、予測ＤＦＳ制御信号は、遅延ＤＦＳ制御信号のアサート期間から設定された遅延時間（固定時間）ｎを引いたＢ－ｎ～Ｊ－ｎの期間でアサートされる。この様に、初回以降は予測値に基づいた分周器イネーブル信号の制御が行われる。初回以降は、統計処理の解析結果に対して、遅延時間を減算した期間となる。なお、図４に示す各予測値Ａ～Ｊの時系列的なパターンは、あくまで一例であり、実際には、各ブロックＢ０～Ｂ３の動作状態（ビジー状態、ノンビジー状態）に応じて動的に変わり得る。

次に、半導体集積回路１００で実行される制御方法について図５を用いて説明する。図５は、制御方法を示すフローチャートである。
クロック制御部１０は、統計処理期間の選択と決定とを行う（Ｓ１）。クロック制御部１０は、統計処理期間を一定期間にするかＤＦＳ有効期間数にするかを選択し、閾値を決定する。次に、クロック制御部１０は、予測有効期間から減算する遅延時間の決定を行う（Ｓ２）。

クロック制御部１０は、現在が統計処理期間内であるか否か判定する（Ｓ３）。統計処理期間内であれば（Ｓ３、Ｙｅｓ）、ＤＦＳ制御信号の有効期間長をカウントし、ＤＦＳ有効期間長（パルス時間幅）を取得する（Ｓ４）。クロック制御部１０は、ＤＦＳ有効期間長の統計処理を行う（Ｓ５）。例えば、ヒストグラムを作成する。

クロック制御部１０は、統計処理期間内でなければ（Ｓ３、Ｎｏ）、統計処理の結果からＤＦＳ有効期間の予測値の決定を行う（Ｓ６）。例えば、ヒストグラムの最頻出値が属する階級の最大数を予測値とする。クロック制御部１０は、予測値に基づいたＤＦＳ有効期間の決定を行う（Ｓ７）。クロック制御部１０は、ＤＦＳ有効期間から遅延時間を減算し、減算結果を予測ＤＦＳ有効期間とする。クロック制御部１０は、処理をＳ３へ戻す。

一方、Ｓ１～Ｓ７と並行して、Ｓ８～Ｓ１３の処理が行われる。クロック制御部１０は、クロック分周比を取り得る任意の値でクロック分周比の決定を行う（Ｓ８）。クロック制御部１０は、ＤＦＳ制御信号がアサートされるまで（Ｓ９、Ｎｏ）待機する。

クロック制御部１０は、ＤＦＳ制御信号がアサートされると（Ｓ９Ｙｅｓ）、分周比に従いクロック分周を行う（Ｓ１０）。クロック制御部１０は、ＤＦＳ制御信号がデアサートされていれば（Ｓ１１、Ｙｅｓ）、クロック分周を終了し（Ｓ１３）、処理をＳ９へ戻す。

クロック制御部１０は、ＤＦＳ制御信号がデアサートされていなければ（Ｓ１１、Ｎｏ）、ＤＦＳ予測有効期間が終了しているか判断する。クロック制御部１０は、ＤＦＳ予測有効期間が終了していなければ（Ｓ１２、Ｎｏ）、処理をＳ１０へ戻す。終了していれば（Ｓ１２、Ｙｅｓ）、クロック分周を終了し（Ｓ１３）、処理をＳ９へ戻す。

以上のように、本実施形態では、半導体集積回路１００において、クロックを高周波数から低周波数に変更した際に低周波数を継続すべき時間を統計的に予測し、変更のタイミングから予測された時間が経過後にクロックを高周波数に戻す。これにより、性能劣化を抑制できる。

（第２の実施形態）
次に、第２の実施形態にかかる制御方法について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。第２の実施形態では、ＤＦＳ有効期間（ノンビジー期間）、ＤＦＳ無効期間（ビジー期間）の長さに応じて、クロックを低周波数（第２の周波数）から適応的に間引いた周波数（第３の周波数）にする。すなわち、低周波数からの周波数の間引き率に相当するクロック分周比を適応的に調整する。

具体的には、現在のノンビジー期間とビジー期間を過去のビジー期間及びノンビジー期間の統計処理により、予測ノンビジー期間が長い場合、予測ビジー期間が短い程、分周比を小さくし性能劣化を抑える。予測ノンビジー期間が短い場合は、ビジー期間が短い程、１／１を含め更に分周比を小さくすることで性能劣化を抑える。このためケース毎にビジー期間と分周比の関係テーブルを持ち、予測ノンビジー期間と閾値とを比較した結果でテーブルを切り替える。各テーブルの分周比の割り当て範囲を変えることで、予測ノンビジー期間が長いケースは周波数低減幅を大きく、短い期間では周波数低減幅を小さくする。これにより、低消費電力化を維持でき、その中でビジー期間を考慮し分周比を決めることで性能劣化を抑制できる。すなわち、ビジー期間とノンビジー期間の分布状態により適応的にクロックを分周することで、低消費電力化と性能維持とを両立させる可能性を高めることが可能である。

図６は、第２の実施形態におけるクロック制御部の構成図である。クロック制御部１０ｉは、第１の実施形態のコントローラ６に代えて、コントローラ６ｉを有する。コントローラ６ｉは、制御部６１ｉ、インターバルタイマー６２、ＤＦＳ有効無効期間数カウンタ６３ｉ、及び統計処理部６４ｉを有する。

カウンタ６３ｉは、ＤＦＳ有効期間数およびＤＦＳ無効期間数をカウントし、各カウント値を制御部６１ｉへ供給する。制御部６１ｉは、統計処理期間選択、統計処理期間閾値、ＤＦＳ有効期間閾値、分周比決定テーブルＴＢ０、分周比決定テーブルＴＢ１をレジスタ５から受け、ＤＦＳ制御信号を各ブロックＢ０～Ｂ３から受け、ノンビジー期間の予測値及びビジー期間の予測値を統計処理部６４ｉから受ける。制御部６１ｉは、これらに応じて、分周比を生成して分周器２へ供給する。これにより、コントローラ６ｉは、分周器２による分周処理を制御する。なお、分周器２へ供給されるべき分周器イネーブル信号は、各ブロックＢ０～Ｂ３からのＤＦＳ制御信号が用いられ、ノンビジー期間にアサートされる。

また、制御部６１ｉは、選択された期間で統計処理部６４ｉに統計処理を実施させる。統計処理部６４ｉは、処理後にノンビジー期間とビジー期間との予測値を生成してそれぞれ制御部６１ｉへ供給する。制御部６１ｉでの分周比生成は、ノンビジー期間の予測値に従い選択した分周比決定テーブルＴＢ０またはＴＢ１、及びビジー期間の予測値での分周比決定情報にて行う。分周比決定情報は、ビジー期間の予測値のレベルと分周比とが対応付けられた情報である。

図７は、分周比決定情報のデータ構造の一例を示す図である。図７（ａ）に示す分周比決定テーブルＴＢ０は、ノンビジー期間の予測値がＤＦＳ有効期間閾値よりも大きいケースで使うテーブルとする。図７（ｂ）に示す分周比決定テーブルＴＢ１は、ノンビジー期間の予測値がＤＦＳ有効期間閾値よりも小さいケースで使うテーブルとする。各テーブルＴＢ０，ＴＢ１の分周比の割り当ては、ビジー期間の予測値の範囲をレベルで分けたものに対して行う。レベルは、ビジー期間の予測値の長さが長いほど大きくなるように決められ得る。割り当ては、ビジー期間が小さいレベル程、分周比を１／１を含め小さくする。分周比決定テーブルＴＢ０とＴＢ１とに割り当てる分周比の範囲は、ＴＢ０の方を大きくする。

次に、第２の実施形態にかかる制御方法について図８及び図９を用いて説明する。図８、図９はそれぞれ、制御方法を示すタイミングチャートである。

図８において、ＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇは各ブロックからのＤＦＳ制御信号であり、ＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇ＿ｄｅｌａｙは遅延ＤＦＳ制御信号であり、ＤＦＳ＿ｄｉｖｉｄｅｒ＿ｅｎａｂｌｅ（＝ＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇ＿ｄｅｌａｙ）は分周器イネーブル信号である。また、図９において、Ｉｎｖ＿ＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇ＿ｄｅｌａｙはＤＦＳ＿ｃｏｎｔｒｏｌ＿ｓｉｇ＿ｄｅｌａｙの反転信号（遅延ＤＦＳ反転制御信号）である。

図９に示すタイミングチャートにおいて、初回の統計処理期間では、初期設定値として分周比は１／１とする。次の統計処理期間では、予測ノンビジー期間がＤＦＳ有効期間閾値よりも小さく、分周比決定テーブルＴＢ１を選択し、予測ビジー期間がレベル０で分周比を１／１と決定している。

この処理を統計処理期間毎に繰り返していくが、ビジー期間及びノンビジー期間の長さの傾向が変わる変化点では、直前の統計処理期間での結果により分周比が決まるので適切でない可能性がある。これは統計処理期間を調整することで影響を少なくできる。

図８（ａ）～図８（ｄ）はそれぞれ、ノンビジー期間とビジー期間との長短について異なる種類の組み合わせでのビジー状態を示している。図８（ａ）～図８（ｄ）ではいずれも、分周器イネーブル信号の立ち上がりでクロックを高周波数から低周波数にし、立ち下がりでクロックを低周波数から高周波数にする。すなわち、分周イネーブル信号のロウレベルの期間が高周波数での動作期間を示し、ハイレベルの期間が低周波数での動作期間を示している。

ノンビジー期間が長くビジー期間が長いケース（図８（ａ））では、遅延による性能劣化は小さく見えるので、分周比を大きくしても性能維持と低消費電力化との両立が可能である。ノンビジー期間が長くビジー期間が短いケース（図８（ｂ））では、遅延による性能劣化は大きく見えるので、分周比を大きくすると性能劣化が顕著になる。但し、ノンビジー期間が長いので低消費電力化の効果は大きくなる。ノンビジー期間が短くビジー期間が短いケース（図８（ｃ））では、遅延による性能劣化は大きく見える。分周比を大きくすると性能劣化は顕著になる。更にノンビジー期間が短いので低消費電力化の効果も薄い。ノンビジー期間が短くビジー期間が長いケース（図８（ｄ））では、遅延による性能劣化は小さく見える。分周比を大きくしても性能維持はされるが、低消費電力化の効果は薄い。

これらを考慮して予測したノンビジー期間、ビジー期間を使い適切な分周比を決めることで、性能維持と低消費電力化とを両立できる可能性を高めることが出来る。また、テーブルＴＢ０，ＴＢ１は自由に定義できるのでシステムや各ブロックの性質により、性能重視、低消費電力化重視等、柔軟なＤＦＳ制御も可能となる。

図１０は、第２の実施形態にかかる制御方法を示すフローチャートである。クロック制御部１０ｉは、Ｓ１の後に、分周比決定テーブルの選択のために、ＤＦＳ有効期間の予測値に対する閾値を決定する（Ｓ２１）。クロック制御部１０ｉは、分周比テーブルの決定を行う（Ｓ２２）。

クロック制御部１０ｉは、現在が統計処理期間内であるか否か判定する（Ｓ３）。統計処理期間内であれば（Ｓ３、Ｙｅｓ）、ＤＦＳ制御信号の無効期間長をカウントし、ＤＦＳ無効期間長（パルス時間幅）を取得する（Ｓ２３）。クロック制御部１０ｉは、ＤＦＳ無効期間長の統計処理を行う（Ｓ２４）。例えば、ヒストグラムを作成する。

クロック制御部１０ｉは、統計処理期間内でなければ（Ｓ３、Ｎｏ）、統計処理の結果からＤＦＳ無効・有効期間の予測値の決定を行う（Ｓ２５）。例えば、ヒストグラムの最頻出値が属する階級の最大値を予測値とする。クロック制御部１０ｉは、予測値に基づいた分周比の決定を行う（Ｓ２６）。クロック制御部１０ｉは、予測有効期間と閾値の大小関係を確認し分周比決定テーブルを選択する。クロック制御部１０ｉは、予測有効期間が閾値より大きければ、分周比決定テーブルＴＢ０を選択し、予測有効期間が閾値より小さければ、分周比決定テーブルＴＢ１を選択する。クロック制御部１０ｉは、選択した分周比決定テーブルから分周比を決める。クロック制御部１０ｉは、処理をＳ３へ戻す。

一方、Ｓ１～Ｓ２６と並行して、Ｓ９～Ｓ１３の処理が行われる。すなわち、第２の実施形態においては、図５に示すＳ８～Ｓ１３の処理に対して、Ｓ８，Ｓ１２が省略されている。

以上のように、本実施形態では、ＤＦＳ有効期間、ＤＦＳ無効期間の長さに応じて、クロックを低周波数（第２の周波数）から適応的に間引いた周波数（第３の周波数）にする。すなわち、低周波数からの周波数の間引き率に相当するクロック分周比を適応的に調整する。これにより、低消費電力化の効果を維持しつつ性能劣化を抑制できる。

（第３の実施形態）
次に、第３の実施形態にかかる制御方法について説明する。以下では、第１及び第２の実施形態と異なる部分を中心に説明する。第３の実施形態では、第１及び第２の実施形態との制御方法を組み合わせる。図１１は、第３の実施形態におけるクロック制御部の構成図である。クロック制御部１０ｊは、第２の実施形態のコントローラ６ｉに代えて、コントローラ６ｊを有する。コントローラ６ｊは、第２の実施形態の制御部６１ｉに代えて、制御部６１ｊを有する。

制御部６１ｊは、統計処理期間選択、統計処理期間閾値、遅延量、ＤＦＳ有効期間閾値、分周比決定テーブルＴＢ０、分周比決定テーブルＴＢ１をレジスタ５から受け、ＤＦＳ制御信号を各ブロックＢ０～Ｂ３から受け、ノンビジー期間の予測値及びビジー期間の予測値を統計処理部６４ｉから受ける。制御部６１ｊは、これらに応じて、分周比と分周器イネーブル信号とを生成して分周器２へ供給する。これにより、コントローラ６ｊは、分周器２による分周処理を制御する。なお、本構成では、分周比及び分周器イネーブル信号の生成で、統計処理期間が同じため、調整の自由度が制限され得る。

図１２は、第３の実施形態にかかる制御方法を示すフローチャートである。クロック制御部１０ｊは、Ｓ１，Ｓ２１，Ｓ３を順に行う。クロック制御部１０ｊは、統計処理期間内であれば（Ｓ３、Ｙｅｓ）、Ｓ４，Ｓ５の処理とＳ２３，Ｓ２４の処理とを並行して行い、処理をＳ３へ戻す。クロック制御部１０ｊは、統計処理期間内でなければ（Ｓ３、Ｎｏ）、Ｓ６，Ｓ７の処理とＳ２５，Ｓ２６の処理とを並行して行い、処理をＳ３へ戻す。

一方、Ｓ１～Ｓ２６と並行して、Ｓ９～Ｓ１３の処理が行われる。すなわち、第３の実施形態においては、図５に示すＳ８～Ｓ１３の処理に対して、Ｓ８が省略されている。

以上のように、本実施形態では、クロックを高周波数から低周波数に変更した際に低周波数を継続すべき時間を統計的に予測し、予測された時間の経過後にクロックを高周波数に戻す。また、ＤＦＳ有効期間（ノンビジー期間）、ＤＦＳ無効期間（ビジー期間）の長さに応じてクロック分周比を適応的に調整する。これにより、低消費電力化の効果を維持しつつ性能劣化を抑制できる。

（第４の実施形態）
次に、第４の実施形態にかかる制御方法について説明する。以下では、第１の実施形態から第３の実施形態と異なる部分を中心に説明する。第４の実施形態では、第１と第２の実施形態との制御方法を組み合わせるとともに、分周器イネーブル信号の生成と分周比の生成を行うコントローラを分離する。

図１３は、第４の実施形態におけるクロック制御部の構成図である。クロック制御部１０ｋは、第１の実施形態のコントローラ６に加えて、第２の実施形態のコントローラ６ｉを有する。

制御部６１は、統計処理期間閾値、統計処理期間選択、遅延時間、ＤＦＳ制御信号、ノンビジー期間の予測値に応じて、分周器イネーブルを生成して分周器２へ供給する。また、制御部６１ｉは、統計処理期間選択、統計処理期間閾値、ＤＦＳ有効期間閾値、分周比決定テーブルＴＢ０、分周比決定テーブルＴＢ１、ＤＦＳ制御信号、ノンビジー期間の予測値及びビジー期間の予測値に応じて、分周比を生成して分周器２へ供給する。これにより、第４の実施形態のコントローラは、分周器２による分周処理を制御する。

本実施形態では、分周比生成、分周器イネーブル信号生成で、統計処理期間を異ならせることができるため、調整の自由度を向上できる。

以上のように、第４の実施形態では、半導体集積回路１００ｋにおいて、分周器イネーブルを生成するコントローラ６と分周比を生成するコントローラ６ｉとを分離する。これにより、分周器イネーブル処理と分周比生成処理とが独立になるため、統計処理期間を別々に設定できる。この結果、調整の自由度を向上でき、第３の実施形態に対してより適切化が可能となる。

なお、上記では、１つのクロック制御部１０が複数のブロックに対してクロックを供給する実施形態について説明したが、半導体集積回路１００は、複数のクロック制御部１０（複数のＤＦＳ制御アーキテクチャ）を備えていてもよい。複数のクロック制御部は、複数のブロックに対応して設けられた構成であってもよい。このとき、各クロック制御部１０から対応するブロックへ供給されるクロックの周波数は、互いに異なっていてもよい。あるいは、半導体集積回路１００は、クロック制御部１０内に複数の分周器２，３が複数のブロックＢ０～Ｂ３に対応して設けられた構成であってもよい。このとき、各分周器２，３から対応するブロックへ供給されるクロックの周波数は、互いに異なっていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，１０ｉ，１０ｊ，１０ｋ クロック制御部、１００，１００ｉ，１００ｊ，１００ｋ 半導体集積回路、Ｂ０～Ｂ３ ブロック。

Claims (3)

1. クロックを生成するクロック制御部と前記クロックで動作する複数のブロックとを有する半導体集積回路における前記クロック制御部が、クロックの周波数を第１の周波数に制御することと、
   前記クロック制御部が、前記クロックの周波数を前記第１の周波数から前記第１の周波数より低い第２の周波数へ変更することと、
   前記クロック制御部が、前記第２の周波数を継続すべき時間について統計的に予測することと、
   前記第２の周波数への変更タイミングから前記第２の周波数を継続すべき時間が経過した後、前記クロック制御部が、前記クロックの周波数を前記第２の周波数から前記第１の周波数に変更することと、
   前記クロック制御部が、前記第２の周波数から前記第１の周波数に変更された後、前記第１の周波数を継続すべき時間について統計的に予測することと、
   前記クロック制御部が、前記第１の周波数を継続すべき時間と前記第２の周波数を継続すべき時間とに応じて、前記第２の周波数から間引かれた第３の周波数を求めることと、
   前記クロック制御部が、前記クロックの周波数を前記第１の周波数から前記第３の周波数へ変更することと、
   を備えた制御方法。
2. 前記第１の周波数を継続すべき時間は、前記クロックが供給される回路ブロックが動作中であるビジー期間を含み、
   前記第２の周波数を継続すべき時間は、前記クロックが供給される回路ブロックが待機中であるノンビジー期間を含む
   請求項１に記載の制御方法。
3. クロックを生成するクロック制御部と、
   前記クロックで動作する複数のブロックと、
   を備え、
   前記クロック制御部は、前記クロックの周波数を第１の周波数に制御し、前記クロックの周波数を前記第１の周波数から第２の周波数へ変更し、前記第２の周波数への変更タイミングから前記第２の周波数を継続すべき時間について予測された時間が経過した後に、前記クロックの周波数を前記第２の周波数から前記第１の周波数へ変更する前記クロックを生成し、前記複数のブロックに供給し、前記第２の周波数から前記第１の周波数に変更された後、前記第１の周波数を継続すべき時間について統計的に予測し、前記第１の周波数を継続すべき時間と前記第２の周波数を継続すべき時間とに応じて、前記第２の周波数から間引かれた第３の周波数を求め、前記クロックの周波数を前記第１の周波数から前記第３の周波数へ変更する前記クロックを生成し、前記複数のブロックに供給する
   半導体集積回路。

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